KR20200050423A - 직교 듀얼 포트 램 - Google Patents

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Abstract

직교 듀얼 포트 램(ORAM) 메모리 셀이 제공될 수 있다. ORAM 메모리 셀은 데이터 스토리지 엘리먼트, 제 1 포트 비트 라인, 및 제 1 포트 비트 라인에 실질적으로 수직일 수 있는 제 2 포트 비트 라인을 포함할 수 있다. ORAM 메모리 셀은 제 1 포트 비트 라인에 실질적으로 수직일 수 있는 제 1 워드 라인 더 포함할 수 있고 ORAM 메모리 셀은 제 1 워드 라인이 인에이블되었을 때 데이터 스토리지 엘리먼트로부터 제 1 포트 비트 라인으로의 데이터를 판독하도록 구성될 수 있다. ORAM 메모리 셀은 제 2 포트 비트 라인에 실질적으로 수직인 제 2 워드 라인 더 포함할 수 있고 ORAM 메모리 셀은 제 2 워드 라인이 인에이블되었을 때 데이터 스토리지 엘리먼트로부터 제 2 포트 비트 라인으로의 데이터를 판독하도록 구성될 수 있다.

Description

직교 듀얼 포트 램{ORTHOGONAL DUAL PORT RAM (ORAM)}
본 출원은, 2018년 10월 31일에 출원되고, "직교 듀얼 포트 램(ORTHOGONAL DUAL PORT RAM; ORAM)"으로 명칭된 미국 가출원 제 62/753,170 호를 우선권으로 주장하며, 이 가출원의 전체 개시는 그 전체가 참조로서 본원에 포함된다.
반도체 메모리는 반도체 기반 집적 회로 상에 구현되는 전자 데이터 스토리지 디바이스이다. 반도체 메모리는 많은 상이한 유형들을 갖고, 다른 데이터 스토리지 기술들보다 더 빠른 액세스 시간들을 갖는다. 예를 들어, 바이트의 데이터가 종종 수 나노초 내에 반도체 메모리에 기록되거나 반도체 메모리로부터 판독될 수 있는 반면, 하드 디스크들과 같은 스토리지를 회전시키기 위한 액세스 시간들은 밀리초의 범위 내에 있다. 다른 이유들 중 이 이유들로, 반도체 메모리는 다른 용도들 중에서도, 컴퓨터들이 현재 작업 중인 데이터를 홀딩하기 위한 컴퓨터들에 대한 주요 스토리지 메커니즘으로서 사용된다.
본 개시의 양태는 첨부 도면들과 함께 읽을 때, 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않은 점을 유념한다. 실제로, 다양한 피처들의 치수(dimension)들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따른 메모리 셀을 예시하는 도면이다.
도 2는 일부 실시예들에 따른 직교 듀얼 포트 램(ORAM) 메모리 어레이를 예시하는 도면이다.
도 3은 일부 실시예들에 따른 메모리 어레이의 싱글 사이클 행 액세스 및 싱글 사이클 열 액세스 둘 다를 허용하는 것을 예시한다.
도 4는 일부 실시예들에 따른 8비트 워드 ORAM 구현예를 사용하는 본 개시의 양태를 예시한다.
도 5는 일부 실시예들에 따른 칩 플로어플랜(chip floorplan)을 예시한다.
도 6은 일부 실시예들에 따른 ORAM 메모리 어레이를 제공하기 위한 방법을 예시한다.
이어지는 개시는 제공되는 본 발명내용의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들, 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 성분들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제 1 피처와 제 2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간 상대적 용어는, 도면에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향으로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM)는 리프레싱(refreshing)에 대한 필요없이 쌍안정 회로부(bistable circuitry)를 사용하여 비트들의 형태로 데이터를 저장하는 반도체 메모리의 유형이다. SRAM 셀은, SRAM 셀이 비트의 정보를 저장할 수 있기 때문에 비트 셀로서 지칭될 수 있다. 메모리 어레이는 행들과 열들로 배열된 다수의 비트 셀들을 포함한다. 메모리 어레이 내의 각각의 비트 셀은 전원 전압(power supply voltage)에의 그리고 기준 전압(reference voltage)에의 연결들을 포함할 수 있다. 비트 셀에 액세스하기 위해 비트 라인(Bit Line; BL)들이 사용될 수 있고, 워드 라인(Word Line; WL)이 비트 라인들에의 연결들을 제어한다. WL은 메모리 어레이의 행 내의 비트 셀들에 커플링될 수 있고, 상이한 행들에 대해 상이한 WL들이 제공된다.
듀얼 포트 램(Dual-ported RAM; DPRAM)은, 한번에 한 액세스를 허용할 수 있는 싱글 포트 RAM과는 달리, 다수의 판독들 또는 기록들이 동시에, 또는 거의 동시에 발생하도록 할 수 있는 랜덤 액세스 메모리의 유형을 포함할 수 있다. 대부분의 CPU들은 작은 듀얼 포트 또는 다중 포트 RAM으로서 프로세서 레지스터들을 구현할 수 있다.
SRAM 메모리 셀이 아래에서 설명되는 한편, 본 개시의 실시예들은, 예를 들어 동적 랜덤 액세스 메모리(Dynamic Random-access Memory; DRAM), 자기저항 랜덤 액세스 메모리(Magnetoresistive Random-access Memory; MRAM), 저항성 랜덤 액세스 메모리(Resistive Random-access Memory; RRAM) 등을 포함한 임의의 유형의 듀얼 포트 비트셀(BitCell)들을 사용하여 구현될 수 있다. DRAM의 경우, 2개의 액세스 디바이스들이 있을 수 있고, 각각은 스토리지 노드에 연결하기 위한 포트(A 및 B) 각각에 대한 것이다. 동시 다중 액세스들을 핸들링하는 것은, DRAM 판독 사이클이 파괴적(destructive)일 수 있고 데이터 라이트 백(data write back)을 요할 수 있으므로 신중히 핸들링되어야 할 수 있다. 본 개시의 실시예들이 듀얼 포트 비트셀들(즉, 2개의 완전한 판독/기록 포트들)을 사용할 수 있는 한편, 2포트 비트셀[예를 들어, 포트(A)가 기록 전용 채널이고 포트(B)가 판독 전용 채널]이 또한 사용될 수 있다. 후자는 단방향 데이터 흐름에 대해 기능적으로 제한될 수 있지만, 더 작고, 저전력이며, 더 단순한 주변장치를 가질 수 있다.
종래의 메모리 어레이들은, 어레이의 열 내의 메모리 셀들이 BL 또는 BL들에 의해 연결될 수 있고 모든 BL들이 병렬로 실행될 수 있게 설정될 수 있다. 따라서, 비트, 워드, 또는 행이 한번의 액세스 사이클 내에 액세스될 수 있지만, 열 내의 비트들에 단독으로 액세스하기 위해, 다중 행 액세스가 실행될 수 있고 관심 데이터가 각각의 사이클로부터 누적되어 모든 다른 비트들을 버릴 수 있다. 따라서, 종래의 프로세스들은 열 액세스가 희망될 때 시간 및 전력 소모적일 수 있다.
본 개시의 실시예들은 메모리 어레이의 싱글 사이클 행 액세스 및 싱글 사이클 열 액세스 둘 다를 허용할 수 있다. 예를 들어, 본 개시의 실시예들은, 하나의 행렬(matrix)의 행 내의 엘리먼트들이 액세스될 수 있고 이어서 다른 어레이의 열 내의 엘리먼트들이 곱해지고, 그 결과를 결과적(resultant) 행렬의 행 또는 열에 기록하는 행렬 곱셈들을 가속하기 위해 사용될 수 있다.
듀얼 포트 SRAM 비트 셀들의 어레이는, 하나의 포트의 WL 및 BL들이 제 2 포트의 WL 및 BL들에 직교하여 제공되도록 비트 셀이 수정될 수 있는 본 개시의 실시예들에 의해 제공될 수 있다. 이는, 하나의 포트가 싱글 사이클 내에 어레이들의 행들로부터 판독하는 것 또는 어레이들의 행들에 기록하는 것을 가능하게 할 수 있는 한편, 제 2 포트도 싱글 사이클 내에 어레이의 열들로부터 판독하는 것 또는 어레이의 열들에 기록하는 것을 가능하게 할 수 있다. 따라서, 본 개시의 실시예들은 예를 들어, 행렬 조작(manipulation)/계산[예를 들어, 곱셈 누적(multiply accumulate)]이 빈번하고/빈번하거나 속도에 동작 전력을 더하는 것에 대해(예를 들어, 뉴럴 네트워크들, 트랜잭션 엔진들, 그래픽들, 필터링 등) 중요할 수 있는 컴퓨터 엔진에 사용될 수 있다. 따라서, 본 개시의 실시예들은 예를 들어, 많은 행 및 열 액세스들을 요할 수 있는 행렬 조작에 직교 완전 듀얼 포트 8 트랜지스터(eight transistor; 8T) 메모리 셀(즉, 비트 셀) 기반 어레이 아키텍처를 제공할 수 있다.
개시되는 예시들은 따라서, 양 포트들이 판독 및 기록할 수 있는 싱글 사이클 어레이 열 및 어레이 행 랜덤 액세스들을 제공할 수 있고, 어레이 액세스 전력을 감소시킬 수 있다. 본 개시의 실시예들은 예를 들어, 직교 듀얼 포트 메모리 아키텍처를 포함하는 포트(B) 비트 셀 아키텍처에 직교하는 8T 비트 셀 포트(A)를 제공할 수 있다. 본 개시의 실시예들은 시스템 "행" 및 "열" 핸들링을 가능하게 할 수 있고 "행" 및 "열" 핸들링을 위한 시스템 전력을 감소시킬 수 있다.
도 1은 본 개시의 실시예들에 따른 직교 듀얼 포트 램(ORAM) 메모리 셀(100)을 예시한다. ORAM 메모리 셀(100)은 예를 들어 포트(A) 및 포트(B)를 갖는 "듀얼 포트" SRAM 메모리 셀을 포함할 수 있다. 도 1에 도시된 바와 같이, ORAM 메모리 셀(100)은 데이터 스토리지 엘리먼트(102), 제 1 포트(A) 패스 게이트(104)(즉, PGA1), 제 2 포트(A) 패스 게이트(106)(즉, PGA2), 제 1 포트(B) 패스 게이트(108)(즉, PGB1), 및 제 2 포트(B) 패스 게이트(110)(즉, PGB2)를 포함할 수 있다. 데이터 스토리지 엘리먼트(102)는 제 1 인버터(112) 및 제 2 인버터(114)를 포함할 수 있다. ORAM 메모리 셀(100)은 포트(A) 워드 라인(116)(즉, WLA1), 포트(B) 워드 라인(118)(즉, WLB1), 제 1 포트(A) 비트 라인(120)(즉, ABL1), 제 2 포트(A) 비트 라인(122)(즉, ABLB1), 제 1 포트(B) 비트 라인(124)(즉, BBL1), 및 제 2 포트(B) 비트 라인(126)(즉, BBLB1)을 더 포함할 수 있다. ORAM 메모리 셀(100)은 스토리지 노드(Storage Node; SN)(128) 및 스토리지 노드 바(Storage Node Bar; SNB)(130)를 더 포함할 수 있다.
도 1에 도시된 바와 같이, 제 1 포트(A) 비트 라인(120) 및 제 2 포트(A) 비트 라인(122)은 실질적으로 병렬일 수 있다. 유사하게, 제 1 포트(B) 비트 라인(124) 및 제 2 포트(B) 비트 라인(126)은 실질적으로 병렬일 수 있다. 본 개시의 실시예들에 따르면, 제 1 포트(A) 비트 라인(120) 및 제 2 포트(A) 비트 라인(122)은 제 1 포트(B) 비트 라인(124) 및 제 2 포트(B) 비트 라인(126)에 실질적으로 수직일 수 있다. 또한, 포트(A) 워드 라인(116)은 포트(B) 워드 라인(118)에 실질적으로 수직일 수 있다.
제 1 인버터(112) 및 제 2 인버터(114)가 SN(128) 및 SNB(130)(즉, SN "바")를 확립하도록 서로 크로스 커플링될 수 있다. SN(128) 및 SNB(130)은 상보적일 수 있다. 예를 들어, 하나의 데이터 스토리지 노드가 논리 "1"에 대응하는 제 1 전압을 캐리하도록 바이어싱될 수 있는 한편, 다른 데이터 스토리지 노드가 논리 "0"에 대응하는 제 2 전압을 캐리하도록 바이어싱될 수 있다. 따라서, 제 1 인버터(112) 및 제 2 인버터(114)는 상호 보완 방식(mutually reinforcing fashion)으로 데이터의 비트를 저장할 수 있다.
제 1 포트(A) 패스 게이트(104), 제 2 포트(A) 패스 게이트(106), 제 1 포트(B) 패스 게이트(108), 및 제 2 포트(B) 패스 게이트(110)는 트랜지스터를 각각 포함할 수 있고, 포트(A) 워드 라인(116) 및 포트(B) 워드 라인(118)이 인에이블되었는지의 여부에 기반하여 SN(128) 및 SNB(130)를 제 1 포트(A) 비트 라인(120), 제 2 포트(A) 비트 라인(122), 제 1 포트(B) 비트 라인(124), 및 제 2 포트(B) 비트 라인(126)에 각각 선택적으로 커플링할 수 있다. 이는 데이터가 데이터 스토리지 엘리먼트(102)로부터 선택적으로 판독될 수 있도록 하거나 데이터 스토리지 엘리먼트(102)에 기록되도록 한다. 제 1 인버터(112) 및 제 2 인버터(114)는 2개의 트랜지스터들을 각각 포함할 수 있고, 따라서 ORAM 메모리 셀(100)은 8 트랜지스터(즉, "8T") 메모리 셀 또는 비트 셀로 간주될 수 있다.
포트(A)에 대해, 제 1 포트(A) 패스 게이트(104)는 SN(128)에 전기적으로 커플링될 수 있고 제 2 포트(A) 패스 게이트(106)는 SNB(130)에 전기적으로 커플링될 수 있다. 제 1 포트(A) 패스 게이트(104)는 포트(A) 워드 라인(116)의 전압에 기반하여 SN(128)를 제 1 포트(A) 비트 라인(120)에 선택적으로 커플링하는 반면, 제 2 포트(A) 패스 게이트(106)는 포트(A) 워드 라인(116)의 전압에 기반하여 SNB(130)를 제 2 포트(A) 비트 라인(122)에 선택적으로 커플링한다. 제 1 포트(A) 비트 라인(120) 및 제 2 포트(A) 비트 라인(122)은 상보적일 수 있고 따라서 상보적 비트 라인 쌍을 형성할 수 있다.
포트(B)에 대해, 제 1 포트(B) 패스 게이트(108)는 SN(128)에 전기적으로 커플링될 수 있고 제 2 포트(B) 패스 게이트(110)는 SNB(130)에 전기적으로 커플링될 수 있다. 제 1 포트(B) 패스 게이트(108)는 포트(B) 워드 라인(118)의 전압에 기반하여 SN(128)를 제 1 포트(B) 비트 라인(124)에 선택적으로 커플링하는 반면, 제 2 포트(B) 패스 게이트(110)는 포트(B) 워드 라인(118)의 전압에 기반하여 SNB(130)를 제 2 포트(B) 비트 라인(126)에 선택적으로 커플링한다. 제 1 포트(B) 비트 라인(124) 및 제 2 포트(B) 비트 라인(126)은 상보적일 수 있고 따라서 상보적 비트 라인 쌍을 형성할 수 있다.
도 1이 듀얼 포트 SRAM 메모리 셀을 예시하지만, 본 개시의 실시예들은 또한 2포트 SRAM 메모리 셀을 포함할 수 있고 듀얼 포트 SRAM에 제한되는 것은 아니다. 환언하면, 도 1이 듀얼 포트(예를 들어, 2개의 완전한 판독/기록 포트들)를 설명하지만, 다른 실시예들은, 예를 들어 포트(A)가 기록 전용 채널이고 포트(B)가 판독 전용 채널인 2포트 버전을 포함한다.
도 2는 본 개시의 실시예들에 따른 직교 듀얼 포트 램(ORAM) 메모리 어레이(200)를 예시한다. 도 2에 도시된 바와 같이, ORAM 메모리 어레이(200)는 행들 및 열들로 배열된 복수의 ORAM 메모리 셀들을 포함할 수 있다. 복수의 ORAM 메모리 셀들 각각은 도 1과 관련하여 위에서 설명된 바와 같은 ORAM 메모리 셀(100)을 포함할 수 있다. 그럼에도 불구하고, ORAM 메모리 어레이(200) 내의 복수의 ORAM 메모리 셀들은 임의의 유형의 듀얼 포트 비트셀을 포함할 수 있고 듀얼 포트 SRAM에 제한되는 것은 아니다. ORAM 메모리 어레이(200) 내의 행들은 "i"와 "j" 사이의 범위일 수 있고 열들은 "m"과 "n" 사이의 범위일 수 있다. ORAM 메모리 어레이(200) 내의 행들의 번호는 행들의 임의의 번호를 포함할 수 있고 ORAM 메모리 어레이(200) 내의 열들의 번호는 열들의 임의의 번호를 포함할 수 있다.
도 2에 도시된 바와 같이, ORAM 메모리 어레이(200) 내의 각각의 행은 복수의 행 워드 라인들을 가질 수 있다. 예를 들어, 행(i)은 행(i) 워드 라인(205)을 가질 수 있고 행(j)은 행(j) 워드 라인(210)을 가질 수 있다. 이 예시에서, 이 행 워드 라인들은 ORAM 메모리 셀(100)의 포트(A)에 대응할 수 있다. 또한, ORAM 메모리 어레이(200) 내의 각각의 행은 복수의 열 비트 라인들을 가질 수 있다. 예를 들어, 제 1 열 비트 라인들(215)은 주어진 행의 열(m) 메모리 셀들에 대응할 수 있고 제 2 열 비트 라인들(220)은 주어진 행의 열(n) 메모리 셀들에 대응할 수 있다. 제 1 열 비트 라인들(215)을 포함하는 비트 라인들은 위에서 설명된 바와 같은 상보적 비트 라인 쌍을 포함할 수 있다. 유사하게, 제 2 열 비트 라인들(220)을 포함하는 비트 라인들은 위에서 설명된 바와 같은 상보적 비트 라인 쌍을 포함할 수 있다. 이 예시에서, 제 1 열 비트 라인들(215) 및 제 2 열 비트 라인들(220)은 ORAM 메모리 셀(100) 상의 포트(A)에 대응할 수 있고 행 데이터 포트(225)에서 종단될 수 있다. 행[예를 들어, 행(i) 워드 라인(205) 또는 행(j) 워드 라인(210)]에 대응하는 워드 라인이 인에이블되었을 때, ORAM 메모리 어레이(200) 내의 대응하는 행 내의 메모리 셀들이 인에이블될 수 있고 행 데이터 포트(225)로부터 선택적으로 판독되거나 행 데이터 포트(225)에 기록될 수 있다.
또한, 도 2에 도시된 바와 같이, ORAM 메모리 어레이(200) 내의 각각의 열은 복수의 열 워드 라인들을 가질 수 있다. 예를 들어, 열(m)은 열(m) 워드 라인(230)을 가질 수 있고 열(n)은 열(n) 워드 라인(235)을 가질 수 있다. 이 예시에서, 이 열 워드 라인들은 ORAM 메모리 셀(100)의 포트(B)에 대응할 수 있다. 또한, ORAM 메모리 어레이(200) 내의 각각의 열은 복수의 행 비트 라인들을 가질 수 있다. 예를 들어, 제 1 행 비트 라인들(240)은 주어진 열의 행(i) 메모리 셀들에 대응할 수 있고 제 2 행 비트 라인들(245)은 주어진 열의 행(j) 메모리 셀들에 대응할 수 있다. 제 1 행 비트 라인들(240)을 포함하는 비트 라인들은 위에서 설명된 바와 같은 상보적 비트 라인 쌍을 포함할 수 있다. 유사하게, 제 2 행 비트 라인들(245)을 포함하는 비트 라인들은 위에서 설명된 바와 같은 상보적 비트 라인 쌍을 포함할 수 있다. 이 예시에서, 제 1 행 비트 라인들(240) 및 제 2 행 비트 라인들(245)은 ORAM 메모리 셀(100)의 포트(B)에 대응할 수 있고 열 데이터 포트(250)에서 종단될 수 있다. 열[예를 들어, 열(m) 워드 라인(230) 또는 열(n) 워드 라인(235)]에 대응하는 워드 라인이 인에이블되었을 때, ORAM 메모리 어레이(200) 내의 대응하는 열 내의 메모리 셀들이 활성화될 수 있고 열 데이터 포트(250)로부터 선택적으로 판독되거나 열 데이터 포트(250)에 기록될 수 있다.
도 2에 도시된 바와 같이, ORAM 메모리 어레이(200) 내의 복수의 ORAM 메모리 셀들의 제 1 부분이 제 1 행(255) 내에 배열될 수 있다. ORAM 메모리 어레이(200) 내의 복수의 ORAM 메모리 셀들의 제 2 부분이 제 2 행(260) 내에 배열될 수 있다. ORAM 메모리 어레이(200) 내의 복수의 ORAM 메모리 셀들의 제 3 부분이 제 1 열(265) 내에 배열될 수 있다. ORAM 메모리 어레이(200) 내의 복수의 ORAM 메모리 셀들의 제 4 부분이 제 2 열(270) 내에 배열될 수 있다.
본 개시의 실시예들에 따르면, 제 1 열 비트 라인들(215) 및 제 2 열 비트 라인들(220)은 실질적으로 병렬일 수 있다. 유사하게, 제 1 행 비트 라인들(240) 및 제 2 행 비트 라인들(245)은 실질적으로 병렬일 수 있다. 그러나, 제 1 열 비트 라인들(215) 및 제 2 열 비트 라인들(220)은 제 1 행 비트 라인들(240) 및 제 2 행 비트 라인들(245)에 실질적으로 수직(즉, 직교)일 수 있다. 행(i) 워드 라인(205) 및 행(j) 워드 라인(210)은 실질적으로 병렬일 수 있다. 유사하게, 열(m) 워드 라인(230) 및 열(n) 워드 라인(235)은 실질적으로 병렬일 수 있다. 그러나, 행(i) 워드 라인(205) 및 행(j) 워드 라인(210)은 열(m) 워드 라인(230) 및 열(n) 워드 라인(235)에 실질적으로 수직(즉, 직교)일 수 있다.
도 3에 의해 예시된 바와 같이, 본 개시의 실시예들은 메모리 어레이(300)의 싱글 사이클 행 액세스 및 싱글 사이클 열 액세스 둘 다를 허용할 수 있다. 메모리 어레이(300)는 도 2의 ORAM 메모리 어레이(200)를 포함할 수 있다. 도 3에 도시된 바와 같이, 메모리 어레이(300)는 행들 및 열들로 배열된 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 메모리 어레이(300)는 제 1 행(305), 제 2 행(310), 제 3 행(315), 및 제 4 행(320)을 포함하여 4개의 행들을 가질 수 있다. 유사하게, 메모리 어레이(300)는 제 1 열(325), 제 2 열(330), 제 3 열(335), 및 제 4 열(340)을 포함하여 4개의 열들을 가질 수 있다. 제 1 행(305)에 대응하는 워드 라인이 싱글 사이클에서 활성화되었을 때, 제 1 행(305)을 포함하는 메모리 어레이(300) 내의 메모리 셀들이 행 데이터 포트(345)로부터 판독되거나 행 데이터 포트(345)에 기록될 수 있다. 제 1 열(325)에 대응하는 워드 라인이 싱글 사이클에서 활성화되었을 때, 제 1 열(325)을 포함하는 메모리 어레이(300) 내의 메모리 셀들이 열 데이터 포트(350)로부터 판독되거나 열 데이터 포트(350)에 기록될 수 있다. 이 프로세스는 메모리 어레이(300) 내의 임의의 행 또는 임의의 열에 적용될 수 있다.
도 4는 또한, 메모리 셀들이 8비트 워드 ORAM 구현 예시를 사용하여 행 데이터 포트 또는 열 데이터 포트로부터 판독되거나 행 데이터 포트 또는 열 데이터 포트에 기록될 수 있는 도 3으로부터의 본 개시의 양태를 예시한다. 도 4에 도시된 바와 같이, ORAM 메모리 셀(400)은 병렬인 8개의 메모리 어레이들을 포함할 수 있다. ORAM 메모리 셀(400)의 병렬 메모리 셀들 각각은, 예를 들어 도 3에 도시된 메모리 어레이(300)를 각각 포함할 수 있다. ORAM 메모리 셀(400)은 임의의 수의 병렬 메모리 어레이들을 포함할 수 있으며 8개에 제한되는 것은 아니다. 복수의 행 어드레스들(405)(예를 들어, 워드 라인들) 중 임의의 행 어드레스가 싱글 사이클에서 활성화되었을 때, ORAM 메모리 셀(400) 내의 메모리 셀들이 행 데이터 포트(410)로부터 판독되거나 행 데이터 포트(410)에 기록될 수 있다. 유사하게, 복수의 열 어드레스들(415)(예를 들어, 워드 라인들) 중 임의의 열 어드레스가 싱글 사이클에서 활성화되었을 때, ORAM 메모리 셀(400) 내의 메모리 셀들이 열 데이터 포트(420)로부터 판독되거나 열 데이터 포트(420)에 기록될 수 있다. 따라서, ORAM 메모리 셀(400) 내의 복수의 병렬 어레이들 각각은 행 데이터 포트(410) 또는 열 데이터 포트(420)에 8비트 워드 중 한 비트를 제공할 수 있다. 결과적으로, 하나의 어레이의 행 내의 엘리먼트들이 액세스되고 다른 어레이 내의 열의 엘리먼트들이 곱해지고(또는 임의의 다른 유형의 연산), 결과들이 예를 들어 다른 어레이의 행 또는 열에 기록될 수 있다.
도 5는 본 개시의 실시예들에 대한 칩 플로어플랜(500)을 예시한다. 칩 플로어플랜(500)은 예를 들어 시스템 온 칩(System on a Chip; SOC)으로서 ORAM 메모리 셀(400)을 구현하기 위해 사용될 수 있다. 도 5에 도시된 바와 같이, 칩 플로어플랜(500)은, ORAM 어레이(200)[예를 들어, ORAM 메모리 셀(400)]가 위치될 수 있는 ORMA 어레이 영역(505)을 포함할 수 있다. 칩 플로어플랜(500)은, 행 데이터 포트(225)가 위치될 수 있는 행 데이터 I/O 포트 영역(510) 및 열 데이터 포트(250)가 위치될 수 있는 열 데이터 I/O 포트 영역(515)을 더 포함할 수 있다. 또한, 칩 플로어플랜(500)은 행 엑세스 로직을 위한 행 액세스 로직 영역(520) 및 열 액세스 로직을 위한 열 액세스 로직 영역(525)을 포함할 수 있다. 추가적인 제어 로직을 위한 영역들이 제 1 제어 로직 영역(530) 및 제 2 제어 로직 영역(535) 내에 제공될 수 있다.
행 액세스 로직 영역(520)은, ORAM 어레이 영역(505) 내에 위치된 ORAM 메모리 셀(400) 내의 메모리 셀들이 행 데이터 I/O 포트 영역(510) 내에 위치된 행 데이터 포트(410)로부터 판독되거나 행 데이터 포트(410)에 기록될 수 있도록, 복수의 행 어드레스들(405)(예를 들어, 워드 라인들) 중 임의의 행 어드레스를 활성화하기 위한 신호들을 수신할 수 있다. 유사하게, 열 액세스 로직 영역(525)은, ORAM 어레이 영역(505) 내에 위치된 ORAM 메모리 셀(400) 내의 메모리 셀들이 열 데이터 I/O 포트 영역(515) 내에 위치된 열 데이터 포트(420)로부터 판독되거나 열 데이터 포트(420)에 기록될 수 있도록, 복수의 열 어드레스들(415)(예를 들어, 워드 라인들) 중 임의의 열 어드레스를 활성화하기 위한 신호들을 수신할 수 있다. 따라서, ORAM 메모리 셀(400)이 SOC으로서 구현될 수 있다.
도 6은 직교 듀얼 포트 램(ORAM) 메모리 어레이를 제공하기 위한 본 개시의 실시예에 따른 방법(600) 내에 포함된 일반적인 스테이지들을 제시하는 흐름도이다. 방법(600)은 도 2와 관련하여 위에서 더 상세히 설명된 바와 같은 ORAM 메모리 어레이(200)를 사용하여 구현될 수 있다. 방법(600)의 스테이지들을 구현하기 위한 방식들이 아래에서 매우 상세히 설명될 것이다.
방법(600)은 시작 블록(605)에서 시작하여 메모리 어레이(200)의 행 워드 라인[예를 들어, 행(i) 워드 라인(205) 또는 행(j) 워드 라인(210)]이 제 1 활성화 신호를 수신할 수 있는 스테이지(610)로 진행할 수 있다. 예를 들어, 제 1 활성화 신호는 싱글 기록 사이클을 포함할 수 있다.
메모리 어레이(200)의 행 워드 라인[예를 들어, 행(i) 워드 라인(205) 또는 행(j) 워드 라인(210)]이 제 1 활성화 신호를 수신한 스테이지(610)로부터, 방법(600)은, 행 워드 라인에 대응하는 메모리 어레이(200) 내의 복수의 메모리 셀들이 제 1 활성화 신호를 수신한 것에 응답하여 활성화될 수 있는 스테이지(620)로 진행할 수 있다. 예를 들어, 행 데이터 포트(225)로부터의 데이터는 제 1 활성화 신호를 수신한 것에 응답하여 행 워드 라인[예를 들어, 행(i) 워드 라인(205) 또는 행(j) 워드 라인(210)]에 대응하는 메모리 어레이(200) 내의 복수의 메모리 셀들에 기록될 수 있다. 또는, 행 워드 라인[예를 들어, 행(i) 워드 라인(205) 또는 행(j) 워드 라인(210)]에 대응하는 메모리 어레이(200) 내의 복수의 메모리 셀들로부터의 데이터는 제 1 활성화 신호를 수신한 것에 응답하여 행 데이터 포트(225)에 판독될 수 있다.
행 워드 라인에 대응하는 메모리 어레이(200) 내의 복수의 메모리 셀들이 스테이지(620)에서 활성화되면, 방법(600)은, 제 2 활성화 신호가 메모리 어레이(200)의 열 워드 라인[예를 들어, 열(m) 워드 라인(230) 또는 열(n) 워드 라인(235)]에서 수신될 수 있는 스테이지(630)로 이어질 수 있다. 예를 들어, 제 2 활성화 신호는 싱글 기록 사이클을 포함한다.
제 2 활성화 신호가 스테이지(630)에서 열 워드 라인에서 수신된 후, 방법(600)은, 열 워드 라인에 대응하는 메모리 어레이(200) 내의 복수의 메모리 셀들이 제 2 활성화 신호를 수신한 것에 응답하여 활성화될 수 있는 스테이지(640)로 진행할 수 있다. 예를 들어, 열 데이터 포트(250)로부터의 데이터는 제 2 활성화 신호를 수신한 것에 응답하여 열 워드 라인[예를 들어, 열(m) 워드 라인(230) 또는 열(n) 워드 라인(235)]에 대응하는 메모리 어레이(200) 내의 복수의 메모리 셀들에 기록될 수 있다. 또는, 열 워드 라인[예를 들어, 열(m) 워드 라인(230) 또는 열(n) 워드 라인(235)]에 대응하는 메모리 어레이(200) 내의 복수의 메모리 셀들로부터의 데이터는 제 2 활성화 신호를 수신한 것에 응답하여 열 데이터 포트(250)에 판독될 수 있다. 열 워드 라인에 대응하는 메모리 어레이(200) 내의 복수의 메모리 셀들이 스테이지(640)에서 활성화되면, 방법(600)은 이어서 스테이지(650)에서 종료될 수 있다.
본 개시의 실시예들은 메모리 어레이의 싱글 사이클 행 액세스 및 싱글 사이클 열 액세스 둘 다를 제공할 수 있다. 그러나, 인터리빙된(interleaved) 싱글 사이클들에 포트들이 제한되는 것은 아니다. 예를 들어, 일부 실시예들에서 하나의 포트에 많은 사이클들이 있을 수 있는 반면 다른 포트는 정적이거나 활성적이다. 듀얼 포트 SRAM 비트 셀들의 메모리 어레이는, 듀얼 포트 SRAM 비트 셀들 각각이 제 2 포트의 WL 및 BL들에 직교하여(즉, 수직으로) 배열된 제 1 포트의 WL 및 BL들을 갖도록 수정될 수 있는 본 개시의 실시예들에 의해 제공될 수 있다. 이는, 제 1 포트가 싱글 사이클 내에 메모리 어레이들의 행들로부터 판독하는 것 또는 메모리 어레이들의 행들에 기록하는 것을 가능하게 할 수 있고 제 2 포트도 싱글 사이클 내에 메모리 어레이의 열들로부터 판독하는 것 또는 메모리 어레이의 열들에 기록하는 것을 가능하게 할 수 있다.
본 개시의 실시예는 복수의 듀얼 포트 메모리 셀들을 포함하는 메모리 어레이를 포함할 수 있다. 메모리 어레이는, 제 1 행 내에 배열된 복수의 듀얼 포트 메모리 셀들의 제 1 부분, 제 2 행 내에 배열된 복수의 듀얼 포트 메모리 셀들의 제 2 부분, 제 1 열 내에 배열된 복수의 듀얼 포트 메모리 셀들의 제 3 부분, 제 2 열 내에 배열된 복수의 듀얼 포트 메모리 셀들의 제 4 부분을 포함할 수 있다. 메모리 어레이는, 복수의 듀얼 포트 메모리 셀들의 제 3 부분에 대응하고 제 1 열 내에 배열되며 행 데이터 포트에서 종단되는 제 1의 복수의 비트 라인들, 복수의 듀얼 포트 메모리 셀들의 제 4 부분에 대응하고 제 2 열 내에 배열되며 행 데이터 포트에서 종단되는 제 2의 복수의 비트 라인들, 복수의 듀얼 포트 메모리 셀들의 제 1 부분에 대응하고 제 1 행 내에 배열되며 열 데이터 포트에서 종단되는 제 3의 복수의 비트 라인들, 복수의 듀얼 포트 메모리 셀들의 제 2 부분에 대응하고 제 2 행 내에 배열되며 열 데이터 포트에서 종단되는 제 4의 복수의 비트 라인들을 더 포함할 수 있다. 메모리 어레이는, 제 1 행 내에 배열된 복수의 듀얼 포트 메모리 셀들의 제 1 부분에 대응하는 제 1 워드 라인, 제 2 행 내에 배열된 복수의 듀얼 포트 메모리 셀들의 제 2 부분에 대응하는 제 2 워드 라인, 제 1 열 내에 배열된 복수의 듀얼 포트 메모리 셀들의 제 3 부분에 대응하는 제 3 워드 라인, 및 제 2 열 내에 배열된 복수의 듀얼 포트 메모리 셀들의 제 4 부분에 대응하는 제 4 워드 라인을 더 포함할 수 있다.
본 개시의 다른 실시예는 장치를 포함할 수 있다. 장치는, 데이터 스토리지 엘리먼트, 제 1 포트 비트 라인, 및 제 1 포트 비트 라인에 실질적으로 수직인 제 2 포트 비트 라인을 포함할 수 있다. 장치는, 제 1 포트 비트 라인에 실질적으로 수직인 제 1 워드 라인들 더 포함할 수 있고, 장치는 제 1 워드 라인이 인에이블되었을 때 데이터 스토리지 엘리먼트로부터 제 1 포트 비트 라인으로의 데이터를 판독하도록 구성되고, 제 2 워드 라인은 제 2 포트 비트 라인에 실질적으로 수직이며, 장치는 제 2 워드 라인이 인에이블되었을 때 데이터 스토리지 엘리먼트로부터 제 2 포트 비트 라인으로의 데이터를 판독하도록 구성된다.
본 개시의 실시예는 복수의 듀얼 포트 메모리 셀들을 포함하는 메모리 어레이를 제공하기 위한 방법을 포함할 수 있다. 방법은, 메모리 어레이의 행 워드 라인에서, 제 1 활성화 신호를 수신하는 단계 및 제 1 활성화 신호를 수신한 것에 응답하여 행 워드 라인에 대응하는 메모리 어레이 내의 복수의 메모리 셀들을 활성화하는 단계를 포함할 수 있다. 방법은, 메모리 어레이의 열 워드 라인에서, 제 2 활성화 신호를 수신하는 단계 및 제 2 활성화 신호를 수신한 것에 응답하여 열 워드 라인에 대응하는 메모리 어레이 내의 복수의 메모리 셀들을 활성화하는 단계를 더 포함할 수 있다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 일부 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예와 동일한 목적을 실행하거나 및/또는 동일한 장점을 달성하도록, 다른 프로세스 및 구조를 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는, 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경, 대체, 및 개조를 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
실시예 1. 장치에 있어서,
복수의 듀얼 포트 메모리 셀(dual-ported memory cell)들을 포함하는 메모리 어레이;
제 1 행 내에 배열된 상기 복수의 듀얼 포트 메모리 셀들의 제 1 부분;
제 2 행 내에 배열된 상기 복수의 듀얼 포트 메모리 셀들의 제 2 부분;
제 1 열 내에 배열된 상기 복수의 듀얼 포트 메모리 셀들의 제 3 부분;
제 2 열 내에 배열된 상기 복수의 듀얼 포트 메모리 셀들의 제 4 부분;
상기 복수의 듀얼 포트 메모리 셀들의 제 3 부분에 대응하고 상기 제 1 열 내에 배열된 제 1의 복수의 비트 라인들;
상기 복수의 듀얼 포트 메모리 셀들의 제 4 부분에 대응하고 상기 제 2 열 내에 배열된 제 2의 복수의 비트 라인들;
상기 복수의 듀얼 포트 메모리 셀들의 제 1 부분에 대응하고 상기 제 1 행 내에 배열된 제 3의 복수의 비트 라인들;
상기 복수의 듀얼 포트 메모리 셀들의 제 2 부분에 대응하고 상기 제 2 행 내에 배열된 제 4의 복수의 비트 라인들;
상기 제 1 행 내에 배열된 상기 복수의 듀얼 포트 메모리 셀들의 제 1 부분에 대응하는 제 1 워드 라인;
상기 제 2 행 내에 배열된 상기 복수의 듀얼 포트 메모리 셀들의 제 2 부분에 대응하는 제 2 워드 라인;
상기 제 1 열 내에 배열된 상기 복수의 듀얼 포트 메모리 셀들의 제 3 부분에 대응하는 제 3 워드 라인; 및
상기 제 2 열 내에 배열된 상기 복수의 듀얼 포트 메모리 셀들의 제 4 부분에 대응하는 제 4 워드 라인을 포함하는, 장치.
실시예 2. 실시예 1에 있어서, 상기 제 1의 복수의 비트 라인들 및 상기 제 2의 복수의 비트 라인들은, 상기 제 3의 복수의 비트 라인들 및 상기 제 4의 복수의 비트 라인들에 수직인 것인, 장치.
실시예 3. 실시예 1에 있어서, 상기 제 1 워드 라인 및 상기 제 2 워드 라인은, 상기 제 3 워드 라인 및 상기 제 4 워드 라인에 수직인 것인, 장치.
실시예 4. 실시예 1에 있어서, 상기 메모리 어레이는, 상기 제 1 워드 라인이 활성화되었을 때 상기 제 1 행 내에 배열된 상기 복수의 듀얼 포트 메모리 셀들의 제 1 부분에 대응하는 데이터를 행 데이터 포트로부터 판독하거나 상기 행 데이터 포트에 기록하도록 구성되는 것인, 장치.
실시예 5. 실시예 1에 있어서, 상기 메모리 어레이는, 상기 제 2 워드 라인이 활성화되었을 때 상기 제 2 행 내에 배열된 상기 복수의 듀얼 포트 메모리 셀들의 제 2 부분에 대응하는 데이터를 상기 행 데이터 포트로부터 판독하거나 상기 행 데이터 포트에 기록하도록 구성되는 것인, 장치.
실시예 6. 실시예 1에 있어서, 상기 메모리 어레이는, 상기 제 3 워드 라인이 활성화되었을 때 상기 제 1 열 내에 배열된 상기 복수의 듀얼 포트 메모리 셀들의 제 3 부분에 대응하는 데이터를 열 데이터 포트로부터 판독하거나 상기 열 데이터 포트에 기록하도록 구성되는 것인, 장치.
실시예 7. 실시예 1에 있어서, 상기 메모리 어레이는, 상기 제 4 워드 라인이 활성화되었을 때 상기 제 2 열 내에 배열된 상기 복수의 듀얼 포트 메모리 셀들의 제 4 부분에 대응하는 데이터를 상기 열 데이터 포트로부터 판독하거나 상기 열 데이터 포트에 기록하도록 구성되는 것인, 장치.
실시예 8. 실시예 1에 있어서, 상기 복수의 듀얼 포트 메모리 셀들은 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 비트 셀들을 포함하는 것인, 장치.
실시예 9. 장치에 있어서,
데이터 스토리지 엘리먼트;
제 1 포트 비트 라인;
상기 제 1 포트 비트 라인에 수직인 제 2 포트 비트 라인;
상기 제 1 포트 비트 라인에 수직인 제 1 워드 라인으로서, 상기 장치는 상기 제 1 워드 라인이 인에이블되었을 때 상기 데이터 스토리지 엘리먼트로부터 상기 제 1 포트 비트 라인으로의 데이터를 판독하도록 구성되는 것인, 상기 제 1 워드 라인; 및
상기 제 2 포트 비트 라인에 수직인 제 2 워드 라인으로서, 상기 장치는 상기 제 2 워드 라인이 인에이블되었을 때 상기 데이터 스토리지 엘리먼트로부터 상기 제 2 포트 비트 라인으로의 데이터를 판독하도록 구성되는 것인, 상기 제 2 워드 라인을 포함하는, 장치.
실시예 10. 실시예 9에 있어서, 상기 데이터 스토리지 엘리먼트는, 서로 크로스 커플링된(cross-coupled) 제 1 인버터 및 제 2 인버터를 포함하는 것인, 장치.
실시예 11. 실시예 9에 있어서, 상기 장치는, 듀얼 포트 동적 랜덤 액세스 메모리(Dynamic Random-access Memory; DRAM) 비트 셀을 포함하는 것인, 장치.
실시예 12. 실시예 9에 있어서, 상기 제 2 포트 비트 라인 및 상기 제 1 워드 라인은 병렬인 것인, 장치.
실시예 13. 실시예 9에 있어서, 상기 제 1 포트 비트 라인 및 상기 제 2 워드 라인은 병렬인 것인, 장치.
실시예 14. 방법에 있어서,
메모리 어레이의 행 워드 라인에서, 제 1 활성화 신호를 수신하는 단계;
상기 제 1 활성화 신호를 수신한 것에 응답하여 상기 행 워드 라인에 대응하는 상기 메모리 어레이의 행 내의 복수의 메모리 셀들을 활성화하는 단계;
상기 메모리 어레이의 열 워드 라인에서, 제 2 활성화 신호를 수신하는 단계; 및
상기 제 2 활성화 신호를 수신한 것에 응답하여 상기 열 워드 라인에 대응하는 상기 메모리 어레이의 열 내의 복수의 메모리 셀들을 활성화하는 단계를 포함하는, 방법.
실시예 15. 실시예 14에 있어서, 상기 메모리 어레이의 행 내의 복수의 메모리 셀들에 대응하는 비트 라인들은, 상기 메모리 어레이의 열 내의 복수의 메모리 셀들에 대응하는 비트 라인들에 수직인 것인, 방법.
실시예 16. 실시예 14에 있어서, 상기 메모리 어레이의 행 워드 라인은 상기 메모리 어레이의 열 워드 라인에 수직인 것인, 방법.
실시예 17. 실시예 14에 있어서, 상기 제 1 활성화 신호는 싱글 기록 사이클을 포함하는 것인, 방법.
실시예 18. 실시예 14에 있어서, 상기 제 2 활성화 신호는 싱글 기록 사이클을 포함하는 것인, 방법.
실시예 19. 실시예 14에 있어서, 상기 행 워드 라인에 대응하는 상기 메모리 어레이 내의 복수의 메모리 셀들은 듀얼 포트 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 비트 셀들을 포함하는 것인, 방법.
실시예 20. 실시예 14에 있어서, 상기 열 워드 라인에 대응하는 상기 메모리 어레이 내의 복수의 메모리 셀들은 듀얼 포트 정적 랜덤 액세스 메모리(SRAM) 비트 셀들을 포함하는 것인, 방법.

Claims (10)

  1. 장치에 있어서,
    복수의 듀얼 포트 메모리 셀(dual-ported memory cell)들을 포함하는 메모리 어레이;
    제 1 행 내에 배열된 상기 복수의 듀얼 포트 메모리 셀들의 제 1 부분;
    제 2 행 내에 배열된 상기 복수의 듀얼 포트 메모리 셀들의 제 2 부분;
    제 1 열 내에 배열된 상기 복수의 듀얼 포트 메모리 셀들의 제 3 부분;
    제 2 열 내에 배열된 상기 복수의 듀얼 포트 메모리 셀들의 제 4 부분;
    상기 복수의 듀얼 포트 메모리 셀들의 제 3 부분에 대응하고 상기 제 1 열 내에 배열된 제 1의 복수의 비트 라인들;
    상기 복수의 듀얼 포트 메모리 셀들의 제 4 부분에 대응하고 상기 제 2 열 내에 배열된 제 2의 복수의 비트 라인들;
    상기 복수의 듀얼 포트 메모리 셀들의 제 1 부분에 대응하고 상기 제 1 행 내에 배열된 제 3의 복수의 비트 라인들;
    상기 복수의 듀얼 포트 메모리 셀들의 제 2 부분에 대응하고 상기 제 2 행 내에 배열된 제 4의 복수의 비트 라인들;
    상기 제 1 행 내에 배열된 상기 복수의 듀얼 포트 메모리 셀들의 제 1 부분에 대응하는 제 1 워드 라인;
    상기 제 2 행 내에 배열된 상기 복수의 듀얼 포트 메모리 셀들의 제 2 부분에 대응하는 제 2 워드 라인;
    상기 제 1 열 내에 배열된 상기 복수의 듀얼 포트 메모리 셀들의 제 3 부분에 대응하는 제 3 워드 라인; 및
    상기 제 2 열 내에 배열된 상기 복수의 듀얼 포트 메모리 셀들의 제 4 부분에 대응하는 제 4 워드 라인을 포함하는, 장치.
  2. 제 1 항에 있어서, 상기 제 1의 복수의 비트 라인들 및 상기 제 2의 복수의 비트 라인들은, 상기 제 3의 복수의 비트 라인들 및 상기 제 4의 복수의 비트 라인들에 수직인 것인, 장치.
  3. 제 1 항에 있어서, 상기 제 1 워드 라인 및 상기 제 2 워드 라인은, 상기 제 3 워드 라인 및 상기 제 4 워드 라인에 수직인 것인, 장치.
  4. 제 1 항에 있어서, 상기 메모리 어레이는, 상기 제 1 워드 라인이 활성화되었을 때 상기 제 1 행 내에 배열된 상기 복수의 듀얼 포트 메모리 셀들의 제 1 부분에 대응하는 데이터를 행 데이터 포트로부터 판독하거나 상기 행 데이터 포트에 기록하도록 구성되는 것인, 장치.
  5. 제 1 항에 있어서, 상기 메모리 어레이는, 상기 제 2 워드 라인이 활성화되었을 때 상기 제 2 행 내에 배열된 상기 복수의 듀얼 포트 메모리 셀들의 제 2 부분에 대응하는 데이터를 상기 행 데이터 포트로부터 판독하거나 상기 행 데이터 포트에 기록하도록 구성되는 것인, 장치.
  6. 제 1 항에 있어서, 상기 메모리 어레이는, 상기 제 3 워드 라인이 활성화되었을 때 상기 제 1 열 내에 배열된 상기 복수의 듀얼 포트 메모리 셀들의 제 3 부분에 대응하는 데이터를 열 데이터 포트로부터 판독하거나 상기 열 데이터 포트에 기록하도록 구성되는 것인, 장치.
  7. 제 1 항에 있어서, 상기 메모리 어레이는, 상기 제 4 워드 라인이 활성화되었을 때 상기 제 2 열 내에 배열된 상기 복수의 듀얼 포트 메모리 셀들의 제 4 부분에 대응하는 데이터를 상기 열 데이터 포트로부터 판독하거나 상기 열 데이터 포트에 기록하도록 구성되는 것인, 장치.
  8. 제 1 항에 있어서, 상기 복수의 듀얼 포트 메모리 셀들은 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 비트 셀들을 포함하는 것인, 장치.
  9. 장치에 있어서,
    데이터 스토리지 엘리먼트;
    제 1 포트 비트 라인;
    상기 제 1 포트 비트 라인에 수직인 제 2 포트 비트 라인;
    상기 제 1 포트 비트 라인에 수직인 제 1 워드 라인으로서, 상기 장치는 상기 제 1 워드 라인이 인에이블되었을 때 상기 데이터 스토리지 엘리먼트로부터 상기 제 1 포트 비트 라인으로의 데이터를 판독하도록 구성되는 것인, 상기 제 1 워드 라인; 및
    상기 제 2 포트 비트 라인에 수직인 제 2 워드 라인으로서, 상기 장치는 상기 제 2 워드 라인이 인에이블되었을 때 상기 데이터 스토리지 엘리먼트로부터 상기 제 2 포트 비트 라인으로의 데이터를 판독하도록 구성되는 것인, 상기 제 2 워드 라인을 포함하는, 장치.
  10. 방법에 있어서,
    메모리 어레이의 행 워드 라인에서, 제 1 활성화 신호를 수신하는 단계;
    상기 제 1 활성화 신호를 수신한 것에 응답하여 상기 행 워드 라인에 대응하는 상기 메모리 어레이의 행 내의 복수의 메모리 셀들을 활성화하는 단계;
    상기 메모리 어레이의 열 워드 라인에서, 제 2 활성화 신호를 수신하는 단계; 및
    상기 제 2 활성화 신호를 수신한 것에 응답하여 상기 열 워드 라인에 대응하는 상기 메모리 어레이의 열 내의 복수의 메모리 셀들을 활성화하는 단계를 포함하는, 방법.
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