KR102269455B1 - 핀형 전계 효과 트랜지스터 소자 및 그 형성 방법 - Google Patents
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Landscapes
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Abstract
반도체 소자를 형성하는 방법은 제1 반도체 재료를 포함하는 스트립을 형성하도록 기판을 패턴화하는 단계, 상기 스트립의 측벽을 따라 격리 영역을 형성하는 단계 - 상기 스트립의 상부는 상기 격리 영역의 상부면 위로 연장됨 -. 상기 스트립의 상부의 상부면 및 측벽을 따라 더미 구조체를 형성하는 단계, 제1 리세스를 형성하도록 상기 스트립의 상부의 노출된 부분에 대해 제1 에칭 공정을 수행하는 단계 - 상기 스트립의 노출된 부분은 상기 더미 구조체에 의해 노출됨 -, 상기 제1 에칭 공정을 수행한 후, 제2 에칭 공정을 이용하여 V-형 바닥면을 가지도록 상기 제1 리세스를 재성형하는 단계 - 상기 제2 에칭 공정은 제2 배향을 가지는 제2 결정면에 대해 제1 배향을 가지는 제1 결정면에 선택적임 -, 및 상기 재성형된 제1 리세스에 소스/드레인 영역을 에피택셜 성장시키는 단계를 포함한다.
Description
본 출원은 2018년 9월 28일자로 출원된, "핀형 전계 효과 트랜지스터 소자 및 그 형성 방법"이라는 제하의 미국 특허 가출원 제62/738,851호에 대한 우선권을 주장하며, 상기 출원은 본원에 참고로 인용된다.
반도체 소자는 예를 들어 개인용 컴퓨터, 휴대 전화기, 디지털 카메라 및 다른 전자 장비와 같은 다양한 전자적 응용에 사용된다. 반도체 소자는 전형적으로 반도체 기판 위에 절연 재료층 또는 유전체 재료층, 도전 재료층 및 반도체 재료층을 순차적으로 증착하고, 리소그래피를 이용하여 상기 다양한 재료층을 패턴화하여 그 위에 회로 부품 및 요소를 형성하는 것에 의해 제조된다.
반도체 산업은 최소 선폭 크기를 지속적으로 줄임으로써 다양한 전자 부품(예, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도를 지속적으로 향상시켜 보다 많은 부품이 특정 영역에 집적될 수 있도록 하고 있다. 그러나, 최소 선폭 크기가 감소됨에 따라, 해결해야 할 추가적인 문제가 발생한다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것이 아니라는 것을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 일부 실시예에 따른 핀형 전계 효과 트랜지스터("FinFET") 소자의 사시도이다.
도 2a는 일부 실시예에 따른 FinFET 소자의 제조에서 중간 단계의 단면도이다.
도 3a는 일부 실시예에 따른 FinFET 소자의 제조에서 중간 단계의 단면도이다.
도 4a는 일부 실시예에 따른 FinFET 소자의 제조에서 중간 단계의 단면도이다.
도 5a는 일부 실시예에 따른 FinFET 소자의 제조에서 중간 단계의 단면도이다.
도 6a-6b는 일부 실시예에 따른 FinFET 소자의 제조에서 중간 단계의 단면도이다.
도 7a-7c는 일부 실시예에 따른 FinFET 소자의 제조에서 중간 단계의 단면도이다.
도 8a-8c는 일부 실시예에 따른 FinFET 소자의 제조에서 중간 단계의 단면도이다.
도 9a-9c는 일부 실시예에 따른 FinFET 소자의 제조에서 중간 단계의 단면도이다.
도 10a-10c는 일부 실시예에 따른 FinFET 소자의 제조에서 리세스 에칭 단계의 단면도이다.
도 11a-11c는 일부 실시예에 따른 FinFET 소자의 제조에서 중간 단계의 단면도이다.
도 12는 일부 실시예에 따른 FinFET 소자의 제조에서 제 리세스 형성 단계의 단면도이다.
도 13은 일부 실시예에 따른 FinFET 소자의 제조에서 재성형 리세스 형성 단계의 단면도이다.
도 14는 FinFET 소자의 제조에서 대안적인 실시예의 재성형 리세스 형성 단계의 단면도이다.
도 15a-15c는 FinFET 소자의 제조에서 대안적인 실시예의 재성형 리세스 형성 단계의 단면도이다.
도 16a-16c는 일부 실시예에 따른 FinFET 소자의 제조에서 중간 단계의 단면도이다.
도 17a-17c는 일부 실시예에 따른 FinFET 소자의 제조에서 중간 단계의 단면도이다.
도 18a-18c는 일부 실시예에 따른 FinFET 소자의 제조에서 중간 단계의 단면도이다.
도 19a-19c는 일부 실시예에 따른 FinFET 소자의 제조에서 중간 단계의 단면도이다.
도 20a-20c는 일부 실시예에 따른 FinFET 소자의 제조에서 중간 단계의 단면도이다.
도 21a-21c는 일부 실시예에 따른 FinFET 소자의 제조에서 중간 단계의 단면도이다.
도 22는 일부 실시예에 따라 에피택셜 영역이 병합된 FinFET 소자의 제조에서 중간 단계의 단면도이다.
도 23은 일부 실시예에 따라 재성형 리세스를 사용하여 FinFET 소자를 형성하는 방법을 나타낸 흐름도이다.
도 1은 일부 실시예에 따른 핀형 전계 효과 트랜지스터("FinFET") 소자의 사시도이다.
도 2a는 일부 실시예에 따른 FinFET 소자의 제조에서 중간 단계의 단면도이다.
도 3a는 일부 실시예에 따른 FinFET 소자의 제조에서 중간 단계의 단면도이다.
도 4a는 일부 실시예에 따른 FinFET 소자의 제조에서 중간 단계의 단면도이다.
도 5a는 일부 실시예에 따른 FinFET 소자의 제조에서 중간 단계의 단면도이다.
도 6a-6b는 일부 실시예에 따른 FinFET 소자의 제조에서 중간 단계의 단면도이다.
도 7a-7c는 일부 실시예에 따른 FinFET 소자의 제조에서 중간 단계의 단면도이다.
도 8a-8c는 일부 실시예에 따른 FinFET 소자의 제조에서 중간 단계의 단면도이다.
도 9a-9c는 일부 실시예에 따른 FinFET 소자의 제조에서 중간 단계의 단면도이다.
도 10a-10c는 일부 실시예에 따른 FinFET 소자의 제조에서 리세스 에칭 단계의 단면도이다.
도 11a-11c는 일부 실시예에 따른 FinFET 소자의 제조에서 중간 단계의 단면도이다.
도 12는 일부 실시예에 따른 FinFET 소자의 제조에서 제 리세스 형성 단계의 단면도이다.
도 13은 일부 실시예에 따른 FinFET 소자의 제조에서 재성형 리세스 형성 단계의 단면도이다.
도 14는 FinFET 소자의 제조에서 대안적인 실시예의 재성형 리세스 형성 단계의 단면도이다.
도 15a-15c는 FinFET 소자의 제조에서 대안적인 실시예의 재성형 리세스 형성 단계의 단면도이다.
도 16a-16c는 일부 실시예에 따른 FinFET 소자의 제조에서 중간 단계의 단면도이다.
도 17a-17c는 일부 실시예에 따른 FinFET 소자의 제조에서 중간 단계의 단면도이다.
도 18a-18c는 일부 실시예에 따른 FinFET 소자의 제조에서 중간 단계의 단면도이다.
도 19a-19c는 일부 실시예에 따른 FinFET 소자의 제조에서 중간 단계의 단면도이다.
도 20a-20c는 일부 실시예에 따른 FinFET 소자의 제조에서 중간 단계의 단면도이다.
도 21a-21c는 일부 실시예에 따른 FinFET 소자의 제조에서 중간 단계의 단면도이다.
도 22는 일부 실시예에 따라 에피택셜 영역이 병합된 FinFET 소자의 제조에서 중간 단계의 단면도이다.
도 23은 일부 실시예에 따라 재성형 리세스를 사용하여 FinFET 소자를 형성하는 방법을 나타낸 흐름도이다.
다음의 개시 내용은 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
실시예는 특정 측면, 즉 FinFET 소자 및 그 형성 방법과 관련하여 설명될 것이다. 본 명세서에서 논의된 다양한 실시예는 에피택셜 소스/드레인 영역의 바닥이 결정질 평면에 의해 형성된 뾰족한 형상을 갖도록 FinFET 소자의 에피택셜 소스/드레인 영역의 형상을 조절하는 것을 허용한다. 할 수 있다. 이러한 방식으로 FinFET의 에피택셜 소스/드레인 영역의 형상을 조절함으로써, FinFET 소자의 성능이 향상 될 수 있다. 여기에 제시된 다양한 실시예는 게이트-래스트(gate-last) 공정을 이용하여 형성된 FinFET의 측면에서 논의된다. 다른 실시예에서, 게이트-퍼스트(gate-first) 공정이 이용될 수 있다. 일부 실시예는 평면 FET와 같은 평면 소자에 사용되는 양태를 고려한다. 일부 실시예는 FET 이외의 반도체 소자에도 사용될 수 있다.
도 1은 핀형 전계 효과 트랜지스터(FinFET)(30)의 예를 입체도로 예시한다. FinFET(30)는 기판(32) 상에 핀(36)을 포함한다. 격리 영역(34)이 기판(32) 상에서 핀(36) 둘레에 배치되며, 핀(36)은 이웃하는 격리 영역(34) 위로 돌출된다. 게이트 유전체(38)가 핀(36)의 측벽을 따라 그리고 상부면 위에 배치되고, 게이트 전극(40)이 게이트 유전체 층(38) 위에 배치된다. 소스/드레인 영역(42, 44)이 게이트 유전체(38) 및 게이트 전극(40)에 대해 핀(36)의 양측에 배치된다. 도 1은 이후의 도면에서 사용되는 기준 단면을 추가로 예시한다. A-A 단면은 FinFET(30)의 채널, 게이트 유전체(38) 및 게이트 전극(40)을 가로지른 단면이다. C-C 단면은 A-A 단면에 평행한 평면에 있으며, 채널의 외부의 핀(36)을 가로지른 단면이다. B-B 단면은 A-A 단면에 수직하고 핀(36)의 종축을 따라 그리고 예를 들어 소스/드레인 영역(42, 44) 사이의 전류 흐름의 방향을 따른다. 후속 도면은 명확성을 위해 이들 기준 단면을 참조한다.
도 2a 내지 도 22는 일부 실시예에 따른 FinFET의 제조에서의 중간 단계의 단면도이다. 도 2 내지 도 11a-11c 및 도 16a-16c 내지 도 21a-21c에서, "A" 표시로 끝나는 도면은 다중 FinFET 및 FinFET 당 다수의 핀을 제외하고 도 1에 예시된 A-A 기준 단면을 따라 예시된다. "B" 표시로 끝나는 도면은 도 1에 예시된 B-B 기준 단면을 따라 예시된다. "C" 표시로 끝나는 도면은 도 1에 예시된 C-C 단면을 따라 예시된다. 도 12~15c 및 도 22는 모두 도 1에 예시된 B-B 기준 단면을 따라 예시되어 있다.
도 2a는 기판(50)을 예시한다. 기판(50)은 도핑되거나(예, p-형 도펀트 또는 n-형 도펀트로 도핑됨) 도핑되지 않을 수 있는 벌크 반도체, 반도체-온-인슐레이터(SOI) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있으며, (100), (111) 또는 (110)과 같은 특정 결정 배향을 가질 수 있다. 일반적으로, SOI 기판은 절연층 상에 형성된 반도체 재료층을 포함한다. 절연층은 예를 들어, 매립 산화물(BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연층은 전형적으로 실리콘 기판 또는 유리 기판 등의 기판 상에 제공된다. 다층 기판 또는 구배(gradient) 기판과 같은 다른 기판도 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는: 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 집적 회로 장치(미도시)를 더 포함할 수 있다. 당업자라면 인식하는 바와 같이, 트랜지스터, 다이오드, 커패시터, 저항 등등 또는 그 조합과 같은 다양한 집적 회로 장치는 형성되는 FinFET에 대한 설계의 구조적 및 기능적 요건을 생성하기 위해 기판(50) 내에 및/또는 상부에 형성될 수 있다. 집적 회로 장치는 임의의 적절한 방법을 이용하여 형성될 수 있다.
일부 실시예에서, 기판(50)은 제1 영역(100A) 및 제2 영역(100B)을 포함할 수 있다. 제1 영역(100A)은 n-형 FinFET와 같은 NMOS 트랜지스터 등의 n-형 소자를 형성하기 위한 영역일 수 있다. 제2 영역(100B)은 p-형 FinFET와 같은 PMOS 트랜지스터 등의 p-형 소자를 형성하기 위한 영역일 수 있다. 따라서, 제1 영역(100A)은 NMOS 영역(100A)으로도 지칭될 수 있고, 제2 영역(100B)은 PMOS 영역(100B)으로도 지칭될 수 있다. 일부 실시예에서, 제1 영역(100A)은 제2 영역(100B)과 물리적으로 분리될 수 있다. 제1 영역(100A)은 임의의 수의 특징부에 의해 제2 영역(100B)으로부터 분리될 수 있다.
도 2a는 기판(50) 위에 마스크(53)의 형성을 추가로 예시한다. 일부 실시예에서, 마스크(53)는 기판(50을 패턴화하기 위해 후속 에칭 단계에서 사용될 수 있다(도 3a 참조). 도 2a에 예시된 바와 같이, 마스크(53)는 제1 마스크 층(53A) 및 제2 마스크 층(53B)을 포함할 수 있다. 제1 마스크 층(53A)은 하드 마스크 층일 수 있고, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄화물(SiC), 실리콘 탄질화물(SiCN), 이들의 조합 등을 포함할 수 있으며, 원자층 증착(ALD), 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 이들의 조합 등과 같은 임의의 적합한 공정을 이용하여 형성될 수 있다. 제1 마스크 층(53A)은 복수의 층도 포함할 수 있고, 해당 복수의 층은 상이한 재료일 수 있다. 예를 들어, 제1 마스크 층(53A)은 실리콘 산화물 층 위에 실리콘 질화물 층을 포함할 수 있지만, 다른 재료 및 재료의 조합이 또한 사용될 수 있다. 제2 마스크 층(53B)은 포토레지스트를 포함할 수 있고, 일부 실시예에서, 전술한 후속 에칭 단계에 사용되는 제1 마스크 층(53A)의 패턴화에 사용될 수 있다. 제2 마스크 층(53B)은 스핀-온 기술을 이용하여 형성될 수 있고, 허용 가능한 포토리소그래피 기술을 이용하여 패턴화 될 수 있다. 일부 실시예에서, 마스크(53)는 3개 이상의 마스크 층을 포함할 수 있다.
도 3a는 기판(50)에서의 반도체 스트립(52)의 형성을 예시한다. 먼저, 마스크 층(53A 및 53B)은 패턴화될 수 있으며, 여기서 마스크 층(53A, 53B)의 개구는 얕은 트렌치 소자 분리(STI) 영역(54)이 형성될 기판(50)의 영역(55)을 노출시킨다. 다음에, 에칭 공정이 수행될 수 있는 데, 여기서 에칭 공정은 마스크(53)의 개구를 통해 기판(50)에 트렌치(55)를 형성한다. 패턴화된 마스크(53) 아래에 있는 기판(50)의 나머지 부분은 복수의 반도체 스트립(52)을 형성한다. 에칭은 반응성 이온 에칭(RIE), 중성빔 에칭(NBE) 등등 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 공정일 수 있다. 에칭 공정은 이방성일 수 있다. 일부 실시예에서, 반도체 스트립(52)은 약 200 nm와 약 400 nm 사이의 높이(H1)를 가질 수 있고, 약 10 nm와 약 40 nm 사이의 폭(W1)을 가질 수 있다.
반도체 스트립(52)은 임의의 적절한 방법에 의해 패턴화될 수 있다. 예를 들어, 반도체 스트립(52)은 이중 패턴화 또는 다중 패턴화 공정을 포함하는 하나 이상의 포토리소그래피 공정을 이용하여 패턴화될 수 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 공정은 포토리소그래피와 자체 정렬 공정을 결합하여, 예컨대, 단일의 직접 포토리소그래피 공정을 이용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴이 형성될 수 있게 한다. 예를 들어, 일 실시예에서, 희생층이 기판(50) 위에 형성되고, 포토리소그래피 공정을 이용하여 패턴화된다. 자체 정렬 공정을 이용하여 패턴화된 희생층과 나란히 스페이서가 형성될 수 있다. 이어서, 희생층이 제거되고, 나머지 스페이서 또는 맨드렐을 마스크로 사용하여 반도체 스트립(52)을 패턴화할 수 있다.
도 4a는 격리 영역(54)을 형성하도록 인접하는 반도체 스트립(52) 사이에서 트렌치(55)(도 3a 참조) 내에 절연 재료의 형성을 예시한다. 절연 재료는 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물 등등 또는 이들의 조합일 수 있으며, 고밀도 플라즈마 화학적 기상 증착(HDP-CVD), 유동성 CVD (FCVD)(예를 들어, 원격 플라즈마 시스템에서의 CVD를 통한 재료 증착 및 사후 경화를 통한 산화물과 같은 다른 재료로의 변환) 등등 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 재료도 사용될 수 있다.
또한, 일부 실시예에서, 격리 영역(54)은 트렌치(55)를 격리 영역(54)의 절연 재료로 충전하기 전에 트렌치(55)(도 3a 참조)의 측벽 및 바닥면 상에 형성된 동형(conformal) 라이너(미도시)를 포함할 수 있다. 일부 실시예에서, 라이너는 반도체(예, 실리콘) 질화물, 반도체(예, 실리콘) 산화물, 열 반도체(예, 실리콘) 산화물, 반도체(예, 실리콘) 산질화물, 고분자 유전체, 이들의 조합 등을 포함할 수 있다. 라이너의 형성은 ALD, CVD, HDP-CVD, PVD, 이들의 조합 등과 같은 임의의 적절한 방법을 포함할 수 있다. 이러한 실시예에서, 라이너는 후속하는 격리 영역(54)의 어닐링 중에 반도체 스트립(52)(예, Si 및/또는 Ge)으로부터 주변 격리 영역(54)으로 반도체 재료의 확산을 방지(또는 적어도 감소)할 수 있다. 예를 들어, 격리 영역(54)의 절연 재료가 증착된 후에, 격리 영역(54)의 절연 재료에 대해 어닐링 공정이 수행될 수 있다.
도 4a를 더 참조하면, 화학적 기계적 연마(CMP)와 같은 평탄화 공정에 의해 격리 영역(54)의 상부면 및 반도체 스트립(52)의 상부면이 동평면이 되도록 격리 영역(54)의 과잉의 절연 재료가 제거될 수 있다. 일부 실시예에서, CMP에 의해 마스크(53)도 제거될 수 있다. 다른 실시예에서, 마스크(53)는 CMP와 별도로 습식 에칭 공정을 이용하여 제거될 수 있다.
도 5a는 핀(56)을 형성하도록 격리 영역(54)을 리세싱하는 단계를 예시한다. 격리 영역(54)은 제1 영역(100A) 및 제2 영역(100B) 내의 핀(56)이 인접한 격리 영역(54) 사이로부터 돌출되도록 리세싱된다. 일부 실시예에서, 반도체 스트립(52)은 핀(56)의 일부인 것으로 간주될 수 있다. 또한, 격리 영역(54)의 상부면은 예시된 바와 같은 평탄한 표면, 볼록한 표면, 리세스된 표면(예, 접시형) 또는 이들의 조합을 가질 수 있다. 격리 영역(54)의 상부면은 적절한 공정에 의해 평탄하게, 볼록하게 및/또는 오목하게 형성될 수 있다. 격리 영역(54)은 격리 영역(54)의 재료에 선택적인 것과 같은 허용 가능한 에칭 공정을 이용하여 리세싱될 수 있다.
당업자라면 도 2a 내지 도 5a와 관련하여 설명된 공정이 핀(56)을 형성할 수 있는 일례의 방법에 불과하다는 것을 쉽게 알 것이다. 다른 실시예에서, 유전체 층이 기판(50)의 상부면 위에 형성될 수 있고; 트렌치가 유전체 층을 통해 에칭될 수 있으며; 호모에피택셜 구조체가 트렌치에서 에피택셜 성장될 수 있으며; 상기 유전체 층은 호모에피택셜 구조체가 유전체 층으로부터 돌출하여 핀을 형성하도록 리세싱될 수 있다. 또 다른 실시예에서, 헤테로에피택셜 구조체가 핀을 위해 사용될 수 있다. 예를 들어, 도 4a의 반도체 스트립(52)이 리세싱될 수 있고, 반도체 스트립(52)과 다른 재료가 그 위치에서 에피택셜 성장될 수 있다. 또 추가의 실시예에서, 유전체 층이 기판(50)의 상부면 위에 형성될 수 있고; 트렌치가 유전체 층을 통해 에칭될 수 있으며; 헤테로에피텍셜 구조체가 기판(50)과 상이한 재료를 사용하여 트렌치에서 에피택셜 성장될 수 있으며; 헤테로에피텍셜 구조체가 유전체 층으로부터 돌출되어 핀(56)을 형성하도록 유전체 층이 리세싱될 수 있다. 호모에피택셜 또는 헤테로에피택셜 구조체가 에피텍셜 성장되는 일부 실시예에서, 성장된 재료는 성장 중에 인 시튜(in situ) 도핑될 수 있다. 다른 실시예에서, 호모에피택셜 또는 헤테로에피택셜 구조체가 에피택셜 성장된 후에 예컨대, 이온 주입을 이용하여 도핑될 수 있다. 또한, PMOS 영역(100B) 내의 재료와 다른 NMOS 영역(100A) 내의 재료를 에피택셜 성장시키는 것이 유리할 수 있다. 다양한 실시예에서, 핀(56)은 실리콘 게르마늄(SixGe1-x, x는 대략 0~1의 범위일 수 있음), 실리콘 탄화물, 순수 게르마늄 또는 실질적으로 순수한 게르마늄, III-V족 화합물 반도체, 또는 II-VI족 화합물 반도체 등을 포함할 수 있다. 예를 들어, III-V족 화합물 반도체를 형성하기 위해 사용 가능한 재료는 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만, 이에 한정되지는 않는다.
도 6a 및 도 6b에서, 더미 유전체 층(58)이 핀(56) 상에 형성된다. 더미 유전체 층(58)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있고, 허용 가능한 기술에 따라 증착되거나(예, CVD, PVD, 이들의 조합 등을 이용하여) 또는 열적으로 성장(예, 열 산화 등을 이용하여)될 수 있다. 더미 게이트 층(60)이 더미 유전체 층(58) 위에 형성되며, 마스크(62)가 더미 게이트 층(60) 위에 형성된다. 일부 실시예에서, 더미 게이트 층(60)이 더미 유전체 층(58) 위에 증착된 후에, 예를 들어 CMP 공정을 이용하여 평탄화될 수 있다. 마스크(62)는 더미 게이트 층(60) 위에 증착될 수 있다. 더미 게이트 층(60)은 예를 들어, 폴리실리콘으로 형성될 수 있지만, 격리 영역(54)의 재료에 대해 에칭 선택도가 높은 다른 재료가 사용될 수도 있다. 마스크(62)는 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄질화물 등등 또는 이들의 조합과 같은 하나 이상의 층을 포함할 수 있다.
도 6a 및 도 6b를 더 참조하면, 예시된 실시예에서, 단일 더미 유전체 층(58), 단일 더미 게이트 층(60) 및 단일 마스크(62)가 제1 영역(100A) 및 제2 영역(100B)에 걸쳐 형성된다. 다른 실시예에서, 별도의 더미 유전체 층, 별도의 더미 게이트 층 및 별도의 마스크가 제1 영역(100A) 및 제2 영역(100B)에 형성될 수 있다. 일부 실시예에서, 더미 유전체 층(58)은 약 0.8 nm 내지 약 2.0 nm의 두께를 가질 수 있고 더미 게이트 층(60)은 약 50 nm 내지 약 100 nm의 두께를 가질 수 있다.
도 7a 내지 도 7c에서, 마스크(62)(도 6a 및 6b 참조)는 제1 영역(100A) 및 제2 영역(100B)에 마스크(72)를 형성하기 위해 허용 가능한 포토리소그래피 및 에칭 기술을 이용하여 패턴화 될 수 있다. 마스크(72)는 하드 마스크일 수 있고, 마스크(72)의 패턴은 제1 영역(100A)과 제2 영역(100B) 사이에서 상이할 수 있다. 마스크(72)의 패턴은 제1 영역(100A) 및 제2 영역(100B)에서 허용 가능한 에칭 기술에 의해 더미 게이트 층(60)으로 전사될 수 있다. 편의상, 더미 게이트 층(60) 및 마스크(72)는 집합적으로 더미 구조체(70)로 지칭될 수 있다. 일부 실시예에서, 더미 게이트 층(60) 및 마스크(72)는 제1 영역(100A) 및 제2 영역(100B)에 별도의 공정으로 형성되며, 제1 영역(100A) 및 제2 영역(100B)에 상이한 재료로 형성될 수 있다. 선택적으로, 마스크(72)의 패턴은 유사하게 더미 유전체 층(58)으로 전사될 수 있다. 더미 구조체(70)의 패턴은 핀(56)의 소스/드레인 영역을 노출시키면서 핀(56)의 각각의 채널 영역을 덮는다. 더미 구조체(70)는 각각의 핀(56)의 길이 방향과 실질적으로 수직한 길이 방향을 가질 수 있다. 더미 구조체(70)의 크기 또는 더미 구조체(70) 사이의 피치는 더미 게이트가 형성되는 다이의 영역에 의존할 수 있다. 일부 실시예에서, 더미 구조체(70)는 다이의 논리 영역(예, 논리 회로가 배치됨)에 배치되는 경우보다 다이의 입력/출력 영역(예, 입력/출력 회로가 배치됨)에 배치되는 경우에 더 큰 크기 또는 더 큰 피치를 가질 수 있다. 일부 실시예에서, 더미 구조체(70)는 약 15 nm 내지 약 40 nm의 폭을 가질 수 있다.
도 7a 내지 도 7c를 추가로 참조하면, 적절한 우물(미도시)이 핀(56), 반도체 스트립(52) 및/또는 기판(50)에 형성될 수 있다. 예를 들어, p-형 우물이 제1 영역(100A)에 형성될 수 있고 n-형 우물이 제2 영역(100B)에 형성될 수 있다. 포토레지스트 또는 다른 마스크(미도시)를 사용하여 다른 영역(100A 및 100B)에 대해 상이한 주입 단계가 달성될 수 있다. 예를 들어, 제1 영역(100A) 및 제2 영역(100B)의 핀(56) 및 격리 영역(54) 위에 포토레지스트가 형성된다. 포토레지스트는 NMOS 영역과 같은 제1 영역(100A)을 보호하면서 PMOS 영역과 같은 기판(50)의 제2 영역(100B)을 노출시키도록 패턴화된다. 포토레지스트는 스핀-온 기술을 이용하여 형성될 수 있고, 허용 가능한 포토리소그래피 기술을 이용하여 패턴화 될 수 있다. 일단 포토레지스트가 패턴화되면, n-형 불순물이 제2 영역(100B)에 주입되고, 포토레지스트는 n-형 불순물이 제1 영역(100A)에 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. n-형 불순물은 인, 비소 등일 수 있고, 제2 영역(100B)에 1018 cm-3 이하의 농도, 예컨대, 1017 cm-3 내지 1018 cm-3의 범위의 농도로 주입될 수 있다. 주입 공정 후, 예를 들어 허용 가능한 애싱(ashing) 공정에 이은 습식 세정 공정을 이용하여 포토레지스트를 제거한다.
제2 영역(100B)의 주입 이후에, 제1 영역(100A) 및 제2 영역(100B)의 핀(56) 및 격리 영역(54) 위에 제2 포토레지스트(미도시)가 형성된다. 제2 포토레지스트는 제2 영역(100B)을 보호하면서 기판(50)의 제1 영역(100A)을 노출시키도록 패턴화된다. 제2 포토레지스트는 스핀-온 기술을 이용하여 형성될 수 있고, 허용 가능한 포토리소그래피 기술을 이용하여 패턴화 될 수 있다. 일단 제2 포토레지스트가 패턴화되면, p-형 불순물이 제1 영역(100A)에 주입되고, 제2 포토레지스트는 p-형 불순물이 제2 영역(100B)에 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. p-형 불순물은 붕소, BF2, 등일 수 있고, 제1 영역(100A)에 1018 cm-3 이하의 농도, 예컨대, 1017 cm-3 내지 1018 cm-3의 범위의 농도로 주입될 수 있다. 주입 공정 후, 예를 들어 허용 가능한 애싱(ashing) 공정에 이은 습식 세정 공정을 이용하여 제2 포토레지스트를 제거한다.
제1 영역(100A) 및 제2 영역(100B)에 적절한 불순물을 주입한 후, 어닐링을 수행하여 이미 주입된 p-형 및 n-형 불순물을 활성화시킬 수 있다. 주입 공정은 제1 영역(100A)에 p-형 우물을 형성하고 제2 영역(100B)에 n-형 우물을 형성할 수 있다. 핀이 에피택셜 성장되는 일부 실시예에서, 핀(56)의 성장되는 재료는 성장 공정 중에 인 시츄 도핑될 수 있다.
도 8a 내지 도 8c에서, 제1 스페이서 층(80A)이 핀(56) 위의 더미 구조체(70)(도 8a 및 도 8b 참조) 및/또는 더미 유전체 층(58)의 노출된 표면 상에 형성된다(도 8c 참조). 제1 스페이서 층(80A)을 형성하는 임의의 적절한 방법이 적용될 수 있다. 일부 실시예에서, 증착(예, CVD, ALD 등)을 이용하여 제1 스페이서 층(80A)을 형성할 수 있다. 일부 실시예에서, 제1 스페이서 층(80A)은 예를 들어 실리콘 질화물(SiN), 실리콘 산질화물, 실리콘 탄질화물, 실리콘 산탄질화물(SiOCN), 이들의 조합 등의 하나 이상의 층을 포함할 수 있다.
도 8a 내지 도 8c를 추가로 참조하면, 제1 영역(100A) 및 제2 영역(100B) 내의 기판(50)에 저농도 도핑된 소스/드레인(LDD) 영역(75 및 79)이 각각 형성될 수 있다. 도 7a 내지 도 7c를 참조하여 전술한 주입 공정과 유사하게, 포토레지스트와 같은 마스크(미도시)가 PMOS 영역과 같은 제2 영역(100B)을 노출시키면서 NMOS 영역과 같은 제1 영역(100A) 위에 형성될 수 있으며, p-형 불순물을 제2 영역(100B) 내의 노출된 핀(56)에 주입하여 LDD 영역(79)을 형성할 수 있다. LDD 영역(79)의 주입 중에, 더미 구조체(70)는 노출된 핀(56)의 채널 영역으로 도펀트가 주입되는 것을 방지(또는 적어도 감소)하는 마스크로서 작용할 수 있다. 따라서, LDD 영역(79)은 노출된 핀(56)의 소스/드레인 영역에 실질적으로 형성될 수 있다. 이후 마스크가 제거될 수 있다. 이어서, 제1 영역(100A)을 노출시키면서 제2 영역(100B) 위에 포토레지스트와 같은 마스크가 형성될 수 있으며, 제1 영역(100A) 내의 노출된 핀(56)에 적절한 n-형 불순물을 주입하여 LDD 영역(75)을 형성할 수 있다. LDD 영역(75)의 주입 중에, 더미 구조체(70)는 노출된 핀(56)의 채널 영역으로 도펀트가 주입되는 것을 방지(또는 적어도 감소)하는 마스크로서 작용할 수 있다. 따라서, LDD 영역(75)은 노출된 핀(56)의 소스/드레인 영역에 실질적으로 형성될 수 있다. 이후 제2 마스크가 제거될 수 있다. n-형 불순물은 전술한 n-형 불순물 중 임의의 것일 수 있고, p-형 불순물은 전술한 p-형 불순물 중 임의의 것일 수 있다. LDD 영역(75, 79)은 각각 약 1015 cm-3 내지 약 1016 cm-3의 불순물 농도를 가질 수 있다. 주입된 불순물을 활성화시키기 위해 어닐링이 적용될 수 있다.
도 9a 내지 도 9c를 참조하면, 에칭 공정이 제1 스페이서 층(80A)의 여러 부분에 대해 수행된다. 에칭 공정은 건식 에칭 공정일 수 있으며, 이방성일 수 있다. 에칭 공정을 수행한 후, 더미 구조체(70)를 위한 핀(56) 및 마스크(72)의 상부면을 노출시키기 위해 LDD 영역(75/79) 및 격리 영역(54) 위의 제1 스페이서 층(80A)의 측면 부분이 제거될 수 있다. 더미 구조체(70) 및 핀(56)의 측벽을 따른 제1 스페이서 층(80A)의 부분은 유지되어 오프셋 스페이서(120)를 형성할 수 있다. 다른 실시예에서, 제1 스페이서 층(80A)은 핀(56)의 측벽으로부터 제거될 수도 있다. 일부 실시예에서, 제1 영역(100A)의 오프셋 스페이서(120)는 제2 영역(100B)의 오프셋 스페이서(120)와 동시에 형성되고, 다른 실시예에서, 제1 영역(100A) 및 제2 영역(100B)의 오프셋 스페이서(120)는 별도의 공정으로 형성된다. 일부 실시예에서, LDD 영역(75/79) 및 격리 영역(54) 위의 더미 유전체 층(58)의 측면 부분도 제거될 수 있다.
도 10a 내지 도 10c에서, 제2 스페이서 층(80B) 및 제3 스페이서 층(80C)이 제1 영역(100A) 및 제2 영역(100B) 위에 형성된다. 제1 스페이서 층(80A)을 형성하는 임의의 적절한 방법이 적용될 수 있다. 일부 실시예에서, 증착(예, CVD, ALD 등)을 이용하여 제2 스페이서 층(80B) 또는 제3 스페이서 층(80C)을 형성할 수 있다. 일부 실시예에서, 제2 스페이서 층(80B) 또는 제3 스페이서 층(80C)은 예를 들어, 산화물 재료, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 실리콘 산탄질화물, 이들의 조합 등의 하나 이상의 층을 포함할 수 있다. 일부 실시예에서, 제2 스페이서 층(80B) 또는 제3 스페이서 층(80C) 중 하나는 생략될 수 있다.
도 11a 내지 도 11c를 참조하면, 제1 영역(100A) 내의 제2 스페이서 층(80B) 및 제3 스페이서 층(80C)의 일부를 제거하기 위해 패턴화 공정이 수행된다. 임의의 허용 가능한 패턴화 공정이 적용될 수 있다. 일부 실시예에서, 마스크(118)가 제1 영역(100A) 및 제2 영역(100B) 위에 형성된다. 마스크(118)는 단일층일 수 있거나 또는 3층 마스크 구조체 또는 다른 유형의 마스크 구조체와 같은 다중층을 포함할 수 있다. 일부 경우에, 마스크(118)는 포토레지스트를 포함할 수 있지만, 마스크(118)는 다른 재료를 포함할 수 있다. 마스크(118)는 제1 영역(100A)을 노출시키도록 패턴화된다. 마스크(118)는 적절한 포토리소그래피 기술을 이용하여 패턴화 될 수 있다.
도 11a 내지 도 11c를 더 참조하면, 마스크(118)를 마스크로 사용하여 제2 스페이서 층(80B) 및 제3 스페이서 층(80C)의 일부에 대해 에칭 공정이 수행된다. 에칭 공정은 건식 에칭 공정일 수 있으며, 이방성일 수 있다. 에칭 공정을 수행한 후, 핀(56) 및 마스크(72)의 상부면을 노출시키도록 LDD 영역(75/79) 및 격리 영역(54) 위의 제2 스페이서 층(80B) 및 제3 스페이서 층(80C)의 측면 부분이 제거될 수 있다. 더미 구조체(70) 및 핀(56)의 측벽을 따른 제2 스페이서 층(80B) 및 제3 스페이서 층(80C)의 측면 부분은 유지되어 게이트 스페이서(122) 및 핀 스페이서(130)를 형성할 수 있다. 일부 실시예에서, 제1 영역(100A) 내의 게이트 스페이서(122) 및 핀 스페이서(130)는 제2 영역(100B) 내의 게이트 스페이서(122) 및 핀 스페이서(130)와 동시에 형성되고, 다른 실시예에서, 제2 영역(100B) 내의 게이트 스페이서(122) 및 핀 스페이서(130)는 제1 영역(100A) 내의 게이트 스페이서(122) 및 핀 스페이서(130)가 형성되기 전에 형성된다. 일부 실시예에서, 제2 스페이서 층(80B)은 제3 스페이서 층(80C)을 형성하기 전에 전술한 바와 같이 에칭될 수 있고, 이어서 제3 스페이서 층(80C)이 에칭되어 게이트 스페이서(122) 및 핀 스페이서(130)를 형성할 수 있다.
도 12 내지 도 16c는 인접하는 핀(56) 사이의 제1 영역(100A)에 에피택셜 소스/드레인 영역(82)의 형성을 예시한다. 도 12-15c는 모두 도 1에 예시된 B-B 기준 단면을 따라 예시되어 있다. 제1 영역(100A) 내의 에피택셜 소스/드레인 영역(82)의 형성 도중에, 제2 영역(100B)은 (예, 마스크(118)에 의해) 마스킹될 수 있다. 일부 실시예에서, 제1 영역(100A)의 에피택셜 소스/드레인 영역(82)은 제2 영역(100B)의 에피택셜 소스/드레인 영역(84)을 형성하기 전에 형성될 수 있다. 다른 실시예에서, 제2 영역(100B)의 에피택셜 소스/드레인 영역(84)은 제1 영역(100A)의 에피택셜 소스/드레인 영역(82)을 형성하기 전에 형성될 수 있다.
먼저 도 12를 참조하면, 핀(56)의 소스/드레인 영역에 리세스(124)를 형성하도록 핀(56)에 대해 제1 패턴화 공정이 수행된다. 제1 패턴화 공정은 리세스(124)가 인접한 더미 구조체(70)(핀(56)의 내부 영역의) 사이에 또는 격리 영역(54)과 인접한 더미 구조체(70)(핀(56)의 단부 영역의) 사이에 형성되는 방식으로 수행될 수 있다. 일부 실시예에서, 제1 패턴화 공정은 더미 구조체(70), 게이트 스페이서(22), 핀 스페이서(130) 및/또는 격리 영역(54)을 조합된 마스크로서 사용하면서 적절한 이방성 건식 에칭 공정을 포함할 수 있다. 적절한 이방성 건식 에칭 공정은 반응성 이온 에칭(RIE), 중성빔 에칭(NBE) 등등 또는 이들의 조합을 포함할 수 있다. RIE가 제1 패턴화 공정에 사용되는 일부 실시예에서, 예를 들어 공정 가스 혼합물, 전압 바이어스 및 RF 전력과 같은 공정 파라미터는 주로 이온 충격과 같은 물리적 에칭을 이용하여 에칭이 수행되도록 선택될 수 있다. 일부 실시예에서, 이온 충격 공정에 사용되는 이온의 에너지를 증가시켜 물리적 에칭 속도를 증가시키도록 전압 바이어스가 증가될 수 있다. 물리적 에칭은 본질적으로 이방성이고 화학적 에칭은 본질적으로 등방성이므로, 이러한 에칭 공정은 측면 방향의 에칭 속도보다 큰 수직 방향의 에칭 속도를 가진다. 일부 실시예에서, 이방성 에칭 공정은 BF2, Cl2, CH3F, CH4, HBr, O2, Ar, 다른 에칭 가스, 이들의 조합 등을 포함하는 공정 가스 혼합물을 사용하여 수행될 수 있다. 일부 실시예에서, 제1 패턴화 공정은 U-형 바닥면을 갖는 리세스(124)를 형성한다. 리세스(124)는 U-형 리세스(124)로도 지칭될 수 있으며, 그 일례의 리세스(124)가 도 12에 예시되어 있다. 도 12는 리세스(124)가 상부 근접도(TP0), 중간 근접도(MP0) 및 하부 근접도(BP0)를 가지는 것을 예시하며, 이들 각각은 인접한 더미 게이트(60)의 엣지로부터 리세스(124)의 측벽까지 측방향으로 측정된다. 상부 근접도(TP0)는 핀(56)의 상부에서 측정되며, 약 1 nm 내지 약 30 nm일 수 있다. 하부 근접도(BP0)는 리세스(124)의 바닥에서 측정되고, 약 1 nm 내지 약 30 nm일 수 있다. 중간 근접도(MP0)는 핀(56)의 상부와 리세스(124)의 바닥 사이의 중간 정도에서 측정되며, 약 1 nm 내지 약 30 nm일 수 있다. 도 12에 예시된 바와 같이, 리세스(124)는 핀(56)의 상부면으로부터 리세스(124)의 하부까지 수직으로 측정된 리세스 깊이(D0)를 가지며, 약 40 nm 내지 약 100 nm일 수 있다. 일부 실시예에서, 리세스(124)를 형성하기 위한 에칭 공정은 격리 영역(54)도 에칭할 수 있다. 일부 경우에, 에칭 공정 이후에 건식 세정 공정(예, 애싱 공정), 습식 세정 공정 등등 또는 이들의 조합과 같은 세정 공정이 뒤따를 수 있다. 일부 경우에, 자연 산화물이 U-형 리세스(124)(미도시)의 노출된 표면 상에 형성될 수 있다.
도 13을 참조하면, U-형 리세스(124)를 재성형하여 재성형된 리세스(126)를 형성하기 위해 핀(56)에 대해 제2 패턴화 공정이 수행된다. 도 13에 예시된 바와 같이, 제2 패턴화 공정은 U-형 리세스(124)(비교를 위해 도 13에서 점선으로 예시됨)를 확장시켜 재성형된 리세스(126)를 형성한다. 도 13 내지 도 15c에서, 리세스(126)의 바닥 또는 그 근처에서 리세스(126)의 측벽 영역은 하부 측벽(125)으로 표시되며, 핀(56)의 상부 또는 그 근처의 리세스(126)의 측벽 영역은 상부 측벽(127)으로 표시된다. 도 13에서 하부 측벽(125) 및 상부 측벽(127)으로 표시된 측벽 영역은 예시적인 것으로, 예시된 것과 상이할 수 있다. 하부 측벽(125)은 다른 측벽 영역에 의해 상부 측벽(127)으로부터 분리될 수 있거나, 하부 측벽(125)은 상부 측벽(127)과 인접할 수 있다. 일부 실시예에서, 상부 측벽(127)은 핀(56)의 상부면으로부터 약 10 nm 내지 약 90 nm로 연장될 수 있다. 일부 실시예에서, 하부 측벽(125)은 리세스(126)의 하부면으로부터 약 10 nm 내지 약 90 nm로 연장될 수 있다. 일부 실시예에서, 상부 측벽(127)은 리세스(126)의 측벽 깊이의 약 10% 내지 약 90%, 예컨대 약 50%로 연장될 수 있다. 일부 실시예에서, 하부 측벽(125)은 리세스(126)의 측벽 깊이의 약 10% 내지 약 90%, 약 50%로 연장될 수 있다. 일부 경우에, 하부 측벽(125)은 결정면을 따라 표면을 갖는 리세스(126)의 측벽 영역으로 정의되며, 이는 아래에 더 상세히 설명된다. 일부 실시예에서, 제2 패턴화 공정은 재성형된 리세스(126)가 U-형 리세스(124)의 하부 근접도(BP0)보다 더 큰 하부 근접도(BP1)을 가지도록 한다. 일부 실시예에서, 제2 패턴화 공정은 더미 구조체(70), 스페이서(122) 및/또는 격리 영역(54)을 결합된 마스크로서 사용하면서 이방성 에칭 공정을 포함할 수 있다. 일부 경우에, 제2 패턴화 공정은 제1 패턴화 공정보다 느린 에칭 속도를 가질 수 있다.
일부 실시예에서, 제2 패턴화 공정은 공정 가스가 공급되는 처리 챔버 내에서 수행되는 플라즈마 에칭 공정을 포함한다. 일부 실시예에서, 플라즈마는 직접 생성 플라즈마이다. 다른 실시예에서, 플라즈마는 처리 챔버에 연결된 별도의 플라즈마 생성 챔버에서 생성되는 원격 생성 플라즈마이다. 공정 가스는 변압기 결합 플라즈마(TCP) 시스템, 유도 결합 플라즈마(ICP) 시스템, 자기 강화 반응성 이온 기술, 전자 사이클로트론 공명 기술 등과 같은 임의의 적절한 플라즈마 생성 방법에 의해 플라즈마로 활성화될 수 있다.
일부 실시예에서, 플라즈마 에칭 공정에 사용되는 공정 가스는 H2, Ar, 다른 가스 또는 가스들의 조합과 같은 에칭 가스를 포함한다. 일부 실시예에서, N2, Ar, He, Xe 등과 같은 캐리어 가스를 사용하여 공정 가스를 처리 챔버 내로 운반할 수 있다. 공정 가스는 약 10 sccm 내지 약 3000 sccm의 속도로 처리 챔버 내로 유동될 수 있다. 예를 들어, 에칭 가스는 약 10 sccm 내지 약 1000 sccm, 예컨대 약 70 sccm의 속도로 처리 챔버 또는 플라즈마 생성 챔버 내로 유동될 수 있다. 캐리어 가스는 약 10 sccm 내지 약 3000 sccm, 예컨대 약 130 sccm의 속도로 처리 챔버 내로 유동될 수 있다. 일부 경우에, 낮은 유동 속도의 공정 가스는 제2 패턴화 공정의 에칭 속도를 감소시키고, 제2 패턴화 공정 도중에 핀(56)에 대한 손상을 감소시킬 수 있다. 일부 실시예에서, 플라즈마 에칭 공정은 약 200 ℃ 내지 약 400 ℃, 예컨대 약 330 ℃의 온도에서 수행된다. 일부 경우에, 더 높은 공정 온도는 제2 패턴화 공정의 에칭 속도를 감소시키고, 제2 패턴화 공정 중에 핀(56)에 대한 손상을 감소시킬 수 있다. 처리 챔버 내의 압력은 약 60 mTorr 내지 약 120 mTorr, 예컨대 약 100 mTorr일 수 있다. 일부 경우에, 더 높은 공정 압력은 더 안정적이거나 더 재현 가능한 플라즈마를 허용할 수 있다. 더 높은 공정 압력은 또한 제2 패턴화 공정 중에 핀(56)에 대한 손상을 감소시킬 수 있다. 일부 실시예에서, 플라즈마 에칭 공정은 약 10 초 내지 약 1000 초의 시간 동안 수행된다. 일부 실시예에서, 플라즈마 에칭 공정은 다수의 단계를 포함한다.
일부 실시예에서, 제2 패턴화 공정은 수소(H) 라디칼을 사용하는 플라즈마 에칭 공정을 포함한다. H 라디칼은 H2 가스를 플라즈마 생성 챔버 내로 유동시키고 플라즈마 생성 챔버 내에서 플라즈마를 점화시킴으로써 형성될 수 있다. 일부 실시예에서, Ar과 같은 추가적인 가스가 플라즈마 생성 챔버 내의 플라즈마로 점화될 수 있다. 핀(56)은 H 라디칼에 노출되고, H 라디칼은 U-형 리세스(124)의 측벽을 측방향 및 수직으로 에칭하여 재성형된 리세스(126)를 형성한다. 일부 경우에, H 라디칼은 핀(56)의 반도체 재료의 일부 결정면을 우선적으로 에칭할 수 있다. 예로서, 핀(56)의 재료가 실리콘인 실시예에서, H 라디칼은 (111) 평면 또는 (110) 평면에 대해 (100) 평면을 선택적으로 에칭할 수 있다. (100) 및 (111) 평면의 예가 도 13에 예시되어 있지만, 지시된 것 이외의 (100), (111) 또는 (110) 평면도 존재할 수 있다. 일부 경우에, (100) 평면의 에칭 속도는 (111) 평면의 에칭 속도보다 약 3배 더 빠를 수 있다. 이러한 선택성으로 인해, H 라디칼에 의한 에칭은 제2 패턴화 공정 중에 실리콘의 (111) 평면 또는 (110) 평면을 따라 느려지거나 정지하는 경향이 있을 수 있다.
일부 실시예에서, H 라디칼의 선택적 에칭은 재성형된 리세스(126)의 일부 측벽이 제2 패턴화 공정 이후에 (111) 평면 또는 (110) 평면으로 남는 표면을 갖도록 할 수 있다. 이는 도 13에 예시되어 있는 데, 여기서 리세스(126)의 하부 측벽(125)의 일부 또는 전부는 결정면을 따른 표면을 가진다. 하부 측벽(125)은 (111) 평면, (110) 평면, 또는 (111) 평면 또는 (110) 평면의 조합을 포함하는 표면을 가질 수 있다. 일부 경우에, 하부 측벽(125)에 존재하는 (111) 평면 대 (110) 평면의 비율은 핀(56)의 재료 또는 기판(50)의 재료의 결정 배향에 의존할 수 있다. 일부 경우에, 결정면을 따르는 표면을 갖는 하부 측벽(125)은 재성형된 리세스(126)의 바닥이 도 13에 예시된 바와 같이 테이퍼진 형상, 뾰족한 형상 또는 V-형을 갖게 할 수 있다. 예를 들어, 재성형된 리세스(126)의 바닥에서, 양측의 하부 측벽(125)은 표면의 결정면의 교차에 의해 형성되는 각도로 만나는 결정면을 따른 표면을 가질 수 있다. 예를 들어, 일부 경우에, 재성형된 리세스(126)의 바닥은 제1 측벽 표면의 결정면과 제2 측벽 표면의 결정면의 교차에 의해 형성될 수 있다. 도 13은 측방향으로 양측 스페이서(122) 사이의 중심에 뾰족한 형상이 배치된 바닥을 갖는 재성형된 리세스(126)를 예시하지만, 다른 경우에 리세스(126)의 바닥은 측방향으로 오프셋된 뾰족한 형상을 가질 수 있다. 일부 경우에, 재성형된 리세스(126)의 상부 측벽들(127)의 일부, 전부가 평탄면(예, (111) 또는 (110) 표면)을 가지거나 어떤 상부 측벽도 평탄면을 가지지 않는다. 일부 경우에, 재성형된 리세스(126)는 평면형 또는 직선형이지만 결정면을 따르지 않는 표면을 가질 수 있다. 예를 들어, 재성형된 리세스는 결정면을 따르지 않는 수직면, 측면 또는 경사면을 가질 수 있다. 일부 경우에, 상부 측벽(127)은 도 13에 예시된 바와 같이 만곡되거나 볼록한 표면을 가질 수 있다.
일부 경우에, 재성형된 리세스(126)의 바닥이 설명된 바와 같이 결정면의 교차에 의해 형성되도록 함으로써, 하부 근접도(예, 도 13에 예시된 BP1)가 증가될 수 있다. 예를 들어, V-형 바닥을 갖는 재성형된 리세스(126)는 도 12에 예시된 리세스(124)와 같이 U-형 바닥 또는 보다 수평인 바닥면을 갖는 리세스보다 인접 핀으로부터 더 멀리 있을 수 있다. 일부의 경우, 하부 근접도가 클수록 FinFET의 채널 내로 또는 아래로 확산되는 에피택셜 소스/드레인 영역 내의 도펀트의 양이 감소된다. 확산되는 도펀트의 감소는 소자 성능을 향상시킬 수 있다. 예를 들어, 도펀트의 확산을 감소시키면, 원하지 않는 드레인-유도된 장벽 하강(Drain-Induced Barrier Lowering: DIBL) 효과가 감소되거나 FinFET 소자의 오프-상태 누설이 감소될 수 있다.
도 14는 제2 패턴화 공정이 수행된 후의 대안적인 실시예의 재성형된 리세스(126)를 예시한다. 도 14에 예시된 재성형된 리세스(126)는 제2 패턴화 공정 후에 핀(56)의 일부(128)가 게이트 스페이서(122) 아래에 남겨진다는 점을 제외하고는 도 13에 예시된 것과 유사하다. 일부 실시예에서, 잔존 부분(128)을 남기는 제2 패턴화 공정은 잔존 부분(128)을 남기지 않는(도 13에 예시된 바와 같음) 제2 패턴화 공정보다 짧은 지속 시간을 가질 수 있다. 예를 들어, 일부 실시예에서, 잔존 부분(128)을 남기는 제2 패턴화 공정은 잔존 부분(128)을 제거하는 제2 패턴화 공정의 제2 지속 기간의 절반 미만인 제1 지속 기간 동안 수행될 수 있지만, 다른 실시예에서 제1 지속 기간은 제2 지속 시간의 다른 비율일 수 있다. 일부 실시예에서, 잔존 부분(128)은 게이트 스페이서(122)로부터 핀(56) 측으로 약 0.1 nm 내지 약 10 nm의 거리로 연장될 수 있고, 게이트 스페이서(122)로부터 아래로 약 0.1 nm 내지 약 10 nm의 거리로 연장될 수 있다. 일부 실시예에서, 잔존 부분(128)은 도 14의 예에서 표면 "S"로 표시된, 리세스(126)의 중심으로부터 멀어지게 향하는(즉, 핀(56)을 향하여) 측벽 표면을 가진다. 일부 실시예에서, 표면(S)은 하나 이상의 결정 평면을 포함한다. 예를 들어, 전술한 H 라디칼의 선택적 에칭으로 인해, 표면(S)은 (111) 또는 (110) 표면을 가질 수 있다. 일부 실시예에서, 리세스(126)의 측벽과 표면(S) 사이의 각도(A2)는 약 35° 내지 약 125°일 수 있다. 일부 경우에, 게이트 스페이서(122) 아래에 남겨진 핀(56)의 잔존 부분(128)은 LDD 영역(75/79)을 게이트 스페이서(122) 아래로 효과적으로 연장시킬 수 있는 추가적인 고농도 도핑된 영역으로서 작용한다. 이러한 방식으로, 잔존 부분(128)은 LDD 영역(75/79)에 의해 제공되는 것과 유사한 추가적인 소자 성능 개선을 제공할 수 있다. 일부 경우에, 제2 패턴화 공정 후에 게이트 스페이서(122) 아래에 남겨지는 핀(56)의 잔존 부분(128)은 도펀트가 에피택셜 소스/드레인 영역(도 16a~16c 참조)으로부터 대체 게이트로 확산되지 않게 대체 게이트(도 20a~20c 참조)를 보호할 수 있어서 소자 성능을 향상시킬 수 있다. 일부 실시예에서, 잔존 부분(128)의 형상(예, 각도(A2)) 또는 크기는 공정 지속 시간, 공정 온도, 공정 압력, 공정 가스 유속(예, H2 유속) 또는 다른 파라미터와 같은 제2 패턴화 공정의 파라미터를 제어함으로써 조절될 수 있다.
도 15a 내지 도 15c는 본 명세서에 설명된 제2 패턴화 공정을 이용하여 형성될 수 있는 상이한 형상을 갖는 재성형된 리세스(126)의 다른 대안적인 실시예를 예시한다. 도 15a 내지 도 15c에 예시된 재성형된 리세스(126)는 도 13 내지 도 14에 예시된 리세스(126)와 유사하다. 예를 들어, 플라즈마 에칭 공정에 사용되는 H 라디칼에 의한 제2 패턴화 공정은 도 15a 내지 도 15c에 예시된 리세스(126)를 형성하는 데 사용될 수 있다. 또한, 도 13 내지 도 15c에 예시된 재성형된 리세스(126)는 설명을 위한 예시이며, 재성형된 리세스(126)는 예시된 재성형된 리세스(126)와 상이한 형상 또는 치수를 가질 수 있거나, 예시된 재성형된 리세스(126)의 형상 또는 치수의 조합을 가질 수 있다. 일부 실시예에서, 재성형된 리세스(126)의 형상 또는 크기는 공정 지속 시간, 공정 온도, 공정 압력, 공정 가스 유속 또는 다른 파라미터와 같은 제2 패턴화 공정의 파라미터를 제어함으로써 조절될 수 있다. 일부 실시예에서, 제2 패턴화 공정의 파라미터는 원하는 형상 또는 원하는 치수를 갖는 재성형된 리세스(126)를 형성하도록 조절될 수 있다. 일부 경우에, 재성형된 리세스(126)의 형상의 조절은 인접한 FinFET의 채널 영역의 형상도 조절한다. 이러한 방식으로, 채널 영역은 특정 상부 근접도, 중간 근접도 또는 하부 근접도과 같은 원하는 특징을 갖도록 형성될 수 있다. 채널 영역의 측벽 프로파일도 역시 예컨대, 균일한 측벽, 수직 측벽, 테이퍼진 측벽 등을 위한 특정 특징에 대해 조절될 수 있다. 일부 경우에, 재성형된 리세스(126)의 특정 형상(예, V-형 바닥 또는 수직 측벽을 갖는 등)은 재성형된 리세스(126) 내에 에피택셜 소스/드레인 영역을 형성하는 데 사용되는 특정 소스/드레인 에피택셜 재료 또는 에피택셜 재료 형성 공정에 더 적절할 수 있다. 이 방식으로, 본 명세서에 예시된 실시예는 여기에 기술된 바와 같은 제2 패턴화 공정의 조절을 통해 형성되는 재성형된 리세스(126)의 형상 중 일부의 예를 제시한다. 이로써, 여기에 기술된 바와 같은 제2 패턴화 공정은 리세스의 형상 또는 FinFET의 채널 영역의 형상의 조절시 더 많은 유연성을 허용할 수 있다.
도 15a는 도 13에 예시된 재성형된 리세스(126)와 유사한 형상을 갖는 대안적인 실시예의 재성형된 리세스(126)를 예시한다. 리세스(126)의 하부 측벽(125)은 결정면(예, (111) 또는 (110) 평면)을 따른 표면을 포함할 수 있으며, 상부 측벽(127)은 결정면을 따르지 않는 표면(예, 곡면)을 포함할 수 있다. 재성형된 리세스(126)는 핀(56)의 상부면으로부터 리세스(126)의 바닥까지 수직으로 측정된, 약 40 nm 내지 약 100 nm의 리세스 깊이(D1)를 가질 수 있다. 재성형된 리세스(126)는 하나의 핀(56)의 상부로부터 반대의 핀(56)의 상부까지 리세스(126)를 가로질러 측방으로 측정된, 약 15 nm 내지 약 60 nm의 상부 폭(W1)을 가질 수 있다. 재성형된 리세스(126)는 리세스 깊이(D1)의 약 절반에서 하나의 핀(56)으로부터 반대측 핀(56)까지 리세스(126)를 가로질러 측방으로 측정된, 약 15 nm 내지 약 80 nm의 중간 폭(W2)을 가질 수 있다. W1:W2의 비율은 약 0.5:1 내지 약 1:1 일 수 있다. 재성형된 리세스(126)는 중간 폭(W2)과 리세스(126)의 바닥 사이의 약 절반에서 하나의 핀(56)으로부터 반대측 핀(56)까지 리세스(126)를 가로질러 측방으로 측정된, 약 5 nm 내지 약 50 nm의 폭(W3)을 가질 수 있다. W3:W2의 비율은 약 0.5:1 내지 약 1:1 일 수 있다. 재성형된 리세스는 약 1 nm 내지 약 15 nm의 상부 근접도(TP1), 약 1 nm 내지 약 10 nm의 중간 근접도(MP1) 및 약 1 nm 내지 약 25 nm의 하부 근접도(BP1)를 가질 수 있다. 본 명세서에 기술된 바와 같은 제2 패턴화 공정은 더 작은 중간 근접도(MP1)를 허용할 수 있으며, 이는 일부 경우에 FinFET에서 DIBL 효과를 감소시킬 수 있다. 일부 경우에, 제2 패턴화 공정은 다른 기술보다 깊이(D1)의 증가가 적거나 상부 근접도(TP1)의 감소가 적은 것과 함께 중간 근접도(MP1)를 감소시킬 수 있다. 리세스(126)의 하부 측벽(125)은 (111) 또는 (110) 평면과 같은 결정면에 의해 형성된 수평으로부터 각도(A1)를 가질 수 있다. 각도(A1)는 약 20°내지 약 80°일 수 있다.
도 15b는 직선 상부 측벽(127)을 가지는 대안적인 실시예의 재성형된 리세스(126)를 예시한다. 일부 경우에, 상부 측벽(127)은 실질적으로 수직이거나(도 15b 참조) 소정의 각도를 가질 수 있다. 하부 측벽(125)은 결정면(예, (111) 또는 (110) 평면)을 따른 표면을 포함할 수 있다. 재성형된 리세스(126)는 핀(56)의 상부면으로부터 리세스(126)의 바닥까지 수직으로 측정된, 약 40 nm 내지 약 100 nm의 리세스 깊이(D1)를 가질 수 있다. 재성형된 리세스(126)는 핀(56)의 상부면으로부터 하부 측벽(125)까지 수직으로 측정된, 약 30 nm 내지 약 100 nm의 깊이(D2)를 가질 수 있다. 재성형된 리세스(126)는 하나의 핀(56)의 상부로부터 반대의 핀(56)의 상부까지 리세스(126)를 가로질러 측방으로 측정된, 약 10 nm 내지 약 60 nm의 상부 폭(W1)을 가질 수 있다. 재성형된 리세스(126)는 리세스 깊이(D1)의 약 절반에서 하나의 핀(56)으로부터 반대측 핀(56)까지 리세스(126)를 가로질러 측방으로 측정된, 약 10 nm 내지 약 80 nm의 중간 폭(W2)을 가질 수 있다. W1:W2의 비율은 약 0.5:1 내지 약 1:1 일 수 있다. 재성형된 리세스(126)는 중간 폭(W2)과 리세스(126)의 바닥 사이의 약 절반에서 하나의 핀(56)으로부터 반대측 핀(56)까지 리세스(126)를 가로질러 측방으로 측정된, 약 5 nm 내지 약 60 nm의 폭(W3)을 가질 수 있다. W3:W2의 비율은 약 0.5:1 내지 약 1:1 일 수 있다. 재성형된 리세스는 약 1 nm 내지 약 15 nm의 상부 근접도(TP1), 약 1 nm 내지 약 15 nm의 중간 근접도(MP1) 및 약 1 nm 내지 약 30 nm의 하부 근접도(BP1)를 가질 수 있다. 리세스(126)의 하부 측벽(125)은 (111) 또는 (110) 평면과 같은 결정면에 의해 형성된 수평으로부터 각도(A1)를 가질 수 있다. 각도(A1)는 약 20°내지 약 80°일 수 있다. 일부 경우에, 더 많은 수직 측벽을 갖는 재성형된 리세스(126)의 형성은 FinFET의 게이트 스택 아래의 채널 영역이 더 균일한 프로파일을 갖도록 할 수 있다. 채널 영역 프로파일의 균일성을 개선함으로써, FinFET은 채널에 걸쳐 더욱 균일하게 턴온 및 턴오프 될 수 있으며, 이는 소자 속도, 전류 균일성 및 효율을 개선할 수 있다.
도 15c는 상부 측벽(127), 중간 측벽(129) 및 하부 측벽(125)을 가지는 대안적인 실시예의 재성형된 리세스(126)를 예시한다. 도 15c에 예시된 리세스(126)에서, 상부 측벽(127) 및 하부 측벽(125)은 결정면(예, (111) 또는 (110) 평면)을 따른 표면을 포함할 수 있다. 중간 측벽(129)은 수직이거나(도 15c 참조) 또는 만곡되거나 각진 프로파일을 가질 수 있다. 재성형된 리세스(126)는 핀(56)의 상부면으로부터 리세스(126)의 바닥까지 수직으로 측정된, 약 40 nm 내지 약 100 nm의 리세스 깊이(D1)를 가질 수 있다. 재성형된 리세스(126)는 핀(56)의 상부면으로부터 중간 측벽(129)까지 수직으로 측정된, 약 1 nm 내지 약 30 nm의 깊이(D3)를 가질 수 있다. 중간 측벽(129)은 약 10 nm 내지 약 50 nm의 수직 깊이(D4)로 연장될 수 있다. 재성형된 리세스(126)는 하나의 핀(56)의 상부로부터 반대의 핀(56)의 상부까지 리세스(126)를 가로질러 측방으로 측정된, 약 10 nm 내지 약 60 nm의 상부 폭(W1)을 가질 수 있다. 재성형된 리세스(126)는 중간 측벽(129)의 상부에서 하나의 핀(56)으로부터 반대측 핀(56)까지 리세스(126)를 가로질러 측방으로 측정된, 약 10 nm 내지 약 70 nm의 폭(W4)을 가질 수 있다. 재성형된 리세스(126)는 중간 측벽(129)의 바닥에서 하나의 핀(56)으로부터 반대측 핀(56)까지 리세스(126)를 가로질러 측방으로 측정된, 약 10 nm 내지 약 80 nm의 폭(W5)을 가질 수 있다. W5:W4의 비율은 약 0.5:1 내지 약 1:1 일 수 있다. 재성형된 리세스(126)는 폭(W5)과 리세스(126)의 바닥 사이의 약 절반에서 하나의 핀(56)으로부터 반대측 핀(56)까지 리세스(126)를 가로질러 측방으로 측정된, 약 1 nm 내지 약 40 nm의 폭(W3)을 가질 수 있다. 재성형된 리세스는 약 1 nm 내지 약 20 nm의 상부 근접도(TP1), 약 1 nm 내지 약 15 nm의 중간 근접도(MP1) 및 약 2 nm 내지 약 30 nm의 하부 근접도(BP1)를 가질 수 있다. 리세스(126)의 하부 측벽(125)은 (111) 또는 (110) 평면과 같은 하부 측벽(125)의 결정면에 의해 형성된 수평으로부터 각도(A1)를 가질 수 있다. 각도(A1)는 약 20°내지 약 80°일 수 있다. 리세스(126)의 상부 측벽(127)은 (111) 또는 (110) 평면과 같은 결정면에 의해 형성된 수평으로부터 각도(A3)를 가질 수 있다. 각도(A3)는 약 45°내지 약 90°일 수 있다. 일부 경우에, 더 많은 수직 측벽(예, 중간 측벽(129))을 갖는 재성형된 리세스(126)의 형성은 FinFET의 게이트 스택 아래의 채널 영역이 더 균일한 프로파일을 갖도록 할 수 있다. 채널 영역 프로파일의 균일성을 개선함으로써, FinFET은 채널에 걸쳐 더욱 균일하게 턴온 및 턴오프 될 수 있으며, 이는 소자 속도, 전류 균일성 및 효율을 개선할 수 있다.
도 16a 내지 도 16c는 제1 영역(100A)에서의 에피택셜 소스/드레인 영역(82)의 형성을 예시한다. 에피택셜 소스/드레인 영역(82)은 단일층일 수 있거나 2개 이상의 재료층을 포함할 수 있다. 예로서, 도 16b에 예시된 에피택셜 소스/드레인 영역(82)은 다수의 에피택셜 층(82A-C)을 포함한다. 명확성을 위해, 다수의 에피텍셜 층은 다른 도면에는 예시되지 않는다. 일부 실시예에서, 에피택셜 소스/드레인 영역(82)은 유기 금속 CVD(MOCVD), 분자빔 에피택시(MBE), 액상 에피택시(LPE), 기상 에피택시(VPE), 선택적 에피택셜 성장(SEG), 이들의 조합 등을 이용하여 리세스(124)에 에피택셜 성장된다. 일부 실시예에서, 에피택셜 소스/드레인 영역(82)은 제2 패턴화 공정이 수행되는 동일한 공정 챔버 내에서 성장된다. 일부 경우에, 건식 세정 공정(예, 애싱 공정), 습식 세정 공정(예, Caro's Strip 또는 HF를 사용) 등등 또는 이들의 조합과 같은 세정 공정이 에피택셜 소스/드레인 영역(82)의 형성 전에 핀(56)에 대해 수행될 수 있다. 에피택셜 소스/드레인 영역(82)은 핀(56)의 각각의 표면으로부터 상승된 표면을 가질 수 있고, 패싯(facet)을 가질 수 있다. 에피택셜 소스/드레인 영역(82)은 각각의 더미 구조체(70)가 각각의 인접 쌍의 에피택셜 소스/드레인 영역(82) 사이에 배치되도록 핀(56) 내에 형성된다. 에피택셜 소스/드레인 영역(82)은 n-형 FinFET에 적절한 임의의 재료와 같은 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, 핀(56)이 실리콘인 경우, 에피택셜 소스/드레인 영역(82)은 실리콘, SiC, SiCP, SiP, SiGeB 등등 또는 이들의 조합을 포함할 수 있다. 에피택셜 소스/드레인 영역(82)의 상이한 층은 상이한 재료 또는 동일한 재료일 수 있고, 별도의 단계에서 성장될 수 있다. 예를 들어, 에피택셜 층(82A)이 먼저 리세스(126) 내에 증착된 후, 에피택셜 층(82B)이 에피택셜 층(82A) 위에 증착될 수 있고, 그 다음에 에피택셜 층(82C)이 에피택셜 층(82B) 위에 증착될 수 있다. 일부 실시예에서, 제1 에피택셜 층(82A)은 실리콘, SiC, SiP 등등 또는 이들의 조합과 같은 재료를 포함할 수 있다. 제1 에피택셜 층(82A)은 도핑되지 않거나 도핑될 수 있다. 예를 들어, 일부 실시예에서, 제1 에피택셜 층(82A)은 약 5×1019 cm-3 내지 약 5×1020 cm-3의 농도로 인이 도핑될 수 있지만, 다른 도펀트 또는 농도가 적용될 수 있다. 일부 실시예에서, 제1 에피택셜 층(82A)은 약 5 nm 내지 약 20 nm의 두께를 가지도록 형성될 수 있다. 일부 실시예에서, 제1 에피택셜 층(82A)은 핀(56)의 채널 영역에 응력을 부여하는 스트레서(stressor) 재료를 포함할 수 있다. 예를 들어, 응력은 n-형 FinFET에 대한 인장 응력일 수 있다. 일부 실시예에서, 제2 에피택셜 층(82B)은 실리콘, SiP 등등 또는 이들의 조합과 같은 재료를 포함할 수 있다. 제2 에피택셜 층(82B)은 도핑되지 않거나 도핑될 수 있다. 예를 들어, 일부 실시예에서, 제2 에피택셜 층(82B)은 약 5×1020 cm-3 내지 약 4×1021 cm-3의 농도로 인이 도핑될 수 있지만, 다른 도펀트 또는 농도가 적용될 수 있다. 일부 실시예에서, 제2 에피택셜 층(82B)은 약 15 nm 내지 약 60 nm의 두께를 가지도록 형성될 수 있다. 일부 실시예에서, 제3 에피택셜 층(82C)은 실리콘, SiP, SiGe, SiGeP 등등 또는 이들의 조합과 같은 재료를 포함할 수 있다. 제3 에피택셜 층(82C)은 도핑되지 않거나 도핑될 수 있다. 예를 들어, 일부 실시예에서, 제3 에피택셜 층(82C)은 약 1×1021 cm-3 내지 약 3×1021 cm-3의 농도로 인이 도핑될 수 있지만, 다른 도펀트 또는 농도가 적용될 수 있다. 일부 실시예에서, 제3 에피택셜 층(82C)은 약 5 nm 내지 약 20 nm의 두께를 가지도록 형성될 수 있다. 일부 경우에, 재성형된 리세스(126)의 테이퍼진 형상은 에피택셜 소스/드레인 영역(82)의 형성 중에 에피택셜 소스/드레인 영역(82)의 충전 효율을 향상시킬 수 있다.
일부 실시예에서, 제1 영역(100A)의 에피택셜 소스/드레인 영역(82)은 LDD 영역(75/79)을 형성하기 위한 전술한 공정과 유사하게 도펀트가 주입될 수 있으며, 어닐링이 이어진다(도 8a, 도 8b 및 도 8c 참조). 에피택셜 소스/드레인 영역(82)은 약 1019 cm-3 내지 약 1021 cm-3의 범위의 불순물 농도를 가질 수 있다. 예컨대 NMOS 영역인 제1 영역(100A)의 소스/드레인 영역에 대한 n-형 불순물은 전술한 n-형 불순물 중 임의의 것일 수 있다. 다른 실시예에서, 에피택셜 소스/드레인 영역(82)의 재료는 성장 중에 인 시츄 도핑될 수 있다. 예시된 실시예에서, 소스/드레인 영역(82)은 각각 다른 소스/드레인 영역(82)과 물리적으로 분리되어 있다. 다른 실시예에서, 2개 이상의 인접한 소스/드레인 영역(82)은 병합될 수 있다. 이러한 실시예는 2개의 인접한 소스/드레인 영역(82)이 합쳐져서 공통 소스/드레인 영역을 형성하도록 도 22에 예시되어 있다. 일부 실시예에서, 3개 이상의 인접한 소스/드레인 영역(82)이 합쳐질 수 있다.
도 17a 내지 도 17c를 참조하면, 제1 영역(100A)에 에피택셜 소스/드레인 영역(82)을 형성한 후, 에피택셜 소스/드레인 영역(84)이 제2 영역(100B)에 형성된다. 일부 실시예에서, 에피택셜 소스/드레인 영역(84)은 도 12 내지 도 15c를 참조로 전술한 에피택셜 소스/드레인 영역(82)과 유사한 방법을 이용하여 제2 영역(100B)에 형성되고, 간결성을 위해 그 상세한 설명은 반복되지 않는다. 일부 실시예에서, PMOS 영역과 같은 제2 영역(100B)에 에피택셜 소스/드레인 영역(84)을 형성하는 중에, NMOS 영역과 같은 제1 영역(100A)은 마스킹될 수 있다(도시되지 않음). 이어서, 제2 영역(100B) 내의 핀(56)의 소스/드레인 영역이 에칭되어 재성형된 리세스(126)(도 13~15c 참조)와 유사한 리세스(도 17b~17c에서 에피택셜 소스/드레인 영역(84)으로 채워진 것으로 예시됨)를 형성한다. 예를 들어, 제1 패턴화 공정을 이용하여 U-형 리세스(124)(도 12 참조)와 유사한 U-형 리세스를 형성할 수 있으며, 이어서 제2 패턴화 공정을 수행하여 리세스를 재성형할 수 있다. 제2 패턴화 공정은 예를 들어 H 라디칼을 사용하는 플라즈마 에칭 공정을 포함할 수 있거나 전술한 다른 기술을 포함할 수 있다. 제2 영역(100B)의 재성형된 리세스는 도 12 내지 도 15c를 참조하여 전술한 제1 영역(100A)의 재성형된 리세스(126)와 유사한 방법을 이용하여 형성될 수 있으며, 그 설명은 간결성을 위해 여기에 반복하지 않는다.
다음에, MOCVD, MBE, LPE, VPE, SEG, 이들의 조합 등을 이용하여 제2 영역(100B) 내의 에피택셜 소스/드레인 영역(84)이 리세스에 에피택셜 성장된다. 일부 실시예에서, 에피택셜 소스/드레인 영역(82)은 제2 패턴화 공정이 수행되는 동일한 공정 챔버 내에서 성장된다. 일부 경우에, 건식 세정 공정(예, 애싱 공정), 습식 세정 공정(예, Caro's Strip 또는 HF를 사용) 등등 또는 이들의 조합과 같은 세정 공정이 에피택셜 소스/드레인 영역(82)의 형성 전에 핀(56)에 대해 수행될 수 있다. 에피택셜 소스/드레인 영역(84)은 단일층일 수 있거나 2개 이상의 재료층을 포함할 수 있다. 에피택셜 소스/드레인 영역(84)은 p-형 FinFET에 적절한 임의의 재료와 같은 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, 핀(56)이 실리콘인 경우, 에피택셜 소스/드레인 영역(84)은 SiGe, SiGeB, Ge, GeSn 등등 또는 이들의 조합을 포함할 수 있다. 에피택셜 소스/드레인 영역(84)의 상이한 층은 상이한 재료 또는 동일한 재료일 수 있고, 별도의 단계에서 성장될 수 있다. 예를 들어, 제1 에피택셜 층이 먼저 리세스 내에 증착된 후, 제2 에피택셜 층이 제1 에피택셜 층 위에 증착될 수 있고, 그 다음에 제3 에피택셜 층이 제2 에피택셜 층 위에 증착될 수 있다. 일부 실시예에서, 제1 에피택셜 층은 실리콘, SiGe, SiGeB 등등 또는 이들의 조합과 같은 재료를 포함할 수 있다. 제1 에피택셜 층은 도핑되지 않거나 도핑될 수 있다. 예를 들어, 일부 실시예에서, 제1 에피택셜 층은 약 1% 내지 약 25%인 Ge 원자 농도를 가지는 SiGe일 수 있거나, 약 5×1019 cm-3 내지 약 1×1020 cm-3의 농도로 붕소가 도핑된 재료일 수 있지만, 다른 도펀트 또는 농도가 적용될 수 있다. 일부 실시예에서, 제1 에피택셜 층은 약 5 nm 내지 약 20 nm의 두께를 가지도록 형성될 수 있다. 일부 실시예에서, 제1 에피택셜 층은 핀(56)의 채널 영역에 응력을 부여하는 스트레서 재료를 포함할 수 있다. 예를 들어, 응력은 p-형 FinFET에 대한 압축 응력일 수 있다. 일부 실시예에서, 제2 에피택셜 층은 실리콘, SiGe, SiGeB 등등 또는 이들의 조합과 같은 재료를 포함할 수 있다. 제2 에피택셜 층은 도핑되지 않거나 도핑될 수 있다. 예를 들어, 일부 실시예에서, 제2 에피택셜 층은 약 25% 내지 약 55%인 Ge 원자 농도를 가지는 SiGe일 수 있거나, 약 1×1020 cm-3 내지 약 2×1021 cm-3의 농도로 붕소가 도핑된 재료일 수 있지만, 다른 도펀트 또는 농도가 적용될 수 있다. 일부 실시예에서, 제2 에피택셜 층은 약 20 nm 내지 약 60 nm의 두께를 가지도록 형성될 수 있다. 일부 실시예에서, 제3 에피택셜 층은 실리콘, SiGe, SiGeB 등등 또는 이들의 조합과 같은 재료를 포함할 수 있다. 제3 에피택셜 층은 도핑되지 않거나 도핑될 수 있다. 예를 들어, 일부 실시예에서, 제3 에피택셜 층은 약 45% 내지 약 60%인 Ge 원자 농도를 가지는 SiGe일 수 있거나, 약 5×1020 cm-3 내지 약 2×1021 cm-3의 농도로 붕소가 도핑된 재료일 수 있지만, 다른 도펀트 또는 농도가 적용될 수 있다. 일부 실시예에서, 제3 에피택셜 층은 약 10 nm 내지 약 20 nm의 두께를 가지도록 형성될 수 있다. 에피택셜 소스/드레인 영역(84)은 핀(56)의 각각의 표면으로부터 상승된 표면을 가질 수 있고, 패싯을 가질 수 있다. 제2 영역(100B)에서, 에피택셜 소스/드레인 영역(84)은 각각의 더미 구조체(70)가 각각의 인접한 쌍의 에피택셜 소스/드레인 영역(84) 사이에 배치되도록 핀(56)에 형성된다. 일부 실시예에서, 에피택셜 소스/드레인 영역(84)은 핀(56)을 지나 반도체 스트립(52) 내로 연장될 수 있다.
제2 영역(100B)의 에피택셜 소스/드레인 영역(84)의 재료는 LDD 영역(79)을 형성하기 위한 전술한 공정과 유사하게 도펀트가 주입될 수 있으며, 어닐링이 이어진다(도 8a, 도 8b 및 도 8c 참조). 소스/드레인 영역(84)은 약 1019 cm-3 내지 약 1021 cm-3의 범위의 불순물 농도를 가질 수 있다. 예컨대 PMOS 영역인 제2 영역(100B)의 소스/드레인 영역에 대한 p-형 불순물은 전술한 p-형 불순물 중 임의의 것일 수 있다. 다른 실시예에서, 에피택셜 소스/드레인 영역(84)은 성장 중에 인 시츄 도핑될 수 있다. 에피택셜 소스/드레인 영역(82 및 84)의 부분은 대응하는 재성형된 리세스의 형상에 따라 만곡된 측벽 또는 실질적으로 직선인 측벽을 가질 수 있다. 예시된 실시예에서, 소스/드레인 영역(84)은 각각 다른 소스/드레인 영역(84)과 물리적으로 분리되어 있다. 다른 실시예에서, 2개 이상의 인접한 소스/드레인 영역(84)은 병합될 수 있다. 이러한 실시예는 2개의 인접한 소스/드레인 영역(84)이 합쳐져서 공통 소스/드레인 영역을 형성하도록 도 22에 예시되어 있다. 일부 실시예에서, 3개 이상의 인접한 소스/드레인 영역(84)이 합쳐질 수 있다.
도 17a 내지 도 17c를 더 참조하면, 에칭 정지층(87) 및 층간 유전체(ILD)(88)가 더미 구조체(70) 및 소스/드레인 영역(82 및 84) 위에 증착된다. 일부 실시예에서, ILD(88)는 유동성 CVD에 의해 형성된 유동 가능한 필름이다. 일부 실시예에서, ILD(88)는 포스포-실리케이트 유리(PSG), 보로-실리케이트 유리(BSG), 붕소-도핑된 포스포-실리케이트 유리(BPSG), 도핑되지 않은 실리케이트 유리(USG) 등과 같은 유전체 재료로 형성되며, CVD, PECVD, 이들의 조합 등과 같은 임의의 적절한 방법에 의해 증착될 수 있다. 일부 실시예에서, 에칭 정지층(87)은 후속으로 형성되는 접촉부를 위한 개구를 형성하도록 ILD(88)를 패턴화하는 동안 정지층으로서 사용된다. 따라서, 에칭 정지층(87)의 재료는 ILD(88)의 재료보다 낮은 에칭 속도를 가지도록 선택될 수 있다.
도 18a 내지 도 18c를 참조하면, CMP 공정과 같은 평탄화 공정이 더미 구조체(70)의 상부면과 ILD(88)의 상부면을 평탄화하기 위해 수행될 수 있다. 평탄화 공정 후에 더미 구조체(70)의 상부면이 ILD(88)를 통해 노출된다. 일부 실시예에서, CMP에 의해 더미 구조체(70) 상의 마스크(72) 또는 그 일부가 제거될 수도 있다.
도 19a 내지 도 19c를 참조하면, 더미 구조체(70) 및 마스크(72)의 잔여 부분이 에칭 단계(들)에서 제거되므로, 리세스(90)가 형성된다. 각각의 리세스(90)는 각각의 핀(56)의 채널 영역을 노출시킨다. 각각의 채널 영역은 제1 영역(100A) 내의 인접 쌍의 에피택셜 소스/드레인 영역(82) 사이에 또는 제2 영역(100B) 내의 인접 쌍의 에피택셜 소스/드레인 영역(84) 사이에 배치된다. 제거 중에, 더미 유전체 층(58)은 더미 구조체(70)가 에칭될 때 에칭 정지층으로서 사용될 수 있다. 더미 유전체 층(58)은 더미 구조체(70)의 제거 후에 제거될 수 있다.
도 20a 내지 도 20c를 참조하면, 게이트 유전체 층(92, 86) 및 게이트 전극(94, 98)이 각각 제1 영역(100A) 및 제2 영역(100B)의 대체 게이트 용으로 형성된다. 게이트 유전체 층(92, 96)은 리세스(90) 내에 동형으로 증착되되, 예컨대, 핀(56)의 상부면 및 측벽, 게이트 스페이서(122) 및 핀 스페이서(130)의 측벽, 그리고 ILD(88)의 상부면 상에 증착될 수 있다. 일부 실시예에서, 게이트 유전체 층(92, 96)은 실리콘 산화물, 실리콘 질화물 또는 이들의 다층을 포함한다. 다른 실시예에서, 게이트 유전체 층(92, 96)은 하이-k 유전체 재료를 포함하고, 이들 실시예에서, 게이트 유전체 층(92, 96)은 약 7.0보다 큰 k-값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb 및 이들의 조합의 금속 산화물 또는 실리케이트를 포함할 수 있다. 게이트 유전체 층(92, 96)의 형성 방법은 분자빔 증착(MBD), ALD, PECVD, 이들의 조합 등을 포함할 수 있다.
다음에, 게이트 전극(94, 98)이 각각 게이트 유전체 층(92, 96) 위에 증착되고, 리세스(90)의 나머지 부분을 채운다. 게이트 전극(94, 98)은 TiN, TaN, TaC, Co, Ru, Al, Ag, Au, W, Ni, Ti, Cu, 이들의 조합, 또는 이들의 다층과 같은 금속 함유 재료로 형성될 수 있다. 게이트 전극(94, 96)의 충전 후에, ILD(88)의 상부면 위에 있는, 게이트 전극(94, 96)과 게이트 유전체 층(92, 96)의 잉여 부분을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 그 결과로 얻어지는 게이트 전극(94, 98) 및 게이트 유전체 층(92, 96)의 재료의 나머지 부분은 형성되는 FinFET의 대체 게이트를 형성한다.
일부 실시예에서, 게이트 유전체 층(92, 96)의 형성은 게이트 유전체 층(92, 96)이 동일한 재료로 형성되도록 동시에 일어날 수 있고, 게이트 전극(94, 98)의 형성은 게이트 전극(94, 98)이 동일한 재료로 형성되도록 동시에 일어날 수 있다. 그러나, 다른 실시예에서, 게이트 유전체 층(92, 96)은 개별 공정에 형성되므로 게이트 유전체 층(92, 96)은 다른 재료로 형성될 수 있고, 게이트 전극(94, 98)은 개별 공정에 의해 형성되므로, 게이트 전극(94, 98)은 다른 재료로 형성될 수 있다. 개별 공정을 이용할 때 적절한 영역을 마스킹하고 노출시키기 위해 다양한 차폐 단계가 적용될 수 있다.
도 21a 내지 도 21c를 참조하면, ILD(102)가 ILD(88) 위에 증착되고, 접촉부(104 및 106)가 ILD(102) 및 ILD(88)를 통해 형성되고, 접촉부(108 및 110)가 ILD(102)를 통해 형성된다. 일부 실시예에서, ILD(102)는 도 17a 내지 도 17c를 참조로 전술한 ILD(88)와 유사한 재료 및 방법을 이용하여 형성되며, 간결성을 위해 설명은 여기에서 반복하지 않는다. 일부 실시예에서, ILD(102) 및 ILD(88)는 상이한 재료로 형성된다. 다른 실시예에서, ILD(102) 및 ILD(88)는 동일한 재료로 형성된다.
접촉부(104)를 위한 개구가 ILD(88, 102) 및 에칭 정지층(87)을 통해 형성된다. 접촉부(110)를 위한 개구는 ILD(102) 및 에칭 정지층(87)을 통해 형성된다. 이들 개구는 모두 동일한 공정에서 동시에 또는 별도의 공정에서 형성될 수 있다. 개구는 허용되는 포토리소그래피 및 에칭 기술을 이용하여 형성될 수 있다. 확산 장벽층, 접착층 등과 같은 라이너 및 도전 재료가 개구에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있다. 도전 재료는 구리, 구리 합금, 은, 금, 텅스텐, 알루미늄, 니켈 등일 수 있다. CMP와 같은 평탄화 공정을 수행하여 ILD(102)의 상부면으로부터 여분의 재료를 제거할 수 있다. 나머지 라이너 및 도전 재료는 개구에 접촉부(104 및 110)를 형성한다. 어닐링 공정을 수행하여 접촉부(104)와 에피택셜 소스/드레인 영역(82, 84) 사이의 계면에 실리사이드(미도시)를 형성할 수 있다. 접촉부(104)는 에피택셜 소스/드레인 영역(82, 84)에 물리적 및 전기적으로 결합되고, 접촉부(110)는 게이트 전극(94 및 98)에 물리적 및 전기적으로 결합된다. 접촉부(104)는 접촉부(110)와 동일한 단면으로 도 21b에 예시되어 있지만, 이는 예시를 위한 것이며, 일부 실시예에서 접촉부(104)는 접촉부(110)와 상이한 단면에 배치된다.
도 22는 도 21a 내지 도 21c에 예시된 FinFET 소자와 유사한 FinFET 소자의 단면도를 예시하며, 유사한 요소는 유사한 참조 번호로 표시된다. 도 22는 도 1에 예시된 B-B 기준 단면을 따라 예시되어 있다. 일부 실시예에서, 도 22의 FinFET 소자는 도 1 내지 도 21c를 참조로 전술한 도 21a 내지 도 21c의 FinFET 소자와 유사한 재료 및 방법을 이용하여 형성될 수 있으며, 간결성을 위해 설명은 여기에서 반복되지 않는다. 예시된 실시예에서, 2개의 인접한 소스/드레인 영역(82) 및 2개의 인접한 소스/드레인 영역(84)은 병합되어 각각의 공통 소스/드레인 영역을 형성한다. 다른 실시예에서, 3개 이상의 인접한 소스/드레인 영역(82) 및 3개 이상의 인접한 소스/드레인 영역(84)이 합쳐질 수 있다.
도 23은 일부 실시예에 따른 FinFET 소자를 형성하는 방법을 나타낸 흐름도이다. 방법(2000)은 2001 단계로 시작하여, 기판(예, 도 2a에 예시된 기판(50))이 도 2a 및 도 3a를 참조로 전술한 바와 같이 스트립(예, 도 3a에 예시된 반도체 스트립(52))을 형성하도록 패턴화된다. 2003 단계에서, 도 4a 및 도 5a에 예시된 바와 같이, 격리 영역(예, 도 5a에 예시된 격리 영역(54))이 인접한 스트립 사이에 형성된다. 2005 단계에서, 더미 구조체(예, 도 7a 및 도 7b에 예시된 더미 구조체(70))가 도 6a~6b 및 도 7a~7c를 참조로 전술한 바와 같이 스트립 위에 형성된다. 2007 단계에서, 리세스(예, 도 12를 참조로 전술한 바와 같이 스트립 내의 리세스(124))를 형성하도록 스트립에 대해 제1 에칭 공정이 수행된다. 2009 단계에서, 재성형된 리세스(예, 도 13~15c를 참조로 전술한 바와 같이 스트립 내의 리세스(126))를 형성하도록 스트립에 대해 제2 에칭 공정이 수행된다. 2011 단계에서, 재성형된 리세스에 소스/드레인 영역(예, 도 16b~16c에 예시된 에피택셜 소스/드레인 영역(82))이 에피택셜 성장된다. 일부 실시예에서, 2007, 2009 및 2011 단계는 n-형 소자가 형성된 기판의 제1 영역에 배치된 스트립에 대해 수행된다. 이러한 실시예에서, 2007, 2009 및 2011 단계는 도 17a~17c를 참조로 전술한 바와 같이 p-형 소자가 형성되는 기판의 제2 영역에 배치된 스트립에 대해 수행되도록 반복될 수 있다. 2013 단계에서, 스트립 위에 대체 게이트 스택(예, 도 20a~20c에 예시된 게이트 유전체 층(92)/게이트 전극(94) 및 게이트 유전체 층(96)/게이트 전극(98))이 형성된다.
본 명세서에서 논의된 다양한 실시예는 개선된 FinFET 성능을 허용한다. 예를 들어, 핀 사이의 리세스를 재성형하는 에칭 공정 중에 H 라디칼을 사용하는 것은 여러 가지 장점을 가질 수 있다. 에칭 공정 중에 H 라디칼을 사용함으로써, 재성형된 리세스의 바닥은 테이퍼 형상 또는 뾰족한 바닥을 가지도록 형성될 수 있다. 이러한 방식으로, 재성형된 리세스의 뾰족한 하부가 이웃하는 핀으로부터 멀어질수록 재성형된 리세스의 하부 근접도가 증가될 수 있다. 이러한 방식으로, 본 명세서에 기술된 바와 같이 뾰족한 하부를 갖는 리세스의 하부 근접도는 U-형 또는 그보다 더 수평인 바닥면을 갖도록 형성된 리세스보다 더 클 수 있다. 일부 경우에, 더 큰 하부 근접도는 에피택셜 소스/드레인 영역 내의 도펀트가 FinFET의 채널 내로 또는 채널 아래로 확산될 가능성을 감소시킨다. 채널 내로 또는 채널 아래로의 도펀트의 확산은 소자 성능을 감소시킬 수 있다. 일부 경우에, 본 명세서에 기술된 기술의 적용은 DIBL 효과를 감소시키거나 오프-상태 누설도 감소시킬 수 있다. 에칭 파라미터를 조절함으로써, 재성형된 리세스의 에칭은 원하는 형상의 재성형된 리세스를 형성하도록 조절될 수 있다(일부 예는 도 13~15c에 예시됨). 이러한 방식으로, 재성형된 리세스의 상부 근접도, 중간 근접도 또는 하부 근접도가 조절될 수 있다. 본 명세서에 설명된 기술은 FinFET를 참조로 설명되지만, 평면 FET, 반도체 레이저 또는 다른 광학 장치, 또는 다른 유형의 장치와 같은 다른 장치를 형성하는데 사용될 수 있다.
일 실시예에 따르면, 방법은 기판 위에 핀을 형성하는 단계, 상기 핀에 인접한 격리 영역을 형성하는 단계, 상기 핀 위에 더미 구조체를 형성하는 단계, 제1 에칭 공정을 이용하여 제1 리세스를 형성하도록 상기 더미 구조체에 인접한 상기 핀을 리세싱하는 단계, 제2 에칭 공정을 이용하여 재성형된 제1 리세스를 형성하도록 상기 제1 리세스를 재성형하는 단계 - 상기 재성형된 제1 리세스의 바닥은 제1 측벽 표면의 결정면과 제2 측벽 표면의 결정면의 교차에 의해 형성되고, 상기 제1 측벽 표면은 상기 제2 측벽 표면과 마주함 - 및 상기 재성형된 제1 리세스에 소스/드레인 영역을 에피택셜 성장시키는 단계를 포함한다. 일 실시예에서, 상기 제2 에칭 공정은 제2 결정 배향을 가지는 제2 결정면에 대해 제1 결정 배향을 가지는 결정면을 선택적으로 에칭하며, 상기 제1 측벽 표면의 결정면은 상기 제1 결정 배향을 가지며, 상기 제1 측벽 표면은 상기 제2 결정 배향을 가지는 제2 결정면을 포함한다. 일 실시예에서, 상기 제2 결정면은 (111) 결정 배향을 가진다. 일 실시예에서, 상기 제2 에칭 공정은 수소 라디칼을 사용하는 플라즈마 에칭 공정을 포함한다. 일 실시예에서, 상기 제2 에칭 공정은 아르곤 플라즈마를 형성하는 단계를 더 포함한다. 일 실시예에서, 상기 제1 리세스의 바닥과 인접한 더미 구조체 사이의 제1 측면 거리는 상기 재성형된 제1 리세스의 바닥과 상기 인접한 더미 구조체 사이의 제2 측면 거리보다 작다. 일 실시예에서, 상기 재성형된 제1 리세스에 소스/드레인 영역을 에피택셜 성장시키는 단계는 상기 재성형된 제1 리세스에 제1 반도체 재료를 에피택셜 성장시키는 단계 - 상기 제1 반도체 재료는 상기 재성형된 제1 리세스의 바닥을 덮음 -, 상기 제1 반도체 재료 위에 제2 반도체 재료를 에피택셜 성장시키는 단계 - 상기 제2 반도체 재료는 상기 제1 반도체 재료와 상이한 조성을 가짐 -, 및 상기 제2 반도체 재료 위에 상기 제2 반도체 재료와 상이한 제3 반도체 재료를 에피택셜 성장시키는 단계를 포함한다.
다른 실시예에 따르면, 방법은 제1 반도체 재료를 포함하는 스트립을 형성하도록 기판을 패턴화하는 단계, 상기 스트립의 측벽을 따라 격리 영역을 형성하는 단계 - 상기 스트립의 상부는 상기 격리 영역의 상부면 위로 연장됨 -, 상기 스트립의 상부의 상부면 및 측벽을 따라 더미 구조체를 형성하는 단계, 제1 리세스를 형성하도록 상기 스트립의 상부의 노출된 부분에 대해 제1 에칭 공정을 수행하는 단계 - 상기 스트립의 노출된 부분은 상기 더미 구조체에 의해 노출됨 -, 상기 제1 에칭 공정을 수행한 후, 제2 에칭 공정을 이용하여 V-형 바닥면을 가지도록 상기 제1 리세스를 재성형하는 단계 - 상기 제2 에칭 공정은 제2 배향을 가지는 제2 결정면에 대해 제1 배향을 가지는 제1 결정면에 선택적임 -, 및 상기 재성형된 제1 리세스에 소스/드레인 영역을 에피택셜 성장시키는 단계를 포함한다. 일 실시예에서, 상기 제2 에칭 공정은 상기 제1 에칭 공정보다 에칭 속도가 느리다. 일 실시예에서, 상기 V-형 바닥면은 교차하는 (111) 결정면을 포함한다. 일 실시예에서, 상기 제1 에칭 공정은 제1 에칭 가스를 사용하는 제1 플라즈마 에칭 공정을 포함하고, 상기 제2 에칭 공정은 상기 제1 에칭 가스와 상이한 제2 에칭 가스를 사용하는 제2 플라즈마 에칭 공정을 포함한다. 일 실시예에서, 상기 제2 에칭 가스는 H2를 포함한다. 일 실시예에서, 상기 제2 에칭 공정을 수행한 후, 상기 제1 리세스의 최상부 표면은 상기 제2 배향을 가지는 제3 결정면을 따른다. 일 실시예에서, 소스/드레인 영역을 에피택셜 성장시키는 단계는 제1 재료를 에피택셜 성장시키는 단계, 제2 재료를 에피택셜 성장시키는 단계 및 제3 재료를 에피택셜 성장시키는 단계를 포함하며, 상기 제1 재료, 상기 제2 재료 및 상기 제3 재료는 모두 상이한 재료이다. 일 실시예에서, 방법은 상기 더미 구조체의 측벽을 따라 스페이서를 형성하는 단계를 더 포함하고, 상기 제2 에칭 공정을 수행한 후에, 상기 스페이서의 바닥면에 인접한 상기 제1 반도체 재료의 부분은 상기 제2 에칭 공정에 의해 제거되지 않는다.
다른 실시예에 따르면, 소자는 기판 위의 핀 - 상기 핀의 바닥의 제1 측벽 표면은 제1 결정 배향의 결정면을 따라 제공됨 -, 상기 핀에 인접한 격리 영역, 상기 핀의 측벽을 따르고 상기 핀의 상부면 위에 배치된 게이트 구조체, 상기 게이트 구조체에 측방으로 인접하는 게이트 스페이서, 및 상기 핀에 인접한 에피택셜 영역 - 상기 에피택셜 영역의 바닥 부분은 점으로 테이퍼 짐 -을 포함한다. 일 실시예에서, 상기 에피택셜 영역의 바닥 부분은 상기 제1 결정 배향의 결정면을 따라 테이퍼진다. 일 실시예에서, 상기 에피택셜 영역의 최대 폭 부분은 만곡된 프로파일을 가진다. 일 실시예에서, 상기 에피택셜 영역의 최대 폭 부분은 상기 에피택셜 영역의 상부면과 상기 에피택셜 영역의 바닥부 사이에 있다. 일 실시예에서, 상기 에피택셜 영역은 제1 재료, 상기 제1 재료 위의 제2 재료 및 상기 제2 재료 위의 제3 재료를 포함하고, 상기 제1 재료, 상기 제2 재료 및 상기 제3 재료는 모두 상이한 조성을 가지는 재료이다.
<부기>
(실시예 1)
기판 위에 핀을 형성하는 단계;
상기 핀에 인접한 격리 영역을 형성하는 단계;
상기 핀 위에 더미 구조체를 형성하는 단계;
제1 에칭 공정을 이용하여 제1 리세스를 형성하도록 상기 더미 구조체에 인접한 상기 핀을 리세싱하는 단계;
제2 에칭 공정을 이용하여 재성형된 제1 리세스를 형성하도록 상기 제1 리세스를 재성형하는 단계 - 상기 재성형된 제1 리세스의 바닥은 제1 측벽 표면의 결정면(crystalline plane)과 제2 측벽 표면의 결정면의 교차에 의해 형성되고, 상기 제1 측벽 표면은 상기 제2 측벽 표면과 마주함 -; 및
상기 재성형된 제1 리세스에 소스/드레인 영역을 에피택셜 성장시키는 단계
를 포함하는 것을 특징으로 하는 방법.
(실시예 2)
실시예 1에 있어서, 상기 제2 에칭 공정은 제2 결정 배향을 가지는 제2 결정면에 대해 제1 결정 배향(crystalline orientation)을 가지는 결정면을 선택적으로 에칭하며, 상기 제1 측벽 표면의 결정면은 상기 제1 결정 배향을 가지며, 상기 제1 측벽 표면은 상기 제2 결정 배향을 가지는 제2 결정면을 포함하는 것을 특징으로 하는 방법.
(실시예 3)
실시예 2에 있어서, 상기 제2 결정면은 (111) 결정 배향을 가지는 것을 특징으로 하는 방법.
(실시예 4)
실시예 1에 있어서, 상기 제2 에칭 공정은 수소 라디칼을 사용하는 플라즈마 에칭 공정을 포함하는 것을 특징으로 하는 방법.
(실시예 5)
실시예 4에 있어서, 상기 제2 에칭 공정은 아르곤 플라즈마를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
(실시예 6)
실시예 1에 있어서, 상기 제1 리세스의 바닥과 인접한 더미 구조체 사이의 제1 측면 거리는 상기 재성형된 제1 리세스의 바닥과 상기 인접한 더미 구조체 사이의 제2 측면 거리보다 작은 것을 특징으로 하는 방법.
(실시예 7)
실시예 1에 있어서, 상기 재성형된 제1 리세스에 소스/드레인 영역을 에피택셜 성장시키는 단계는:
상기 재성형된 제1 리세스에 제1 반도체 재료를 에피택셜 성장시키는 단계 - 상기 제1 반도체 재료는 상기 재성형된 제1 리세스의 바닥을 덮음 -;
상기 제1 반도체 재료 위에 제2 반도체 재료를 에피택셜 성장시키는 단계 - 상기 제2 반도체 재료는 상기 제1 반도체 재료와 상이한 조성을 가짐 -; 및
상기 제2 반도체 재료 위에 상기 제2 반도체 재료와 상이한 제3 반도체 재료를 에피택셜 성장시키는 단계
를 포함하는 것을 특징으로 하는 방법.
(실시예 8)
제1 반도체 재료를 포함하는 스트립을 형성하도록 기판을 패턴화하는 단계;
상기 스트립의 측벽을 따라 격리 영역을 형성하는 단계 - 상기 스트립의 상부는 상기 격리 영역의 상부면 위로 연장됨 -;
상기 스트립의 상부의 상부면 및 측벽을 따라 더미 구조체를 형성하는 단계;
제1 리세스를 형성하도록 상기 스트립의 상부의 노출된 부분에 대해 제1 에칭 공정을 수행하는 단계 - 상기 스트립의 노출된 부분은 상기 더미 구조체에 의해 노출됨 -;
상기 제1 에칭 공정을 수행한 후, 제2 에칭 공정을 이용하여 V-형 바닥면을 가지도록 상기 제1 리세스를 재성형하는 단계 - 상기 제2 에칭 공정은 제2 배향을 가지는 제2 결정면에 대해 제1 배향을 가지는 제1 결정면에 선택적임 -; 및
상기 재성형된 제1 리세스에 소스/드레인 영역을 에피택셜 성장시키는 단계
를 포함하는 것을 특징으로 하는 방법.
(실시예 9)
실시예 8에 있어서, 상기 제2 에칭 공정은 상기 제1 에칭 공정보다 에칭 속도가 느린 것을 특징으로 하는 방법.
(실시예 10)
실시예 8에 있어서, 상기 V-형 바닥면은 교차하는 (111) 결정면을 포함하는 것을 특징으로 하는 방법.
(실시예 11)
실시예 8에 있어서, 상기 제1 에칭 공정은 제1 에칭 가스를 사용하는 제1 플라즈마 에칭 공정을 포함하고, 상기 제2 에칭 공정은 상기 제1 에칭 가스와 상이한 제2 에칭 가스를 사용하는 제2 플라즈마 에칭 공정을 포함하는 것을 특징으로 하는 방법.
(실시예 12)
실시예 11에 있어서, 상기 제2 에칭 가스는 H2를 포함하는 것을 특징으로 하는 방법.
(실시예 13)
실시예 11에 있어서, 상기 제2 플라즈마 에칭 공정은 수소 라디칼을 포함하는 플라즈마를 형성하는 것을 특징으로 하는 방법.
(실시예 14)
실시예 8에 있어서, 상기 제2 에칭 공정을 수행한 후, 상기 제1 리세스의 최상부 표면은 상기 제2 배향을 가지는 제3 결정면을 따르는 것을 특징으로 하는 방법.
(실시예 15)
실시예 8에 있어서,
상기 더미 구조체의 측벽을 따라 스페이서를 형성하는 단계를 더 포함하고, 상기 제2 에칭 공정을 수행한 후에, 상기 스페이서의 바닥면에 인접한 상기 제1 반도체 재료의 부분은 상기 제2 에칭 공정에 의해 제거되지 않는 것을 특징으로 하는 방법.
(실시예 16)
기판 위의 핀 - 상기 핀의 바닥의 제1 측벽 표면은 제1 결정 배향의 결정면을 따라 제공됨 -;
상기 핀에 인접한 격리 영역;
상기 핀의 측벽을 따르고 상기 핀의 상부면 위에 배치된 게이트 구조체;
상기 게이트 구조체에 측방으로 인접하는 게이트 스페이서; 및
상기 핀에 인접한 에피택셜 영역 - 상기 에피택셜 영역의 바닥 부분은 점(point)으로 테이퍼짐 -
을 포함하는 것을 특징으로 하는 소자.
(실시예 17)
실시예 16에 있어서, 상기 에피택셜 영역의 바닥 부분은 상기 제1 결정 배향의 결정면을 따라 테이퍼진 것을 특징으로 하는 소자.
(실시예 18)
실시예 16에 있어서, 상기 에피택셜 영역의 최대 폭 부분은 만곡된 프로파일을 가지는 것을 특징으로 하는 소자.
(실시예 19)
실시예 16에 있어서, 상기 에피택셜 영역의 최대 폭 부분은 상기 에피택셜 영역의 상부면과 상기 에피택셜 영역의 바닥부 사이에 있는 것을 특징으로 하는 소자.
(실시예 20)
실시예 16에 있어서, 상기 에피택셜 영역은 제1 재료, 상기 제1 재료 위의 제2 재료 및 상기 제2 재료 위의 제3 재료를 포함하고, 상기 제1 재료, 상기 제2 재료 및 상기 제3 재료는 모두 상이한 조성을 가지는 재료인 것을 특징으로 하는 소자.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
Claims (10)
- 기판 위에 핀을 형성하는 단계;
상기 핀에 인접한 격리 영역을 형성하는 단계;
상기 핀 위에 더미 구조체를 형성하는 단계;
제1 에칭 공정을 이용하여 제1 리세스를 형성하도록 상기 더미 구조체에 인접한 상기 핀을 리세싱하는 단계;
제2 에칭 공정을 이용하여 재성형된 제1 리세스를 형성하도록 상기 제1 리세스를 재성형하는 단계 - 상기 재성형된 제1 리세스의 바닥은 제1 측벽 표면의 결정면(crystalline plane)과 제2 측벽 표면의 결정면의 교차에 의해 형성되고, 상기 제1 측벽 표면은 상기 제2 측벽 표면과 마주함 -; 및
상기 재성형된 제1 리세스에 소스/드레인 영역을 에피택셜 성장시키는 단계
를 포함하는 것을 특징으로 하는 방법. - 제1항에 있어서, 상기 제2 에칭 공정은 제2 결정 배향을 가지는 제2 결정면에 대해 제1 결정 배향(crystalline orientation)을 가지는 결정면을 선택적으로 에칭하며, 상기 제1 측벽 표면의 결정면은 상기 제1 결정 배향을 가지며, 상기 제1 측벽 표면은 상기 제2 결정 배향을 가지는 제2 결정면을 포함하는 것을 특징으로 하는 방법.
- 제1항에 있어서, 상기 제2 에칭 공정은 수소 라디칼을 사용하는 플라즈마 에칭 공정을 포함하는 것을 특징으로 하는 방법.
- 제1항에 있어서, 상기 제1 리세스의 바닥과 인접한 더미 구조체 사이의 제1 측면 거리는 상기 재성형된 제1 리세스의 바닥과 상기 인접한 더미 구조체 사이의 제2 측면 거리보다 작은 것을 특징으로 하는 방법.
- 제1항에 있어서, 상기 재성형된 제1 리세스에 소스/드레인 영역을 에피택셜 성장시키는 단계는:
상기 재성형된 제1 리세스에 제1 반도체 재료를 에피택셜 성장시키는 단계 - 상기 제1 반도체 재료는 상기 재성형된 제1 리세스의 바닥을 덮음 -;
상기 제1 반도체 재료 위에 제2 반도체 재료를 에피택셜 성장시키는 단계 - 상기 제2 반도체 재료는 상기 제1 반도체 재료와 상이한 조성을 가짐 -; 및
상기 제2 반도체 재료 위에 상기 제2 반도체 재료와 상이한 제3 반도체 재료를 에피택셜 성장시키는 단계
를 포함하는 것을 특징으로 하는 방법. - 제1 반도체 재료를 포함하는 스트립을 형성하도록 기판을 패턴화하는 단계;
상기 스트립의 측벽을 따라 격리 영역을 형성하는 단계 - 상기 스트립의 상부는 상기 격리 영역의 상부면 위로 연장됨 -;
상기 스트립의 상부의 상부면 및 측벽을 따라 더미 구조체를 형성하는 단계;
제1 리세스를 형성하도록 상기 스트립의 상부의 노출된 부분에 대해 제1 에칭 공정을 수행하는 단계 - 상기 스트립의 노출된 부분은 상기 더미 구조체에 의해 노출됨 -;
상기 제1 에칭 공정을 수행한 후, 제2 에칭 공정을 이용하여 V-형 바닥면을 가지도록 상기 제1 리세스를 재성형하는 단계 - 상기 제2 에칭 공정은 제2 배향을 가지는 제2 결정면에 대해 제1 배향을 가지는 제1 결정면에 선택적임 -; 및
상기 재성형된 제1 리세스에 소스/드레인 영역을 에피택셜 성장시키는 단계
를 포함하는 것을 특징으로 하는 방법. - 기판 위의 핀 - 상기 핀의 바닥의 제1 측벽 표면은 제1 결정 배향의 결정면을 따라 제공됨 -;
상기 핀에 인접한 격리 영역;
상기 핀의 측벽을 따르고 상기 핀의 상부면 위에 배치된 게이트 구조체;
상기 게이트 구조체에 측방으로 인접하는 게이트 스페이서; 및
상기 핀에 인접한 에피택셜 영역 - 상기 에피택셜 영역의 바닥 부분은 점(point)으로 테이퍼짐 -
을 포함하는 것을 특징으로 하는 소자. - 제7항에 있어서, 상기 에피택셜 영역의 바닥 부분은 상기 제1 결정 배향의 결정면을 따라 테이퍼진 것을 특징으로 하는 소자.
- 제7항에 있어서, 상기 에피택셜 영역의 최대 폭 부분은 만곡된 프로파일을 가지는 것을 특징으로 하는 소자.
- 제7항에 있어서, 상기 에피택셜 영역의 최대 폭 부분은 상기 에피택셜 영역의 상부면과 상기 에피택셜 영역의 바닥부 사이에 있는 것을 특징으로 하는 소자.
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