TW201926687A - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明實施例提供具有不對稱源極/汲極結構之半導體裝置。在一範例中，半導體裝置包含在基板上之第一鰭式結構群組上的第一源極/汲極結構群組，在基板上之第二鰭式結構群組上的第二源極/汲極結構群組，以及第一閘極結構與第二閘極結構分別位於第一鰭式結構群組以及第二鰭式結構群組上，第一源極/汲極結構群組與第二源極/汲極結構群組分別鄰近第一閘極結構與第二閘極結構，其中在第一鰭式結構群組上的第一源極/汲極結構群組具有第一源極/汲極結構，第一源極/汲極結構具有第一垂直高度，其第一垂直高度不同於第二鰭式結構群組上的第二源極/汲極結構群組中之第二源極/汲極結構的第二垂直高度。

Description

半導體裝置及其製造方法
本案關於半導體元件，特別是關於半導體裝置中的替代閘極結構。
隨著半導體工業進展到奈米技術製程節點以追求更高的元件密度、更高的效能以及更低之成本，來自製造及設計雙方的挑戰導致了三維設計的發展，例如鰭式場效電晶體(fin field-effect transistor,FinFETs)。典型的鰭式場效電晶體帶有從基板延伸出之鰭式結構，例如，藉由蝕刻進基板的矽層而得。鰭式場效電晶體的通道(channel)於垂直鰭片間形成。閘極結構則位於鰭式結構之上(例如，覆蓋以包覆)。使閘極結構位於通道上方讓閘極於閘極結構周圍來控制通道是有益的。鰭式場效電晶體裝置提供許多優點，包括降低短通道效應(short-channel effects)以及增加電流。
當裝置尺寸持續微縮，鰭式場效電晶體之效能可藉由將傳統多晶矽電極改為金屬閘極電極來提升。形成金屬閘極堆疊的其中一程序為進行閘極替換程序(replacement-gate process)，亦稱為後閘極製程(gate-last process)，其最終閘極堆疊將於最後才形成。然而，在先進製程節點中，實施這些IC製 程並不容易。於裝置結構製造時，沉積與圖案化的不正確或是不適當的操控可能劣化裝置結構的電性表現。
根據本發明之一實施例，半導體裝置包含在基板上之第一鰭式結構群組上的第一源極/汲極結構群組，在基板上之第二鰭式結構群組上的第二源極/汲極結構群組，以及第一閘極結構與第二閘極結構分別位於第一源極/汲極結構群組以及第二源極/汲極結構群組上，第一源極/汲極結構群組與第二源極/汲極結構群組分別鄰近第一閘極結構與第二閘極結構，其中在第一鰭式結構群組上的第一源極/汲極結構群組具有第一源極/汲極結構，第一源極/汲極結構具有第一垂直高度，其第一垂直高度不同於第二鰭式結構群組上的第二源極/汲極結構群組中之第二源極/汲極結構的第二垂直高度。
根據本發明之另一實施例，半導體裝置包含第一主動區以及第二主動區於基板上，其中第一主動區含有形成於第一鰭式結構上的第一源極/汲極結構，而第二主動區含有形成於第二鰭式結構上的第二源極/汲極結構，第一閘極結構以及第二閘極結構分別於於第一鰭式結構與第二鰭式結構之上，第一源極/汲極結構與第二源極/汲極結構分別鄰近於第一閘極結構與第二閘極結構，第一金屬矽化層於第一主動區之第一源極/汲極結構上，第二金屬矽化層於第二主動區之第二源極/汲極結構上，以及第一導電部件以及第二導電部件分別在第一金屬矽化層與第二金屬矽化層之上，其中第一金屬矽化物具有對導電部件之第一接觸表面面積，對導電部件之第一接觸 表面面積大於第二金屬矽化物的對導電部件之第二接觸表面面積。
根據本發明之一實施例，一種用以製造半導體裝置的方法，包含分別地在基板上的第一主動區以及第二主動區中的第一鰭式結構以及第二鰭式結構上，藉由蝕刻氣體混合物蝕刻第一源極/汲極結構與第二源極/汲極結構，蝕刻氣體混合物包含一含硫鈍化氣體，其中蝕刻氣體混合物以高於蝕刻第二源極/汲極結構的速率蝕刻第一源極/汲極結構，蝕刻在第一主動區形成第一源極/汲極結構，其具有小於第二主動區中之第二源極/汲極結構的第二垂直高度的第一垂直高度。
100‧‧‧方法
102、104、106、108、110、112、114、116、118、120、122、124、126、128、130、132‧‧‧操作
201‧‧‧半導體裝置結構
202a‧‧‧N型區
202b‧‧‧P型區
20‧‧‧基板
24‧‧‧鰭式結構
25‧‧‧凹槽
26‧‧‧隔離結構
28‧‧‧閘極介電層
30‧‧‧閘極電極層
302‧‧‧第一垂直高度
304‧‧‧N型磊晶材料
304a、304b、304c、304d‧‧‧N型磊晶材料
305‧‧‧頂部
306‧‧‧表面
310‧‧‧第二遮罩層
312‧‧‧P型磊晶材料
312a、312b、312c、312d‧‧‧P型磊晶材料
314‧‧‧頂部
318‧‧‧接觸蝕刻停止層
32‧‧‧硬遮罩
320‧‧‧第二垂直高度
342‧‧‧第一層間介電層
344‧‧‧第二層間介電層
352‧‧‧階差
354‧‧‧階差
398‧‧‧第一金屬矽化層
399‧‧‧第二金屬矽化層
50‧‧‧虛置閘極
55‧‧‧替代閘極結構
57‧‧‧接觸溝槽
60‧‧‧導電部件
602‧‧‧異質磊晶鰭式結構
62b、62c‧‧‧凹槽
64b、64c‧‧‧凹槽
702‧‧‧凹槽
704‧‧‧深度
72b、72c‧‧‧表面
74b、72c‧‧‧表面
90‧‧‧區域
902‧‧‧第一遮罩層
91‧‧‧金屬電極結構
92‧‧‧功函數調整層
93‧‧‧介電層
以下將配合所附圖式詳述本揭露之實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本揭露的特徵。
圖1係根據一些實施例在基板上形成裝置結構的示意流程圖。
圖2係根據一些實施例之半導體裝置結構的透視圖。
圖3、4A到4D、5A到5D、6A到6D、7A到7D、8A到8D、9A到9D、10A到10D、11A到11D、12A到12D、13A到13D、14A到14D、15A到15D、16A到16D、17A到17D、18A到18D以及19A到19D係分別根據一些實施例，半導體裝置結構在圖1不同製程階段之剖面示意圖。
以下的揭示內容提供許多不同的實施例或範例，以展示本揭露的不同部件。以下將揭示本說明書各部件及其排列方式之特定範例，用以簡化本揭露敘述。當然，這些特定範例並非用於限定本揭露。例如，若是本說明書以下的發明內容敘述了將形成第一部件於第二部件之上或上方，即表示其包括了所形成之第一及第二部件是直接接觸的實施例，亦包括了尚可將附加的部件形成於上述第一及第二部件之間，則第一及第二部件為未直接接觸的實施例。此外，本揭露說明中的各式範例可能使用重複的參照符號及/或用字。這些重複符號或用字的目的在於簡化與清晰，並非用以限定各式實施例及/或所述配置之間的關係。
再者，為了方便描述圖示中一元件或部件與另一(些)元件或部件的關係，可使用空間相對用語，例如「在...之下」、「下方」、「較低」、「上方」、「較高」及諸如此類用語。除了圖示所繪示之方位外，空間相對用語亦涵蓋使用或操作中之裝置的不同方位。當裝置被轉向不同方位時(例如，旋轉90度或者其他方位)，則其中所使用的空間相對形容詞亦將依轉向後的方位來解釋。
本揭露主要關於半導體元件，特別是半導體裝置中的替代閘極。本揭露提供在半導體裝置的不同區域中，形成不對稱源極/汲極結構的方法，以設計半導體裝置的電性表現。在一實施例中，不對稱源極/汲極結構可藉由形成具有不同尺寸或形狀的源極/汲極結構而得。在另一實施例中，不對稱源極/汲極結構可藉由使用高選擇性的蝕刻劑圖案化出源極/ 汲極結構而得，以選擇性地在不同主動區、以不同速率修飾及/或圖案化源極/汲極結構，使其於圖案化程序後，在不同區域形成不同的源極/汲極結構最終形狀。非對稱源極/汲極結構讓半導體裝置的不同主動區(例如，P型區或是N型區)具有不同的電性表現，藉此對裝置電性表現的調控與替換提供彈性的設計寬裕度(engineering window)。本揭露的一些實施態樣可用於其他程序、其他裝置及/或其他層。例如，其他例示裝置可包括平面鰭式場效電晶體(planar FET)、水平環繞閘極鰭式場效電晶體(horizontal gate-all-around FET,HGAA FETs)、垂直環繞閘極鰭式場效電晶體(vertical gate-all-around FET、VGAA FETs)，以及其他裝置。例示的方法與結構之一些變化亦有揭露。所屬技術領域具通常知識者可快速地了解其他可能的修改可被視為落入其他實施例的範圍。雖然方法實施例以特定流程描述，其他不同實施例可以任何合理的順序進行，且可包含比此處所描述更少或更多之步驟。
在形成電晶體之金屬閘極的閘極替換程序中，虛置閘極堆疊(dummy gate stack)形成於基板上，作為在之後形成於其上之真閘極堆疊的保留區。間隔結構環繞虛置閘極堆疊形成。在源極與汲極之部件成形後，接觸蝕刻停止層(CESL)以及層間介電質層(ILD)相鄰地形成於間隔結構。虛置閘極堆疊被去除，留下由間隔結構、接觸蝕刻停止層以及層間介電質層所包圍的開口。而後金屬閘極在由間隔結構、接觸蝕刻停止層以及層間介電質層所包圍的空缺處形成。
金屬閘極結構包含閘極介電層，例如高介電常數 介電層、選擇性阻障層(optional barrier layer)、功函數調控層(work-function tuning layer)以及閘極金屬電極。例如可多次進行沉積以及圖案化程序以形成功函數調控層，用以良好地調控電晶體之閾值電壓(Vt)。於一些實施態樣中，功函數調控層可使用不同材料以製作不同種類之電晶體，例如，P型鰭式場效電晶體(p-type FinFET)或是N型鰭式場效電晶體(n-type FinFET)，以增進裝置的電性表現。阻障層為選擇性地用來在圖案化程序中保護閘極介電層。
圖1所示為製造半導體裝置結構流程1oo的示意流程圖，半導體裝置結構可為如圖2所示的簡化半導體鰭式場效電晶體裝置結構201。其他未在圖2中繪製或是描述的面向，可藉由以下圖示與說明而明白。圖2中的結構能以例如作為一個或是多個電晶體的方式被電性連接或是耦合。圖3至19D為根據一些實施態樣，對應於流程100中不同階段，其部分基板的剖面示意圖。需注意的是，流程100可用以形成任何合適的結構，包含圖2至19D所述之半導體裝置結構201或是其他並未在此處描述的半導體結構。
圖2中所示的簡化鰭式場效電晶體裝置結構201形成於基板20上。基板20可為或是包含塊狀半導體基板(bulk semiconductor substrate)、絕緣層上覆半導體(semiconductor-on-insulator)基板、或是其他基板。基板20的半導體材料可包含或可為選自矽(例如矽<100>或矽<111>之結晶矽)、矽鍺、鍺、砷化鎵或其他半導體材料組成當中的至少其中一種。半導體材料可為已摻雜或未摻雜，例如以P型或是N 型摻質。在一些實施例中，以絕緣層上覆半導體結構作為基板20，基板20可包含沉積在絕緣層上的半導體材料，絕緣層可為設置在半導體基板中的埋入式絕緣體，或是基板可為玻璃或藍寶石基板。此處所述之實施例，基板20為含矽材料，例如結晶矽基板。此外，基板20並無限制於特定大小、形狀、或是材料。基板20可為直徑200mm、300mm或其他直徑例如450mm之圓形基板等。基板20亦可為任何多邊形、方型、矩形、彎曲或是其他所需之非圓形工件，如多邊形基板。
各鰭式結構24提供用來形成一個或多個元件的主動區。鰭式結構24使用包含設置遮罩、微影及/或蝕刻等合適之程序來形成。於一實施例中，遮罩層形成並覆蓋於基板20。微影程序包括形成覆蓋於遮罩層上之光阻層，將光阻層於圖案下曝光，進行曝光後烘烤，將光阻層顯影後形成圖案化光阻層。光阻層之圖案藉由合適的蝕刻程序轉移至遮罩層，以形成遮罩元件。遮罩元件接著在基板中形成凹槽25的蝕刻過程中，可用以保護基板20的部分區域，留下如鰭式結構24的延伸鰭。可藉由反應性離子蝕刻(reactive ion etch,RIE)及/或其他合適之程序蝕刻出凹槽25。亦可使用其他許多於基板上形成鰭式結構的方法實施例。
於一實施例中，鰭式結構24寬大約10奈米而高約10奈米至60奈米，例如高約為50奈米。然而必須了解的是，鰭式結構24亦可使用其他大小。在一範例中，鰭式結構24包含矽材料或其他元素半導體，例如鍺，或是化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦。鰭式 結構24亦可為合金半導體，包含矽鍺(SiGe)、磷砷化鎵(GaAsP)、砷化鋁鎵(AlGaAs)、砷化銦鎵(GaInAs)、磷化銦鎵(GaInP)、砷磷化鎵銦(GaInAsP)或是以上之組合。此外，鰭式結構24可依需求使用N型或P型摻質進行摻雜。
如前所述，在一範例中，複數個鰭式結構24可藉由蝕去部分基板20在基板20中生成凹槽25而形成。凹槽25而後可填充隔離材料，隔離材料經凹蝕(recessed)或回蝕刻(etched back)以形成隔離結構26。其他形成隔離結構26及/或鰭式結構24的製程技術亦可使用。隔離結構26可隔離基板20的部分區域，例如，鰭式結構24中之主動區。在一範例中，隔離結構26可為淺溝槽隔離(shallow trench isolation)結構及/或其他合適隔離結構。淺溝槽隔離結構可由氧化矽、氮化矽、氮氧化矽、氟摻雜矽玻璃(fluoride-doped silicate glass)、低介電常數介電材料及/或其他合適絕緣材料形成。淺溝槽隔離結構亦可包含多層結構，例如具有一個或多個襯層(liner layer)。
一虛置閘極結構50形成於鰭式結構24之上。圖2所述的範例中，虛置閘極結構50包含閘極介電層28、閘極電極層30以及硬遮罩32。須注意的是，虛置閘極結構50可進一步包含覆蓋層及/或其他合適之層。虛置閘極結構50中的不同層可由合適的沉積技術形成，以及以合適的微影及蝕刻技術圖案化。虛置閘極結構50與鰭式結構24之兩邊或三邊相接合(engage)。
此處所述之「虛置」一詞，指的是犧牲結構，其在後續的程序中將會被其他結構所取代，例如高介電常數介電材料以及在閘極替換程序中的金屬閘極。閘極替換程序指的是 在整體閘極製造程序中的後期階段形成閘極結構。閘極介電層28可為介電氧化層。例如，介電氧化層可藉由使用化學氧化、熱氧化、原子層沉積、化學氣相沉積及/或其他合適程序形成。閘極電極層30可為多晶矽層或其他合適之層。舉例而言，閘極電極層30可藉由合適的沉積程序例如低壓化學氣相沉積(low pressure chemical vapor deposition system,LPCVD)以及電漿增強化學氣相沉積(plasma-enhance chemial vapor deposition,PECVD)來形成。硬遮罩32可為任何適用於在基板上圖案化出預期特徵/大小之虛置閘極結構50的材料。
在一實施例中，虛置閘極結構50的各種層一開始為沉積的毯覆層。其後毯覆層經包含微影以及蝕刻的程序進行圖案化，移除部分毯覆層並保留在隔離結構26與鰭式結構24上剩下的部分，形成虛置閘極結構50。
在一範例中，半導體裝置結構201包含N型區202a以及P型區202b。一個或多個的P型元件，例如P型鰭式場效電晶體，可形成於N型區202a，而一個或多個N型元件，例如N型鰭式場效電晶體，可形成於P型區202b。半導體裝置結構201亦可被包含於IC，例如微處理器、記憶裝置及/或其他IC。
圖2為半導體裝置結構201的三維視圖。圖2亦繪出剖面A-A、B-B與C-C。圖4A至19A，其後標上A之圖示，為在圖1中各不同階段對應剖面A-A之剖面圖。圖4B至19B，其後標上B之圖示，為在圖1中各不同階段對應剖面B-B之剖面圖。圖4C至19C，其後標上C之圖示，為在圖1中各不同階段對應剖面C-C之剖面圖。圖4D至19D，其後標上D之圖示，為半導體裝置 結構201之特定區域在圖1中各不同階段的俯視圖，特定區域如圖2中之區域90所示。剖面A-A與B-B之剖面為分別垂直於N型區202a的鰭式結構24陣列以及P型區202b的鰭式結構24陣列之截平面(例如穿過鰭式結構24的源極/汲極區域)。剖面C-C之剖面則是沿著鰭式結構24(例如沿著鰭式結構24的通道方向)穿過在後續圖示與說明中將被切斷的位置。剖面A-A與B-B垂直於剖面C-C。在一些圖示中，所示的元件或部件的一些元件符號可能會被省略以避免妨礙其他元件或部件，以便繪製圖示。
有關先前圖1中所示之流程100，流程100由圖案化圖3所示之基板20的操作102開始，以在基板20形成如圖4A到4D所示之鰭式結構24。圖案化程序用以在基板20上形成凹槽25，凹槽25定義出基板20上之鰭式結構24，如圖4A到4D所示。遮罩(圖中並未繪出)用以幫助形成鰭式結構24。舉例而言，沉積一或多個遮罩層於基板20上，而遮罩層隨後被圖案化。在一些範例中，一個或多個遮罩層可為或可包含氮化矽、氮氧化矽、碳化矽、碳氮化矽、其類似物或以上之組合，並可藉由化學氣相沉積、物理氣相沉積、原子層沉積或其他沉積技術之方式沉積。一個或多個遮罩層可使用微影來進行圖案化。例如，在一個或多個遮罩層上可藉由像是旋轉塗布(spin-on coating)的方式來形成光阻，並使用合適的光罩對光阻進行曝光以進行圖案化。根據所使用的是正光阻或是負光阻，光阻之曝光或未曝光的區域隨後可被去除。藉由例如適合的蝕刻程序，光阻之圖案將被轉移至一個或多個遮罩層以形成遮罩。蝕刻程序可包含反應性離子蝕刻、中性束蝕刻(neutral beam etch)誘導偶極電 漿(inductive couple plasma)、或類似之方式以及其上之組合。蝕刻可為非等向性。其後，光阻藉由例如灰化(ashing)或濕式去除(wet strip)之方式移除。
在操作104時，在各個凹槽25中形成隔離結構26，如圖5A到5D所示。隔離結構26可為或可包含絕緣材料如氧化物(像是氧化矽)、氮化物、類似物或以上之組合。絕緣材料可由高密度電漿化學氣相沉積(HPD-CVD)、流式化學氣相沉積(flowable CVD,FCVD)(如在遠距電漿系統中的化學氣相沉積材料沉積以及後固化(post curing)使其轉換為其他材料，如氧化物)、或類似物或其上之組合的方式形成。以其他任何合適的方式形成之絕緣材料亦可使用。在所述的實施例中，隔離結構26包含由FCVD程序所形成之氧化矽。平坦化程序，例如化學機械研磨(chemical mechanical polish,CMP)，可去除其他多餘絕緣材料以及剩餘之遮罩(例如為用以蝕刻出凹槽25並形成鰭式結構24的遮罩)，使絕緣材料的上表面以及鰭式結構24的上表面成為大致上共平面。
在操作106，P型區之鰭式結構24的上部被除去並以其他材料替換，如圖6A到6D所示。在此處所述的範例，異質磊晶鰭式結構602可由先蝕去基板20上P型區202b之鰭式結構24的上部，而後磊晶沉積形成異質磊晶鰭式結構602所形成。在蝕刻與磊晶沉積時，N型區202a可被硬遮罩覆蓋。舉例而言，可凹蝕鰭式結構24，在該處磊晶生長不同於原鰭式結構24之材料，形成異質磊晶鰭式結構602。磊晶生長材料可在生長時採用原位摻雜(in situ doped)而不須鰭之佈植，雖原位摻雜 與佈植摻雜可一起使用。此處所述之範例，P型區202b之異質磊晶鰭式結構602以不同於N型區202a之鰭式結構24之材料磊晶生長。在磊晶生長異質磊晶鰭式結構602後，可進行平坦化程序例如化學機械研磨，以移除N型區202a上之遮罩並平坦化鰭式結構24、異質磊晶鰭式結構602以及隔離結構26。
在一範例中，異質磊晶鰭式結構602厚度約為30奈米至100奈米。
在一範例中，異質磊晶鰭式結構602可為矽鍺(SixGe1-x，X可為大約0至100之間)、碳化矽、純的或實質上為純的鍺、III-V族化合物半導體、II-VI族化合物半導體或以上之類似物。例如，形成III-V族化合物半導體的材料包含砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化鎵銦、砷化鋁銦、銻化鎵、銻化鋁、磷化鋁、磷化鎵，或上述相似物。在某一特定範例中，異質磊晶鰭式結構602包含矽鍺材料。
在操作108中，凹蝕隔離結構26以在隔離結構26上形成凹槽702，如圖7A到7D所示。隔離結構26凹陷使鰭式結構24以及異質磊晶鰭式結構602突出於鄰近隔離結構26之間，其可界定至少一些部分之鰭式結構24以及異質磊晶鰭式結構602為基板20上之主動區。隔離結構26可藉由合適的蝕刻程序使其凹陷，例如對所使用的絕緣材料具有選擇性之方法。例如使用CERTAS®蝕刻、應用材料SICONI機台(applied materials SICONI tool)或是稀釋氫氟酸去除化學氧化物。進一步，隔離結構26之上表面可由於蝕刻程序而具有如圖所示的平坦表面、凸出的表面、陷入的表面(例如碟狀)或是以上之組合。在 一範例中，凹槽702具有深度704，其範圍約20奈米到60奈米。
在操作110中，形成虛置閘極結構50於基板上，如圖8A到8D所示。虛置閘極結構50在鰭式結構24以及異質磊晶鰭式結構602之上，垂直於鰭式結構24以及異質磊晶鰭式結構602而側向地延伸。各虛置閘極結構50包含閘極介電層28、閘極電極層30以及硬遮罩32，如圖8C所示。在閘極替換程序中，閘極介電層28可為層間介電層。虛置閘極結構50的閘極介電層28、閘極電極層30以及硬遮罩32，可藉由依序分別形成各層，而後經圖案化成為虛置閘極結構50。舉例而言，層間介電層可包含或可為氧化矽、氮化矽、等類似物或是以上之多層組合，以及可為熱成長以及/或化學成長於鰭式結構24以及異質磊晶鰭式結構602上，或是共形沉積(conformally deposit)，例如以電漿增強化學氣相沉積(PECVD)、原子層沉積(ALD)、電漿增強原子層沉積(plasma-enhanced atomic layer deposition,PEALD)或其他沉積技術。閘極電極層30可包含或可為矽(例如多晶矽)或其他由CVD、PVD或其他沉積技術所沉積的材料。硬遮罩層32可包含或可為由CVD、PVD、ALD或其他沉積技術所沉積的氮化矽、氮氧化矽、碳氮化矽，或類似物或是上述之組合。例如，硬遮罩32、閘極電極層30以及閘極介電層28接下來可使用微影以及一次或多次蝕刻程序來進行圖案化，如同先前所述，以形成各虛置閘極結構50之硬遮罩32、閘極電極層30、以及閘極介電層28。
在一些實施例中，在形成虛置閘極結構50後，可形成輕摻雜汲極(lightly doped drain,LDD)區(並未特別繪出) 於主動區。例如，以虛置閘極結構50作為遮罩，摻質可被植入主動區(如鰭式結構24或是異質磊晶鰭式結構602)。例示摻質可包含或可為硼以生成P型裝置；以及磷或砷以生成N型裝置，但亦可使用其他摻質。輕摻雜汲極區，其摻質濃度之範圍約1015cm-3至1017cm-3。
在操作112中，第一遮罩層902形成於第一區上，例如基板20上之P型區202b，如圖9A至9D所示。第一遮罩層902作為用以保護異質磊晶鰭式結構602在後續的程序中不被沉積或是蝕刻的遮罩層。須注意的是，第一遮罩層902可先作為毯覆層形成於基板20上，而後經圖案化與蝕刻以選擇性地形成預期之形狀於基板之P型區202b上。第一遮罩層亦可作為一間隔部件，形成於N型區202a中虛置閘極結構50之側壁上，如圖9C所示。第一遮罩層902共形地形成於基板20上。在一範例中，第一遮罩層902由介電材料所形成。例如，第一遮罩層902可由包含氮化矽、氮氧化矽、氧化矽、碳氧化矽、非晶形碳、含碳材料或其類似物之材料所製成。在一些特定範例中，第一遮罩層902由氮化矽材料所製成。
在一範例中，第一遮罩層902可以任何合適的沉積程序製成。在一特別的範例中，第一遮罩層902由原子層沉積程序或是化學氣相沉積程序所形成。其後，光阻可形成於P型區202b中之第一遮罩層902之上。N型區202a之第一遮罩層902上可進行非等向性蝕刻程序，以形成間隔部件並露出N型區202a中部分鰭式結構24，同時維持於P型區202b之第一遮罩層902。之後光阻可藉由像是灰化或是濕式去除程序移除。
在操作114時，經磊晶沉積程序於N型區202a的鰭式結構24上成長N型磊晶材料304，如圖10A至10D所示。N型磊晶材料304之後可用於形成或作為N型區202a中之源極/汲極或是源極/汲極延伸區。N型磊晶材料304之磊晶成長自然地生成於鰭式結構24的矽材料以及部分基板20之上，如圖10A至10C所示。由於第一遮罩層902的保護，N型磊晶材料304並不會沉積於P型區202b之異質磊晶鰭式結構602上。在鰭式結構24上形成之N型磊晶材料304之結構或形狀可藉由矽材料在特定平面的晶格方位(crystallographic orientation)來控制，如圖10A所示。因此常可發現在鰭式結構24的不同表面上具有不同的成長速度，例如從水平表面和從垂直表面便有不同的成長速度。在圖10A中所述之範例，N型磊晶材料304形成於鰭式結構24之上，其垂直成長速度相對地大於水平成長速度，因而形成卵形結構於鰭式結構24周圍與上部，如圖10A所示。需注意的是，N型磊晶材料304之形狀與結構可依需求為任何形狀。另須注意的是，如卵形之N型磊晶材料304後續可形成以及作為電晶體結構的源極/汲極或是源極/汲極延伸區。
在一些範例中，在各鰭式結構24上形成之N型磊晶材料304可以合併或不合併。雖圖10A中所述之範例顯示其各鰭式結構24上N型磊晶材料304並未合併，必須注意的是，由於鰭式結構24之間的有限空間，N型磊晶材料304可能會和與其發生重疊的某一鰭式結構24上之N型磊晶材料304之某一側結合。
在一範例中，N型磊晶材料304可包含形成在N形區202a的鰭式結構24之上的N型摻雜之矽材料。可作為N型磊晶 材料304的合適例示N型摻質包含磷、砷、銻、或類似物。N型磊晶材料304由分子束磊晶(MBE)、液相磊晶(liquid phase epitaxy,LPE)，氣相磊晶(vapor phase epitaxy,VPE)，選擇性磊晶成長(selective epitaxy growth,SEG)、或相似方法或是以上之組合。N型磊晶材料304於磊晶成長時採用原位摻雜及/或以佈植摻質於磊晶源極/汲極區域。N型磊晶材料304之摻質濃度範圍為約1019cm-3至5×1022cm-3。因此，源極/汲極區域可藉由摻雜(例如於磊晶成長時，藉由佈植及/或原位摻雜，如果合適時)以及/或是藉由磊晶成長來界定，如果合適時，其可在界定出之源極/汲極區域，進一步界定主動區。
在一特定範例中，N型磊晶材料304為矽材料或是摻雜磷之矽材料(SixPy)或類似物。
在一實施例中，N型磊晶材料304可形成具有由隔離結構26之表面306至N型磊晶材料304之頂部305所定義的第一垂直高度302，如圖10A所示。在一範例中，N型磊晶材料304的第一垂直高度302控制在約20奈米製80奈米的範圍內。
在操作116時，第一遮罩層902從基板20上移除，如圖11A至11D所示，特別是在基板20的P型區202b。需注意的是，第一遮罩層902的部分仍然留在基板20上，沿著虛置閘極結構50的側壁，如圖11C所示，作為圍繞在N型區202a以及P型區202b之虛置閘極結構50的間隔部件。第一遮罩層902可藉由任何所需之合適蝕刻或是圖案化程序來移除。需注意的是，以對N型磊晶材料304產生最小傷害以及最小的高度/寬度損失之方式將第一遮罩層902移除。在一範例中，第一遮罩層902可藉 由使用範圍高達2000瓦之射頻電源誘導耦合電漿(ICP)進行非等向性蝕刻程序來移除。工作壓力可控制在10mTorr至100mTorr。工作溫度可控制在室溫至攝氏140度(℃)。氣體混合物包含CH3F以及氧氣可被用於選擇性地蝕去鰭式結構602之頂部與側壁上的第一遮罩層902，並對虛置閘極結構50之側壁或是其他部分造成最小傷害。
在操作118中，類似於第一遮罩層902的第二遮罩層310形成於基板20的N型區202a上，如圖12A至12D所示。第二遮罩層310可由與第一遮罩層902相似的材料製成。同樣地，第二遮罩層31可先於基板20上形成毯覆層，而後經圖案化與蝕刻以選擇性地形成預期之形狀於基板的N型區202a上，如圖12A以及12C至12D所示。在一範例中，第二遮罩層310由介電材料製成。例如，第二遮罩層310可由包含氮化矽、氮氧化矽、氧化矽、碳氧化矽、非晶形碳、含碳材料、或其類似物之材料製成。在一範例中，第二遮罩層310由氮化矽材料製成。在一範例中，第二遮罩層310可由任何合適的沉積程序形成。在一特定範例中，第二遮罩層310可由原子層沉積程序或是化學氣相沉積程序製得。
必須注意的是，第二硬遮罩310以及第一硬遮罩902可被大部分及/或完整地從基板移除，因此在此階段沒有形成間隔部件於基板上。在此特定實施例中，具有預期共形性(conformality)之新間隔部件可在其後之操作122後、程序124前形成。新間隔部可在操作124中形成接觸蝕刻停止層(contact etching stop layer,CESL)318與第一層間介電層(interlayer dielectric，IDL)前，藉由合適的沉積程序形成，所述程序將於其後圖15A至15D中進一步說明。
在操作120中，經磊晶沉積程序於P型區202b之異質磊晶鰭式結構602上生成P型磊晶材料312，如圖13A至13D所述。P型磊晶材料312之後可用於形成或作為P型區202b中之源極/汲極或是源極/汲極延伸區。P型磊晶材料312之磊晶成長自然地生成於異質磊晶鰭式結構602的矽材料以及部分基板20之上，如圖13B至13C所示。在N型區202a中，由第二遮罩層310所保護之N型磊晶材料304，並不會受P型磊晶材料312的沉積，如圖13A所示。矽磊晶成長則自然地成長於矽材料上，例如鑽石型頂部結構於異質磊晶鰭式結構602之上，如圖13B中所示。鑽石型的頂部結構之自然形狀是由矽材料於<111>平面的晶格排列所控制，其通常具有最低之磊晶成長速率。因此，在磊晶沉積的過程中，P型磊晶材料312可垂直地或是水平地成長，形成許多可能相應於異質磊晶鰭式結構602之晶面的平面。因此，P型磊晶材料312之鑽石型頂部結構在不同平面之間，其生長速率並不相同，例如可發現由水平面之生長速率與由垂直面之生長速率便不相同。當在不同晶格排列之平面經常有不同生長速率的情況下，P型磊晶材料312的最終形狀則具有鑽石型頂部結構，而非水平平面。P型磊晶材料312的鑽石型頂部結構其後可用於形成電晶體之源極/汲極或是源極/汲極延伸區。源極/汲極區域的例示摻質可包含或可為硼，以形成P型裝置，或是磷、砷，用以形成N型裝置，雖然其他摻質亦可使用。需注意的是，P型磊晶材料312可為根據所需的任何形狀。需注意的 是，P型磊晶材料312的鑽石型頂部結構其後可用於形成電晶體結構之源極/汲極或是源極/汲極延伸區。
在一些範例中，在各異質磊晶鰭式結構602上形成之P型磊晶材料312間可合併不合併。雖圖14B中所述之範例顯示其各異質磊晶鰭式結構602上P型磊晶材料312並未合併，必須注意的是，由於異質磊晶鰭式結構602之間的有限空間，P型磊晶材料312可能會和與其重疊的某一異質磊晶鰭式結構602上之P型磊晶材料312的一些側結合。
在一範例中，在P形區202b的異質磊晶鰭式結構602上之P型磊晶材料312可包含P型摻雜之矽材料。可作為P型磊晶材料312的合適例示P型摻質包含硼、鎵、鋁、鍺或類似物。P型磊晶材料312由分子束磊晶(molecular beam epitaxy,MBE)、液相磊晶(liquid phase epitaxy，LPE)，氣相磊晶(vapor phase epitaxy,VPE)，選擇性磊晶成長(selective epitaxy growth,SEG)、或相似方法或是以上之組合。P型磊晶材料312於磊晶成長時採用原位摻雜及/或以佈植摻質於磊晶源極/汲極區域。P型磊晶材料312之摻質濃度範圍為約1019cm-3至5×1022cm-3。因此，源極/汲極區域可藉由摻雜(例如於磊晶成長時，藉由佈植及/或原位摻雜，如果合適時)以及/或是藉由磊晶成長來界定，如果合適時，其可在界定出之源極/汲極區域，進一步界定主動區。
在一特定範例中，P型磊晶材料312為矽鍺(SiGe)或是摻雜硼之矽材料(SixBy)或類似物。
在一實施例中，P型磊晶材料312可形成具有由隔 離結構26之表面306至P型磊晶材料312之頂部314所定義的第二垂直高度320，如圖13B所示。在一範例中，P型磊晶材料312的第二垂直高度320之範圍約在20奈米至80奈米。
需注意的是，N型磊晶材料304之第一垂直高度302以及P型磊晶材料312之第二垂直高度320可各自獨立地根據不同電性表現的要求而形成不同的範圍。例如，N型磊晶材料304之第一垂直高度302可被設置成大於(例如高於)P型磊晶材料312之第二垂直高度320。一般認為，在N型區202a之N型磊晶材料304的第一垂直高度302越大，可提供半導體裝置更高的電子移動率(electron mobility)、更快的裝置速度以及更低的Rc(例如較低之接觸電阻(contact resistance))，因N型區202a之電性表現是由電子(通常具有較高之導電性)所控制，而非於P型區202b中之電洞。故藉由讓N型磊晶材料304之第一垂直高度302大於P型磊晶材料312之第二垂直高度，半導體裝置之電性表現則可依需求來調整以及替換。在一範例中，更高之N型磊晶材料304的第一垂直高度302可藉由調整操作114與120之磊晶沉積程序的沉積時間來獲得。
N型磊晶材料304之第一垂直高度302控制在大於P型磊晶材料312之第二垂直高度320約8%至20%之範圍，例如約10%。
再者，若N型磊晶材料304之高度(例如尺寸)愈大，亦被認為於後續在接觸溝槽製作程序中與導電部件之接觸，將提供更大之接觸表面面積(例如更大之導電表面面積)。關於於接觸溝槽製作程序中之導電部件的細節，將參考後方圖 18A-18D與19A-19D於其後進行說明。
在操作122中，和移除第一遮罩層902相似之程序，將第二遮罩層310從基板20上移除，如圖14A至14D所示，特別是基板20上之N型區202a。第二遮罩層310可藉由任何所需之合適蝕刻或是圖案化程序來移除。需注意的是，以對P型磊晶材料312產生最小傷害以及對與N型磊晶材料304造成最小的高度/寬度損失的方式將第二遮罩層310移除。
在操作124中，接觸蝕刻停止層(CESL)318以及第一層間介電層(ILD)342依序地形成於基板20上，覆蓋虛置閘極結構50以及P型磊晶材料312與N型磊晶材料304，如圖15A至15D所示。當產生如接觸或垂直內連線(vertical interconnect access,VIA)時，接觸蝕刻停止層(CESL)318可提供停止蝕刻程序機制。接觸蝕刻停止層(CESL)318可由具有和鄰近層或是部件間不同之蝕刻選擇性的介電材料所構成。接觸蝕刻停止層(CESL)318共形地形成於P型磊晶材料312與N型磊晶材料304之表面上、第一遮罩層902(例如間隔部件)之側壁與頂面，虛置閘極結構50的硬遮罩32之頂面、以及隔離結構26之頂面。接觸蝕刻停止層(CESL)318亦可包含或可為含氮材料、含金屬之矽材料以及/或含碳材料，並可藉由使用CVD、PECVD、ALD或其他沉積技術沉積而得。再者，接觸蝕刻停止層(CESL)318可包含或可為氮化矽、碳氮化矽、氮化碳、氮氧化矽、碳氧化矽、或類似物或以上之組合。可藉由沉積程序沉積接觸蝕刻停止層(CESL)318，如電漿加強原子層沉積(plasma enhanced ALD,PEALD)、CVD或其他沉積技術。
第一層間介電層342形成於接觸蝕刻停止層(CESL)318之上，如圖15A至15C所示。第一層間介電層342可包含如四乙氧基矽烷(tetraethyl orthosilicate,TEOS)、未摻雜矽酸鹽玻璃、氧化矽、低介電常數介電材料(例如，介電常數低於氧化矽之材料)、已摻雜之氧化矽如硼磷矽酸鹽玻璃(borophosphosilicate,BPSG)、融熔石英(fused silica glass)、磷矽酸鹽玻璃(Phosphosilicate glass；PSG)、硼摻雜矽玻璃(boron doped silicon glass)、SiOxCy、旋塗式玻璃(Spin-on glass,SOG)、旋塗式聚合物、碳矽材料(silicon carbon material)、以上之化合物、以上之組合物以及/或其他適合之介電材料。第一層間介電層342可藉由使用旋轉塗布、CVD、FCVD、PECVD、PVD或其他適合之沉積技術沉積而得。在一實施例中，第一層間介電層342由流式CVD程序來填滿鄰近虛置閘極結構50之間。需注意的是，在熱回火(annealing)後，第一層間介電層342可被平坦化，例如藉由CMP，以提供所需的平坦表面。
在操作126中，其後，從基板20上移除虛置閘極結構50以讓替代閘極結構55，例如金屬閘極結構，於其中形成，以繼續半導體裝置結構201之製造，如圖16A至16D所述。當從基板20移除虛置閘極結構50時，將進行一系列之電漿蝕刻、濕式蝕刻、圖案化程序。虛置閘極結構50移除後，替代閘極結構55填入並形成於所述虛置閘極結構50被移除、替換後之位置。替代閘極結構55可為金屬閘極結構，包含形成於其中之界面層(未繪示)、高介電常數之介電層93、功函數調整層92以及金屬電極結構91以形成金屬閘極結構55，特別如圖16C所示。
於操作128中，第二層間介電層344形成於第一層間介電層342上，覆蓋替代閘極結構55，如圖17A至17D所示。第二層間介電層344可包含相似於第一層間介電層342的材料，其中第一層間介電層342由先前所述用以形成第一層間介電層342合適之沉積技術形成。
在操作130中，形成穿透第二層間介電層344的接觸溝槽57、第一層間介電層342以及接觸蝕刻停止層(CESL)318，以露出至少部分P型磊晶材料312(在圖18B中以312a、312b、312c、312d表示)以及N型磊晶材料304(在圖18A中以304a、304b、304c、304d表示)(例如磊晶源極/汲極區域)，如圖18A至18D所示。接觸溝槽57其後使導電部件形成於其中。第二層間介電層344、第一層間介電層342以及接觸蝕刻停止層(CESL)318可被圖案化以在其中形成接處溝槽57，例如使用微影以及一或多個蝕刻程序。
在一範例中，接觸溝槽57可藉由蝕刻程序形成，蝕刻程序可有效地控制P型磊晶材料312a、312b、312c、312d對N型磊晶材料304a、304b、304c、304d的選擇性蝕刻速率。控制蝕刻程序以從基板20蝕去部分P型磊晶材料312b、312c與N型磊晶材料304b、304c，如圖18A與18B所示。在此範例中，在N型區202a鰭式結構24上之兩相鄰的N型磊晶材料304b、304c，其至少部分被蝕去，定義出在相鄰N型磊晶材料304b、304c之頂部的凹槽62b、62c(例如，磊晶材料之損失)，但保持周圍N型磊晶材料304a、304d之完整，並被接觸蝕刻停止層(CESL)318、第一與第二層間介電層342、344所覆蓋，如圖18A所示。 相似地，在P型區202b異質磊晶鰭式結構602上之兩相鄰的P型磊晶材料312b、312c，其至少部分被蝕去，定義出在相鄰P型磊晶材料312b、312c之頂部的凹槽64b、64c，而保有周圍P型磊晶材料312a、312d之完整，並且被接觸蝕刻停止層(CESL)318、第一與第二層間介電層342、344所覆蓋，如圖18B所示。需注意的是，接觸溝槽57之位置為預先決定，使形成之接觸溝槽57能露出中心兩鄰近之N型磊晶材料304b、304c以及相鄰P型磊晶材料312b、312c，這些將與之後填入並形成於接觸溝槽57之導電部件相接觸。
一般認為，凹槽62b、62c、64b、64c可增加與之後在其周圍形成的導電部件相接觸之整體表面面積(從頂面314或圓頂305到實質平坦表面72b、72c、74b、74c)，使電性表現可依需求來調整與改變。除去越多磊晶材料通常會使源極/汲極結構露越多表面面積來接觸導電部件，因而增進半導體裝置之電性表現，如擁有較低之接觸電阻Rc。故，分別於圖18A與18B中，由頂部305、314以及N型與P型磊晶材料區304b、312b之頂面72b、74b所定義之階差352、354。由於在N型與P型磊晶材料區304b、312b的不同材料上進行不同蝕刻速率，N型區202a階差352之高度可與P型區202b階差354之高度不同。於蝕刻程序中，選擇較高之蝕刻速率來蝕刻N型區202a之N型磊晶材料304b，N型磊晶材料304b之被蝕去量大於P型磊晶材料312b之蝕去量。相反地，於另一蝕刻程序中，選擇較高之蝕刻速率來蝕刻P型區202b之P型磊晶材料312b，P型磊晶材料312b之被蝕去量大於N型磊晶材料304b之蝕去量，因此階差354大於N型區 202a之階差352。
如同前文所述，於N型區202a之高流量電子(來自N型摻質)常於半導體裝置中產生較高之電子移動率、電流以及低接觸電阻，因而增強了電性表現、特別是在NMOS(n-channel MOSFET)。因此，希望N型區202a之N型磊晶材料304b上具有較高的階差352。在一範例中，N型區202a之階差352至少大於P型區202b之階差354約5%，例如約10%。在一特定範例中，N型區202a之階差352至少大於P型區202b之階差354約10%，特別是約20%。當N型區202a之階差352大於P型區202b之階差354時，N型區202a中之N型磊晶材料304b的剩餘高度353(垂直方向)便小於P型區202b中之P型磊晶材料312b的剩餘高度355(垂直方向)。
在一範例中，N型區202a之階差352高度範圍約10奈米至20奈米，而P型區202b中之階差354的高度範圍約0.1奈米至5奈米。
在一例子中，當第一高度302(H1)與第二高度320(H2)之高度比(H1/H2)於範圍0.9-1.1時，階差352(Hn)和階差354(Hp)之高度比(Hn/Hp)可大於1.1。在另一範例中，當第一高度302(H1)與第二高度320(H2)之高度比(H1/H2)大於1.1時，階差352(Hn)和階差354(Hp)之高度比(Hn/Hp)範圍為0.9-1.1。在另一範例中，當第一高度302(H1)與第二高度320(H2)之高度比(H1/H2)大於1.1時，階差352(Hn)和階差354(Hp)之高度比可大於1.1。需注意的是，階差352(Hn)和階差354(Hp)間之高度比，或是第一和第二高度302、320(H1、H2)間之高度比可為以上所 述之任意的比例組合。
在一範例中，階差352(Hn)和階差354(Hp)之高度比(Hn/Hp)大於1.1。在另一範例中，階差352(Hn)和階差354(Hp)之高度比(Hn/Hp)於範圍0.9-1.1。在另一範例中，第一高度302(H1)與第二高度320(H2)之高度比(H1/H2)於範圍0.9-1.1。在另一範例中，第一高度302(H1)與第二高度320(H2)之高度比(H1/H2)大於1.1。需注意的是，階差352(Hn)和階差354(Hp)間之高度比，或是第一和第二高度302、320(H1、H2)間之高度比可為以上所述之任意比例組合。
在一實施例中，用以形成接觸溝槽57之蝕刻程序可為電漿蝕刻程序。電漿蝕刻程序可藉由提供蝕刻氣體混合物進入可放置基板20之電漿處理腔進行。蝕刻氣體混合物可包含氟碳化合物(carbon fluorine gas)、含氧氣體、惰性氣體、以及鈍化氣體。當主要蝕刻N型磊晶材料304b時，提供於蝕刻氣體混合物之鈍化氣體是用以在P型磊晶材料312b上形成鈍化層，使N型磊晶材料304b可以高於蝕刻P型磊晶材料312b的蝕刻速率進行蝕刻。在一範例中，鈍化氣體為含硫氣體。一般認為，鈍化氣體中之硫元素可與P型磊晶材料312b、312c中之矽鍺的鍺元素進行反應，以在圖案化程序中於P型磊晶材料312b、312c上形成鈍化層。因此，來自氟碳化合物氣體之侵蝕劑可主要地蝕刻N型區202a中之N型磊晶材料304b、304c，在N型區202a中產生較大階差352，同時保留由含硫鈍化層所保護之P型區202b的P型磊晶材料312b、312c。在一範例中，蝕刻氣體混合物中之鈍化氣體為羰基硫(carbonyl sulfide，COS)或其類似物。氟 碳化合物之合適例示包含CF4、C2F2、CHF3、CH3F、C2F6、C4F6、C4F8或其類似物。在一範例中，蝕刻氣體混合物包含CF4、O2、Ar、以及羰基硫。
於蝕刻過程中，基板溫度可控制為高於室溫，例如大於攝氏60度，如攝氏60度至攝氏150度。特別是攝氏80度至攝氏140度。
如上所述，需注意的是，半導體裝置之電性表現可藉由使用具有高選擇性之圖案化氣體混合物於操作130中進行調整，圖案化氣體混合物分別提供不同蝕刻速率來蝕刻N型以及P型磊晶材料304、312。因此，凹槽62b、62c、64b、64c形成於部分N型以及P型磊晶材料304、312。N型以及P型磊晶材料304、312上之凹槽62b、62c、64b、64c產生較大之接觸表面面積與其後生成於其上的導電部件相接觸，以增進半導體裝置的電性表現。同樣地，如同先前操作114、120中所述，於操作114、120中可使用不同的沉積時間來分別形成具有不同高度的第一高度302與第二高度320之N型磊晶材料304與P型磊晶材料312，使電性表現亦可藉由生成較大之N型磊晶材料304的第一垂直高度302(例如產生較大接觸表面面積的較大磊晶材料)來增進，以增加電子移動率、電流密度並減少接觸電阻。
在一些範例中，N型與P型磊晶材料304、312之第一垂直高度302以及第二垂直高度320於操作114、120中可設置為實質相似，但於操作130提供選擇性蝕刻程序來主要地蝕刻N型磊晶材料304以形成凹槽62b、62c，使N型區202a之階差352大於P型區202b之階差354，以提供與後續形成於其上之導電部 件較大之表面接觸面積(例如於N型磊晶材料304有較多的損失)。
在其他範例中，操作130中之蝕刻程序可設置成對N型與P型磊晶材料304、312具有實質相似之蝕刻速率，使階差352、354為大致上相似，而於操作114中形成的N型磊晶材料304第一高度302可藉由控制不同的沉積時間，設置成大於在操作120中形成的P型磊晶材料312之第一高度320。因此，相較於P型磊晶材料312中之第二垂直高度320，由於N型磊晶材料304中具有較大之第一垂直高度302，故N型磊晶材料304亦可獲得較大之接觸表面面積，其可歸因於N型與P型磊晶材料304、312不同的尺寸/輪廓。
在另一實施例中，可同時使用上述之方式來調整與增進電性表現，包含於操作112以及120中調整沉積時間，以形成N型磊晶材料304之第一垂直高度302大於P型磊晶材料312之第二垂直高度320(例如增加表面接觸面積)，以及形成N型區202a之階差352大於P型區202b之階差354(例如亦增加表面接觸面積)。
於操作132中，第一金屬矽化層398於其後形成於N型磊晶材料304b、304c上，以及第二金屬矽化層399形成於P型磊晶材料312b、312c上。之後導電部件60形成於第一金屬矽化層398、第二金屬矽化層399上，填滿接觸溝槽57，如圖19A到19D所示。如前方所述，由凹槽62b、62c所定義之於N型區202a的較大階差352，於第一金屬矽化物398生成處增加其表面面積，因此第一金屬矽化層398的接觸表面面積(例如金屬矽化層 與導電部件之間的接觸面積)大於第二金屬矽化層399和導電部件60之接觸表面面積。
需注意的是，在第一、第二金屬矽化層398、399形成後，於接觸溝槽57形成之導電部件60可包含例如黏著層(未繪示)、於黏著層上之阻障層(未繪示)、以及於黏著層上之導電材料(未繪示於圖示中)，整體為接觸溝槽57中之導電部件60。第一、第二金屬矽化層398、399可藉由與N型P型磊晶材料304b、304b、312b、312c之上部、黏著層(未繪示)、以及或許和阻障層(未繪示)反應，於由磊晶源極/汲極區域N型P型磊晶材料304b、304b、312b、312c上定義之凹槽62b、62c、64b、64c所定義之露出表面處形成。導電材料可沉積於阻障層之上並填滿接觸溝槽57，以形成導電部件60。在導電材料沉積後，多餘導電材料、阻障層、以及黏著層可藉由平坦化程序移除，例如CMP。平坦化程序可從第二層間介電層344之頂面開始移除多餘之導電材料、阻障層、以及黏著層。因此，導電部件60之頂面與第二層間介電層344之頂面為實質共平面。導電部件60可為或可指的是如接點、插塞(plug)等等。
本案揭露之一個或多個實施例，對半導體裝置以及其製造提供許多優點，雖然並非以此為限。例如，本案揭露之實施例可提供於基板上的不同區域形成不對稱源極/汲極結構之方法，藉以增進半導體裝置的電性表現。不對稱源極/汲極結構可藉由在N型區磊晶成長具有不同於P型區之P型磊晶材料形狀之N型磊晶材料而得。再者，不對稱源極/汲極結構亦可藉由使用選擇性蝕刻程序來主要地蝕刻N型區之N型磊晶材 料，以產生較大的N型磊晶材料損失(暴露較大之表面面積給接觸溝槽中之導電部件)，藉以增進電性表現。可根據需求進行上述程序之一或是皆使用以製造不對稱源極/汲極結構。
在一實施例中，一半導體裝置包含在基板上之第一鰭式結構群組上的第一源極/汲極結構群組，在基板上之第二鰭式結構群組上的第二源極/汲極結構群組，以及第一閘極結構與第二閘極結構，分別位於第一源極/汲極結構群組以及第二源極/汲極結構群組上，第一源極/汲極結構群組與第二源極/汲極結構群組分別鄰近第一閘極結構與第二閘極結構，其中在第一鰭式結構群組上的第一源極/汲極結構群組具有第一源極/汲極結構，第一源極/汲極結構具有第一垂直高度，其第一垂直高度不同於第二鰭式結構群組上的第二源極/汲極結構群組中之第二源極/汲極結構的第二垂直高度。在一實施例中，第一源極/汲極結構群組更包含第三源極/汲極結構，其第三源極/汲極結構具有小於第一源極/汲極結構之第一垂直高度的第三垂直高度。在一實施例中，第二源極/汲極結構群組更包含第四源極/汲極結構，其第四源極/汲極結構具有小於第二源極/汲極結構之第二垂直高度的第四垂直高度。在一實施例中，第三源極/汲極結構之第三垂直高度小於第四源極/汲極結構之第四垂直高度。在一實施例中，具第一階差，其第一階差為第一垂直高度與第三垂直高度之高度差，具第二階差，第二階差為第二垂直高度與第四垂直高度之高度差，其中，第一階差高於第二階差至少5%。在一實施例中，於第三源極/汲極結構上之第一金屬矽化層，以及於第四源極/汲極結構上之第二 金屬矽化層，其中第一金屬矽化層之接觸表面面積大於第二金屬矽化層之接觸表面面積。在一實施例中，第一導電部件與一第二導電部件分別形成於第一金屬矽化層與第二金屬矽化層之上。在一實施例中，第三源極/汲極結構的表面面積大於第四源極/汲極結構之表面面積。在一實施例中，第一源極/汲極結構之第一垂直高度大於第二源極/汲極結構之第二垂直高度約8%至20%。在一實施例中，第一源極/汲極結構群組包含N型磊晶材料，以及第二源極/汲極結構群組包含P型磊晶材料。
在另一實施例中，一半導體裝置包含第一主動區以及第二主動區於基板上，其中第一主動區含有形成於第一鰭式結構上的第一源極/汲極結構，而第二主動區含有形成於第二鰭式結構上的第二源極/汲極結構，第一閘極結構以及第二閘極結構，分別位於第一鰭式結構與第二鰭式結構之上，第一源極/汲極結構與第二源極/汲極結構分別鄰近於第一閘極結構與第二閘極結構，第一金屬矽化層於第一主動區之第一源極/汲極結構上，第二金屬矽化層於第二主動區之第二源極/汲極結構上，以及第一導電部件以及第二導電部件分別在第一金屬矽化層與第二金屬矽化層之上，其中第一金屬矽化物對導電部件具有第一接觸表面面積，第一接觸表面面積大於第二金屬矽化物對導電部件之第二接觸表面面積。在一實施例中，第一源極/汲極結構具有接觸第一金屬矽化層之一第一表面面積，第一表面面積大於第二源極/汲極結構接觸第二金屬矽化層之一第二表面面積。在一實施例中，第二源極/汲極結構在第二主動區具有第二垂直高度，其第二垂直高度大於第一源極/汲極 結構在第一主動區的第一垂直高度。在一實施例中，第三源極/汲極結構位於第三鰭式結構之上，第三鰭式結構鄰近於第一主動區中之第一源極/汲極結構，以及第四源極/汲極結構位於第四鰭式結構之上，第四鰭式結構鄰近於第二主動區中之第二源極/汲極結構，其中第三源極/汲極結構具有第三垂直高度，第三垂直高度大於第四源極/汲極結構之第四垂直高度。在一實施例中，具第一階差，第一階差為第一主動區中第三垂直高度與第一垂直高度之高度差，一第二階差，第二階差為第二主動區中第四垂直高度與第二垂直高度之高度差，其中，第一階差高於第二階差至少5%。
在另一實施例中，一種半導體裝置的製造方法，包含分別地在基板上的第一主動區以及第二主動區中的第一鰭式結構以及第二鰭式結構上，藉由蝕刻氣體混合物蝕刻第一源極/汲極結構與第二源極/汲極結構，蝕刻氣體混合物包含一含硫鈍化氣體，其中蝕刻氣體混合物以高於蝕刻第二源極/汲極結構的速率蝕刻第一源極/汲極結構，蝕刻在第一主動區形成具有第一垂直高度之第一源極/汲極結構，第一垂直高度小於形成於第二主動區中之第二源極/汲極結構的第二垂直高度。在一實施例中，含硫鈍化氣體選擇性地與第二主動區中之第二源極/汲極結構反應，於圖案化的第一源極/汲極結構時，在第二源極/汲極結構上形成鈍化層。在一實施例中，含硫鈍化氣體為羰基硫。在一實施例中，於蝕刻第一源極/汲極結構以及第二源極/汲極結構前，形成鄰近於第一主動區之第一源極/汲極結構的第三源極/汲極結構，並形成鄰近於第二主動區 之第二源極/汲極結構的第四源極/汲極結構，其中第三源極/汲極結構具有大於第四源極/汲極結構之第四垂直高度的第三垂直高度。在一實施例中，第一階差為第一主動區中第三垂直高度與第一垂直高度之高度差；一第二階差，第二階差為第二主動區中第四垂直高度與第二垂直高度之高度差；而第一階差高於第二階差至少5%。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。

Claims (20)

  1. 一種半導體裝置，包括：一第一源極/汲極結構群組，在一基板上之一第一鰭式結構群組上；一第二源極/汲極結構群組，在該基板上之一第二鰭式結構群組上；以及一第一閘極結構以及一第二閘極結構，分別位於該第一鰭式結構群組以及該第二鰭式結構群組上，該第一源極/汲極結構群組與該第二源極/汲極結構群組分別鄰近該第一閘極結構與第二閘極結構；其中在該第一鰭式結構群組上的該第一源極/汲極結構群組具有一第一源極/汲極結構，該第一源極/汲極結構具有一第一垂直高度，該第一垂直高度不同於該第二鰭式結構群組上的該第二源極/汲極結構群組中之一第二源極/汲極結構的一第二垂直高度。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該第一源極/汲極結構群組更包括：一第三源極/汲極結構，該第三源極/汲極結構具有小於該第一源極/汲極結構之該第一垂直高度的一第三垂直高度。
  3. 如申請專利範圍第2項所述之半導體裝置，其中該第二源極/汲極結構群組更包括：一第四源極/汲極結構，該第四源極/汲極結構具有小於該第二源極/汲極結構之該第二垂直高度的一第四垂直高度。
  4. 如申請專利範圍第3項所述之半導體裝置，其中該第三源極 /汲極結構之該第三垂直高度小於該第四源極/汲極結構之該第四垂直高度。
  5. 如申請專利範圍第3項所述之半導體裝置，更包括：一第一階差，該第一階差為該第一垂直高度與該第三垂直高度之高度差；以及一第二階差，該第二階差為該第二垂直高度與該第四垂直高度之高度差，其中該第一階差高於該第二階差至少5%。
  6. 如申請專利範圍第3項所述之半導體裝置，更包括：一第一金屬矽化層，位於該第三源極/汲極結構上；以及一第二金屬矽化層，位於該第四源極/汲極結構上，其中該第一金屬矽化層之接觸表面面積大於該第二金屬矽化層之接觸表面面積。
  7. 如申請專利範圍第6項所述之半導體裝置，更包含：一第一導電部件與一第二導電部件分別形成於該第一金屬矽化層與該第二金屬矽化層之上。
  8. 如專利申請範圍第2項所述之半導體裝置，其中該第三源極/汲極結構之表面面積大於該第四源極/汲極結構之表面面積。
  9. 如申請專利範圍第1項所述之半導體裝置，其中該第一源極/汲極結構之該第一垂直高度大於該第二源極/汲極結構之該第二垂直高度約8%至20%。
  10. 如申請專利範圍第1項所述之半導體裝置，其中該第一源極/汲極結構群組包含N型磊晶材料，以及該第二源極/汲極結構群組包含P型磊晶材料。
  11. 一種半導體裝置，包括：一第一主動區以及一第二主動區於一基板上，其中該第一主動區包括形成於一第一鰭式結構上的一第一源極/汲極結構，且該第二主動區包括形成於一第二鰭式結構上的一第二源極/汲極結構；一第一閘極結構以及一第二閘極結構，分別位於該第一鰭式結構與該第二鰭式結構之上，該第一源極/汲極結構與該第二源極/汲極結構分別鄰近於該第一閘極結構與該第二閘極結構；一第一金屬矽化層，於該第一主動區之該第一源極/汲極結構上；一第二金屬矽化層，於該第二主動區之該第二源極/汲極結構上；以及一第一導電部件以及一第二導電部件分別在該第一金屬矽化層與該第二金屬矽化層之上，其中該第一金屬矽化物對該第一導電部件具有一第一接觸表面面積，該第一接觸表面面積大於該第二金屬矽化物對該第二導電部件之一第二接觸表面面積。
  12. 如申請專利範圍第11項所述之半導體裝置，其中該第一源極/汲極結構具有接觸該第一金屬矽化層之一第一表面面積，該第一表面面積大於該第二源極/汲極結構接觸該第二金屬矽化層之一第二表面面積。
  13. 如申請專利範圍第12項所述之半導體裝置，其中在該第二主動區中的該第二源極/汲極結構具有一第二垂直高度，該 第二垂直高度大於在該第一主動區中的該第一源極/汲極結構的一第一垂直高度。
  14. 如申請專利範圍第13項所述之半導體裝置，更包含：一第三源極/汲極結構位於一第三鰭式結構之上，該第三鰭式結構鄰近於該第一主動區中之該第一源極/汲極結構；以及一第四源極/汲極結構位於一第四鰭式結構之上，該第四鰭式結構鄰近於該第二主動區中之該第二源極/汲極結構，其中該第三源極/汲極結構具有一第三垂直高度，該第三垂直高度大於該第四源極/汲極結構之一第四垂直高度。
  15. 如申請專利範圍第14項所述之半導體裝置，更包含：一第一階差，該第一階差為該第一主動區中該第三垂直高度與該第一垂直高度之高度差；以及一第二階差，該第二階差為該第二主動區中該第四垂直高度與該第二垂直高度之高度差，其中該第一階差高於該第二階差至少5%。
  16. 一種半導體裝置的製造方法，包括：分別地在一基板上的一第一主動區以及一第二主動區中的一第一鰭式結構以及一第二鰭式結構上，藉由一蝕刻氣體混合物蝕刻一第一源極/汲極結構與一第二源極/汲極結構，該蝕刻氣體混合物包含一含硫鈍化氣體，其中該蝕刻氣體混合物以高於蝕刻該第二源極/汲極結構的速率蝕刻該第一源極/汲極結構，該蝕刻在該第一主動區形成具有第一垂直高度之該第一源極/汲極結構，該第一垂直高度小於該 第二主動區中之該第二源極/汲極結構所形成的一第二垂直高度。
  17. 如申請專利範圍第16項所述之半導體裝置的製造方法，其中該含硫鈍化氣體選擇性地與該第二主動區中之該第二源極/汲極結構反應，於圖案化該第一主動區的該第一源極/汲極結構時，在該第二源極/汲極結構上形成一鈍化層。
  18. 如申請專利範圍第17項所述之半導體裝置的製造方法，其中該含硫鈍化氣體為羰基硫(carbonyl sulfide)。
  19. 如申請專利範圍第16項所述之半導體裝置的製造方法，更包括：於蝕刻該第一源極/汲極結構以及該第二源極/汲極結構前，形成一鄰近於該第一主動區之該第一源極/汲極結構的一第三源極/汲極結構，並形成一鄰近於該第二主動區之該第二源極/汲極結構的一第四源極/汲極結構，其中該第三源極/汲極結構具有大於該第四源極/汲極結構之一第四垂直高度的一第三垂直高度。
  20. 如專利申請範圍第19項所述之半導體裝置的製造方法，其中一第一階差為該第一主動區中該第三垂直高度與該第一垂直高度之高度差；以及一第二階差為該第二主動區中該第四垂直高度與該第二垂直高度之高度差，其中該第一階差高於該第二階差至少5%。
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