KR20170096106A - 와이드 서브핀 상의 얇은 채널 영역 - Google Patents
와이드 서브핀 상의 얇은 채널 영역 Download PDFInfo
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Abstract
일 실시예는 상부 및 하부를 포함하는 핀 구조체 -상부는 하부의 상부면과 직접 접촉하는 하부면을 가짐- 를 포함하고; 여기서 (a) 하부는 적어도 2:1의 종횡비(깊이 대 폭)를 갖는 트렌치에 포함되고; (b) 하부면은 하부 최대 폭을 가지고, 상부면은 하부 최대 폭보다 큰 상부 최대 폭을 가지고; (c) 하부면은 상부면의 중간 부분을 덮지만 상부면의 측면 부분들은 덮지 않고; (d) 상부는 상부 III-V족 재료를 포함하고, 하부는 상기 상부 III-V족 재료와 상이한 하부 III-V족 재료를 포함하는 디바이스를 포함한다. 다른 실시예들이 본 명세서에 설명된다.
Description
본 발명의 실시예들은 반도체 디바이스들, 특히 비평면 트랜지스터들의 분야에 관한 것이다.
FinFET는 반도체 재료의 얇은 스트립("핀(fin)"으로 지칭됨) 주위에 만들어진 트랜지스터이다. 트랜지스터는 게이트, 게이트 유전체, 소스 영역 및 드레인 영역과 같은 표준 전계 효과 트랜지스터(FET) 노드/컴포넌트를 포함한다. 디바이스의 도전성 채널은 게이트 유전체 아래의 핀의 외부 측면들에 상주한다. 구체적으로, 전류는 핀의 상부측을 따라서 뿐만 아니라 핀의 양쪽 "측벽들"을 따라 흐른다. 도전성 채널이 핀의 3개의 상이한 외부 평면 영역들을 따라 본질적으로 상주하기 때문에, 이러한 FinFET는 전형적으로 "트라이-게이트(tri-gate)" FinFET로 지칭된다. (도전성 채널이 원칙적으로 핀의 상부 측면을 따라서가 아니라 핀의 양쪽 측벽들을 따라서만 상주하는 "더블-게이트" FinFET들과 같은) 다른 타입들의 FinFET들이 존재한다.
본 발명의 실시예들의 특징들 및 장점들이 첨부된 청구항들, 하나 이상의 예시적 실시예의 하기 상세한 설명, 및 대응하는 도면들로부터 명백해질 것이다. 적절한 것으로 간주되는 경우, 도면 사이에서 대응하거나 유사한 요소를 지시하기 위해 참조 라벨이 반복되었다.
도 1은 본 발명의 실시예에서의 방법을 포함한다.
도 2는 본 발명의 실시예의 이미지를 포함한다.
도 3의 (a) 내지 (f)는 다양한 처리 단계에서의 본 발명의 실시예들의 단면을 도시한다. 도 3의 (g)는 도 3의 (e)의 디바이스의 평면도를 나타낸다.
도 1은 본 발명의 실시예에서의 방법을 포함한다.
도 2는 본 발명의 실시예의 이미지를 포함한다.
도 3의 (a) 내지 (f)는 다양한 처리 단계에서의 본 발명의 실시예들의 단면을 도시한다. 도 3의 (g)는 도 3의 (e)의 디바이스의 평면도를 나타낸다.
유사한 구조체들에 유사한 첨수 참조 번호들이 제공될 수 있는 도면들을 이제 참조할 것이다. 다양한 실시예들의 구조체들을 좀 더 명백하게 보여주기 위해서, 본 명세서에 포함된 도면들은 반도체/회로 구조체들의 도식적 표현들이다. 그러므로, 예를 들어 현미경 사진에서, 제조된 집적 회로 구조체들의 실제 외관은 다르게 보일 수 있으나, 여전히 예시된 실시예들의 청구된 구조체들을 통합한다. 더욱이, 도면들은 예시된 실시예들을 이해하는 데 유용한 구조체들만을 도시할 수 있다. 도면들의 명료함을 유지하기 위해 본 기술분야에 알려진 추가적인 구조체들은 포함되지 않을 수 있다. 예를 들어, 반도체 디바이스의 모든 층이 반드시 도시되지는 않는다. "일 실시예", "다양한 실시예들" 등은 그렇게 설명되는 실시예(들)가 특정 특징들, 구조체들 또는 특성들을 포함할 수 있지만, 모든 실시예가 반드시 특정 특징들, 구조들 또는 특성들을 포함하지는 않는다는 것을 지시한다. 일부 실시예는 다른 실시예들에 대해 설명된 특징들의 일부, 전부를 갖거나, 하나도 갖지 않을 수 있다. "제1", "제2", "제3" 등은 공통 객체를 설명하며, 동일한 객체들의 상이한 사례들이 참조된다는 것을 지시한다. 그와 같은 형용사들은 그렇게 설명된 객체들이 시간적으로, 공간적으로, 순위적으로 또는 임의의 다른 방식으로, 주어진 시퀀스에 있어야 한다는 것을 암시하지는 않는다. "접속"은 요소들이 서로 물리적으로 또는 전기적으로 직접 접촉한다는 것을 지시할 수 있고, "결합"은 요소들이 서로 협력하거나 상호작용하지만, 물리적으로 또는 전기적으로 직접 접촉할 수 있거나 접촉하지 않을 수 있다는 것을 지시할 수 있다.
때때로 종횡비 트렌치(ART) 기술이 FinFET를 형성하는데 사용된다. ART는 특정 각도로 상향으로 전파하는 관통 전위(threading dislocation)들에 기초하고 있다. ART에서, 트렌치는, 결함들이 트렌치의 측벽 상에서 종결되어 종단들(terminations) 위의 임의의 층에 결함이 없도록 충분히 높은 종횡비로 만들어진다. 더 구체적으로, ART는 트렌치의 폭(W)보다 트렌치의 높이(H)를 더 크게 함으로써 H/W 비가 적어도 1.50가 되도록 얕은 트렌치 분리(shallow trench isolation)(STI) 부분의 측벽을 따라 결함들을 포획하는 것을 포함한다. 이러한 비는 버퍼층 내에 결함들을 차단하기 위한 ART의 최저 한계치를 제공한다.
ART 트렌치는 향상된 정전기를 나타낼 수 있는 보다 얇은 핀을 시도하고 형성하는데 사용될 수 있다. 그러나, 출원인은 점점 얇아진 핀을 형성하기 위해 점점 더 얇아진 트렌치를 사용하는 것은 문제가 될 수 있다고 판단하였다. 예를 들어, 핀에 바람직한 소정의 재료는 얇은 트렌치내에서 잘 성장할 수 없다. 예를 들어, InP는 높은 밴드갭으로 인해 서브핀 영역(예를 들어, 채널 영역 아래의 핀 부분)에 바람직하며, 캐리어를 채널에 가두어 누설 전류를 방지하거나 저지한다. 그러나, 좁은 트렌치에서의 InP 에피택셜 성장의 동역학은 물질 전달이 제한되어 있기 때문에(즉, 반응은 트렌치 안팎으로 반응물 및 생성물의 확산에 의해 심각하게 제한되기 때문에) ART 트렌치 내에서 InP가 성장하기 어렵다고 출원인은 판단했다.
일 실시예는 이 문제점을 해결하고 향상된 정전기를 위한 초박형 핀 프로파일을 생성한다. 이러한 핀은 InxGa1 - xAs를 포함할 수 있는데, 여기서 x는 핀의 상부에서 0과 1 사이이며, 서브핀 영역에서는 InP이다. 일 실시예에서, 초박형 InGaAs 핀은 InGaAs의 습식 에칭을 사용하여 형성되고 프로세싱으로 인해 통상적으로 발생하는 핀 측벽 상의 InGaAs에 대한 손상을 감소시킨다. 실시예는 스케일형 III-V 트랜지스터에서 정전기 제어를 달성하는 와이드 밴드갭 서브핀 InP층 상에 매우 좁은 InGaAs 핀을 제공한다.
본 명세서에서 종종 "InGaAs"가 사용되지만, "InGaAs"는 x가 0과 1 사이인 InxGa1-xAs를 포함하고, 다양한 실시예에서 InAs를 포함하고 다른 실시예에서는 GaAs를 포함한다. 또한, InP는 종종 서브핀 부분에 사용되지만, 예를 들어, GaAs, InxAl1-xAs, GaP(예를 들어, InAlA는 InxAl1 - xAs를 포함하고, 여기서 x는 0과 1 사이임) 등과 같은 많은 다른 높은 밴드갭 재료로 충분할 것이다.
도 1은 본 발명의 실시예에서의 방법(100)을 포함한다. 도 2는 본 발명의 실시예의 이미지를 포함한다. 도 3의 (a) 내지 (g)는 다양한 처리 단계에서의 본 발명의 실시예들의 도면을 나타낸다. 이하, 이들 도면에 대해 논의된다.
도 1의 블록(105)은 절연층 내에 그리고 기판 상에 트렌치를 형성하는 것을 포함한다. 블록(110)은 (트렌치 위로 연장되는 핀의 일부(350)와 함께) 트렌치 내에 III-V족 재료를 포함하는 핀을 형성하는 것을 포함한다. 예를 들어,도 3의 (a)는 InP 핀(302)(비록 다른 실시예들이 다른 III-V족 재료를 사용할 수 있다고 해도) 성장을 도시하며, 이는 결국 채널 재료에 대한 서브핀 지지체로서 작용할 것이다. 핀(302)은 기판(301) 상에 그리고 ART 트렌치(322) 및 STI(330) 내에 성장된다.
블록(115)은 트렌치 위로 연장되는 핀의 일부(350)를 절연층(330)의 상부면과 대체로 동일 평면인 레벨까지 연마하는 것을 포함한다. 블록(120)은 상기 핀의 잔류물의 상부면(354)으로 하향 연장되는 트렌치 내에 리세스(351)를 제공하기 위해, 트렌치 내에 위치하는 핀의 상부를 제거하는 것을 포함한다. 예를 들어, InP 연마를 통해 도 3의 (b)에서 과성장(overgrowth)(350)이 제거되고, InP가 추가로 리세스되어 서브핀 부분(302) 위에 리세스(351)를 형성한다.
블록(125)은 핀의 잔류물을 포함하는 핀의 하부 및 III-V족 재료를 포함하는 핀의 상부를 포함하는 핀 구조체를 형성하기 위해 리세스 내에 그리고 직접적으로 핀의 잔류물의 상부면 상에 III-V족 재료를 형성하는 것을 포함한다. 예를 들어,도 3의 (c)에서, InGaAs(303)는 트렌치(322) 내에 성장되고 연마되어 평탄한 상부면(352) 및 평탄한 상부면(354)의 상부에 형성된 평탄한 하부면(353)을 형성한다.
블록(130)은 상기 핀의 상부의 측벽에 인접한 절연층의 일부를 제거하는 것을 포함한다. 예를 들어, 도 3의 (d)에서, STI(330)는 리세스되어 InGaAs층(303)을 노출시킨다. 도 3의 (d)는 도 3의 (a) 내지 (c)의 중점대상이었던 핀에 인접한 제2 핀을 더 포함한다. 특히, 도 3의 (d)는 제1 하부 핀 부분(302) 상에 제1 상부 핀 부분(303)을 포함하는 제1 핀 구조체 및 제2 하부 핀 부분(302') 상에 제2 상부 핀 부분(303')을 포함하는 제2 핀 구조체를 포함하는 디바이스를 도시한다. 제1 핀 구조체와 제2 핀 구조체 사이에는(즉, 영역(370) 내에는) 다른 핀 구조체가 존재하지 않으며 제1 및 제2 핀 구조체는 서로 인접해 있다. 제1 및 제2 상부 핀 부분(303, 303')은 제1 및 제2 하부 핀 부분(302, 302')의 제1 및 제2 상부면(354, 354')과 직접 접촉하는 제1 및 제2 하부면(353, 353')을 갖는다. 제1 및 제2 하부면(353, 353')은 대체로 서로 동일 평면이고 대체로 평탄하다. 예를 들어, 제1 및 제2 하부면(353, 353')은 각각 기판(301)의 장축(수평)(361)에 평행한 수평선(360)을 따라 위치한다. 제1 및 제2 상부면(354, 354')은 대체로 서로 동일 평면이고 대체로 평탄하다(제1 및 제2 상부면(354, 354')은 각각 라인(360) 상에 위치된다). 제1 및 제2 상부 핀 구조체(303, 303')는 상부 III-V족 재료를 포함하고, 제1 및 제2 하부 핀 구조체(302, 302')는 상부 III-V족 재료와 다른 하부 III-V족 재료를 포함한다. 예를 들어, 본 명세서의 많은 실시예들이 InGaAs/InP의 303/302 스택을 설명하였지만, 다른 실시예들은 이에 제한되지 않고 예를 들어, InGaAs/InAlAs, InGaAs/InAlAs/InP 또는 InGaAs/InP/InAlAs(예를 들어, InGaAs은 InxGa1 - xAs를 포함하고, 여기서 x는 0과 1 사이이고 InAlAs는 InxAl1 - xAs를 포함하고, 여기서 x는 0과 1 사이임). 일 실시예에서, 스택층들(303/302 및 303'/302')은 에피택셜층들이다.
제1 및 제2 핀 구조체는 제1 및 제2 트렌치(322, 322')에 적어도 부분적으로 포함된다. 일 실시예에서, 제1 및 제2 트렌치는 각각 적어도 2:1인 대체로 동일한 종횡비(깊이 대 폭)를 갖는다. 실시예들은 1.5:1, 2.5:1, 3:1(150nm:50nm); 4:1 등을 포함하는 비율을 포함할 수 있다.
일 실시예에서, 제1 및 제2 상부 핀 부분(303, 303')은 대체로 서로 동일 평면인 제1 및 제2 상부면을 가지고, 대체로 평탄하고(상부면(352, 352')은 각각 라인(362) 상에 위치함), 대체로 기판(라인(361)을 참조) 및 제1 및 제2 하부면(353, 353')에 평행하다. 상부면(352, 352')은 연마로 인해 평탄하거나/평면일 수 있다.
일 실시예에서, 제1 및 제2 하부면(353, 353')은 평탄하고 각각은 제1 및 제2 핀 구조체의 전체 폭(371, 371')을 가로질러 연장된다.
블록(135)은 (하이드록시산(hydroxy-acid) 및 과산화물(peroxide)의 혼합물을 사용하여) 핀의 상부의 측면 부분들을 제거하여 핀의 상부가 하부 최대 폭을 갖는 하부면을 갖게 하고 핀의 하부가 하부 최대 폭보다 큰 상부 최대 폭을 갖는 상부면을 갖게 한다. 일 실시예에서, 희석된 하이드록시산/과산화물 수성 비수성 혼합물(예를 들어, 시트르산 10 중량% 내지 80 중량% 및 과산화수소 1 중량% 내지 30 중량%)이 상부(예를 들어, InGaAs 부분)를 에칭하는데 사용된다.
예를 들어, 도 3의 (e)는 핀의 일부가 얇아진 후의 측면도를 포함하고 도 3의 (g)는 핀의 일부가 얇아진 후의 평면도를 포함한다. 도 3의 (e) 및 도 3의 (g)는 상부(InGaAs 부분(303)) 및 하부(InP 부분(302))를 포함하는 핀 구조체를 포함하는 디바이스를 포함하며, 상부(303)는 하부(302)의 상부면(354)과 직접 접촉하는 하부면(353)을 갖는다. 하부(302)는 종횡비(깊이 대 폭)가 적어도 2:1인 트렌치(322)에 포함된다. 따라서, 깊이(365)는 폭(393)에 대해 적어도 2:1이지만; 다른 실시예들에서 비율은 3:1, 4:1, 5:1 등이다. 일 실시예에서, 하부면(353)은 하부 최대 폭(391)을 가지고, 상부면은 하부 최대 폭(391)보다 큰 상부 최대 폭(393)을 갖는다. 일 실시예에서, 하부면(353)은 상부면(354)의 중간 부분(391')을 덮지만, 상부면(354)의 측면 부분들(380)(폭(392)을 가짐), (381)(폭(390)을 가짐)은 덮지 않는다. 상부(303)는 상부 III-V족 재료를 포함하고 하부(302)는 상부 III-V족 재료와 다른 하부 III-V 족 재료를 포함한다. 일 실시예에서, 상부 III-V족 재료는 InxGa1 -xAs를 포함하고, 여기서 x는 0과 100 사이이고, 하부 III-V족 재료는 InP를 포함한다.
도 2는 STI(230) 내의 그리고 채널 재료(203)(InGaAs) 아래의 서브핀(202)(InP)의 이미지를 포함한다. 채널 재료(203)는 좁혀져서 면(281, 200)을 드러낸다.
블록(140)은 핀 상부의 측면 및 상부면 상에 게이트를 형성하는 것을 포함한다. 예를 들어, 도 3의 (f)는 상부(303)의 측면(397, 399) 및 상부면(398) 상에 형성된 게이트를 포함한다. 게이트는 상부면(354)의 측면 부분들(380, 381)과 직접 접촉한다. 일 실시예에서, 게이트는 금속 및 폴리실리콘 중 적어도 하나를 포함하는 게이트 재료(395)를 포함하고, 게이트는 게이트 유전체(396)를 더 포함하고, 게이트 유전체 및 게이트 재료 중 적어도 하나는 상부면의 측면 부분들(380, 381)과 직접 접촉한다. 도 3의 (f)의 경우에, 게이트 재료(395)와 게이트 유전체(396) 양측 모두는 측면 부분들(380, 381)과 접촉한다.
일 실시예에서, 하부 최대 폭(391)은 20nm보다 크지 않고 상부 최대 폭(393)은 4nm 이상이다.
일 실시예에서, 하부(302)는 디바이스에 포함된 기판(301)(예를 들어, Si 기판)과 직접 접촉한다. 그러나, 다른 실시예들에서는, 하나 또는 복수의 층이 하부(302)와 기판(301) 사이에 있다.
일 실시예에서, 하부면(353)은 트랜지스터의 채널(C)에 포함된다. 예를 들어, 일 실시예에서, 채널은 채널(C)에 대응하는 소스(S) 및 드레인(D)을 포함하는 상부(303)의 영역(378, 379)보다 얇은 상부(303)의 영역(377)에 위치한다.
다양한 실시예들은 반도체 기판을 포함한다. 그러한 기판은 벌크 반도체 재료일 수 있으며, 이것은 웨이퍼의 부분이다. 일 실시예에서, 반도체 기판은 웨이퍼로부터 개별화된(singulated) 칩의 부분으로서 벌크 반도체 재료이다. 일 실시예에서, 반도체 기판은 SOI(semiconductor on insulator) 기판과 같이 절연체 위에 형성되는 반도체 재료이다. 일 실시예에서, 반도체 기판은 벌크 반도체 재료 위에서 연장되는 핀과 같은 돌출된 구조체이다.
하기 예는 추가의 실시예에 관한 것이다.
예 1은 상부 및 하부를 포함하는 핀 구조체 -상부는 하부의 상부면과 직접 접촉하는 하부면을 가짐- 를 포함하고; 여기서 (a) 하부는 적어도 2:1의 종횡비(깊이 대 폭)를 갖는 트렌치에 포함되고; (b) 하부면은 하부 최대 폭을 가지고, 상부면은 하부 최대 폭보다 큰 상부 최대 폭을 가지고; (c) 하부면은 상부면의 중간 부분을 덮지만 상부면의 측면 부분들은 덮지 않고; (d) 상부는 상부 III-V족 재료를 포함하고, 하부는 상부 III-V족 재료와 상이한 하부 III-V족 재료를 포함하는 디바이스를 포함한다.
예 2에서, 예 1의 요지는 상부 III-V족 재료는 InxGa1 - xAs를 포함하고, 여기서 x는 0과 1 사이이고, 하부 III-V족 재료는 InP를 포함하는 구성을 선택적으로 포함할 수 있다.
예 3에서, 예들 1-2의 요지는 상부의 측면 및 상부면 상에 형성된 게이트를 선택적으로 포함할 수 있다.
예 4에서, 예들 1-3의 요지는 게이트는 상부면의 측면 부분들과 직접 접촉하는 구성을 선택적으로 포함할 수 있다.
예 5에서, 예들 1-4의 요지는 (a) 게이트는 금속 및 폴리실리콘 중 적어도 하나를 포함하는 게이트 재료를 포함하고, 게이트는 게이트 유전체를 더 포함하고, (b) 게이트 유전체 및 게이트 재료 중 적어도 하나는 상부면의 측면 부분들과 직접 접촉하는 구성을 선택적으로 포함할 수 있다.
예 6에서, 예들 1-5의 요지는 하부 최대 폭은 20nm보다 크지 않고, 상기 상부 최대 폭은 2nm 이상인 구성을 선택적으로 포함할 수 있다.
예 7에서, 예들 1-6의 요지는 III-V족 재료는 상부 에너지 밴드갭을 가지고, InP는 상부 에너지 밴드갭보다 큰 하부 에너지 밴드갭을 갖는 구성을 선택적으로 포함할 수 있다.
예 8에서, 예들 1-7의 요지는 하부는 디바이스에 포함된 기판과 직접 접촉하는 구성을 선택적으로 포함할 수 있다.
예 9에서, 예들 1-8의 요지는 기판은 Si을 포함하는 구성을 선택적으로 포함할 수 있다.
예 10에서, 예들 1-9의 요지는 하부면은 InGaAs을 포함하고 상부면은 InP을 포함하는 구성을 선택적으로 포함할 수 있다.
예 11에서, 예들 1-10의 요지는 하부면은 트랜지스터의 채널에 포함되는 구성을 선택적으로 포함할 수 있다.
예 12에서, 예들 1-11의 요지는 채널은 채널에 대응하는 소스 및 드레인 중 하나를 포함하는 상부의 추가 영역보다 얇은 상부의 영역에 위치하는 구성을 선택적으로 포함할 수 있다.
예 13에서, 예들 1-12의 요지는 III-V족 재료 및 InP는 모두 에피택셜층에 포함되는 구성을 선택적으로 포함할 수 있다.
예 14는 절연층 내에 그리고 기판 상에 트렌치를 형성하는 단계; 핀의 일부가 트렌치 위로 연장되는 상태로 트렌치 내에 InP를 포함하는 핀을 형성하는 단계; 트렌치 위로 연장되는 핀의 일부를 절연층의 상부면과 대체로 동일 평면인 레벨까지 연마하는 단계; 핀의 잔류물의 상부면으로 하향 연장되는 트렌치 내에 리세스를 제공하기 위해, 트렌치 내에 위치하는 핀의 상부를 제거하는 단계; 핀의 잔류물을 포함하는 핀의 하부 및 III-V족 재료를 포함하는 핀의 상부를 포함하는 핀 구조체를 형성하기 위해 리세스 내에 그리고 핀의 잔류물의 상부면 상에 직접적으로 III-V족 재료를 형성하는 단계; 핀의 상부의 측벽에 인접한 절연층의 일부를 제거하는 단계; 및 핀의 상부의 측면 부분들을 제거하여 핀의 상부가 하부 최대 폭을 갖는 하부면을 갖게 하고 핀의 하부가 하부 최대 폭보다 큰 상부 최대 폭을 갖는 상부면을 갖게 하는 단계를 포함하는 방법을 포함한다.
예 15에서, 예 14의 요지는 (a) 핀의 하부는 적어도 2:1의 종횡비(깊이 대 폭)를 갖는 트렌치 부분에 포함되는 구성을 선택적으로 포함할 수 있다.
예 16에서, 예들 14-15의 요지는 핀의 상부의 하부면은 핀의 하부의 상부면의 중간 부분을 덮지만 핀의 하부의 상부면의 측면 부분들은 덮지 않는 구성을 선택적으로 포함할 수 있다.
예 17에서, 예들 14-16의 요지는 III-V족 재료는 InGaAs를 포함하는 구성을 선택적으로 포함할 수 있다.
예 18에서, 예들 14-17의 요지는 핀의 상부의 측면 및 상부면 상에 게이트를 형성하는 단계를 선택적으로 포함할 수 있다.
예 19에서, 예들 14-18의 요지는 하부 최대 폭은 20nm보다 크지 않고, 상부 최대 폭은 4nm보다 작지 않은 구성을 선택적으로 포함할 수 있다.
예 20에서, 예들 16-19의 요지는 핀의 하부는 기판과 직접 접촉하는 구성을 선택적으로 포함할 수 있다.
예 21에서, 예들 16-20는 핀의 상부의 측면 부분들을 제거하는 단계는 하이드록시산(hydroxy-acid) 및 과산화물(peroxide)의 혼합물로 핀의 상부의 측면 부분들을 에칭하는 단계를 포함하는 구성을 선택적으로 포함할 수 있다.
예 22는 상부 및 하부를 포함하는 핀 구조체 -상부는 하부의 상부면과 직접 접촉하는 하부면을 가짐- 를 포함하고; (a) 하부는 트렌치에 포함되고; (b) 하부면은 상부면의 상부 최대 폭보다 넓은 하부 최대 폭을 가지고; (c) 하부면은 상부면의 중간 부분을 덮지만 상부면의 측면 부분들은 덮지 않고; (d) 상부는 III-V족 재료를 포함하고, 하부는 InP를 포함하는 디바이스를 포함한다.
예 22의 또 다른 버전은 상부 및 하부를 포함하는 핀 구조체 -상부는 하부의 상부면과 직접 접촉하는 하부면을 가짐- 를 포함하고; (a) 하부는 트렌치에 포함되고; (b) 하부면은 상부면의 상부 최대 폭보다 넓은 하부 최대 폭을 가지고; (c) 하부면은 상부면의 중간 부분을 덮지만 상부면의 측면 부분들은 덮지 않고; (d) 상부는 상부 III-V족 재료를 포함하고, 하부는 상부 III-V족 재료와 다른 하부 III-V족 재료를 포함하는 디바이스를 포함한다.
예 23에서, 예 22의 요지는 상부 III-V족 재료는 InxGa1 - xAs를 포함하고, 여기서 x는 0과 1 사이이고, 하부 III-V족 재료는 InP를 포함하는 구성을 선택적으로 포함할 수 있다.
예 24에서, 예들 22-23의 요지는 하부 최대 폭은 20nm보다 크지 않고, 상부 최대 폭은 4nm보다 작지 않은 구성을 선택적으로 포함할 수 있다.
예 25에서, 예들 22-24의 요지는 하부는 디바이스에 포함된 기판과 직접 접촉하는 구성을 선택적으로 포함할 수 있다.
본 발명의 실시예들에 대한 상기 설명은 예시 및 설명의 목적으로 제시되었다. 그것은 총망라하거나, 또는 개시된 정확한 형태들에 본 발명을 제한하도록 의도되지 않았다. 본 설명 및 하기 청구항들은 좌측, 우측, 상부, 하부, 위, 아래, 높은(upper), 낮은(lower), 제1, 제2 등과 같이 단지 설명적인 목적으로 사용되며 제한적으로 해석되지 않아야 할 용어들을 포함한다. 예를 들어, 상대적인 수직 위치를 지시하는 용어들은, 기판 또는 집적 회로의 디바이스 측(또는 활성 표면)이 그 기판의 "상면"이고; 기판이 실제로는 임의의 배향으로 위치할 수 있어서, 표준 지상 기준 프레임에서 기판의 "상측"이 "하측"보다 낮을 수 있으며, "상"이라는 용어의 의미 내에 여전히 속할 수 있는 상황을 지칭한다. (청구항들을 포함하는) 본 명세서에서 사용되는 바와 같은 "~ 상의"라는 용어는 구체적으로 그렇게 지시되지 않는 한은 제2 층 "상의" 제1 층이 제2 층 바로 위에 위치하고 그와 직접 접촉한다는 것을 지시하지 않으며; 제1 층과 제1 층 상의 제2 층 사이에는 제3 층 또는 다른 구조체가 존재할 수 있다. 본 명세서에 설명된 디바이스 또는 물품의 실시예들은 다수의 위치 및 방위에서 제조되고, 사용되고, 또는 수송될 수 있다. 관련 기술분야의 통상의 기술자들은 상기 가르침에 비추어 다수의 변형 및 변경들이 가능하다는 것을 인식할 수 있다. 본 기술분야의 통상의 기술자는 도면에 도시된 다양한 컴포넌트들에 대한 균등한 조합들 및 치환들을 인식할 것이다. 따라서, 본 발명의 범위가 이런 상세한 설명에 의하지 않고, 오히려 본 명세서에 첨부된 청구항들에 의해 제한된다고 의도된다.
Claims (25)
- 디바이스로서,
상부 및 하부를 포함하는 핀 구조체 -상기 상부는 상기 하부의 상부면과 직접 접촉하는 하부면을 가짐- 를 포함하고;
(a) 상기 하부는 적어도 2:1의 종횡비(깊이 대 폭)를 갖는 트렌치에 포함되고; (b) 상기 하부면은 하부 최대 폭을 가지고, 상기 상부면은 상기 하부 최대 폭보다 큰 상부 최대 폭을 가지고; (c) 상기 하부면은 상기 상부면의 중간 부분을 덮지만 상기 상부면의 측면 부분들은 덮지 않고; (d) 상기 상부는 상부 III-V족 재료를 포함하고, 상기 하부는 상기 상부 III-V족 재료와 상이한 하부 III-V족 재료를 포함하는 디바이스. - 제1항에 있어서,
상기 상부 III-V족 재료는 InxGa1 - xAs를 포함하고, 여기서 x는 0과 1 사이이고, 상기 하부 III-V족 재료는 InP를 포함하는 디바이스. - 제1항에 있어서,
상기 상부의 측면 및 상부면 상에 형성된 게이트를 포함하는 디바이스. - 제3항에 있어서,
상기 게이트는 상기 상부면의 측면 부분들과 직접 접촉하는 디바이스. - 제4항에 있어서,
(a) 상기 게이트는 금속 및 폴리실리콘 중 적어도 하나를 포함하는 게이트 재료를 포함하고, 상기 게이트는 게이트 유전체를 더 포함하고, (b) 상기 게이트 유전체 및 상기 게이트 재료 중 적어도 하나는 상기 상부면의 측면 부분들과 직접 접촉하는 디바이스. - 제1항에 있어서,
상기 하부 최대 폭은 20nm보다 크지 않고, 상기 상부 최대 폭은 4nm보다 작지 않은 디바이스. - 제1항에 있어서,
상기 III-V족 재료는 상부 에너지 밴드갭을 가지고, 상기 InP는 상기 상부 에너지 밴드갭보다 큰 하부 에너지 밴드갭을 갖는 디바이스. - 제1항에 있어서,
상기 하부는 상기 디바이스에 포함된 기판과 직접 접촉하는 디바이스. - 제8항에 있어서,
상기 기판은 Si을 포함하는 디바이스. - 제1항에 있어서,
상기 하부면은 InGaAs을 포함하고 상기 상부면은 InP을 포함하는 디바이스. - 제1항에 있어서,
상기 하부면은 트랜지스터의 채널에 포함되는 디바이스. - 제11항에 있어서,
상기 채널은 상기 채널에 대응하는 소스 및 드레인 중 하나를 포함하는 상기 상부의 추가 영역보다 얇은 상기 상부의 영역에 위치하는 디바이스. - 제1항에 있어서,
상기 III-V족 재료 및 상기 InP는 모두 에피택셜층에 포함되는 디바이스. - 방법으로서,
절연층 내에 그리고 기판 상에 트렌치를 형성하는 단계;
핀의 일부가 상기 트렌치 위로 연장되는 상태로 상기 트렌치 내에 InP를 포함하는 핀을 형성하는 단계;
상기 트렌치 위로 연장되는 상기 핀의 일부를 상기 절연층의 상부면과 대체로 동일 평면인 레벨까지 연마하는 단계;
상기 핀의 잔류물의 상부면으로 하향 연장되는 상기 트렌치 내에 리세스를 제공하기 위해, 상기 트렌치 내에 위치하는 상기 핀의 상부를 제거하는 단계;
상기 핀의 잔류물을 포함하는 핀의 하부 및 III-V족 재료를 포함하는 핀의 상부를 포함하는 핀 구조체를 형성하기 위해 상기 리세스 내에 그리고 상기 핀의 잔류물의 바로 위에 III-V족 재료를 형성하는 단계;
상기 핀의 상부의 측벽들에 인접한 절연층의 일부를 제거하는 단계; 및
상기 핀의 상부의 측면 부분들을 제거하여 상기 핀의 상부가 하부 최대 폭을 갖는 하부면을 갖게 하고 상기 핀의 하부가 상기 하부 최대 폭보다 큰 상부 최대 폭을 갖는 상부면을 갖게 하는 단계를 포함하는 방법. - 제14항에 있어서,
(a) 상기 핀의 하부는 적어도 2:1의 종횡비(깊이 대 폭)를 갖는 트렌치 부분에 포함되는 방법. - 제14항에 있어서,
상기 핀의 상부의 하부면은 상기 핀의 하부의 상부면의 중간 부분을 덮지만 상기 핀의 하부의 상부면의 측면 부분들은 덮지 않는 방법. - 제14항에 있어서,
상기 III-V족 재료는 InGaAs를 포함하는 방법. - 제14항에 있어서,
상기 핀의 상부의 측면 및 상부면 상에 게이트를 형성하는 단계를 포함하는 방법. - 제14항에 있어서,
상기 하부 최대 폭은 20nm보다 크지 않고, 상기 상부 최대 폭은 4nm보다 작지 않은 방법. - 제14항에 있어서,
상기 핀의 하부는 상기 기판과 직접 접촉하는 방법. - 제14항에 있어서,
상기 핀의 상부의 측면 부분들을 제거하는 단계는 상기 하이드록시산(hydroxy-acid) 및 과산화물(peroxide)의 혼합물로 상기 핀의 상부의 측면 부분들을 에칭하는 단계를 포함하는 방법. - 디바이스로서,
상부 및 하부를 포함하는 핀 구조체 -상기 상부는 상기 하부의 상부면과 직접 접촉하는 하부면을 가짐- 를 포함하고;
(a) 상기 하부는 트렌치에 포함되고; (b) 상기 하부면은 상기 상부면의 상부 최대 폭보다 넓은 하부 최대 폭을 가지고; (c) 상기 하부면은 상기 상부면의 중간 부분을 덮지만 상기 상부면의 측면 부분들은 덮지 않고; (d) 상기 상부는 상부 III-V족 재료를 포함하고, 상기 하부는 상기 상부 III-V족 재료와 상이한 하부 III-V족 재료를 포함하는 디바이스. - 제22항에 있어서,
상기 상부 III-V족 재료는 InxGa1 - xAs를 포함하고, 여기서 x는 0과 1 사이이고, 상기 하부 III-V족 재료는 InP를 포함하는 디바이스. - 제22항에 있어서,
상기 하부 최대 폭은 20nm보다 크지 않고, 상기 상부 최대 폭은 4nm보다 작지 않은 디바이스. - 제22항에 있어서,
상기 상부의 측면 및 상부면 상에 형성된 게이트를 포함하고, 상기 게이트는 상기 상부면의 측면 부분들과 직접 접촉하는 디바이스.
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