TWI830406B - 半導體記憶體裝置 - Google Patents

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TWI830406B TW111136279A TW111136279A TWI830406B TW I830406 B TWI830406 B TW I830406B TW 111136279 A TW111136279 A TW 111136279A TW 111136279 A TW111136279 A TW 111136279A TW I830406 B TWI830406 B TW I830406B
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金景洙
羅暻朝
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Abstract

一種半導體記憶體裝置包含：基底，包含單元區及周邊區；單元閘極電極，安置於單元區處；位元線結構，安置於單元區處，且包含單元導電線及安置於單元導電線上的單元線罩蓋膜；鰭狀圖案，安置於周邊區處；周邊閘極電極，與鰭狀圖案交叉；周邊閘極分隔圖案，安置於周邊閘極電極的側壁上且具有高於周邊閘極電極的上表面的上表面；以及周邊層間絕緣膜，覆蓋周邊閘極電極、周邊閘極分隔圖案以及周邊閘極分隔圖案的側壁的一部分。周邊層間絕緣膜的上表面及單元線罩蓋膜的最上表面定位於相對於基底的相同高度處。

Description

半導體記憶體裝置 [相關申請的交叉參考]
本申請案主張2021年11月8日在韓國智慧財產局申請的韓國專利申請案第10-2021-0152101號的優先權以及自其產生的所有權益，所述申請案的全部內容以引用的方式併入本文中。
本揭露是關於一種半導體記憶體裝置以及其製造方法，且更特定而言，是關於一種包含彼此交叉的多個線路及節點襯墊的半導體記憶體裝置以及其製造方法。
隨著半導體元件愈來愈高度整合，個別電路圖案已變得更精細以便在同一區域中實施更多半導體元件。亦即，隨著半導體元件的整合程度增大，半導體元件的組件的設計規則已減小。
在高度縮放的半導體元件中，形成多個線路及插入於多個線路之間的多個內埋接點(buried contact；BC)的製程已變得愈來愈複雜且難以實施。
本揭露的態樣提供一種能夠改良效能及可靠性的半導體記憶體裝置。
本揭露的態樣亦提供一種製造能夠改良效能及可靠性的半導體記憶體裝置的方法。
然而，本揭露的態樣不限於本文中所闡述的彼等態樣。藉由參考下文給出的本揭露的詳細描述，本揭露的以上及其他態樣對於本揭露所屬於的領域中具有通常知識者而言將變得更加顯而易見。
根據本揭露的一態樣，提供一種半導體記憶體裝置，包括：基底，包含單元區及包圍單元區的周邊區，所述單元區包含單元主動區；單元閘極電極，安置於單元區的基底處且在第一方向上延伸；位元線結構，安置於單元區的基底處，且包含在不同於第一方向的第二方向上延伸的單元導電線以及安置於單元導電線上的單元線罩蓋膜；多個鰭狀圖案，安置於周邊區的基底處，在第一方向上延伸且在第二方向上彼此間隔開；周邊閘極電極，與多個鰭狀圖案交叉且包含在第一方向上延伸的第一側壁及在第二方向上延伸的第二側壁；周邊閘極分隔圖案，安置於周邊閘極電極的第一側壁上且具有一上表面，所述周邊閘極分隔圖案的上表面高於周邊閘極電極的上表面；以及周邊層間絕緣膜，覆蓋周邊閘極電極的上表面、周邊閘極分隔圖案的上表面以及周邊閘極分隔圖案的側壁的一部分。周邊層間絕緣膜的上表面及單元線罩蓋膜的最上表面定位於相對於基底的相同高度處。
根據本揭露的一態樣，提供一種半導體記憶體裝置，包括：基底，包含單元區及包圍單元區的周邊區，所述單元區包含單元主動區；單元元件分隔膜，位於基底上且界定單元主動區；單元閘極結構，安置於單元區的基底處，且包含在第一方向上跨 單元元件分隔膜及單元主動區延伸的單元閘極溝槽以及位於單元閘極溝槽中的單元閘極電極；位元線結構，安置於單元區的基底處，且包含在不同於第一方向的第二方向上延伸的單元導電線以及安置於單元導電線上的單元線罩蓋膜；多個鰭狀圖案，安置於周邊區的基底處，在第一方向上延伸且在第二方向上彼此間隔開；鰭片溝槽，將在第二方向上彼此鄰近的多個鰭狀圖案彼此分隔開；周邊閘極電極，與多個鰭狀圖案交叉；以及周邊層間絕緣膜，安置於周邊閘極電極上。單元閘極溝槽的深度與鰭片溝槽的深度相同。
根據本揭露的一態樣，提供一種半導體記憶體裝置，包括：基底，包含單元區及包圍單元區的周邊區，所述單元區包含單元主動區；多個單元閘極電極，安置於單元區的基底處且在第一方向上延伸；位元線結構，安置於單元區的基底處，且包含在不同於第一方向的第二方向上延伸的單元導電線以及安置於單元導電線上的單元線罩蓋膜；多個鰭狀圖案，安置於周邊區的基底處，在第一方向上延伸且在第二方向上彼此間隔開；多個鰭片溝槽，將多個鰭狀圖案彼此分隔開，且在第二方向上彼此間隔開；周邊閘極電極，與多個鰭狀圖案交叉；以及周邊層間絕緣膜，安置於周邊閘極電極上。在第二方向上彼此間隔開的多個單元閘極電極中的兩個鄰近單元閘極電極之間的間隔與在第二方向上彼此間隔開的多個鰭片溝槽中的兩個鄰近鰭片溝槽之間的間隔相同。
根據本揭露的再一態樣，提供一種製造半導體裝置的方法，包括：在基底的單元區上形成單元元件分隔膜，所述單元元件分隔膜界定單元區中的單元主動區；在基底的周邊區上形成周 邊元件分隔膜，所述周邊元件分隔膜界定包圍單元主動區的周邊區中的周邊主動區；形成單元區的基底處的在第一方向上延伸的單元閘極溝槽以及單元閘極溝槽中的單元閘極電極；形成周邊區的基底處的在第一方向上延伸的鰭片溝槽以及鰭片溝槽中的虛設閘極電極，所述單元閘極溝槽及所述鰭片溝槽同時形成，所述單元閘極電極及所述虛設閘極電極同時形成，且虛設閘極電極形成於周邊主動區的基底處；移除虛設閘極電極且接著在鰭片溝槽中形成預備場絕緣膜；藉由移除預備場絕緣膜的一部分及周邊元件分隔膜的一部分來形成在第一方向上延伸的鰭狀圖案；以及在鰭狀圖案上形成周邊閘極電極。周邊閘極電極與鰭狀圖案交叉。
20:單元區
22:單元區分隔膜
24:周邊區
51:第一緩衝膜
52:第二緩衝膜
53:第三緩衝膜
100:基底
100BS:基底的底表面
103a:位元線連接區
103b:儲存連接區
105:單元元件分隔膜
110:單元閘極結構
111:單元閘極絕緣膜
111P:虛設內埋閘極絕緣膜
112:單元閘極電極
112P:虛設內埋閘極電極
113:單元閘極罩蓋圖案
113P:虛設內埋閘極罩蓋圖案
114:單元閘極罩蓋導電膜
114P:虛設內埋閘極罩蓋導電膜
115:單元閘極溝槽
120:儲存接點
125:節點連接襯墊
125US:節點連接襯墊的上表面
130:上部單元絕緣膜
130US:上部單元絕緣膜的上表面
131:第一上部單元絕緣膜
132:第二上部單元絕緣膜
135:下部單元絕緣膜
136:第一下部單元絕緣膜
137:第二下部單元絕緣膜
140:單元導電線
140P:單元導電膜
140ST:位元線結構
144:單元線罩蓋膜
144A:下部單元罩蓋膜
144B:上部單元罩蓋膜
144P:預備單元罩蓋膜
144US:單元線罩蓋膜的上表面
145:襯墊分隔圖案
145ST:襯墊分隔結構
146:位元線接點
146P:預備位元線接點
146SP:位元線接點間隔件
146US:位元線接點的上表面
150:單元線間隔件
160:儲存襯墊
160US:儲存襯墊的上表面
180:襯墊分隔絕緣膜
180US:襯墊分隔絕緣膜的上表面
190:資訊儲存部分
191:下部電極
192:電容器介電膜
193:上部電極
205:周邊元件分隔膜
206:周邊分隔溝槽
207:周邊場絕緣膜
207P:預備場絕緣膜
208:鰭片溝槽
210:鰭狀主動圖案
210SA:鰭狀主動圖案的第一側壁
210SB:鰭狀主動圖案的第二側壁
215:鰭片切割閘極電極
215ST:鰭片切割閘極結構
216:鰭片切割閘極絕緣膜
217:鰭片切割閘極間隔件
220:周邊閘極電極
220LSW:周邊閘極電極的第二側壁
220P:虛設周邊閘極電極
220PA:預備閘極膜
220PP:預備周邊閘極電極
220SSW:周邊閘極電極的第一側壁
220ST:周邊閘極結構
220t:周邊閘極溝槽
220US:周邊閘極電極的上表面
225:周邊閘極分隔圖案
225SW:周邊閘極分隔圖案的側壁
225US:周邊閘極分隔圖案的上表面
230:周邊閘極絕緣膜
230P:虛設周邊閘極絕緣膜
230PA:預備閘極絕緣膜
230PP:預備閘極絕緣膜
240:周邊閘極間隔件
240US:周邊閘極間隔件的上表面
250:周邊源極/汲極區
251:半導體磊晶圖案
265:源極/汲極插塞佈線
265US:源極/汲極插塞佈線的上表面
290:下部周邊層間絕緣膜
290US:下部周邊層間絕緣膜的上表面
291:上部周邊層間絕緣膜
291US:上部周邊層間絕緣膜的上表面
292:第一周邊層間絕緣膜
293:第二周邊層間絕緣膜
295:蝕刻終止膜
A-A,B-B,C-C,D-D,E-E:線
ACT:單元主動區
BC:內埋接點
BL:位元線
D3,D31,D32:深度
DC:直接接點
DR1:第一方向
DR2:第二方向
DR3:第三方向
DR4:第四方向
H1,H2:高度
L1,L2:間隔
LP:著陸襯墊
P_ACT:周邊主動區
R1,R2:區
S100,S200,S300,S400,S500,S600,S700:步驟
WL:字元線
XP:節點襯墊
本揭露的以上及其他態樣及特徵藉由參考隨附圖式詳細描述其例示性實施例而將變得更顯而易見，在隨附圖式中：
圖1為根據一些例示性實施例的半導體記憶體裝置的示意性佈局圖。
圖2為圖1的區R1的示意性佈局。
圖3為僅示出圖2的字元線及主動區的佈局圖。
圖4為圖1的區R2的示意性佈局圖。
圖5及圖6為分別沿著圖2的線A-A及線B-B截取的說明性截面圖。圖7至圖9為分別沿著圖4的線C-C、線D-D以及線E-E截取的說明性截面圖。
圖10及圖11為用於描述根據一些例示性實施例的半導體記憶體裝置的圖。圖12及圖13為用於描述根據一些例示性實施例 的半導體記憶體裝置的圖。
圖14及圖15為用於描述根據一些例示性實施例的半導體記憶體裝置的圖。
圖16及圖17為用於描述根據一些例示性實施例的半導體記憶體裝置的圖。
圖18及圖19為用於描述根據一些例示性實施例的半導體記憶體裝置的圖。
圖20至圖22為用於描述根據一些例示性實施例的半導體記憶體裝置的圖。
圖23至圖56為用於描述根據一些例示性實施例的製造半導體記憶體裝置的方法的中間步驟的圖。
圖57繪示根據一些例示性實施例的製造半導體記憶體裝置的流程圖。
圖1為根據一些例示性實施例的半導體記憶體裝置的示意性佈局圖。圖2為圖1的區R1的示意性佈局。圖3為僅示出圖2的字元線及主動區的佈局圖。圖4為圖1的區R2的示意性佈局圖。圖5及圖6為分別沿著圖2的線A-A及線B-B截取的說明性截面圖。圖7至圖9為分別沿著圖4的線C-C、線D-D以及線E-E截取的說明性截面圖。
在根據一些例示性實施例的半導體記憶體裝置的圖式中，示出動態隨機存取記憶體(dynamic random access memory；DRAM)，但本揭露不限於此。
參考圖1至圖4，根據一些例示性實施例的半導體記憶體裝置可包含單元區20、單元區分隔膜22以及周邊區24。
單元區分隔膜22可沿著單元區20的周長形成。單元區分隔膜22可將單元區20與周邊區24彼此分隔開。周邊區24可界定於單元區20周圍。
單元區20可包含多個單元主動區ACT。單元主動區ACT可由形成於基底100(參見圖5)中的單元元件分隔膜105界定。根據半導體記憶體裝置的設計規則的減小，單元主動區ACT可以對角線或斜線的條形狀安置，如圖2及圖3中所示出。舉例而言，單元主動區ACT可在第三方向DR3上延伸。
可安置在第一方向DR1上跨單元主動區ACT延伸的多個閘極電極。多個閘極電極可彼此平行延伸。多個閘極電極可為例如多個字元線WL。字元線WL可以相等間隔配置。可根據設計規則判定字元線WL的寬度或字元線WL之間的間隔。
字元線WL可自單元區20延伸至單元區分隔膜22。字元線WL的部分可在第四方向DR4上與單元區分隔膜22重疊。
每一單元主動區ACT可藉由在第一方向DR1上延伸的兩個字元線WL劃分成三個部分。單元主動區ACT可包含儲存連接區103b及位元線連接區103a。位元線連接區103a可定位於單元主動區ACT的中心部分處，且儲存連接區103b可定位於單元主動區ACT的末端部分處。
位元線連接區103a可為連接至位元線BL的區，且儲存連接區103b可為連接至資訊儲存部分190(參見圖5)的區。換言之，位元線連接區103a可對應於共同汲極區，且儲存連接區103b 可對應於源極區。每一字元線WL以及鄰近於每一字元線WL的位元線連接區103a及儲存連接區103b可構成電晶體。
正交於字元線WL的在第二方向DR2上延伸的多個位元線BL可安置於字元線WL上。多個位元線BL可彼此平行延伸。位元線BL可以相等間隔配置。可根據設計規則判定位元線BL的寬度或位元線BL之間的間隔。
位元線BL可自單元區20延伸至單元區分隔膜22。位元線BL的一部分可在第四方向DR4上與單元區分隔膜22重疊。第四方向DR4可垂直於第一方向DR1、第二方向DR2以及第三方向DR3。第四方向DR4可為基底100的厚度方向。
根據一些例示性實施例的半導體記憶體裝置可包含形成在單元主動區ACT上的各種接點配置。各種接點配置可包含例如直接接點DC、節點襯墊XP以及著陸襯墊LP，以及類似物。
直接接點DC可指將單元主動區ACT電連接至位元線BL的接點。節點襯墊XP可為將單元主動區ACT連接至電容器的下部電極191(參見圖5)的連接襯墊。歸因於配置結構，節點襯墊XP與單元主動區ACT之間的接觸面積可較小。因此，可引入具有導電性的著陸襯墊LP以便增大與單元主動區ACT的接觸面積以及與電容器的下部電極191(參見圖5)的接觸面積。應理解，當元件被稱為「連接至」或「耦接至」另一元件或「在」另一元件「上」時，元件可直接連接至或耦接至另一元件或在另一元件上，或可存在介入元件。相比之下，當元件被稱為「直接連接」或「直接耦接」至另一元件，或被稱為「接觸」另一元件或「與」另一元件「接觸」時，接觸點處不存在介入元件。如本文中所使 用，描述為「電連接」的組件組態成使得電信號可自一個組件傳送至另一組件(儘管此電信號的強度可在其傳送時衰減，且可選擇性地傳送)。
著陸襯墊LP可安置於節點襯墊XP與電容器的下部電極191(參見圖5)之間。可藉由經由引入著陸襯墊LP而增大接觸面積來減小單元主動區ACT與電容器的下部電極191之間的接觸電阻。
直接接點DC可連接至位元線連接區103a。節點襯墊XP可連接至儲存連接區103b。由於節點襯墊XP安置於單元主動區ACT的相對部分處，因此著陸襯墊LP可安置以在鄰近於單元主動區ACT的相對末端的位置處至少部分地與節點襯墊XP重疊。換言之，節點襯墊XP可形成為在鄰近字元線WL與鄰近位元線BL之間與單元主動區ACT及單元元件分隔膜105(參見圖5)重疊。
字元線WL可內埋於基底100中。字元線WL可跨直接接點DC或節點襯墊XP之間的單元主動區ACT安置。如圖2及圖3中所示出，兩個字元線WL可安置為橫越一個單元主動區ACT。單元主動區ACT在第三方向DR3上延伸，且因此，字元線WL可具有相對於單元主動區ACT小於90°的角度。
直接接點DC及節點襯墊XP可對稱地或週期性地安置於單元區20上。舉例而言，直接接點DC及節點襯墊XP可安置於沿著第一方向DR1及第二方向DR2的直線上。同時，不同於直接接點DC及節點襯墊XP，著陸襯墊LP可在第二方向DR2上以Z字形形狀安置，位元線BL在所述第二方向DR2上延伸。此外，著陸襯墊LP可安置為在第一方向DR1上與每一位元線BL的相同 側部分重疊，字元線WL在所述第一方向DR1上延伸。舉例而言，第一線的著陸襯墊LP中的每一者可與對應位元線BL的左側表面重疊，且第二線的著陸襯墊LP中的每一者可與對應位元線BL的右側重疊。
周邊區24可包含周邊主動區P_ACT。周邊主動區P_ACT可由形成在基底100中的周邊元件分隔膜205(參見圖7)界定。
在第一方向DR1上延伸的多個鰭狀主動圖案210可安置於周邊主動區P_ACT中。鰭狀主動圖案210可在第二方向DR2上彼此間隔開。
周邊閘極電極220可安置於鰭狀主動圖案210上。周邊閘極電極220可與鰭狀主動圖案210交叉。周邊閘極電極220可在第二方向DR2上延伸。
參考圖1至圖9，根據一些例示性實施例的半導體記憶體裝置包含多個單元閘極結構110、多個位元線結構140ST、多個節點連接襯墊125、多個位元線接點146、資訊儲存部分190、鰭狀主動圖案210以及周邊閘極結構220ST。
基底100可包含單元區20、單元區分隔膜22以及周邊區24。基底100可為矽基底或絕緣體上矽(silicon-on-insulator；SOI)。在一實施例中，基底100可包含以下各項或可由以下各項形成：矽鍺、絕緣體上矽鍺(silicon germanium on insulator；SGOI)、銻化銦、鉛碲化合物、砷化銦、磷化銦、砷化鎵或銻化鎵，但不限於此。
多個單元閘極結構110、多個位元線結構140ST、多個節點連接襯墊125、多個位元線接點146以及資訊儲存部分190可安 置於單元區20中。鰭狀主動圖案210及周邊閘極結構220ST可安置於周邊區24中。
單元元件分隔膜105可形成於單元區20的基底100中。單元元件分隔膜105可具有淺溝槽分隔(shallow trench separation；STI)結構，所述淺溝槽分隔結構具有極佳元件分隔特性。單元元件分隔膜105可界定單元區20中的單元主動區ACT。由單元元件分隔膜105界定的單元主動區ACT可具有包含短軸及長軸的長島狀物形狀，如圖2及圖3中所示出。單元主動區ACT可具有對角線或斜線形狀，以便具有相對於形成在單元元件分隔膜105中的字元線WL小於90°的角度。此外，單元主動區ACT可具有對角線或傾斜形狀，以便具有相對於形成在單元元件分隔膜105上的位元線BL小於90°的角度。
具有STI結構的單元邊界分隔膜可形成於單元區分隔膜22中。單元區20可由單元區分隔膜22界定。
周邊元件分隔膜205可具有STI結構。周邊元件分隔膜205可界定周邊主動區P_ACT。周邊元件分隔膜205可填充形成在基底100中的周邊分隔溝槽206。周邊分隔溝槽206可安置於周邊主動區P_ACT的周長處。
單元元件分隔膜105、周邊元件分隔膜205以及單元區分隔膜22中的每一者可包含例如以下各項中的至少一者或可由以下各項中的至少一者形成：氧化矽膜、氮化矽膜以及氮氧化矽膜，但不限於此。圖5至圖9中已示出，單元元件分隔膜105及周邊元件分隔膜205中的每一者形成為單個絕緣膜，但此僅為便於解釋且本揭露不限於此。取決於單元元件分隔膜105及周邊元件分 隔膜205的寬度，單元元件分隔膜105及周邊元件分隔膜205中的每一者可形成為信號絕緣膜或形成為多個絕緣膜。
圖6及圖8中已示出，單元元件分隔膜105的上表面及基底100的上表面安置於同一平面上，但此僅為便於解釋且本揭露不限於此。
單元閘極結構110可形成於基底100及單元元件分隔膜105中。單元閘極結構110可跨單元元件分隔膜105及由單元元件分隔膜105界定的單元主動區ACT形成。
單元閘極結構110可包含形成於基底100及單元元件分隔膜105中的單元閘極溝槽115、單元閘極絕緣膜111、單元閘極電極112、單元閘極罩蓋圖案113以及單元閘極罩蓋導電膜114。此處，單元閘極電極112可對應於字元線WL。不同於圖6中所示出，單元閘極結構110可不包含單元閘極罩蓋導電膜114。
儘管未示出，但單元閘極溝槽115可在單元元件分隔膜105中相對較深且在單元主動區ACT中相對較淺。字元線WL的底表面可為彎曲的。亦即，單元元件分隔膜105中的單元閘極溝槽115的深度可大於單元主動區ACT中的單元閘極溝槽115的深度。
單元閘極溝槽115可彼此間隔開第一間隔L1且在第二方向DR2上安置。亦即，在第二方向DR2上彼此鄰近的單元閘極溝槽115之間的間隔為第一間隔L1。
單元閘極絕緣膜111可沿著單元閘極溝槽115的側壁及底表面延伸。單元閘極絕緣膜111可沿著單元閘極溝槽115的至少一部分的輪廓延伸。單元閘極絕緣膜111可包含例如以下各項 中的至少一者或可由以下各項中的至少一者形成：氧化矽、氮化矽、氮氧化矽以及具有高於氧化矽的介電常數的介電常數的高k材料。高k材料可為例如以下各項中的至少一者：氮化硼、氧化鉿、氧化鉿矽、氧化鉿鋁、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅以及其組合。
單元閘極電極112可安置於單元閘極絕緣膜111上。單元閘極電極112可填充單元閘極溝槽115的一部分。單元閘極罩蓋導電膜114可沿著單元閘極電極112的上表面延伸。由於單元閘極電極112安置於單元閘極溝槽115中，因此在第二方向DR2上彼此鄰近的單元閘極電極112之間的間隔為第一間隔L1。
單元閘極電極112可包含以下各項中的至少一者或可由以下各項中的至少一者形成：金屬、金屬合金、導電金屬氮化物、導電金屬碳氮化物、導電金屬碳化物、金屬矽化物、摻雜半導體材料、導電金屬氮氧化物以及導電金屬氧化物。單元閘極電極112可包含例如以下各項中的至少一者或可由以下各項中的至少一者形成：TiN、TaC、TaN、TiSiN、TaSiN、TaTiN、TiAlN、TaAlN、WN、Ru、TiAl、TiAlC-N、TiAlC、TiC、TaCN、W、Al、Cu、Co、Ti、Ta、Ni、Pt、Ni-Pt、Nb、NbN、NbC、Mo、MoN、MoC、WC、Rh、Pd、Ir、Ag、Au、Zn、V、RuTiN、TiSi、TaSi、NiSi、CoSi、IrOx、RuOx以及其組合，但不限於此。單元閘極罩蓋導電膜114可包含例如多晶矽或多晶矽鍺或可由多晶矽或多晶矽鍺形成，但不限於此。
單元閘極罩蓋圖案113可安置於單元閘極電極112及單 元閘極罩蓋導電膜114上。單元閘極罩蓋圖案113可填充在形成單元閘極電極112及單元閘極罩蓋導電膜114之後保留的單元閘極溝槽115。圖6中已示出，單元閘極絕緣膜111沿著單元閘極罩蓋圖案113的側壁延伸，但本揭露不限於此。單元閘極罩蓋圖案113可包含例如以下各項中的至少一者或可由以下各項中的至少一者形成：氮化矽(SiN)、氮氧化矽(SiON)、氧化矽(SiO2)、碳氮化矽(SiCN)、碳氮氧化矽(SiOCN)以及其組合。
圖6中已示出，單元閘極罩蓋圖案113的上表面安置於與單元元件分隔膜105的上表面相同的平面上，但本揭露不限於此。
儘管未示出，但雜質摻雜區可形成於單元閘極結構110的至少一側上。雜質摻雜區可為電晶體的源極/汲極區。雜質摻雜區可形成於圖3的儲存連接區103b及位元線連接區103a中。
位元線結構140ST可包含單元導電線140及單元線罩蓋膜144。單元導電線140可形成於形成有單元閘極結構110的基底100以及單元元件分隔膜105上。單元導電線140可與單元元件分隔膜105及由單元元件分隔膜105界定的單元主動區ACT交叉。單元導電線140可形成為與單元閘極結構110交叉。此處，單元導電線140可對應於位元線BL。
單元導電線140可包含例如以下各項中的至少一者或可由以下各項中的至少一者形成：用雜質摻雜的半導體材料、導電矽化物化合物、導電金屬氮化物、二維(two-dimensional；2D)材料、金屬以及金屬合金。在根據一些例示性實施例的半導體記憶體裝置中，2D材料可為金屬材料及/或半導體材料。2D材料可 為2D同素異形體或2D化合物，且可包含或可為例如以下各項中的至少一者：石墨烯、二硫化鉬(MoS2)、二硒化鉬(MoSe2)、二硒化鎢(WSe2)以及二硫化鎢(WS2)，但不限於此。亦即，已將上述2D材料作為實例列舉，且因此，可包含於根據本揭露的半導體記憶體裝置中的2D材料不受上述材料限制。
圖5及圖6中已示出，單元導電線140為單個膜，但此僅為便於解釋且本揭露不限於此。亦即，不同於圖5及圖6中所示出，單元導電線140可包含多個導電膜，所述多個導電膜上堆疊有導電材料。
單元線罩蓋膜144可安置於單元導電線140上。單元線罩蓋膜144可沿著單元導電線140的上表面在第二方向DR2上延伸。單元線罩蓋膜144可包含例如以下各項中的至少一者或可由以下各項中的至少一者形成：氮化矽、氮氧化矽、碳氮化矽以及碳氮氧化矽。在根據一些例示性實施例的半導體記憶體裝置中，單元線罩蓋膜144可包含氮化矽膜或可為氮化矽膜。圖5及圖6中已示出，單元線罩蓋膜144為單個膜，但本揭露不限於此。
位元線接點146可形成於單元導電線140與基底100之間。單元導電線140可形成於位元線接點146上。位元線接點146可形成於單元主動區ACT的位元線連接區103a與單元導電線140之間。位元線接點146可連接至位元線連接區103a。
在以平面圖查看時，位元線接點146可具有圓形形狀或橢圓形形狀。在以平面圖查看時，位元線接點146的面積可大於位元線連接區103a與一個單元導電線140彼此重疊的面積。在以平面圖查看時，平面圖中的位元線接點146的面積可大於一個位 元線連接區103a的面積。
位元線接點146可包含連接至單元導電線140的上表面146US。由於位元線接點146變得遠離位元線接點146的上表面146US，因此位元線接點146可包含位元線接點146在第一方向DR1上的寬度增大的部分。
位元線接點146可將單元導電線140及基底100彼此電連接。此處，位元線接點146可對應於直接接點DC。位元線接點146可包含例如以下各項中的至少一者或可由以下各項中的至少一者形成：用雜質摻雜的半導體材料、導電矽化物化合物、導電金屬氮化物、金屬以及金屬合金。
節點連接襯墊125可安置於基底100上。節點連接襯墊125可安置於單元主動區ACT的儲存連接區103b上。節點連接襯墊125可連接至儲存連接區103b。舉例而言，節點連接襯墊125可接觸單元主動區ACT的儲存連接區103b。
節點連接襯墊125可安置於在第一方向DR1上彼此鄰近的單元導電線140之間。儘管未示出，但節點連接襯墊125可安置於在第二方向DR2上彼此鄰近的單元閘極電極112之間。
基於單元元件分隔膜105的上表面，節點連接襯墊的上表面125US低於位元線接點的上表面146US。基於單元元件分隔膜105的上表面，節點連接襯墊的上表面125US低於單元導電線140的下表面。
節點連接襯墊125可將資訊儲存部分190及基底100彼此電連接。舉例而言，單元主動區ACT的儲存連接區103b可經由節點連接襯墊125及儲存襯墊160連接至資訊儲存部分190的 下部電極191。稍後將描述儲存襯墊160。此處，節點連接襯墊125可對應於節點襯墊XP。節點連接襯墊125可包含例如以下各項中的至少一者或可由以下各項中的至少一者形成：用雜質摻雜的半導體材料、導電矽化物化合物、導電金屬氮化物、金屬以及金屬合金。
襯墊分隔結構145ST可將在第一方向DR1上彼此鄰近的節點連接襯墊125彼此間隔開。儘管未示出，但襯墊分隔結構145ST可將在第二方向DR2上彼此鄰近的節點連接襯墊125彼此間隔開。襯墊分隔結構145ST覆蓋節點連接襯墊的上表面125US。
襯墊分隔結構145ST可包含襯墊分隔圖案145及上部單元絕緣膜130。上部單元絕緣膜130可安置於襯墊分隔圖案145上。
在節點連接襯墊125包含在第一方向DR1上彼此間隔開的第一節點連接襯墊及第二節點連接襯墊時，襯墊分隔圖案145可將第一節點連接襯墊與第二節點連接襯墊在第一方向DR1上彼此分隔開。儘管未示出，但襯墊分隔圖案145亦可將在第二方向DR2上彼此鄰近的節點連接襯墊125彼此分隔開。
上部單元絕緣膜130覆蓋節點連接襯墊的上表面125US。在節點連接襯墊125包含在第一方向DR1上彼此間隔開的第一節點連接襯墊及第二節點連接襯墊時，上部單元絕緣膜130可覆蓋第一節點連接襯墊的上表面及第二節點連接襯墊的上表面。上部單元絕緣膜的上表面130US可安置於與位元線接點的上表面146US相同的平面上。亦即，基於單元元件分隔膜105的上表面，上部單元絕緣膜的上表面130US的高度可與位元線接點的 上表面146US的高度相同。
襯墊分隔圖案145及上部單元絕緣膜130可安置於在第二方向DR2上彼此鄰近的位元線接點146之間。單元導電線140可安置於襯墊分隔結構145ST的上表面上。單元導電線140可安置於上部單元絕緣膜的上表面130US上。襯墊分隔結構145ST的上表面可為上部單元絕緣膜的上表面130US。
位元線接點間隔件146SP可安置於位元線接點146與襯墊分隔圖案145之間。在圖5中，並不示出位元線接點間隔件146SP。作為一實例，位元線接點間隔件146SP可包含於稍後將描述的單元線間隔件150中。作為另一實例，在形成位元線接點146時，可移除在如圖5中所示出的截面中可見的位元線接點間隔件146SP。位元線接點間隔件146SP可包含例如以下各項中的至少一者或可由以下各項中的至少一者形成：氮化矽(SiN)、氮氧化矽(SiON)以及氧化矽(SiO2)。
襯墊分隔圖案145可包含例如以下各項中的至少一者或可由以下各項中的至少一者形成：氮化矽(SiN)、氮氧化矽(SiON)、氧化矽(SiO2)、碳氮化矽(SiCN)、碳氮氧化矽(SiOCN)以及其組合。上部單元絕緣膜130可為單個膜，但如圖5及圖6中所示出，上部單元絕緣膜130可為包含第一上部單元絕緣膜131及第二上部單元絕緣膜132的多個膜。舉例而言，第一上部單元絕緣膜131可包含或可為氧化矽膜，且第二上部單元絕緣膜132可包含或可為氮化矽膜，但本揭露不限於此。圖5中已示出，上部單元絕緣膜130在第一方向DR1上的寬度隨著上部單元絕緣膜130變得遠離基底100而減小，但本揭露不限於此。
單元線間隔件150可安置於單元導電線140及單元線罩蓋膜144的側壁上。在形成有位元線接點146的單元導電線140的一部分中，單元線間隔件150可安置於單元導電線140、單元線罩蓋膜144以及位元線接點146的側壁上。在未形成有位元線接點146的單元導電線140的另一部分中，單元線間隔件150可安置於上部單元絕緣膜130上。
圖5中已示出，單元線間隔件150為單個膜，但此僅為便於解釋且本揭露不限於此。亦即，不同於圖5中所示出，單元線間隔件150可具有多個膜結構。單元線間隔件150可包含或可為例如氧化矽膜、氮化矽膜、氮氧化矽(SiON)膜、碳氮氧化矽(SiOCN)膜、空氣以及其組合中的一者，但限於此。
儲存襯墊160可安置於每一節點連接襯墊125上。儲存襯墊160可電連接至節點連接襯墊125。儲存襯墊160可連接至單元主動區ACT的儲存連接區103b。此處，儲存襯墊160可對應於著陸襯墊LP。
在根據一些例示性實施例的半導體記憶體裝置中，儲存襯墊160可延伸至節點連接襯墊125以連接至節點連接襯墊125。儲存襯墊160可與位元線結構140ST的上表面的一部分重疊。儲存襯墊160可包含例如以下各項中的至少一者或可由以下各項中的至少一者形成：用雜質摻雜的半導體材料、導電矽化物化合物、導電金屬氮化物、導電金屬碳化物、金屬以及金屬合金。
襯墊分隔絕緣膜180可形成於儲存襯墊160及位元線結構140ST上。舉例而言，襯墊分隔絕緣膜180可安置於單元線罩蓋膜144上。襯墊分隔絕緣膜180可界定形成多個隔離區的儲存 襯墊160。襯墊分隔絕緣膜180可不覆蓋儲存襯墊的上表面160US。襯墊分隔絕緣膜180可填充襯墊分隔凹部。襯墊分隔凹部可將鄰近的儲存襯墊160彼此分隔開。舉例而言，儲存襯墊的上表面160US可安置於與襯墊分隔絕緣膜的上表面180US相同的平面上。
襯墊分隔絕緣膜180可包含絕緣材料或可由絕緣材料形成，且可將多個儲存襯墊160彼此電分離。舉例而言，襯墊分隔絕緣膜180可包含或可為以下各項中的至少一者：氧化矽膜、氮化矽膜、氮氧化矽膜、碳氮氧化矽膜以及碳氮化矽膜，但不限於此。
多個鰭狀主動圖案210可安置於周邊區24的基底100上。鰭狀主動圖案210可在第四方向DR4上自基底100(更特定而言，周邊主動區P_ACT)突出。
鰭狀主動圖案210可在第一方向DR1上延伸。鰭狀主動圖案210可在第二方向DR2上彼此間隔開。亦即，多個鰭狀主動圖案210可在第二方向DR2上彼此間隔開，且在第二方向DR2上配置。
鰭狀主動圖案210可由在第一方向DR1上延伸的周邊分隔溝槽206及鰭片溝槽208界定。在根據一些例示性實施例的半導體記憶體裝置中，多個鰭狀主動圖案210可包含藉由一個鰭片溝槽208彼此分隔開的兩個鰭狀主動圖案210。一個鰭片溝槽208可安置於一個周邊主動區P_ACT中。鰭片溝槽208可將在第二方向DR2上彼此鄰近的鰭狀主動圖案210彼此分隔開。
每一鰭狀主動圖案210可包含由周邊分隔溝槽206界定 的第一側壁210SA以及由鰭片溝槽208界定的第二側壁210SB。在一個鰭狀主動圖案210中，鰭狀主動圖案的第一側壁210SA及鰭狀主動圖案的第二側壁210SB可在第二方向DR2上彼此相對。鰭狀主動圖案的第一側壁210SA及鰭狀主動圖案的第二側壁210SB中的每一者可在第一方向DR1上延伸。
基於鰭狀主動圖案210的上表面，周邊分隔溝槽206的深度D31不同於鰭片溝槽208的深度D32。換言之，鰭狀主動圖案210的第一側壁210SA的高度D31不同於鰭狀主動圖案的第二側壁210SB的高度D32。舉例而言，基於鰭狀主動圖案210的上表面，周邊分隔溝槽206的深度D31大於鰭片溝槽208的深度D32。鰭狀主動圖案的第一側壁210SA的高度D31大於鰭狀主動圖案的第二側壁210SB的高度D32。在一實施例中，兩個鄰近鰭狀主動圖案210可具有彼此並排連接的下部部分，且兩個鄰近鰭狀主動圖案210的第二側壁210SB(內側壁)具有比兩個鄰近鰭狀主動圖案210的第一側壁210SA(外側壁)短的高度。
周邊場絕緣膜207可安置於周邊區24的基底100上。周邊場絕緣膜207可填充鰭片溝槽208的一部分。
周邊場絕緣膜207可覆蓋鰭狀主動圖案的第二側壁210SB的一部分。周邊元件分隔膜205可覆蓋鰭狀主動圖案的第一側壁210SA的一部分。每一鰭狀主動圖案210可突出高於周邊場絕緣膜207的上表面及周邊元件分隔膜205的上表面。
周邊場絕緣膜207可包含例如以下各項或可由以下各項形成：氧化物膜、氮化物膜、氮氧化物膜或其組合，但不限於此。
周邊閘極結構220ST可安置於多個鰭狀主動圖案210 上。周邊閘極結構220ST可與多個鰭狀主動圖案210交叉。周邊閘極結構220ST可安置於周邊元件分隔膜205及周邊場絕緣膜207上。
周邊閘極結構220ST可包含周邊閘極電極220及周邊閘極絕緣膜230。
周邊閘極電極220可安置於鰭狀主動圖案210上，且可與鰭狀主動圖案210交叉。周邊閘極電極220可包圍突出高於周邊場絕緣膜207的上表面及周邊元件分隔膜205的上表面的鰭狀主動圖案210。
周邊閘極電極220可在第二方向DR2上延伸。周邊閘極電極220可包含在第一方向DR1上延伸的第一側壁220SSW以及在第二方向DR2上延伸的第二側壁220LSW。
周邊閘極電極220可包含例如以下各項中的至少一者或可由以下各項中的至少一者形成：氮化鈦(TiN)、碳化鉭(TaC)、氮化鉭(TaN)、氮化鈦矽(TiSiN)、氮化鉭矽(TaSiN)、氮化鉭鈦(TaTiN)、氮化鈦鋁(TiAlN)、氮化鉭鋁(TaAlN)、氮化鎢(WN)、釕(Ru)、鈦鋁(TiAl)、碳氮化鈦鋁(TiAlC-N)、碳化鈦鋁(TiAlC)、碳化鈦(TiC)、碳氮化鉭(TaCN)、鎢(W)、鋁(Al)、銅(Cu)、鈷(Co)、鈦(Ti)、鉭(Ta)、鎳(Ni)、鉑(Pt)、鎳鉑(Ni-Pt)、鈮(Nb)、氮化鈮(NbN)、碳化鈮(NbC)、鉬(Mo)、氮化鉬(MoN)、碳化鉬(MoC)、碳化鎢(WC)、銠(Rh)、鈀(Pd)、銥(Ir)、鋨(Os)、銀(Ag)、金(Au)、鋅(Zn)、釩(V)以及其組合。周邊閘極電極220可包含導電金屬氧化物、導電金屬氮氧化物或類似物或可由導電金屬氧化物、導電金屬氮氧化物或類似物形 成，且可包含上述材料的氧化形式作為周邊閘極電極220的材料。
周邊閘極絕緣膜230可沿著周邊閘極電極220的底表面、周邊閘極電極的第一側壁220SSW以及周邊閘極電極的第二側壁220LSW延伸。周邊閘極絕緣膜230可形成於鰭狀主動圖案210、周邊元件分隔膜205以及周邊場絕緣膜207上。周邊閘極絕緣膜230可安置於鰭狀主動圖案210與周邊閘極電極220之間。
周邊閘極絕緣膜230可沿著突出高於周邊場絕緣膜207的上表面及周邊元件分隔膜205的上表面的鰭狀主動圖案210、周邊場絕緣膜207的上表面以及周邊元件分隔膜205的輪廓形成。儘管未示出，但周邊閘極絕緣膜230可更包含界面膜。
周邊閘極絕緣膜230可包含以下各項或可由以下各項形成：氧化矽、氮氧化矽、氮化矽或具有大於氧化矽的介電常數的介電常數的高k材料。
根據一些例示性實施例的半導體記憶體裝置可包含使用負電容器的負電容(negative capacitance；NC)場效電晶體(field effect transistor；FET)。舉例而言，周邊閘極絕緣膜230可包含具有鐵電特性的鐵電材料膜及具有順電特性的順電材料膜，或可由所述鐵電材料膜及所述順電材料膜形成。
鐵電材料膜可具有負電容，且順電材料膜可具有正電容。舉例而言，當兩個或大於兩個電容器彼此串聯連接且各別電容器的電容具有正值時，總電容與每一個別電容器的電容相比減小。另一方面，當彼此串聯連接的兩個或大於兩個電容器的電容中的至少一者具有負值時，總電容可具有正值且大於每一個別電容的絕對值。
當具有負電容的鐵電材料膜及具有正電容的順電材料膜彼此串聯連接時，彼此串聯連接的鐵電材料膜及順電材料膜的總電容值可增大。使用總電容值的增大，包含鐵電材料膜的電晶體在室溫下可具有小於60毫伏/十倍(mV/decade)的亞臨限值擺動(subthreshold swing；SS)。
鐵電材料膜可具有鐵電特性。鐵電材料膜可包含例如以下各項中的至少一者或可由以下各項中的至少一者形成：氧化鉿、氧化鉿鋯、氧化鋇鍶鈦、氧化鋇鈦以及氧化鉛鋯鈦。此處，作為一實例，氧化鉿鋯可為藉由將氧化鉿與鋯(Zr)摻雜而獲得的材料。作為另一實例，氧化鉿鋯可為鉿(Hf)、鋯(Zr)以及氧(O)的化合物。
鐵電材料膜可更包含摻雜的摻雜劑。舉例而言，摻雜劑可包含或可為以下各項中的至少一者：鋁(Al)、鈦(Ti)、鈮(Nb)、鑭(La)、釔(Y)、鎂(Mg)、矽(Si)、鈣(Ca)、鈰(Ce)、鏑(Dy)、鉺(Er)、釓(Gd)、鍺(Ge)、鈧(Sc)、鍶(Sr)以及錫(Sn)。鐵電材料膜中所包含的摻雜劑的類型可取決於鐵電材料膜中所包含的鐵電材料的類型而改變。
在鐵電材料膜包含氧化鉿或由氧化鉿形成時，鐵電材料膜中所包含的摻雜劑可包含或可為例如釓(Gd)、矽(Si)、鋯(Zr)、鋁(Al)以及釔(Y)中的至少一者。
在摻雜劑為鋁(Al)時，鐵電材料膜可包含3原子%(atomic %；at%)至8原子%的鋁。此處，摻雜劑的比率可為鋁與鉿及鋁的總和的比率。
在摻雜劑為矽(Si)時，鐵電材料膜可包含2原子%至 10原子%的矽。在摻雜劑為釔(Y)時，鐵電材料膜可包含2原子%至10原子%的釔。在摻雜劑為釓(Gd)時，鐵電材料膜可包含1原子%至7原子%的釓。在摻雜劑為鋯(Zr)時，鐵電材料膜可包含50原子%至80原子%的鋯。
順電材料膜可具有順電特性。順電材料膜可包含例如氧化矽及具有高介電常數的金屬氧化物中的至少一者或可由所述氧化矽及所述金屬氧化物中的至少一者形成。順電材料膜中所包含的金屬氧化物可包含例如氧化鉿、氧化鋯以及氧化鋁中的至少一者，但不限於此。
鐵電材料膜及順電材料膜可包含相同材料或可由相同材料形成。鐵電材料膜可具有鐵電特性，但順電材料膜可不具有鐵電特性。舉例而言，在鐵電材料膜及順電材料膜中的每一者包含氧化鉿或由氧化鉿形成時，鐵電材料膜中所包含的氧化鉿的晶體結構不同於順電材料膜中所包含的氧化鉿的晶體結構。
鐵電材料膜可具有具備鐵電特性的厚度。鐵電材料膜的厚度可為例如0.5奈米至10奈米，但不限於此。由於表示鐵電特性的臨界厚度可針對每一鐵電材料而改變，因此鐵電材料膜的厚度可取決於鐵電材料而改變。
作為一實例，周邊閘極絕緣膜230可包含或可為一個鐵電材料膜或單個鐵電材料膜。作為另一實例，周邊閘極絕緣膜230可包含彼此間隔開的多個鐵電材料膜或可由所述多個鐵電材料膜形成。周邊閘極絕緣膜230可具有多個鐵電材料膜與多個順電材料膜交替地堆疊的堆疊膜結構。
周邊閘極間隔件240可安置於周邊閘極電極的第一側壁 220SSW及周邊閘極電極的第二側壁220LSW上。周邊閘極間隔件的上表面240US高於周邊閘極電極的上表面220US。亦即，基於鰭狀主動圖案210的上表面，周邊閘極間隔件的上表面240US的高度大於周邊閘極電極的上表面220US的高度。
周邊閘極絕緣膜230可在周邊閘極電極220與周邊閘極間隔件240之間延伸。周邊閘極絕緣膜230可沿著周邊閘極間隔件240的側壁延伸。
周邊閘極間隔件240可包含例如以下各項中的至少一者或可由以下各項中的至少一者形成：氮化矽(SiN)、氮氧化矽(SiON)、氧化矽(SiO2)、碳氮氧化矽(SiOCN)、硼氮化矽(SiBN)、硼氧氮化矽(SiOBN)、碳氧化矽(SiOC)以及其組合。
周邊源極/汲極區250可安置於周邊閘極電極220的兩側上。在根據一些例示性實施例的半導體記憶體裝置中，周邊源極/汲極區250可為用p型雜質或n型雜質摻雜的鰭狀主動圖案210的部分。亦即，用p型雜質或n型雜質摻雜的鰭狀主動圖案210的部分可為周邊源極/汲極區250。
下部周邊層間絕緣膜290可覆蓋周邊源極/汲極區250。下部周邊層間絕緣膜290可覆蓋周邊元件分隔膜205及周邊場絕緣膜207。下部周邊層間絕緣膜290可覆蓋周邊閘極間隔件240的側壁。下部周邊層間絕緣膜290不覆蓋周邊閘極間隔件的上表面240US。下部周邊層間絕緣膜的上表面290US可安置於與周邊閘極間隔件的上表面240US相同的平面上。
下部周邊層間絕緣膜290可包含例如氧化物類絕緣材料或可由氧化物類絕緣材料形成。
周邊閘極分隔圖案225可將在第二方向DR2上彼此鄰近的周邊閘極結構220ST彼此分隔開。在根據一些例示性實施例的半導體記憶體裝置中，周邊閘極分隔圖案225可包含安置於周邊閘極電極的第一側壁220SSW上的周邊閘極間隔件240，以及下部周邊層間絕緣膜290。
周邊閘極分隔圖案的上表面225US包含周邊閘極間隔件的上表面240US及下部周邊層間絕緣膜的上表面290US。周邊閘極分隔圖案的上表面225US高於周邊閘極電極的上表面220US。
周邊閘極分隔圖案的側壁225SW可為安置於周邊閘極電極的第一側壁220SSW上的周邊閘極間隔件240的側壁。周邊閘極分隔圖案的側壁225SW面向周邊閘極電極的第一側壁220SSW。周邊閘極絕緣膜230可沿著周邊閘極分隔圖案的側壁225SW延伸。
上部周邊層間絕緣膜291安置於周邊閘極電極220、周邊閘極間隔件240以及下部周邊層間絕緣膜290上。上部周邊層間絕緣膜291覆蓋周邊閘極電極的上表面220US、周邊閘極間隔件的上表面240US以及下部周邊層間絕緣膜的上表面290US。上部周邊層間絕緣膜291覆蓋周邊閘極分隔圖案的側壁225SW的一部分及周邊閘極分隔圖案的上表面225US。
作為一實例，上部周邊層間絕緣膜的上表面291US可安置於與單元線罩蓋膜的上表面144US相同的平面上。在一實施例中，上部周邊層間絕緣膜的上表面291US及單元線罩蓋膜的上表面144US可共面。在一實施例中，上部周邊層間絕緣膜的上表面291US及單元線罩蓋膜的上表面144US可定位於相對於基底100 的底表面100BS相同的高度處。單元線罩蓋膜的上表面144US可指如圖5中所繪示的高於單元線罩蓋膜的經蝕刻上表面的最上表面。舉例而言，單元線罩蓋膜的上表面144US可定位於相對於基底的底表面100BS的第一高度H1處，如圖5及圖6中所繪示，且上部周邊層間絕緣膜的上表面291US可定位於相對於基底的底表面100BS的第二高度H2處，如圖7及圖8中所繪示。在一實施例中，第一高度H1可與第二高度H2相同。上部周邊層間絕緣膜291可接觸周邊閘極電極的上表面220US，且可提供接觸孔，源極/汲極插塞佈線265經由所述接觸孔接觸對應周邊源極/汲極區250。上部周邊層間絕緣膜291及下部周邊層間絕緣膜290可覆蓋對應周邊源極汲取區250，且接觸孔可穿過上部周邊層間絕緣膜291及下部周邊層間絕緣膜290。接觸孔的開口可形成於上部周邊層間絕緣膜的上表面291US處。本發明不限於此。作為一實例，上部周邊層間絕緣膜的上表面291US可高於相對於基底的底表面100BS的單元線罩蓋膜144的上表面144US。
在圖6及圖8中，基於單元閘極罩蓋圖案113的上表面，單元閘極溝槽115的深度D3可與鰭片溝槽208的深度D32相同。單元閘極溝槽115的深度D3為單元主動區ACT中的單元閘極溝槽115的深度，而非單元元件分隔膜105中的單元閘極溝槽115的深度。
上部周邊層間絕緣膜291可包含與單元線罩蓋膜144相同的材料或可由所述相同的材料形成。在單元線罩蓋膜144具有多層膜結構時，上部周邊層間絕緣膜291可包含與安置於多層膜的最上部部分上的最上部膜相同的材料或可由所述相同的材料形 成。上部周邊層間絕緣膜291可包含例如氮化物類絕緣材料或可由氮化物類絕緣材料形成。舉例而言，上部周邊層間絕緣膜291可包含氮化矽或可由氮化矽形成。
源極/汲極插塞佈線265可連接至周邊源極/汲極區250。源極/汲極插塞佈線265可穿透上部周邊層間絕緣膜291及下部周邊層間絕緣膜290，且連接至周邊源極/汲極區250。源極/汲極插塞佈線265的一部分可安置於上部周邊層間絕緣膜的上表面291US上。
儘管未示出，但可安置連接至周邊閘極電極220的閘極插塞佈線。
周邊區24的源極/汲極插塞佈線的上表面265US可安置於與單元區20的儲存襯墊的上表面160US相同的平面上。源極/汲極插塞佈線265可包含例如以下各項中的至少一者或可由以下各項中的至少一者形成：用雜質摻雜的半導體材料、導電矽化物化合物、導電金屬氮化物、導電金屬碳化物、金屬以及金屬合金。
在源極/汲極佈線的上表面265US安置於與單元區20的儲存襯墊的上表面160US相同的平面上時，基於儲存襯墊的上表面160US的單元閘極溝槽115的深度可與基於源極/汲極插塞佈線的上表面265US的鰭片溝槽208的深度相同。
第一周邊層間絕緣膜292可安置於上部周邊層間絕緣膜291上。第一周邊層間絕緣膜292的上表面可安置於與源極/汲極插塞佈線的上表面265US相同的平面上，但不限於此。
第一周邊層間絕緣膜292可包含或可為例如氧化矽膜、氮化矽膜、氮氧化矽膜、碳氮氧化矽膜以及碳氮化矽膜中的至少 一者。
蝕刻終止膜295可安置於儲存襯墊160、襯墊分隔絕緣膜180、源極/汲極插塞佈線265以及第一周邊層間絕緣膜292上。蝕刻終止膜295可不僅延伸至單元區20，且亦延伸至周邊區24。蝕刻終止膜295可包含或可為以下中的至少一者：氮化矽膜、碳氮化矽膜、硼氮化矽(SiBN)膜、氮氧化矽膜以及碳氧化矽膜。
資訊儲存部分190可安置於儲存襯墊160上。資訊儲存部分190可電連接至儲存襯墊160。資訊儲存部分190的一部分可安置於蝕刻終止膜295中。資訊儲存部分190可包含或可為例如電容器，但不限於此。資訊儲存部分190包含下部電極191、電容器介電膜192以及上部電極193。舉例而言，上部電極193可為具有板形狀的板狀上部電極。
下部電極191可安置於儲存襯墊160上。在一實施例中，下部電極191可接觸儲存襯墊160。圖5中已示出，下部電極191具有柱形狀，但本揭露不限於此。下部電極191亦可具有圓柱形形狀。電容器介電膜192形成在下部電極191上。電容器介電膜192可沿著下部電極191的輪廓形成。上部電極193形成在電容器介電膜192上。上部電極193可包圍下部電極191的外側壁。
作為一實例，電容器介電膜192可以不安置於在第四方向DR4上與上部電極193重疊的部分(亦即，周邊區24)上。作為另一實例，不同於所示出，電容器介電膜192可自單元區20延伸至周邊區24。
下部電極191及上部電極193中的每一者可包含例如以下各項或可由以下各項形成：摻雜半導體材料、導電金屬氮化物 (例如，氮化鈦、氮化鉭、氮化鈮或氮化鎢)、金屬(例如，釕、銥、鈦或鉭)以及導電金屬氧化物(例如，氧化銥或氧化鈮)，以及類似物，但不限於此。
電容器介電膜192可包含例如以下各項中的一者或可由以下各項中的一者形成：氧化矽、氮化矽、氮氧化矽、高k材料以及其組合，但不限於此。在根據一些例示性實施例的半導體記憶體裝置中，電容器介電膜192可具有依序堆疊有氧化鋯、氧化鋁以及氧化鋯的堆疊膜結構。在根據一些例示性實施例的半導體記憶體裝置中，電容器介電膜192可包含或可為包含鉿(Hf)的介電膜。在根據一些例示性實施例的半導體記憶體裝置中，電容器介電膜192可具有鐵電材料膜及順電材料膜的堆疊膜結構。
第二周邊層間絕緣膜293可安置於蝕刻終止膜295上。第二周邊層間絕緣膜293可覆蓋上部電極193的側壁。第二周邊層間絕緣膜293可包含絕緣材料或可由絕緣材料形成。
圖10及圖11為用於描述根據一些例示性實施例的半導體記憶體裝置的圖。圖12及圖13為用於描述根據一些例示性實施例的半導體記憶體裝置的圖。為便於解釋，將主要描述與參考圖1至圖9所描述的內容不同的內容。
參考圖10及圖11，在根據一些例示性實施例的半導體記憶體裝置中，周邊源極/汲極區250可包含或可為安置於鰭狀主動圖案210上的半導體磊晶圖案251。
舉例而言，半導體磊晶圖案251可連接至多個鰭狀主動圖案210。一個半導體磊晶圖案251可連接至多個鰭狀主動圖案210。不同於圖10及圖11中所示出，安置於各別鰭狀主動圖案210 上的半導體磊晶圖案251可彼此分隔開。
在圖10中，在鄰近於周邊元件分隔膜205的部分中，半導體磊晶圖案251可包含琢面，但不限於此。
半導體磊晶圖案251可取決於電晶體的導電性類型而變化。在周邊源極/汲極區250包含於p型電晶體中時，半導體磊晶圖案251可包含矽鍺或可由矽鍺形成。在周邊源極/汲極區250包含於n型電晶體中時，半導體磊晶圖案251可包含矽或碳化矽或可由矽或碳化矽形成。然而，上述材料僅為實例，且本揭露的技術精神不限於此。
參考圖12及圖13，在根據一些例示性實施例的半導體記憶體裝置中，周邊閘極分隔圖案225不包含周邊閘極間隔件240及下部周邊層間絕緣膜290。
周邊閘極間隔件240安置於周邊閘極電極的第二側壁220LSW上，但不安置於周邊閘極電極的第一側壁220SSW上。周邊閘極分隔圖案225可包含例如以下各項中的至少一者或可由以下各項中的至少一者形成：氮化矽(SiN)、氮氧化矽(SiON)以及氧化矽(SiO2)，但不限於此。
在圖12中，周邊閘極絕緣膜230可沿著周邊閘極分隔圖案的側壁225SW延伸。可藉由切割模製虛設閘極以形成替換金屬閘極而形成周邊閘極分隔圖案225。
在圖13中，周邊閘極絕緣膜230不沿著周邊閘極分隔圖案的側壁225SW延伸。可藉由形成替換金屬閘極且接著切割替換金屬閘極而形成周邊閘極分隔圖案225。
圖14及圖15為用於描述根據一些例示性實施例的半導 體記憶體裝置的圖。為便於解釋，將主要描述與參考圖1至圖9所描述的內容不同的內容。出於參考目的，圖14為圖1的區R2的示意性佈局圖。圖15為沿著圖14的線C-C截取的截面圖。
參考圖14及圖15，根據一些例示性實施例的半導體記憶體裝置可更包含安置於周邊區24中的鰭片切割閘極結構215ST。
鰭片切割閘極結構215ST可安置於鰭狀主動圖案210的末端處。鰭片切割閘極結構215ST可包含鰭片切割閘極電極215及鰭片切割閘極絕緣膜216。
鰭片切割閘極電極215可包圍鰭狀主動圖案210的末端。鰭片切割閘極絕緣膜216可安置於鰭狀主動圖案210與鰭片切割閘極電極215之間。鰭片切割閘極間隔件217可安置於鰭片切割閘極電極215的側壁上。鰭片切割閘極結構215ST及鰭片切割閘極間隔件217可與周邊閘極結構220ST及周邊閘極間隔件240一起形成。
周邊源極/汲極區250可安置於鰭片切割閘極結構215ST與周邊閘極結構220ST之間。
圖16及圖17為用於描述根據一些例示性實施例的半導體記憶體裝置的圖。為便於解釋，將主要描述與參考圖1至圖9所描述的內容不同的內容。出於參考目的，圖16為圖1的區R2的示意性佈局圖。圖17為沿著圖16的線D-D截取的截面圖。
參考圖16及圖17，在根據一些例示性實施例的半導體記憶體裝置中，多個鰭片溝槽208可安置於一個周邊主動區P_ACT中。
多個鰭狀主動圖案210可包含藉由多個鰭片溝槽208彼 此分隔開的三個或大於三個鰭狀主動圖案210。各別鰭片溝槽208在第一方向DR1上延伸。各別鰭片溝槽208在第二方向DR2上彼此間隔開。
多個鰭狀主動圖案210中的安置於最外部部分處的兩個鰭狀主動圖案210包含由周邊分隔溝槽206及鰭片溝槽208界定的側壁。多個鰭狀主動圖案210中的其他鰭狀主動圖案210包含由鰭片溝槽208界定的側壁。
鰭片溝槽208可彼此間隔開第二間隔L2且在第二方向DR2上安置。亦即，在第二方向DR2上彼此鄰近的鰭片溝槽208之間的間隔為第二間隔L2。
在圖16及圖17中，在第二方向DR2上彼此間隔開的鰭片溝槽208之間的間隔L2可與在第二方向DR2上彼此間隔開的單元閘極溝槽115之間的間隔L1相同。換言之，在第二方向DR2上彼此間隔開的鰭片溝槽208之間的間隔L2可與在第二方向DR2上彼此鄰近的單元閘極電極112之間的間隔L1相同。
圖18及圖19為用於描述根據一些例示性實施例的半導體記憶體裝置的圖。為便於解釋，將主要描述與參考圖1至圖9所描述的內容不同的內容。
參考圖18及圖19，根據一些例示性實施例的半導體記憶體裝置可更包含安置於節點連接襯墊125與儲存襯墊160之間的儲存接點120。
儲存接點120將節點連接襯墊125與儲存襯墊160彼此連接。儲存接點120可包含例如以下各項中的至少一者或可由以下各項中的至少一者形成：用雜質摻雜的半導體材料、導電矽化 物化合物、導電金屬氮化物、金屬以及金屬合金。
在圖18中，儲存接點120的上表面可安置於與單元線罩蓋膜的上表面144US相同的平面上。
在圖19中，儲存接點120的上表面低於單元線罩蓋膜的上表面144US。
圖20至圖22為用於描述根據一些例示性實施例的半導體記憶體裝置的圖。為便於解釋，將主要描述與參考圖1至圖9所描述的內容不同的內容。出於參考目的，圖20為圖1的區R1的示意性佈局圖。圖21及圖22為分別沿著圖20的線A-A及線B-B截取的截面圖。
參考圖20至圖22，根據一些例示性實施例的半導體記憶體裝置包含將單元主動區ACT連接至電容器的下部電極191的內埋接點BC，且不包含節點襯墊XP(參見圖2)。
著陸襯墊LP可安置於內埋接點BC與電容器的下部電極191之間。
下部單元絕緣膜135可形成於基底100及單元元件分隔膜105上。更特定而言，下部單元絕緣膜135可安置於基底100及未形成有位元線接點146的單元元件分隔膜105上。下部單元絕緣膜135可安置於基底100與單元導電線140之間以及單元元件分隔膜105與單元導電線140之間。
下部單元絕緣膜135可為單個膜，但如圖21及圖22中所示出，下部單元絕緣膜135可為包含第一下部單元絕緣膜136及第二下部單元絕緣膜137的多個膜。舉例而言，第一下部單元絕緣膜136可包含或可為氧化矽膜，且第二下部單元絕緣膜137 可包含或可為氮化矽膜，但本揭露不限於此。不同於圖21及圖22中所示出，第二下部單元絕緣膜137可包含三個或大於三個絕緣膜。
位元線接點146的一部分可凹陷至單元導電線140中。位元線接點的上表面146US可突出高於下部單元絕緣膜135的上表面。基於單元元件分隔膜105的上表面，位元線接點的上表面146US的高度大於下部單元絕緣膜135的上表面的高度。
多個儲存接點120可安置於在第一方向DR1上彼此鄰近的單元導電線140之間。儲存接點120可與鄰近單元導電線140之間的基底100及單元元件分隔膜105重疊。儲存接點120可連接至單元主動區ACT的儲存連接區103b(參見圖3)。此處，儲存接點120可對應於內埋接點BC。
多個儲存接點120可包含例如以下各項中的至少一者或可由以下各項中的至少一者形成：用雜質摻雜的半導體材料、導電矽化物化合物、導電金屬氮化物、金屬以及金屬合金。
儲存襯墊160可形成於儲存接點120上。儲存襯墊160可電連接至儲存接點120。
圖23至圖56為用於描述根據一些例示性實施例的製造半導體記憶體裝置的方法的中間步驟的圖。將簡要地描述對製造半導體記憶體裝置的方法的描述中的與上文參考圖1至圖22所描述的內容重疊的內容，或將省略其描述。
圖23及圖24為示出圖1的區R1及區R2的佈局。圖25及圖26為使用分別沿著圖23的線A-A及線B-B截取的佈局製造的半導體記憶體裝置的截面圖。圖27及圖28為使用分別沿著圖 24的線C-C及線D-D截取的佈局製造的半導體記憶體裝置的截面圖。圖57繪示製造半導體記憶體裝置的流程圖。
參考圖1及圖23至圖28，可提供包含單元區20及圍繞單元區20界定的周邊區24的基底100。
單元元件分隔膜105可形成於單元區20的基底100處(S100)。單元區20可包含由單元元件分隔膜105界定的單元主動區ACT。
周邊元件分隔膜205可形成於周邊區24的基底100處(S200)。周邊元件分隔膜205可填充形成在基底100中的周邊分隔溝槽206。周邊區24可包含或可為由周邊元件分隔膜205界定的周邊主動區P_ACT。在一實施例中，單元元件分隔膜105及周邊元件分隔膜205可分別或同時形成。
參考圖29至圖32，第一緩衝膜51及第二緩衝膜52可依序形成在基底100上。第一緩衝膜51及第二緩衝膜52可不僅形成在單元區20中，且亦形成在周邊區24中。
第一緩衝膜51可包含例如氧化矽或可由氧化矽形成，且第二緩衝膜52可包含例如氮化矽或可由氮化矽形成，但本揭露不限於此。
在第一方向DR1上延伸的單元閘極結構110可形成於單元區20的基底100處。舉例而言，在第一方向DR1上延伸的單元閘極溝槽115可形成於單元區20的基底100處。單元閘極溝槽115可穿透第一緩衝膜51及第二緩衝膜52，且形成於基底100處。單元閘極絕緣膜111可形成於單元閘極溝槽115中，且單元閘極電極112接著可形成在單元閘極溝槽115中。隨後，可形成單元閘 極罩蓋導電膜114及單元閘極罩蓋圖案113。在步驟S300中，單元閘極溝槽115可形成於單元區20的基底100處，且單元閘極電極112可形成於單元閘極溝槽115中。
在第一方向DR1上延伸的鰭片溝槽208可形成於周邊區24的基底100處。鰭片溝槽208可穿透第一緩衝膜51及第二緩衝膜52，且形成於基底100處。虛設內埋閘極絕緣膜111P可形成於鰭片溝槽208中，且虛設內埋閘極電極112P接著可形成在鰭片溝槽208中。虛設內埋閘極電極112P形成在周邊區24的周邊主動區P_ACT中。隨後，可形成虛設內埋閘極罩蓋導電膜114P及虛設內埋閘極罩蓋圖案113P。在步驟S400中，鰭片溝槽208可形成於周邊區24的基底100處，且接著虛設內埋閘極電極112P可形成於鰭片溝槽208中。
舉例而言，單元閘極溝槽115與鰭片溝槽208同時形成。單元閘極電極112與虛設內埋閘極電極112P同時形成。舉例而言，在單元閘極結構110形成在單元區20中的時間期間，鰭片溝槽208、虛設內埋閘極絕緣膜111P、虛設內埋閘極電極112P、虛設內埋閘極罩蓋導電膜114P以及虛設內埋閘極罩蓋圖案113P形成在周邊區24中。
參考圖33至圖36，可移除形成在周邊區24中的虛設內埋閘極電極112P(S500)。
舉例而言，在第一遮罩圖案形成在單元區20上之後，可移除第二緩衝膜52及虛設內埋閘極罩蓋圖案113P。移除虛設內埋閘極罩蓋圖案113P以暴露虛設內埋閘極電極112P及虛設內埋閘極罩蓋導電膜114P。
隨後，在鰭片溝槽208中，可移除虛設內埋閘極電極112P及虛設內埋閘極罩蓋導電膜114P。隨後，可移除形成在單元區20上的第一遮罩圖案。
隨後，第三緩衝膜53可形成於基底100上。第三緩衝膜53可形成於單元區20及周邊區24中。第三緩衝膜53可填充鰭片溝槽208，其中移除虛設內埋閘極電極112P及虛設內埋閘極罩蓋導電膜114P。第三緩衝膜53可包含例如氧化矽或可由氧化矽形成，但不限於此。
預備場絕緣膜207P可形成於鰭片溝槽208中。預備場絕緣膜207P可包含單元閘極絕緣膜111以及第三緩衝膜53的一部分或可由單元閘極絕緣膜111以及第三緩衝膜53的一部分形成。
參考圖37至圖40，可移除在單元區20的基底100上的第一至第三緩衝膜51、緩衝膜52以及緩衝膜53。在移除第一至第三緩衝膜51、緩衝膜52以及緩衝膜53的時間期間，亦可移除單元閘極罩蓋圖案113的部分。
可移除周邊區24的基底100上的第一緩衝膜51及第三緩衝膜53。此外，可移除預備場絕緣膜207P及周邊元件分隔膜205的部分。移除預備場絕緣膜207P的部分以在鰭片溝槽208中形成周邊場絕緣膜207。
移除預備場絕緣膜207P及周邊元件分隔膜205的部分，以在周邊區24的基底100上形成在第一方向DR1上延伸的多個鰭狀主動圖案210(S600)。
參考圖41至圖44，節點連接襯墊125及襯墊分隔結構145ST可形成於單元區20的基底100上。
隨後，預備位元線接點146P可形成於待形成位元線接點146(圖5及圖6)的位置處。在形成用於形成預備位元線接點146P的接觸凹部之後，位元線接點間隔件146SP可形成於接觸凹部的側壁上。預備位元線接點146P可形成於位元線接點間隔件146SP上。
隨後，單元導電膜140P及下部單元罩蓋膜144A可形成於預備位元線接點146P及上部單元絕緣膜130上。
預備閘極絕緣膜230PA及預備閘極膜220PA可形成於周邊區24的基底100上。預備閘極絕緣膜230PA及預備閘極膜220PA可覆蓋鰭狀主動圖案210。預備閘極膜220PA可包含例如半導體材料或可由半導體材料形成。預備閘極絕緣膜230PA可包含例如氧化矽或可由氧化矽形成，但不限於此。
隨後，上部單元絕緣膜130可形成於預備閘極膜220PA上。在上部單元絕緣膜130形成在單元區20中的時間期間，上部單元絕緣膜130亦可形成在周邊區24的預備閘極膜220PA上。
單元導電膜140P及下部單元罩蓋膜144A可形成於上部單元絕緣膜130上。單元導電膜140P及下部單元罩蓋膜144A可不僅形成在單元區20中，且亦形成在周邊區24中。
參考圖45及圖46，預備閘極絕緣膜230PA及預備閘極膜220PA經圖案化以形成與鰭狀主動圖案210交叉的虛設周邊閘極絕緣膜230P及虛設周邊閘極電極220P。虛設周邊閘極絕緣膜230P及虛設周邊閘極電極220P形成在鰭狀主動圖案210上。
在形成虛設周邊閘極絕緣膜230P及虛設周邊閘極電極220P的時間期間，亦可圖案化上部單元絕緣膜130、單元導電膜 140P以及下部單元罩蓋膜144A。經圖案化上部單元絕緣膜130、經圖案化單元導電膜140P以及經圖案化下部單元罩蓋膜144A可安置於虛設周邊閘極電極220P上。
隨後，周邊閘極間隔件240可形成於虛設周邊閘極絕緣膜230P的側壁及虛設周邊閘極電極220P的側壁上。周邊閘極間隔件240形成在經圖案化上部單元絕緣膜130的側壁、經圖案化單元導電膜140P的側壁以及經圖案化下部單元罩蓋膜144A的側壁上。
參考圖47及圖48，周邊源極/汲極區250可形成於虛設周邊閘極電極220P的相對側上。
周邊源極/汲極區250可包含或可為鰭狀主動圖案210上的半導體磊晶圖案251。
隨後，下部周邊層間絕緣膜290形成在周邊區24的基底100上。下部周邊層間絕緣膜290覆蓋周邊閘極間隔件240的側壁。
在形成下部周邊層間絕緣膜290的時間期間，可移除經圖案化上部單元絕緣膜130、經圖案化單元導電膜140P以及經圖案化下部單元罩蓋膜144A。形成下部周邊層間絕緣膜290，且可暴露虛設周邊閘極電極220P。所暴露虛設周邊閘極電極220P的上表面可安置於與下部單元罩蓋膜144A的上表面相同的平面上。
參考圖49至圖52，移除虛設周邊閘極絕緣膜230P及虛設周邊閘極電極220P以形成周邊閘極溝槽220t。周邊閘極溝槽220t可暴露鰭狀主動圖案210。
隨後，可沿著周邊閘極溝槽220t的側壁及底表面以及下部周邊層間絕緣膜290的上表面形成預備閘極絕緣膜230PP。填 充周邊閘極溝槽220t的預備周邊閘極電極220PP可形成於預備閘極絕緣膜230PP上。預備周邊閘極電極220PP亦可形成在下部周邊層間絕緣膜290的上表面上。
預備周邊閘極電極220PP及預備閘極絕緣膜230PP亦可形成在單元區20的下部單元罩蓋膜144A上。
參考圖53至圖56，移除預備周邊閘極電極220PP及預備閘極絕緣膜230PP的部分以形成周邊閘極電極220及周邊閘極絕緣膜230(S700)。
周邊閘極電極220及周邊閘極絕緣膜230形成在鰭狀主動圖案210上。周邊閘極電極220及周邊閘極絕緣膜230與鰭狀主動圖案210交叉。
在形成周邊閘極電極220及周邊閘極絕緣膜230的時間期間，移除下部周邊層間絕緣膜290的上表面上的預備周邊閘極電極220PP及預備閘極絕緣膜230PP。周邊閘極電極220的上表面低於周邊閘極間隔件240的上表面及下部周邊層間絕緣膜290的上表面。
在形成周邊閘極電極220及周邊閘極絕緣膜230的時間期間，可移除下部單元罩蓋膜144A上的預備周邊閘極電極220PP及預備閘極絕緣膜230PP。
隨後，上部周邊層間絕緣膜291可形成於周邊閘極電極220上。此外，上部單元罩蓋膜144B可形成於下部單元罩蓋膜144A上。上部周邊層間絕緣膜291及上部單元罩蓋膜144B可同時形成。
預備單元罩蓋膜144P可形成於單元導電膜140P上。預備單元罩蓋膜144P包含上部單元罩蓋膜144B及下部單元罩蓋膜 144A或由上部單元罩蓋膜144B及下部單元罩蓋膜144A形成。
預備單元罩蓋膜144P的上表面可安置於與上部周邊層間絕緣膜291的上表面相同的平面上。
參考圖5及圖6，預備單元罩蓋膜144P及單元導電膜140P經圖案化以形成位元線結構140ST。此外，預備位元線接點146P經圖案化以形成位元線接點146。
隨後，可形成單元線間隔件150及儲存襯墊160。此外，連接至儲存襯墊160的資訊儲存部分190可形成於儲存襯墊160上。
所屬領域中具通常知識者將瞭解，可在實質上不脫離本發明概念的原理的情況下對較佳實施例進行許多變化及修改。因此，本發明的所揭露的較佳實施例僅用於一般及描述性意義，且並非出於限制性目的。
100:基底
100BS:基底的底表面
205:周邊元件分隔膜
206:周邊分隔溝槽
207:周邊場絕緣膜
208:鰭片溝槽
210:鰭狀主動圖案
210SA:鰭狀主動圖案的第一側壁
210SB:鰭狀主動圖案的第二側壁
220:周邊閘極電極
220SSW:周邊閘極電極的第一側壁
220ST:周邊閘極結構
225:周邊閘極分隔圖案
225SW:周邊閘極分隔圖案的側壁
225US:周邊閘極分隔圖案的上表面
230:周邊閘極絕緣膜
240:周邊閘極間隔件
240US:周邊閘極間隔件的上表面
290:下部周邊層間絕緣膜
290US:下部周邊層間絕緣膜的上表面
291:上部周邊層間絕緣膜
291US:上部周邊層間絕緣膜的上表面
292:第一周邊層間絕緣膜
293:第二周邊層間絕緣膜
295:蝕刻終止膜
D-D:線
D31,D32:深度
DR1:第一方向
DR2:第二方向
DR4:第四方向
H2:高度

Claims (20)

  1. 一種半導體記憶體裝置，包括：基底，包含單元區及包圍所述單元區的周邊區，所述單元區包含單元主動區；單元閘極電極，安置於所述單元區的所述基底處且在第一方向上延伸；位元線結構，安置於所述單元區的所述基底處，其中所述位元線結構包含：單元導電線，在不同於所述第一方向的第二方向上延伸，以及單元線罩蓋膜，安置於所述單元導電線上；多個鰭狀圖案，安置於所述周邊區的所述基底處，在所述第一方向上延伸且在所述第二方向上彼此間隔開；周邊閘極電極，與所述多個鰭狀圖案交叉且包含在所述第一方向上延伸的第一側壁及在所述第二方向上延伸的第二側壁；周邊閘極分隔圖案，安置於所述周邊閘極電極的所述第一側壁上且具有一上表面，其中所述周邊閘極分隔圖案的所述上表面高於所述周邊閘極電極的上表面；以及周邊層間絕緣膜，覆蓋所述周邊閘極電極的所述上表面、所述周邊閘極分隔圖案的所述上表面以及所述周邊閘極分隔圖案的側壁的一部分，其中所述周邊層間絕緣膜的上表面及所述單元線罩蓋膜的最上表面定位於相對於所述基底的相同高度處。
  2. 如請求項1所述的半導體記憶體裝置，更包括： 鰭片溝槽，將在所述第二方向上彼此鄰近的所述多個鰭狀圖案彼此分隔開；以及單元閘極溝槽，安置於所述單元區的所述基底中，其中所述單元閘極電極安置於所述單元閘極溝槽中，且其中所述單元閘極溝槽的深度與所述鰭片溝槽的深度相同。
  3. 如請求項2所述的半導體記憶體裝置，其中所述單元閘極溝槽安置於所述單元主動區處，且其中所述單元主動區中的所述單元閘極溝槽的所述深度與所述鰭片溝槽的所述深度相同。
  4. 如請求項1所述的半導體記憶體裝置，其中所述多個鰭狀圖案包含第一鰭狀圖案，所述第一鰭狀圖案包含在所述第二方向上彼此相對的第一側壁及第二側壁，且其中所述第一鰭狀圖案的所述第一側壁的高度不同於所述第一鰭狀圖案的所述第二側壁的高度。
  5. 如請求項1所述的半導體記憶體裝置，更包括：周邊閘極絕緣膜，安置於所述周邊閘極電極與所述多個鰭狀圖案中的每一者之間，其中所述周邊閘極絕緣膜沿著所述周邊閘極分隔圖案的所述側壁延伸。
  6. 如請求項1所述的半導體記憶體裝置，更包括：一對源極/汲極區，安置於所述周邊閘極電極的相對側壁上，其中所述一對源極/汲極區包含安置於所述多個鰭狀圖案中的對應的鰭狀圖案處的半導體磊晶圖案。
  7. 如請求項1所述的半導體記憶體裝置，更包括： 位元線接點，將所述單元導電線連接至所述單元主動區，其中所述位元線接點包含朝著所述單元主動區寬度減小的部分。
  8. 如請求項1所述的半導體記憶體裝置，更包括：第一節點連接襯墊及第二節點連接襯墊，在所述第一方向上彼此間隔開，其中所述第一節點連接襯墊及所述第二節點連接襯墊與所述單元區的所述基底接觸；以及襯墊分隔結構，將所述第一節點連接襯墊與所述第二節點連接襯墊彼此分隔開且覆蓋所述第一節點連接襯墊的上表面及所述第二節點連接襯墊的上表面。
  9. 如請求項8所述的半導體記憶體裝置，其中所述單元導電線安置於所述襯墊分隔結構的上表面上。
  10. 如請求項8所述的半導體記憶體裝置，更包括：資訊儲存部分，安置於所述單元區上；以及儲存襯墊，將所述第一節點連接襯墊連接至所述資訊儲存部分的下部電極，其中所述儲存襯墊接觸所述單元線罩蓋膜的所述最上表面。
  11. 一種半導體記憶體裝置，包括：基底，包含單元區及包圍所述單元區的周邊區，所述單元區包含單元主動區；單元元件分隔膜，位於所述基底上且界定所述單元主動區；單元閘極結構，安置於所述單元區的所述基底處，其中所述單元閘極結構包含：單元閘極溝槽，在第一方向上跨所述單元元件分隔膜及 所述單元主動區延伸，以及單元閘極電極，位於所述單元閘極溝槽中；位元線結構，安置於所述單元區的所述基底處，其中所述位元線結構包含：單元導電線，在不同於所述第一方向的第二方向上延伸，以及單元線罩蓋膜，安置於所述單元導電線上；多個鰭狀圖案，安置於所述周邊區的所述基底處，所述多個鰭狀圖案在所述第一方向上延伸且在所述第二方向上彼此間隔開；鰭片溝槽，將在所述第二方向上彼此鄰近的所述多個鰭狀圖案彼此分隔開；周邊閘極電極，與所述多個鰭狀圖案交叉；以及周邊層間絕緣膜，安置於所述周邊閘極電極上，其中所述單元閘極溝槽的深度與所述鰭片溝槽的深度相同。
  12. 如請求項11所述的半導體記憶體裝置，其中自所述單元元件分隔膜的上表面量測所述單元閘極溝槽的所述深度及所述鰭片溝槽的所述深度。
  13. 如請求項11所述的半導體記憶體裝置，更包括：周邊閘極間隔件，安置於所述周邊閘極電極的側壁上，其中所述周邊閘極電極的上表面低於所述周邊閘極間隔件的上表面。
  14. 如請求項13所述的半導體記憶體裝置，更包括：周邊閘極絕緣膜，安置於所述周邊閘極電極與所述多個鰭狀 圖案中的對應的鰭狀圖案之間，其中所述周邊閘極絕緣膜沿著所述周邊閘極間隔件的側壁延伸。
  15. 如請求項11所述的半導體記憶體裝置，更包括：一對源極/汲極區，安置於所述周邊閘極電極的相對側壁上，其中所述一對源極/汲極區包含連接至所述多個鰭狀圖案中的對應的鰭狀圖案的半導體磊晶圖案。
  16. 如請求項11所述的半導體記憶體裝置，更包括：第一節點連接襯墊及第二節點連接襯墊，在所述第一方向上彼此間隔開，其中所述第一節點連接襯墊及所述第二節點連接襯墊與所述單元區的所述基底接觸；以及襯墊分隔結構，將所述第一節點連接襯墊與所述第二節點連接襯墊彼此分隔開且覆蓋所述第一節點連接襯墊的上表面及所述第二節點連接襯墊的上表面。
  17. 如請求項16所述的半導體記憶體裝置，其中所述襯墊分隔結構包含襯墊分隔圖案及安置於所述襯墊分隔圖案上的單元絕緣膜，其中所述襯墊分隔圖案將所述第一節點連接襯墊與所述第二節點連接襯墊彼此分隔開，且其中所述單元絕緣膜覆蓋所述第一節點連接襯墊的所述上表面及所述第二節點連接襯墊的所述上表面。
  18. 一種半導體記憶體裝置，包括：基底，包含單元區及包圍所述單元區的周邊區，所述單元區包含單元主動區； 多個單元閘極電極，安置於所述單元區的所述基底處且在第一方向上延伸；位元線結構，安置於所述單元區的所述基底處，其中所述位元線結構包含：單元導電線，在不同於所述第一方向的第二方向上延伸，以及單元線罩蓋膜，安置於所述單元導電線上；多個鰭狀圖案，安置於所述周邊區的所述基底處，所述多個鰭狀圖案在所述第一方向上延伸且在所述第二方向上彼此間隔開；多個鰭片溝槽，將所述多個鰭狀圖案彼此分隔開，且所述多個鰭片溝槽在所述第二方向上彼此間隔開；周邊閘極電極，與所述多個鰭狀圖案交叉；以及周邊層間絕緣膜，安置於所述周邊閘極電極上，其中在所述第二方向上彼此間隔開的所述多個單元閘極電極中的兩個鄰近單元閘極電極之間的間隔與在所述第二方向上彼此間隔開的所述多個鰭片溝槽中的兩個鄰近鰭片溝槽之間的間隔相同。
  19. 如請求項18所述的半導體記憶體裝置，更包括：周邊閘極間隔件，安置於所述周邊閘極電極的側壁上；以及周邊閘極絕緣膜，安置於所述周邊閘極電極與所述多個鰭狀圖案中的對應的鰭狀圖案之間，其中所述周邊閘極絕緣膜沿著所述周邊閘極間隔件的側壁延伸。
  20. 如請求項18所述的半導體記憶體裝置，更包括：單元閘極溝槽，安置於所述單元區的所述基底中，其中用所述多個單元閘極電極中的對應的單元閘極電極填充所述單元閘極溝槽，且其中所述單元閘極溝槽的深度與所述多個鰭片溝槽的深度相同。
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