CN107808881B - 鳍式场效应晶体管结构上的选择性sac覆盖及相关方法 - Google Patents

鳍式场效应晶体管结构上的选择性sac覆盖及相关方法 Download PDF

Info

Publication number
CN107808881B
CN107808881B CN201710804650.5A CN201710804650A CN107808881B CN 107808881 B CN107808881 B CN 107808881B CN 201710804650 A CN201710804650 A CN 201710804650A CN 107808881 B CN107808881 B CN 107808881B
Authority
CN
China
Prior art keywords
gates
local interconnect
gate
disposed
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710804650.5A
Other languages
English (en)
Other versions
CN107808881A (zh
Inventor
齐民华
臧辉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries US Inc
Original Assignee
GlobalFoundries US Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries US Inc filed Critical GlobalFoundries US Inc
Publication of CN107808881A publication Critical patent/CN107808881A/zh
Application granted granted Critical
Publication of CN107808881B publication Critical patent/CN107808881B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明涉及鳍式场效应晶体管结构上的选择性SAC覆盖及相关方法，提供FinFET结构以及形成此类结构的方法。该FinFET结构包括：衬底；至少两个栅极，设于该衬底上；多个源/漏区，邻近各该栅极位于该衬底内；介电质，设于各栅极与邻近各栅极的该多个源/漏区之间；介电覆盖层，设于该至少两个栅极的第一个上，其中，在该至少两个栅极的第二个上不设置介电覆盖层；以及局部互连，与该至少两个栅极的该第二个电性连接，其中，设于该至少两个栅极的该第一个上的该介电覆盖层阻止该局部互连与该至少两个栅极的该第一个之间的电性连接。

Description

鳍式场效应晶体管结构上的选择性SAC覆盖及相关方法
技术领域
本发明通常涉及集成电路结构，尤其涉及鳍式场效应晶体管(fin field effecttransistor；FinFET)。
背景技术
自对准接触(self-aligned contact；SAC)覆盖是指在鳍式场效应晶体管(FinFET)的金属栅极上形成电性绝缘层。工艺缩放需要越来越小的集成电路(integratedcircuit；IC)架构。随着集成电路变得更小，单独电路组件彼此更加接近。就FinFET而言，随着集成电路变得更小，例如为10纳米架构及以下，该FinFET的栅极非常接近沟槽硅化物接触(TS，局部互连)。该局部互连(local interconnect)提供与一层集成电路上的组件的电性连接。例如，局部互连可连接一层级集成电路上的不同FinFET的源极、漏极以及栅极。
在大多数集成电路设计中，局部互连与FinFET的栅极电性隔离。在此情况下，在该栅极上形成SAC覆盖层。该SAC覆盖层是设于该栅极上的介电材料，以提供该局部互连与该栅极之间的电性隔离。在存在SAC覆盖层的情况下，该局部互连可设于该FinFET上，而不短接该栅极。不过，在某些集成电路设计中，某些局部互连必须与某些栅极电性连接。
为在具有SAC覆盖层的栅极与局部互连之间形成电性连接，移除位于该栅极上的该SAC覆盖层的一部分，并在该集成电路上设置第二导体，以在该栅极与该局部互连之间形成电性连接。如上所述，当局部互连与栅极非常接近时，传统上使用SAC覆盖层。在一些情况下，该局部互连可能覆盖该栅极上的该SAC覆盖层的一部分。在此情况下，难以通过蚀刻移除该SAC覆盖层的一部分，因为该局部互连与该SAC覆盖层包括不同的材料。蚀刻可能仅移除未被该金属局部互连覆盖的该SAC覆盖层的一部分。如果仅移除该SAC覆盖层的小部分，则更加难以设置经由该被蚀刻的SAC覆盖层抵达该栅极的第二导体。此制程可能导致与该栅极的不良连接，从而可能降低芯片良率并增加所得集成电路的未来故障数。
发明内容
在一个示例实施例中，提供一种集成电路结构。该集成电路结构包括：鳍式场效应晶体管(FinFET)结构，包括：衬底；至少两个栅极，设于该衬底上；多个源/漏区(source/drain regions)，邻近各该栅极位于该衬底内；介电质，设于各栅极与邻近各栅极的该多个源/漏区之间；介电覆盖层，设于该至少两个栅极的第一个上，其中，在该至少两个栅极的第二个上不设置介电覆盖层；以及局部互连，与该至少两个栅极的该第二个电性连接，其中，设于该至少两个栅极的该第一个上的该介电覆盖层阻止该局部互连与该至少两个栅极的该第一个之间的电性连接。
在另一个示例实施例中，提供一种静态随机存取存储器(static random accessmemory；SRAM)单元(cell)。该静态随机存取存储器(SRAM)单元包括：多个鳍式场效应晶体管结构(FinFET)，其包括：衬底，设于该衬底上的多个栅极，邻近各该栅极位于该衬底内的多个源/漏区，以及设于各栅极与相邻的该源/漏区之间的介电质；以及介电覆盖层，设于该多个栅极的至少第一个上，其中，在该多个栅极的第二个上不设置介电覆盖层。
在又一个示例实施例中，提供一种在栅极上形成选择性覆盖的方法。该方法包括：提供前体(precursor)FinFET结构，其包括：包括鳍片区的衬底，设于该衬底的该鳍片区上的多个栅极，邻近各该栅极位于该衬底的该鳍片区内的多个源/漏区，以及设于各栅极与邻近各栅极的该多个源/漏区之间的介电质；选择性遮蔽该多个栅极的一部分；移除未遮蔽的各栅极的一部分；以及施加覆盖层以替代该多个栅极的各移除部分；以及在具有覆盖层的该多个栅极的第一个与不具有覆盖层的该多个栅极的第二个之间形成局部互连，其中，该局部互连与该多个栅极的该第二个电性连接，以及其中，施加于该多个栅极的该第一个上的该覆盖层阻止该局部互连与该多个栅极的该第一个之间的电性连接。
附图说明
通过参照下面结合附图阅读的有关示例实施例的详细说明将最佳理解本发明，以及优选使用模式及其另外的目的及优点，其中：
图1显示依据一个示例实施例的前体中间工艺(middle of the line；MOL)FinFET结构的剖视图。
图2显示依据一个示例实施例形成选择性掩膜的制程的剖视图。
图3显示依据一个示例实施例形成选择性SAC覆盖的制程的剖视图。
图4显示依据一个示例实施例形成选择性SAC覆盖的制程的剖视图。
图5显示依据一个示例实施例形成局部互连的制程的剖视图。
图6显示依据一个示例实施例形成局部互连的制程的剖视图。
图7显示依据一个示例实施例的交叉耦接结构的示例布局的平面视图。
图8显示依据一个示例实施例的交叉耦接结构的示例布局的平面视图。
图9显示沿线X所作的图8的布局的剖视图。
图10显示依据一个示例实施例的跳线(jumper)配置的剖视图。
图11显示依据一个示例实施例的交叉耦接结构的示例布局的平面视图。
图12显示依据一个示例实施例的交叉耦接结构的示例布局的平面视图。
本发明的这些及其它特征及优点将在下面的详细说明中进行说明，或者在审查下面的详细说明以后本领域的普通技术人员将明白本发明的这些及其它特征及优点。
具体实施方式
如前所述，自对准接触(SAC)覆盖是指在鳍式场效应晶体管(FinFET)的金属栅极上形成绝缘层。该SAC覆盖层在该栅极与相邻的局部互连之间提供电性隔离。在一些集成电路(IC)设计中，大多数栅极必须与局部互连电性隔离。不过，一些栅极必须与局部互连电性连接，例如，SRAM及逻辑标准单元中的“交叉耦接”(下面将作解释)。在此类设计中，SAC覆盖层使得难以在被覆盖的栅极与局部互连之间形成电性连接。本发明的示例实施例提供FinFET结构，在该FinFET的栅极上具有选择性SAC覆盖层，以降低制造难度及成本，并通过仅在经设计与局部互连电性隔离的栅极上形成SAC覆盖层来提升IC可靠性。如上所述，移除SAC覆盖层可能非常困难，并导致与下方栅极的不良连接，从而可导致较低的芯片良率及增加的未来故障。在各种所揭露的实施例中，不需要移除该SAC覆盖层以在栅极与局部互连之间形成电性连接。
本说明及权利要求就该示例实施例的特定特征及元件可能使用术语“一个”、“至少其中之一”以及“一个或多个”。应当了解，这些术语及表达意图表示该特定示例实施例中存在该特定特征或元件的至少其中之一，但也可存在不止一个。也就是说，这些术语/表达并不意图将说明或权利要求限于存在单个特征/元件或者要求存在多个此类特征/元件。相反，这些术语/表达仅要求至少单个特征/元件，而多个此类特征/元件的可能性落入本说明及权利要求的范围内。
图1至6显示依据各种示例实施例建立FinFET结构的制程的剖视图。图1显示前体中间工艺(middle of the line；MOL)FinFET结构100。MOL是指IC制造的一个阶段，其发生于形成FinFET以后，并在形成第一金属化层202(用虚线显示)之前。第一金属化层202后期形成于该FinFET结构上，并将该FinFET结构与所得IC的后续层连接。FinFET结构100可包括衬底102。在一个实施例中，衬底102可包括半导体材料。在一个实施例中，衬底102可包括硅。在衬底102上可形成源/漏区104。在一个实施例中，源/漏区104可通过在源/漏区104的任一侧的衬底102中形成沟槽(未显示)来形成。该衬底的抬升式(raised)源/漏区104被称为鳍片区。在一个实施例中，邻近将要形成栅极106a、106b、106c、108的各位置形成多个源/漏区104。源/漏区104可通过蚀刻、光刻、或当前已知或以后开发的用以移除半导体材料的任何其它方式形成。
在形成源/漏区104期间所形成的沟槽中的衬底102上形成介电层122。如上所述，在一个实施例中，源/漏区104可通过在衬底102中蚀刻沟槽来形成。介电层122可设于源/漏区104的任一侧上的所得沟槽中。介电层122可包括氧化物。在一个实施例中，介电层122包括二氧化硅。介电层122可通过沉积、或当前已知或以后开发的形成介电层的任何其它方式形成。
在源/漏区104上形成介电层110。在一个实施例中，介电质110设于将要设置多个栅极106、108的多个位置处的各源/漏区104上。在一个实施例中，介电层110可通过沉积、或当前已知或以后开发的形成介电层的任何其它方式形成。在一个实施例中，介电层110可包括具有低于二氧化硅的介电常数的介电质(低k介电质)。在一个实施例中，介电层110可包括氮化硅。在介电层110上可形成短沟道栅极106a、106b、106c及长沟道栅极108。IC的短沟道栅极106a、106b、106c及长沟道栅极108的数目将因单独电路设计而不同。出于简洁清晰目的，此示例显示三个短沟道栅极106a、106b、106c及一个长沟道栅极108。本发明不限于所示配置。在一个实施例中，栅极106a、106b、106c、108包括导电材料。在一个实施例中，栅极106a、106b、106c、108可通过替代金属栅极(replacement metal gate；RMG)制程、或当前已知或以后开发的形成金属栅极的任何其它方法形成。RMG制程的一个例子可包括生长多晶硅栅极(未显示)，或通过任何当前已知或以后开发的方法在源/漏区104上沉积多晶硅栅极。该多晶硅栅极被称为伪栅极(未显示)。通过蚀刻、光刻、或当前已知或以后开发的移除半导体材料的任何其它方法最终移除该伪栅极(dummy gate)。在移除该伪栅极以后，在该伪栅极留下的位置填充导电金属以形成RMG。在一个实施例中，该导电金属可包括铝。在一个实施例中，该导电金属可包括钨。在前体FinFET结构100上可形成介电层112，以提供进一步的电性隔离。在一个实施例中，介电层112包括氧化物。在一个实施例中，介电层112包括二氧化硅。
如图2中所示，依据各种实施例，向前体FinFET结构100选择性施加掩膜(mask)114。在一个实施例中，掩膜114可包括光阻掩膜。在不会施加SAC覆盖层的位置向前体FinFET结构100选择性施加掩膜114。如上所述，当因工艺缩放而使组件彼此非常接近时，可施加SAC覆盖层以将栅极与局部互连电性隔离。在一些长沟道栅极108中，由于局部互连不十分接近栅极108，因此可能不需要SAC覆盖层。如本文中所述的那样，一些电路设计还要求一些栅极106c与局部互连电性连接。在所述两种情况下，不需要SAC覆盖层，因而施加掩膜114。在一个实施例中，掩膜114可包括光阻掩膜。在一个实施例中，掩膜114可通过光刻形成。不过，许多栅极106a、106b可被设计为与局部互连电性隔离，因而需要SAC覆盖层。掩膜114不施加于经设计具有SAC覆盖层的栅极106a、106b。掩膜114一经形成，即可通过蚀刻移除未遮蔽的各栅极106a、106b的一部分。该蚀刻可包括干式等离子体蚀刻、湿式蚀刻，或当前已知或以后开发的任何其它蚀刻方法。在该材料移除制程以后，未遮蔽的各栅极106a、106b包括开口206，其中，导电栅极材料被移除。开口206可自栅极106a、106b的蚀刻表面208延伸至栅极106a、106b的初始表面水平210。栅极106a、106b的初始表面水平210可与已遮蔽的栅极106c、108的表面212相同。在该材料移除制程以后，移除掩膜114，如图3中所示。在一个实施例中，掩膜114通过氧等离子体灰化被移除。
如图3中所示，依据各种实施例，在移除掩膜114以后，在该FinFET结构上形成介电层116。介电层116可设于该FinFET结构上，以使介电层116填充各开口206。在一个实施例中，介电层116可自栅极106a、106b的蚀刻表面208延伸至邻近栅极106a、106b的上表面214上方。在一个实施例中，介电层116包括低k介电质。在一个实施例中，介电层116包括氮化硅、氧化硅，或氮化硅与氧化硅的组合。如图4中所示，通过化学机械抛光(chemicalmechanical polishing；CMP)、或当前已知或以后开发的任何其它移除材料层的方法移除延伸于相邻上表面214上方的介电层116的任何部分。介电层116经移除以暴露未覆盖的栅极106c、108，并保留位于栅极106a、106b上的SAC覆盖层118。
图5及图6显示包括图4中所述的FinFET结构以及设于该FinFET结构上的局部互连120a、120b、120c的示例实施例。局部互连120a、120b、120c(或者称为TS接触)可通过在图4中所示的结构上沉积介电层216形成。在所述沉积介电层216以后，穿过介电层216或者可选地穿过介电层112直至暴露源/漏区104可形成开口(未显示)。在一个实施例中，该开口(未显示)通过包括光刻及干式等离子体蚀刻的步骤形成。在一个实施例中，在不会形成局部互连的位置通过光刻可形成接触掩膜(未显示)。该开口(未显示)可通过干式等离子体蚀刻穿过介电层216以及可选的介电层112形成。接着，通过灰化可移除该接触掩膜(未显示)。接着，在该开口(未显示)中可沉积导电金属，以形成局部互连120a、120b、120c。在硅源/漏区104与局部互连120a、120b之间的介面处可形成硅化物。通过CMP可移除位于介电层216的表面上的任何导电材料。
在图5中所示的实施例中，局部互连120a与邻近栅极106a、106b的源/漏区104电性连接并与包括SAC覆盖层118的栅极106a、106b电性隔离。局部互连120b与已覆盖的栅极106b电性隔离，因为栅极106b上的SAC覆盖层118可阻止栅极106b与局部互连120b之间的电性接触。在此实施例中，局部互连120b设于邻近栅极106b、106c的源/漏区104及未覆盖的栅极106c的表面212上并与其电性连接。图6显示包括局部互连120c的一个替代实施例。局部互连120c设于未覆盖的栅极106c的表面212上并与其形成电性接触，但不延伸至源/漏区104。在此实施例中，局部互连形成与栅极106c的电性连接，而不形成与源/漏区104的电性连接。
要求如图5中所示在栅极106c与局部互连120b之间形成电性连接的IC设计的一个元素被称为交叉耦接(cross-couple)。图7显示交叉耦接配置的一个示例实施例的平面视图。交叉耦接的一个例子由区域200标示。在此例子中，局部互连120b设于未覆盖的栅极106c及邻近栅极106c的源/漏区104上并与其电性连接。在此实施例中，局部互连120b与已覆盖的栅极106a、106b电性隔离。由于经设计与局部互连120b电性隔离的栅极106a、106b上存在选择性SAC覆盖层118，局部互连120b可经设计以使局部互连120b足够宽，从而在栅极106c与邻近栅极106c的源/漏区104之间建立电性连接。在此实施例中，局部互连可至少部分设于已覆盖的栅极106a、106b上，并与栅极106a、106b保持电性隔离。如图8中所示，在一个替代实施例，可仅在未覆盖的栅极106c附近扩宽局部互连120b。在此示例实施例中，局部互连120b可为L形。在图9中进一步详细显示图8中所示的示例交叉耦接配置。图9显示沿线X所作的图8中所示的交叉耦接配置的剖视图。
图9显示包括交叉耦接配置的一个示例实施例的剖视图。如图9中所示，在此实施例，局部互连120b设于未覆盖的栅极106c及邻近栅极106c的源/漏区104上并与其电性连接。在此实施例中，局部互连120b与已覆盖的栅极106a、106b电性隔离。由于经设计与局部互连120b电性隔离的栅极106a、106b上存在选择性SAC覆盖层118，局部互连120b可经设计，以使局部互连120b设于栅极106c与邻近栅极106c的源/漏区104上并在它们之间形成电性连接。在此实施例中，局部互连可至少部分设于已覆盖的栅极106a、106b上，并与栅极106a、106b保持电性隔离。
图10显示被称为跳线的一个替代实施例的剖视图。在此实施例中，局部互连120d设于至少一个已覆盖的栅极106b上并延伸于其上方。局部互连120d设于未覆盖的栅极106c的表面212与不直接邻近栅极106c的源/漏区104上并在它们之间形成电性连接。局部互连120d可部分设于已覆盖的局部互连106a、106b上并与其保持电性隔离。
图11及图12显示交叉耦接配置的另一个示例实施例的平面视图。在此示例实施例中，局部互连120b不延伸于多个源/漏区104之间。在此实施例中，局部互连120b可独立形成于各源/漏区104上，并接着通过该IC的后续层(例如第一金属化层202)通过过孔204连接。
所揭露的实施例可用于制造若干不同的IC。在一个特定例子中，所揭露的实施例可用以制造静态随机存取存储器(SRAM)单元(未显示)。SRAM单元为易失性半导体存储器芯片，其部分包括多个相邻的FinFET。如上关于图4所述，各FinFET可包括设于衬底120上的栅极106、108。各FinFET可包括邻近各栅极106、108形成于该衬底上的源/漏区104。各FinFET可包括设于各栅极106、108与相邻源/漏区104之间的介电质110。该SRAM单元的该多个FinFET可包括在经设计与局部互连120保持电性隔离的栅极106a、106b上设置的SAC覆盖层118。不过，经设计与局部互连120电性连接的栅极106c及长沟道栅极108可不具有SAC覆盖层118。如本文中所述，SAC覆盖层118可不设于与局部互连120不十分接近的栅极108上，即使栅极108经设计与局部互连120保持电性隔离。
如上关于图9所述，该SRAM单元可包括局部互连120b。局部互连120b可设于栅极106c及邻近栅极106c的源/漏区104上并与其电性连接。该SRAM单元可包括第一金属化层202。请参照图6，在一个实施例中，局部互连120b可设于栅极106c上并与其电性连接，以及与金属化层202电性连接。请参照图9，在一个实施例中，局部互连120b可设于栅极106c及邻近栅极106c的源/漏区104上并与其电性连接，以及与第一金属化层202电性连接。如上所述，不向各栅极106、108施加SAC覆盖层118。局部互连120b设于未覆盖的栅极106c上并与其电性连接，且与已覆盖的栅极106b电性隔离。
在上述各该实施例中，局部互连120可包括沟槽硅化物接触(trench silicidecontact；TS)。在一个实施例中，局部互连120可包括电性导体。在一个实施例，局部互连120包括钨。
上面所揭露的选择性SAC覆盖提供一种形成极小FinFET结构(在28纳米以下，尤其10纳米及以下)的更便宜、更有效且更简单的方法。如上所述，需要SAC覆盖层以将栅极与局部互连电性隔离，因为该些组件很接近。不过，该SAC覆盖层增加了形成与该栅极的电性连接的困难(当需要此类配置时)。通过选择性形成SAC覆盖层，SAC覆盖层仅在IC设计中需要它们的地方形成。例如，在设计布局中，当栅极与局部互连直接相邻时，若想要将栅极与局部互连电性隔离，SAC覆盖层是有益的。由于SAC覆盖层仅在IC设计中的需要之处形成，因此不需要移除任何SAC覆盖层以形成与栅极的电性连接。制造可变得更简单且可导致更高的良率。另外，所得的IC可更加稳健(robust)且更不易于失效。
本发明的说明用于示例及说明目的，而非意图详尽无遗或限于所揭露形式的发明。许多修改及变更将对于本领域的普通技术人员显而易见，而不背离所述实施例的范围及精神。该些实施例经选择及说明以最佳解释本发明的原理、实际应用，并使本领域的普通技术人员能够理解本发明针对各种实施例具有适合所考虑的特定应用的各种变更。本文中所使用的术语经选择以最佳解释该些实施例的原理、实际应用或在市场已知技术上的技术改进，或者使本领域的普通技术人员能够理解本文中所揭露的实施例。

Claims (20)

1.一种集成电路结构，包括：
鳍式场效应晶体管结构，包括：
衬底；
至少两个栅极，设于该衬底上；
多个源/漏区，邻近各该栅极位于该衬底内；
介电质，设于各栅极与邻近各栅极的该多个源/漏区之间；
沟槽介电层，形成于在用于形成该多个源/漏区所形成的沟槽中的该衬底上；
介电覆盖层，设于该至少两个栅极的第一个上，其中，在该至少两个栅极的第二个上不设置介电覆盖层；以及
局部互连，与该至少两个栅极的该第二个电性连接，其中，设于该至少两个栅极的该第一个上的该介电覆盖层阻止该局部互连与该至少两个栅极的该第一个之间的电性连接。
2.如权利要求1所述的集成电路结构，其中，该局部互连与该多个源/漏区的其中之一电性连接。
3.如权利要求2所述的集成电路结构，还包括设于该鳍式场效应晶体管结构上的第一金属化层，其中，该局部互连与该第一金属化层电性连接。
4.如权利要求1所述的集成电路结构，还包括设于该鳍式场效应晶体管结构上的第一金属化层，其中，该局部互连与该第一金属化层电性连接。
5.如权利要求1所述的集成电路结构，其中，该至少两个栅极的该第一个与该至少两个栅极的该第二个相邻，且该局部互连至少部分设于该至少两个栅极的该第一个及第二个上。
6.如权利要求1所述的集成电路结构，其中，该局部互连包括沟槽硅化物接触。
7.如权利要求1所述的集成电路结构，其中，该第一栅极包括替代金属栅极。
8.一种静态随机存取存储器单元，包括：
多个鳍式场效应晶体管结构，包括：
衬底，
多个栅极，设于该衬底上，
多个源/漏区，邻近各该栅极位于该衬底内，
沟槽介电层，形成于在用于形成该多个源/漏区所形成的沟槽中的该衬底上，以及
介电质，设于各栅极与相邻的该源/漏区之间；以及
介电覆盖层，设于该多个栅极的至少第一个上，其中，在该多个栅极的第二个上不设置介电覆盖层。
9.如权利要求8所述的静态随机存取存储器单元，还包括至少一个局部互连，与该多个栅极的该第二个的上表面电性连接并直接接触，其中，设于该多个栅极的该第一个上的该介电覆盖层阻止该局部互连与该至少两个栅极的该第一个之间的电性连接。
10.如权利要求9所述的静态随机存取存储器单元，其中，该至少一个局部互连与邻近该多个栅极的该第二个的该源/漏区的其中之一电性连接。
11.如权利要求9所述的静态随机存取存储器单元，还包括设于该多个鳍式场效应晶体管结构上的第一金属化层，其中，该局部互连与该第一金属化层电性连接。
12.如权利要求9所述的静态随机存取存储器单元，其中，该多个栅极的该第一个与该多个栅极的该第二个相邻，且该局部互连至少部分设于在该多个栅极的该第一个上所设置的该介电覆盖层的上表面上。
13.如权利要求9所述的静态随机存取存储器单元，其中，该局部互连包括沟槽硅化物接触。
14.如权利要求8所述的静态随机存取存储器单元，其中，该栅极包括替代金属栅极。
15.一种形成集成电路结构的方法，该方法包括：
提供前体鳍式场效应晶体管结构，其包括：
衬底，包括鳍片区，
多个栅极，设于该衬底的该鳍片区上，
多个源/漏区，邻近各该栅极位于该衬底的该鳍片区内，
沟槽介电层，形成于在用于形成该多个源/漏区所形成的沟槽中的该衬底上，以及
介电质，设于各栅极与邻近各栅极的该多个源/漏区之间；
选择性遮蔽该多个栅极的一部分；
移除未遮蔽的各栅极的一部分；以及
施加覆盖层以替代该多个栅极的各移除部分；以及
在具有覆盖层的该多个栅极的第一个与不具有覆盖层的该多个栅极的第二个之间形成局部互连，其中，该局部互连与该多个栅极的该第二个电性连接，以及其中，施加于该多个栅极的该第一个上的该覆盖层阻止该局部互连与该多个栅极的该第一个之间的电性连接。
16.如权利要求15所述的方法，其中，该前体鳍式场效应晶体管结构的该多个栅极包括替代金属栅极。
17.如权利要求15所述的方法，其中，施加该覆盖层包括施加低k介电质。
18.如权利要求15所述的方法，其中，该局部互连至少部分形成于在该多个栅极的该第一个上所设置的该覆盖层的上表面上。
19.如权利要求18所述的方法，其中，该多个栅极的该第一个与该多个栅极的该第二个相邻。
20.如权利要求15所述的方法，其中，该局部互连与金属化层电性连接并与邻近该多个栅极的该第二个的该源/漏区的其中之一电性连接。
CN201710804650.5A 2016-09-08 2017-09-08 鳍式场效应晶体管结构上的选择性sac覆盖及相关方法 Active CN107808881B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/259,472 US10096604B2 (en) 2016-09-08 2016-09-08 Selective SAC capping on fin field effect transistor structures and related methods
US15/259,472 2016-09-08

Publications (2)

Publication Number Publication Date
CN107808881A CN107808881A (zh) 2018-03-16
CN107808881B true CN107808881B (zh) 2021-08-27

Family

ID=61280804

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710804650.5A Active CN107808881B (zh) 2016-09-08 2017-09-08 鳍式场效应晶体管结构上的选择性sac覆盖及相关方法

Country Status (3)

Country Link
US (2) US10096604B2 (zh)
CN (1) CN107808881B (zh)
TW (1) TWI652826B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3514833B1 (en) * 2018-01-22 2022-05-11 GLOBALFOUNDRIES U.S. Inc. A semiconductor device and a method
US20220223743A1 (en) * 2021-01-13 2022-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Overhanging source/drain contact

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6677649B2 (en) * 1999-05-12 2004-01-13 Hitachi, Ltd. SRAM cells with two P-well structure
CN101345240A (zh) * 2007-07-09 2009-01-14 台湾积体电路制造股份有限公司 Mos晶体管的接触结构、毗连的接触结构及半导体sram单元
CN103946971A (zh) * 2011-11-14 2014-07-23 超威半导体公司 用于形成自对准触点和局部互连的方法
CN104979279A (zh) * 2014-04-07 2015-10-14 格罗方德半导体公司 二维自对准的晶体管接触
US9397049B1 (en) * 2015-08-10 2016-07-19 International Business Machines Corporation Gate tie-down enablement with inner spacer

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8928048B2 (en) * 2013-01-17 2015-01-06 Globalfoundries Inc. Methods of forming semiconductor device with self-aligned contact elements and the resulting device
US9147747B2 (en) * 2013-05-02 2015-09-29 United Microelectronics Corp. Semiconductor structure with hard mask disposed on the gate structure
US9455254B2 (en) * 2014-11-07 2016-09-27 Globalfoundries Inc. Methods of forming a combined gate and source/drain contact structure and the resulting device
KR102352153B1 (ko) * 2015-03-25 2022-01-17 삼성전자주식회사 집적회로 장치 및 이의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6677649B2 (en) * 1999-05-12 2004-01-13 Hitachi, Ltd. SRAM cells with two P-well structure
CN101345240A (zh) * 2007-07-09 2009-01-14 台湾积体电路制造股份有限公司 Mos晶体管的接触结构、毗连的接触结构及半导体sram单元
CN103946971A (zh) * 2011-11-14 2014-07-23 超威半导体公司 用于形成自对准触点和局部互连的方法
CN104979279A (zh) * 2014-04-07 2015-10-14 格罗方德半导体公司 二维自对准的晶体管接触
US9397049B1 (en) * 2015-08-10 2016-07-19 International Business Machines Corporation Gate tie-down enablement with inner spacer

Also Published As

Publication number Publication date
US20180069009A1 (en) 2018-03-08
TW201813106A (zh) 2018-04-01
US20180366470A1 (en) 2018-12-20
TWI652826B (zh) 2019-03-01
US10096604B2 (en) 2018-10-09
US10269811B2 (en) 2019-04-23
CN107808881A (zh) 2018-03-16

Similar Documents

Publication Publication Date Title
TWI677922B (zh) 形成用於電晶體裝置之閘極接觸結構及交叉耦合接觸結構的方法
US6686247B1 (en) Self-aligned contacts to gates
US8138036B2 (en) Through silicon via and method of fabricating same
KR100905209B1 (ko) 스트랩 영역들과 주변 논리 장치 영역을 가진 플로우팅 게이트 메모리 셀들의 반도체 어레이를 형성하는 방법
US9425206B2 (en) Boundary scheme for embedded poly-SiON CMOS or NVM in HKMG CMOS technology
KR101205173B1 (ko) 반도체 소자의 형성 방법
US9917009B2 (en) Methods of forming a through-substrate-via (TSV) and a metallization layer after formation of a semiconductor device
KR100618908B1 (ko) 게이트 저항을 개선한 반도체 소자 및 제조 방법
JP4718021B2 (ja) 半導体デバイスの製造方法。
TW201916195A (zh) 形成導電接觸結構至半導體裝置之方法及所產生的結構
US7064389B2 (en) Semiconductor memory device having full depletive type logic transistors and partial depletion type memory transistors
CN111463215B (zh) 存储器结构及其制造方法
US7615818B2 (en) Semiconductor device and method of manufacturing the same
CN107808881B (zh) 鳍式场效应晶体管结构上的选择性sac覆盖及相关方法
CN109300780B (zh) 形成栅极接触点的导电间隔物的方法以及所得装置
KR101095739B1 (ko) 반도체 소자 및 그 형성 방법
US20130193516A1 (en) Sram integrated circuits and methods for their fabrication
US6511919B1 (en) Contacts for a bit line and a storage node in a semiconductor device
US11107730B1 (en) Method of manufacturing semiconductor device with anti-fuse structures
KR100549576B1 (ko) 반도체 소자의 제조 방법
US6426263B1 (en) Method for making a merged contact window in a transistor to electrically connect the gate to either the source or the drain
US20030027400A1 (en) SOI structure and method of producing same
KR20060038012A (ko) 반도체 메모리 소자 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20210302

Address after: California, USA

Applicant after: Lattice chip (USA) integrated circuit technology Co.,Ltd.

Address before: Greater Cayman Islands, British Cayman Islands

Applicant before: GF

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant