JPH0793360B2 - 半導体素子 - Google Patents
半導体素子Info
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- JPH0793360B2 JPH0793360B2 JP60231108A JP23110885A JPH0793360B2 JP H0793360 B2 JPH0793360 B2 JP H0793360B2 JP 60231108 A JP60231108 A JP 60231108A JP 23110885 A JP23110885 A JP 23110885A JP H0793360 B2 JPH0793360 B2 JP H0793360B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は外部回路との接続部と本体回路との間に反対導
電形の高不純物層からなる保護抵抗を有する保護回路を
備えた半導体素子に関するものである。
電形の高不純物層からなる保護抵抗を有する保護回路を
備えた半導体素子に関するものである。
一般に半導体素子は、人体に帯電した静電荷による静電
破壊や電源投入時のサージから本体回路を保護するため
に外部回路との接続部と、本体回路との間に基板と反対
導電形の高濃度不純物層からからなる保護抵抗を備えた
保護回路が設けられている。
破壊や電源投入時のサージから本体回路を保護するため
に外部回路との接続部と、本体回路との間に基板と反対
導電形の高濃度不純物層からからなる保護抵抗を備えた
保護回路が設けられている。
しかしながら、この種の保護回路は、保護抵抗を構成す
る反対導電形の高濃度不純物層と、接地用配線とが極め
て近接して配置されているためにこの部分で破壊しやす
く、十分なサージ耐圧が得られなかつた。
る反対導電形の高濃度不純物層と、接地用配線とが極め
て近接して配置されているためにこの部分で破壊しやす
く、十分なサージ耐圧が得られなかつた。
なお、このような従来の保護回路部の構造については、
例えば近代科学社刊「MOS集積回路」監訳、武石喜幸・
金山宏、昭和49年１月15日出版等に開示されている。
例えば近代科学社刊「MOS集積回路」監訳、武石喜幸・
金山宏、昭和49年１月15日出版等に開示されている。
本発明の目的は、保護回路のサージ耐圧を向上させた半
導体素子を提供することにある。
導体素子を提供することにある。
本発明の一実施例によれば、保護回路を構成する反対導
電形の不純物層濃度を他部よりも薄く形成し、この不純
物層から接地用配線に流れる電流を基板へ流れ易くさせ
ることにより、サージ耐圧強度を向上させた半導体素子
が提供される。
電形の不純物層濃度を他部よりも薄く形成し、この不純
物層から接地用配線に流れる電流を基板へ流れ易くさせ
ることにより、サージ耐圧強度を向上させた半導体素子
が提供される。
次に図面を用いて本発明の実施例を説明する。
第１図はこの種の保護回路部を示す図で、同図Ａはその
レイアウトパターンの平面図、同図Ｂその1B−1B断面図
である。同図において、１は外部回路との接続部として
のボンデイングパツドでAlから構成されるが、このボン
デイングパツド１からのサージは、Al配線２を伝わり、
コンタクト部３を介してｎ形シリコン基板４のＰウエル
層５内に形成されたn+拡散層６からなる抵抗部Ｒへ導か
れた後、コンタクト部７を介してAl配線８へ伝わる。そ
の際、保護抵抗部でその波高値は減殺され、さらにこの
Al配線８のコンタクト部９とAl配線10のコンタクト部11
との間にn+拡散層12およびポリシリコン層13を介在させ
て形成される保護MOSトランジスタ14でブレイクダウン
して接地電位に落ちる。この場合、このAl配線10は接地
用Al配線15に接続され接地される。また、この保護抵抗
部Ｒの周囲にはn+拡散層６部分の電位を一定に保つため
に同じくn+拡散層16からなるガードラインが配置されて
いる。このn+拡散層16はコンタクト部17により接地用Al
配線15に接続されている。なお、同図Ｂにおいて、18は
絶縁層である。
レイアウトパターンの平面図、同図Ｂその1B−1B断面図
である。同図において、１は外部回路との接続部として
のボンデイングパツドでAlから構成されるが、このボン
デイングパツド１からのサージは、Al配線２を伝わり、
コンタクト部３を介してｎ形シリコン基板４のＰウエル
層５内に形成されたn+拡散層６からなる抵抗部Ｒへ導か
れた後、コンタクト部７を介してAl配線８へ伝わる。そ
の際、保護抵抗部でその波高値は減殺され、さらにこの
Al配線８のコンタクト部９とAl配線10のコンタクト部11
との間にn+拡散層12およびポリシリコン層13を介在させ
て形成される保護MOSトランジスタ14でブレイクダウン
して接地電位に落ちる。この場合、このAl配線10は接地
用Al配線15に接続され接地される。また、この保護抵抗
部Ｒの周囲にはn+拡散層６部分の電位を一定に保つため
に同じくn+拡散層16からなるガードラインが配置されて
いる。このn+拡散層16はコンタクト部17により接地用Al
配線15に接続されている。なお、同図Ｂにおいて、18は
絶縁層である。
第２図は前述した保護回路の回路図を示したものであ
り、前述の図と同一部分または相当する部分には同一符
号を付してある。
り、前述の図と同一部分または相当する部分には同一符
号を付してある。
このような構成において、ガイドラインを構成するn+拡
散層16は、コンタクト部17によりその上に配置された前
記接地用Al配線15により接地されるが、図示したような
従来のパターンでは、抵抗を構成するn+拡散層６とAl配
線２とのコンタクト部３が、接地電位となるコンタクト
部17に対し、図中矢印で示したように極めて近接して配
置されているために第１図Ｂに示すようにAl配線２のコ
ンタクト部３から接地用Al配線15のコンタクト部17に向
つてブレイクダウン電流idが流れる。このブレイクダウ
ン電流idは保護抵抗部Ｒを構成するn+拡散層６のエツジ
部からウエル層を形成しているＰ層５に向つて最短距離
を流れる。ところが、n+拡散層６のエツジ部6aはその面
積が極めて小さいためにそのエツジ部6aの電流密度が大
きくなり、したがつてＰ−n+接合が破壊され、外部から
素子を駆動させる規定の駆動電圧が印加できなくなる。
散層16は、コンタクト部17によりその上に配置された前
記接地用Al配線15により接地されるが、図示したような
従来のパターンでは、抵抗を構成するn+拡散層６とAl配
線２とのコンタクト部３が、接地電位となるコンタクト
部17に対し、図中矢印で示したように極めて近接して配
置されているために第１図Ｂに示すようにAl配線２のコ
ンタクト部３から接地用Al配線15のコンタクト部17に向
つてブレイクダウン電流idが流れる。このブレイクダウ
ン電流idは保護抵抗部Ｒを構成するn+拡散層６のエツジ
部からウエル層を形成しているＰ層５に向つて最短距離
を流れる。ところが、n+拡散層６のエツジ部6aはその面
積が極めて小さいためにそのエツジ部6aの電流密度が大
きくなり、したがつてＰ−n+接合が破壊され、外部から
素子を駆動させる規定の駆動電圧が印加できなくなる。
第３図は本発明による半導体素子として例えば固体撮像
素子に適用した一実施例を示す平面構成図である。同図
において、20はｎ形シリコン基板の主表面に回路が形成
された固体撮像素子、21は光学的な画像を受ける受光
部、22はシフトレジスタからなる水平走査部、23は同じ
くシフトレジスタからなる垂直走査部、24は保護抵抗を
有する保護回路部、25は本体回路を外部回路に接続する
ためのボンデイングパツドである。この固体撮像素子20
は透明ガラスを窓とするパツケージ内に収納して固定さ
れ、パツケージのインナーリードとボンデイングパツド
25との間はAlもしくはAuの細線で接続されるようになつ
ており、インナーリードはパツケージを貫通して外部端
子に接続され、この外部端子は外部回路に接続されてい
る。また、この固体撮像素子20は、受光部21,水平走査
部22,垂直走査部23および保護回路部24がｎ形シリコン
基板内にそれぞれＰ形ウエル領域26を形成し、このウエ
ル領域26内に形成されている。そして、水平走査部22,
垂直走査部23および保護回路部24のウエル領域26a,26b,
26cは、受光部21のウエル領域26dよりも不純物濃度を薄
くして形成されている。つまり、保護回路部24のウエル
領域26cは、水平走査部22および垂直走査部23のウエル
領域26a,26bとほぼ同等の不純物濃度を有し、受光部21
のウエル領域26dに対して低い不純物濃度を有し形成さ
れている。
素子に適用した一実施例を示す平面構成図である。同図
において、20はｎ形シリコン基板の主表面に回路が形成
された固体撮像素子、21は光学的な画像を受ける受光
部、22はシフトレジスタからなる水平走査部、23は同じ
くシフトレジスタからなる垂直走査部、24は保護抵抗を
有する保護回路部、25は本体回路を外部回路に接続する
ためのボンデイングパツドである。この固体撮像素子20
は透明ガラスを窓とするパツケージ内に収納して固定さ
れ、パツケージのインナーリードとボンデイングパツド
25との間はAlもしくはAuの細線で接続されるようになつ
ており、インナーリードはパツケージを貫通して外部端
子に接続され、この外部端子は外部回路に接続されてい
る。また、この固体撮像素子20は、受光部21,水平走査
部22,垂直走査部23および保護回路部24がｎ形シリコン
基板内にそれぞれＰ形ウエル領域26を形成し、このウエ
ル領域26内に形成されている。そして、水平走査部22,
垂直走査部23および保護回路部24のウエル領域26a,26b,
26cは、受光部21のウエル領域26dよりも不純物濃度を薄
くして形成されている。つまり、保護回路部24のウエル
領域26cは、水平走査部22および垂直走査部23のウエル
領域26a,26bとほぼ同等の不純物濃度を有し、受光部21
のウエル領域26dに対して低い不純物濃度を有し形成さ
れている。
第４図は第３図のIII−IIIラインの拡大断面図を示した
ものであり、前述の図と同一もしくは相当部分は同一符
号を付してある。同図において、保護回路部24はｎ形シ
リコン基板４の一主表面に不純物濃度を低いP-形ウエル
領域26cが形成され、n+−P-−ｎの３層構造をなして形
成されている。一方、受光部21は、ｎ型シリコン基板４
の一主表面に、保護回路部24のウェル領域26Cよりも不
純物濃度の高いＰ形ウエル領域26dが形成され、このＰ
形ウエル領域26dに図示しないフオトダイオードをオン
オフするMOSトランジスタのソースとしてのn+拡散層27,
ドレインとしてのn+拡散層28,ゲート酸化膜29,ゲート電
極30およびMOSトランジスタの垂直信号線31が形成さ
れ、n+−Ｐ−ｎの３層構造をなして形成されている。
ものであり、前述の図と同一もしくは相当部分は同一符
号を付してある。同図において、保護回路部24はｎ形シ
リコン基板４の一主表面に不純物濃度を低いP-形ウエル
領域26cが形成され、n+−P-−ｎの３層構造をなして形
成されている。一方、受光部21は、ｎ型シリコン基板４
の一主表面に、保護回路部24のウェル領域26Cよりも不
純物濃度の高いＰ形ウエル領域26dが形成され、このＰ
形ウエル領域26dに図示しないフオトダイオードをオン
オフするMOSトランジスタのソースとしてのn+拡散層27,
ドレインとしてのn+拡散層28,ゲート酸化膜29,ゲート電
極30およびMOSトランジスタの垂直信号線31が形成さ
れ、n+−Ｐ−ｎの３層構造をなして形成されている。
このような構成において、保護回路部24は、ウエル領域
26cの濃度を受光部21のウエル領域26dの不純物濃度より
も薄くしたn+−P-−ｎの３層構造としたことにより、Al
配線２にサージが印加されると、第１図Ｂに示したよう
に接地用Al配線15へ流れる以前にn+拡散層６の平面部か
ら均等にｎ形シリコン基板４に向つて電流id′が流れ
る。この場合の電流密度id′は第１図Ｂの電流密度idに
比べて２桁以下となり、Ｐ−ｎ接合の破壊に対するマー
ジンを大幅に向上されることができる。
26cの濃度を受光部21のウエル領域26dの不純物濃度より
も薄くしたn+−P-−ｎの３層構造としたことにより、Al
配線２にサージが印加されると、第１図Ｂに示したよう
に接地用Al配線15へ流れる以前にn+拡散層６の平面部か
ら均等にｎ形シリコン基板４に向つて電流id′が流れ
る。この場合の電流密度id′は第１図Ｂの電流密度idに
比べて２桁以下となり、Ｐ−ｎ接合の破壊に対するマー
ジンを大幅に向上されることができる。
なお、前述した実施例において、本発明を固体撮像素子
に適用した場合について説明したが、本発明はこれに限
定されるものではなく、保護回路部を備えた各種の半導
体素子に適用しても前述と全く同様の効果が得られるこ
とは言うまでもない。
に適用した場合について説明したが、本発明はこれに限
定されるものではなく、保護回路部を備えた各種の半導
体素子に適用しても前述と全く同様の効果が得られるこ
とは言うまでもない。
以上説明したように本発明によれば、保護回路を構成す
る反対導電形の不純物濃度を他部よりも薄く形成したこ
とにより、保護回路のサージ耐圧を向上させ、半導体素
子の信頼性を向上させることができるなどの極めて優れ
た効果が得られる。
る反対導電形の不純物濃度を他部よりも薄く形成したこ
とにより、保護回路のサージ耐圧を向上させ、半導体素
子の信頼性を向上させることができるなどの極めて優れ
た効果が得られる。
第１図，第２図は半導体素子の保護回路部の構成例を説
明するための図、第３図，第４図は本発明の一実施例を
説明するための図である。 １……外部回路に接続するボンデイングパツド、２……
Al配線、３……コンタクト部、４……ｎ形シリコン基
板、５……Ｐウエル層、６……保護抵抗を構成するn+拡
散層、７……コンタクト部、８……Al配線、９……コン
タクト部、10……Al配線、11……コンタクト部、12……
n+拡散層、13……ポリシリコン層、14…保護MOSトラン
ジスタ、15……接地用Al配線、16……ガイドラインを構
成するn+拡散層、17……コンタクト部、18……絶縁層、
20……固体撮像素子、21……受光部、22……水平走査
部、23……垂直走査部、24……保護回路部、25……ボン
デイングパツド、26a,26b,26c,26d……ウエル領域。
明するための図、第３図，第４図は本発明の一実施例を
説明するための図である。 １……外部回路に接続するボンデイングパツド、２……
Al配線、３……コンタクト部、４……ｎ形シリコン基
板、５……Ｐウエル層、６……保護抵抗を構成するn+拡
散層、７……コンタクト部、８……Al配線、９……コン
タクト部、10……Al配線、11……コンタクト部、12……
n+拡散層、13……ポリシリコン層、14…保護MOSトラン
ジスタ、15……接地用Al配線、16……ガイドラインを構
成するn+拡散層、17……コンタクト部、18……絶縁層、
20……固体撮像素子、21……受光部、22……水平走査
部、23……垂直走査部、24……保護回路部、25……ボン
デイングパツド、26a,26b,26c,26d……ウエル領域。
Claims (3)
- 【請求項１】第１導電型の半導体基板と、該半導体基板
に設けられた第２導電型の第１の半導体領域と、上記半
導体基板に設けられた第２導電型の第２の半導体領域
と、 上記第１の半導体領域に設けられた保護回路を構成する
第１導電型の不純物領域と、 上記第２の半導体領域に設けられた本体回路とを有し、 上記第１の半導体領域の不純物濃度は、上記第２の半導
体領域の不純物濃度より薄く設けられたことを特徴とす
る半導体素子。 - 【請求項２】上記保護回路を構成する第１導電型の不純
物領域は、保護抵抗であることを特徴とする特許請求の
範囲第１項記載の半導体素子。 - 【請求項３】上記本体回路への上記保護回路を介して行
なわれることを特徴とする特許請求の範囲第１項又は第
２項記載の半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60231108A JPH0793360B2 (ja) | 1985-10-18 | 1985-10-18 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60231108A JPH0793360B2 (ja) | 1985-10-18 | 1985-10-18 | 半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6292357A JPS6292357A (ja) | 1987-04-27 |
| JPH0793360B2 true JPH0793360B2 (ja) | 1995-10-09 |
Family
ID=16918423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60231108A Expired - Fee Related JPH0793360B2 (ja) | 1985-10-18 | 1985-10-18 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793360B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04116969A (ja) * | 1990-09-07 | 1992-04-17 | Nec Corp | 半導体装置 |
| JPH08316426A (ja) * | 1995-05-16 | 1996-11-29 | Nittetsu Semiconductor Kk | Ｍｏｓ型半導体装置およびその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60767A (ja) * | 1983-06-17 | 1985-01-05 | Hitachi Ltd | 半導体装置 |
-
1985
- 1985-10-18 JP JP60231108A patent/JPH0793360B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6292357A (ja) | 1987-04-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |