JP3339455B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP3339455B2 JP3339455B2 JP07461199A JP7461199A JP3339455B2 JP 3339455 B2 JP3339455 B2 JP 3339455B2 JP 07461199 A JP07461199 A JP 07461199A JP 7461199 A JP7461199 A JP 7461199A JP 3339455 B2 JP3339455 B2 JP 3339455B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- region
- forming
- type region
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ゲートとソースと
の間に双方向ダイオードを有する半導体装置及びその製
造方法に関し、特に、静電気等の入力サージに対する耐
破壊特性が優れた半導体装置及びその製造方法に関す
る。
の間に双方向ダイオードを有する半導体装置及びその製
造方法に関し、特に、静電気等の入力サージに対する耐
破壊特性が優れた半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】従来、縦型電界効果型トランジスタのサ
ージ等の耐破壊特性を向上させるためにゲート保護用の
双方向ダイオードがゲートとソースとの間に設けられて
いる。図５（ａ）は従来の縦型電界効果型トランジスタ
の平面図であり、（ｂ）は図５のＡ−Ａ線による断面図
である。
ージ等の耐破壊特性を向上させるためにゲート保護用の
双方向ダイオードがゲートとソースとの間に設けられて
いる。図５（ａ）は従来の縦型電界効果型トランジスタ
の平面図であり、（ｂ）は図５のＡ−Ａ線による断面図
である。
【０００３】図５（ａ）に示すように、半導体基板１０
０上にソース電極１０６が形成されている。このソース
電極１０６の一部は凸字形に切り欠かれている。この凸
字形の部分の幅広の領域にゲート電極１０７が四角形状
に形成されている。このゲート電極１０７にはゲート保
護抵抗１０９が接続されている。そして、このゲート保
護抵抗１０９にはゲートフィンガ１１０が接続されてい
る。このゲートフィンガ１１０はソース電極１０６に接
続されている。また、ゲート電極１０７を取り囲むよう
に双方向ダイオード１０４が形成されている。
０上にソース電極１０６が形成されている。このソース
電極１０６の一部は凸字形に切り欠かれている。この凸
字形の部分の幅広の領域にゲート電極１０７が四角形状
に形成されている。このゲート電極１０７にはゲート保
護抵抗１０９が接続されている。そして、このゲート保
護抵抗１０９にはゲートフィンガ１１０が接続されてい
る。このゲートフィンガ１１０はソース電極１０６に接
続されている。また、ゲート電極１０７を取り囲むよう
に双方向ダイオード１０４が形成されている。
【０００４】また、図５（ｂ）に示すように、縦型電界
効果型トランジスタでは、第１導電型の半導体基板１０
０に、高濃度の第１導電型のドレイン領域１０１が形成
されている。このドレイン領域１０１の上に第２導電型
のウェル領域１０２が形成されている。そして、第２導
電型のウェル領域１０２の上には、酸化膜１０３が形成
され、これを介して多結晶シリコン層が形成され、フォ
トリソグラフィ技術によりパターニングし、多結晶シリ
コン層全体にイオン注入されたＰ型領域１０４ａが形成
されている。この多結晶シリコン層にはフォトリソグラ
フィ技術により選択的に、Ｎ+型領域１０４ｂがＰ型領
域１０４ａに隣接して形成されている。このＮ+型領域
１０４ｂはゲート電極１０７と双方向ダイオード１０４
との接続部１０８を囲むようなストライプ状に形成され
ている。そして、双方向ダイオード１０４はＰ型領域１
０４ａとＮ+型領域１０４ｂとからなる。
効果型トランジスタでは、第１導電型の半導体基板１０
０に、高濃度の第１導電型のドレイン領域１０１が形成
されている。このドレイン領域１０１の上に第２導電型
のウェル領域１０２が形成されている。そして、第２導
電型のウェル領域１０２の上には、酸化膜１０３が形成
され、これを介して多結晶シリコン層が形成され、フォ
トリソグラフィ技術によりパターニングし、多結晶シリ
コン層全体にイオン注入されたＰ型領域１０４ａが形成
されている。この多結晶シリコン層にはフォトリソグラ
フィ技術により選択的に、Ｎ+型領域１０４ｂがＰ型領
域１０４ａに隣接して形成されている。このＮ+型領域
１０４ｂはゲート電極１０７と双方向ダイオード１０４
との接続部１０８を囲むようなストライプ状に形成され
ている。そして、双方向ダイオード１０４はＰ型領域１
０４ａとＮ+型領域１０４ｂとからなる。
【０００５】Ｐ型領域１０４ａとＮ+型領域１０４ｂと
の全面に、ＣＶＤ法によりＰＳＧ膜を形成し、フォトリ
ソグラフィ技術により層間絶縁膜１０５が形成されてい
る。この層間絶縁膜１０５には、コンタクトホールが形
成され、アルミスパッタ法及びフォトリソグラフィ技術
によりゲート電極１０７とソース電極１０６とが形成さ
れている。
の全面に、ＣＶＤ法によりＰＳＧ膜を形成し、フォトリ
ソグラフィ技術により層間絶縁膜１０５が形成されてい
る。この層間絶縁膜１０５には、コンタクトホールが形
成され、アルミスパッタ法及びフォトリソグラフィ技術
によりゲート電極１０７とソース電極１０６とが形成さ
れている。
【０００６】このゲートとソースとの間に設けられたゲ
ート保護用の双方向ダイオード１０４とゲート保護抵抗
１０９とは、ゲート・ソース間で、静電気等による入力
サージが発生した場合、サージ電圧をゲートとソースと
の間のゲート保護用の双方向ダイオード１０４で吸収
し、静電気等の入力サージによるゲートの破壊を防ぐこ
とができる。
ート保護用の双方向ダイオード１０４とゲート保護抵抗
１０９とは、ゲート・ソース間で、静電気等による入力
サージが発生した場合、サージ電圧をゲートとソースと
の間のゲート保護用の双方向ダイオード１０４で吸収
し、静電気等の入力サージによるゲートの破壊を防ぐこ
とができる。
【０００７】このために、通常、ゲート保護用の双方向
ダイオード１０４のＰ型領域１０４ａとＮ+型領域１０
４ｂとのＰＮ接合面積をできるだけ大きくし、かつ、双
方向ダイオード１０４のＰ型領域１０４ａの不純物濃度
を高濃度化し、直列接続しているダイオードの数量を増
やして双方向ダイオード１０４全体の内部抵抗を低減す
るという手法が採用されている。
ダイオード１０４のＰ型領域１０４ａとＮ+型領域１０
４ｂとのＰＮ接合面積をできるだけ大きくし、かつ、双
方向ダイオード１０４のＰ型領域１０４ａの不純物濃度
を高濃度化し、直列接続しているダイオードの数量を増
やして双方向ダイオード１０４全体の内部抵抗を低減す
るという手法が採用されている。
【０００８】しかしながら、この従来の縦型電界効果型
トランジスタでは、１チップでゲート保護用の双方向ダ
イオード１０４のために確保できる面積が制限された場
合、ゲート保護用の双方向ダイオード１０４のＰＮ接合
面積も直列接続している双方向ダイオード１０４の数量
も制限されてしまう。このため、静電気等による入力サ
ージに対する十分な破壊耐量を確保するための双方向ダ
イオード１０４のＰＮ接合面積や直列接続しているダイ
オードの数量を確保するという点に関し、十分とは言え
ない。
トランジスタでは、１チップでゲート保護用の双方向ダ
イオード１０４のために確保できる面積が制限された場
合、ゲート保護用の双方向ダイオード１０４のＰＮ接合
面積も直列接続している双方向ダイオード１０４の数量
も制限されてしまう。このため、静電気等による入力サ
ージに対する十分な破壊耐量を確保するための双方向ダ
イオード１０４のＰＮ接合面積や直列接続しているダイ
オードの数量を確保するという点に関し、十分とは言え
ない。
【０００９】そこで、上述の課題を解決するため、特公
平６−７１０８５号公報には他のゲート保護用の双方向
ダイオードを内蔵している縦型電界効果トランジスタが
提案されている。図６（ａ）は、他の従来の縦型電界効
果型トランジスタを示す平面図であり、（ｂ）は斜視図
である。
平６−７１０８５号公報には他のゲート保護用の双方向
ダイオードを内蔵している縦型電界効果トランジスタが
提案されている。図６（ａ）は、他の従来の縦型電界効
果型トランジスタを示す平面図であり、（ｂ）は斜視図
である。
【００１０】図６（ａ）に示すように、ゲート電極１０
７、ソース電極１０６及び双方向ダイオード１１２の配
置は従来の縦型電界効果型トランジスタと同様の構成で
ある。
７、ソース電極１０６及び双方向ダイオード１１２の配
置は従来の縦型電界効果型トランジスタと同様の構成で
ある。
【００１１】また、図６（ｂ）に示すように、縦型電界
効果型トランジスタにおいては、第１導電型の半導体基
板１００に、高濃度の第１導電型のドレイン領域１０１
が形成されている。このドレイン領域１０１の上には第
２導電型のウェル領域１０２が形成されている。そし
て、ゲート電極１０７の夫々の辺に対して水平方向に溝
１１１がイオンエッチングにより形成されている。第２
導電型のウェル領域１０２及び溝１１１の上には、酸化
膜１０３が形成されている。この上に多結晶シリコン層
を形成し、フォトリソグラフィ技術により、ゲート電極
１０７と双方向ダイオード１１２との接続部１０８を囲
むように、選択的に溝１１１とゲート電極１０７の辺と
平行にＰ型領域１１２ａ、１１２ｃが拡散により形成さ
れている。また、選択的に溝１１１とゲート電極１０７
の辺と平行にＮ+型領域１１２ｂがＰ型領域１１２ａ、
１１２ｃとの間に拡散により形成されている。即ち、ス
トライプ状にＰ型領域１１２ａ、１１２ｃとＮ+型領域
１１２ｂとが交互に配置されて形成されている。
効果型トランジスタにおいては、第１導電型の半導体基
板１００に、高濃度の第１導電型のドレイン領域１０１
が形成されている。このドレイン領域１０１の上には第
２導電型のウェル領域１０２が形成されている。そし
て、ゲート電極１０７の夫々の辺に対して水平方向に溝
１１１がイオンエッチングにより形成されている。第２
導電型のウェル領域１０２及び溝１１１の上には、酸化
膜１０３が形成されている。この上に多結晶シリコン層
を形成し、フォトリソグラフィ技術により、ゲート電極
１０７と双方向ダイオード１１２との接続部１０８を囲
むように、選択的に溝１１１とゲート電極１０７の辺と
平行にＰ型領域１１２ａ、１１２ｃが拡散により形成さ
れている。また、選択的に溝１１１とゲート電極１０７
の辺と平行にＮ+型領域１１２ｂがＰ型領域１１２ａ、
１１２ｃとの間に拡散により形成されている。即ち、ス
トライプ状にＰ型領域１１２ａ、１１２ｃとＮ+型領域
１１２ｂとが交互に配置されて形成されている。
【００１２】ＣＶＤ法によりＰＳＧ膜を形成し、フォト
リソグラフィ技術により層間絶縁膜１０５がＰ型領域１
１２ａ、１１２ｃとＮ+型領域１１２ｂとの上に形成さ
れている。この層間絶縁膜１０５にはコンタクトホール
が形成され、アルミスパッタ法及びフォトリソグラフィ
技術により、ゲート電極１０７とソース電極１０６が形
成されている。
リソグラフィ技術により層間絶縁膜１０５がＰ型領域１
１２ａ、１１２ｃとＮ+型領域１１２ｂとの上に形成さ
れている。この層間絶縁膜１０５にはコンタクトホール
が形成され、アルミスパッタ法及びフォトリソグラフィ
技術により、ゲート電極１０７とソース電極１０６が形
成されている。
【００１３】この縦型電界効果型トランジスタにおいて
は、溝１１１の深さの分だけ双方向ダイオード１１２の
接合面積は大きくなる。従って、双方向ダイオード１１
２全体の内部抵抗を低減することができ、静電気等によ
る入力サージに対する破壊耐量を向上させることができ
る。
は、溝１１１の深さの分だけ双方向ダイオード１１２の
接合面積は大きくなる。従って、双方向ダイオード１１
２全体の内部抵抗を低減することができ、静電気等によ
る入力サージに対する破壊耐量を向上させることができ
る。
【００１４】このように、ゲートとソースとの間に設け
られたゲート保護用の双方向ダイオード１１２では、ダ
イオード全体の内部抵抗を低減するため、双方向ダイオ
ード１１２のＰＮ接合の面積をでるだけ大きくすること
が好ましく、双方向ダイオード１１２のＰ型領域１１２
ａ、１１２ｃの不純物濃度を高濃度化し、直列接続して
いるダイオードの数量を増やし、双方向ダイオード１１
２全体の内部抵抗を低減することが望ましい。
られたゲート保護用の双方向ダイオード１１２では、ダ
イオード全体の内部抵抗を低減するため、双方向ダイオ
ード１１２のＰＮ接合の面積をでるだけ大きくすること
が好ましく、双方向ダイオード１１２のＰ型領域１１２
ａ、１１２ｃの不純物濃度を高濃度化し、直列接続して
いるダイオードの数量を増やし、双方向ダイオード１１
２全体の内部抵抗を低減することが望ましい。
【００１５】
【発明が解決しようとする課題】しかし、上述の特公平
６−７１０８５号公報に記載されている縦型電界効果型
トランジスタでは、図５（ａ）及び（ｂ）に示された縦
型電界効果トランジスタと同様に、縦型電界効果トラン
ジスタ１チップの面積が制限されている場合、ダイオー
ドのＰＮ接合面積及び直列接続しているダイオードの数
量が制限されてしまい、双方向ダイオード１１２全体の
内部抵抗を低減することができず、静電気等による入力
サージに対する十分な破壊耐量が確保できなくなるとい
う問題がある。
６−７１０８５号公報に記載されている縦型電界効果型
トランジスタでは、図５（ａ）及び（ｂ）に示された縦
型電界効果トランジスタと同様に、縦型電界効果トラン
ジスタ１チップの面積が制限されている場合、ダイオー
ドのＰＮ接合面積及び直列接続しているダイオードの数
量が制限されてしまい、双方向ダイオード１１２全体の
内部抵抗を低減することができず、静電気等による入力
サージに対する十分な破壊耐量が確保できなくなるとい
う問題がある。
【００１６】本発明はかかる問題点に鑑みてなされたも
のであって、静電気等による入力サージに対する破壊耐
量が優れた半導体装置及びその製造方法を提供すること
を目的とする。
のであって、静電気等による入力サージに対する破壊耐
量が優れた半導体装置及びその製造方法を提供すること
を目的とする。
【００１７】
【課題を解決するための手段】本発明に係る半導体装置
は、第１導電型の半導体基板と、前記半導体基板に形成
された第１導電型のドレイン領域及び第２導電型のウェ
ル領域と、前記ウェル領域にゲート電極の周囲を取り囲
むように形成された１又は複数の溝と、を有し、前記溝
が延びる方向と垂直な方向にＰ型領域とＮ型領域とが交
互に配置された双方向ダイオードが形成されていること
を特徴とする。ここで、第１導電型はＰ型又はＮ型であ
り、第２導電型はＮ型又はＰ型である。
は、第１導電型の半導体基板と、前記半導体基板に形成
された第１導電型のドレイン領域及び第２導電型のウェ
ル領域と、前記ウェル領域にゲート電極の周囲を取り囲
むように形成された１又は複数の溝と、を有し、前記溝
が延びる方向と垂直な方向にＰ型領域とＮ型領域とが交
互に配置された双方向ダイオードが形成されていること
を特徴とする。ここで、第１導電型はＰ型又はＮ型であ
り、第２導電型はＮ型又はＰ型である。
【００１８】この場合、前記溝の内壁には前記Ｐ型領域
が形成されていることが好ましい。
が形成されていることが好ましい。
【００１９】また、前記双方向ダイオードは双方向ツェ
ナーダイオードである。
ナーダイオードである。
【００２０】本発明に係る半導体装置の製造方法は、第
１導電型の半導体基板上に第１導電型のドレイン領域を
形成し、前記ドレイン領域に選択的にウェル領域を形成
する工程と、このウェル領域にゲート電極形成予定領域
を取り囲むように１又は複数の溝を形成する工程と、前
記ウェル領域上に酸化膜を形成し、前記酸化膜の上に前
記溝が延びる方向と垂直な方向にＰ型領域とＮ型領域と
を交互に配置した双方向ダイオードを形成する工程と、
を有することを特徴とする。
１導電型の半導体基板上に第１導電型のドレイン領域を
形成し、前記ドレイン領域に選択的にウェル領域を形成
する工程と、このウェル領域にゲート電極形成予定領域
を取り囲むように１又は複数の溝を形成する工程と、前
記ウェル領域上に酸化膜を形成し、前記酸化膜の上に前
記溝が延びる方向と垂直な方向にＰ型領域とＮ型領域と
を交互に配置した双方向ダイオードを形成する工程と、
を有することを特徴とする。
【００２１】本発明においては、前記酸化膜の上に前記
溝が延びる方向と垂直な方向にＰ型領域とＮ型領域とを
交互に配置した双方向ダイオードを形成する工程の後工
程として、前記Ｐ型領域及びＮ型領域の上に層間絶縁膜
を形成する工程と、前記層間絶縁膜にコンタクトホール
を開口し、前記Ｐ型領域にゲート電極とソース電極とを
形成する工程と、を有することが好ましい。
溝が延びる方向と垂直な方向にＰ型領域とＮ型領域とを
交互に配置した双方向ダイオードを形成する工程の後工
程として、前記Ｐ型領域及びＮ型領域の上に層間絶縁膜
を形成する工程と、前記層間絶縁膜にコンタクトホール
を開口し、前記Ｐ型領域にゲート電極とソース電極とを
形成する工程と、を有することが好ましい。
【００２２】また、本発明においては、前記酸化膜の上
に前記溝が延びる方向と垂直な方向にＰ型領域とＮ型領
域とを交互に配置した双方向ダイオードを形成する工程
は、前記酸化膜の全面にＰ型領域を形成し、前記Ｐ型領
域にイオン注入することにより、前記Ｐ型領域とＮ型領
域とを交互に配置して双方向ダイオードを形成する工程
であることが好ましい。
に前記溝が延びる方向と垂直な方向にＰ型領域とＮ型領
域とを交互に配置した双方向ダイオードを形成する工程
は、前記酸化膜の全面にＰ型領域を形成し、前記Ｐ型領
域にイオン注入することにより、前記Ｐ型領域とＮ型領
域とを交互に配置して双方向ダイオードを形成する工程
であることが好ましい。
【００２３】更に、本発明においては、前記酸化膜の上
に前記溝が延びる方向と垂直な方向にＰ型領域とＮ型領
域とを交互に配置した双方向ダイオードを形成する工程
は、前記酸化膜の全面にＰ型領域を形成し、前記Ｐ型領
域にフォトリソグラフィ法によりパターニングして前記
Ｐ型領域とＮ型領域とを交互に配置して双方向ダイオー
ドを形成する工程であることが好ましい。
に前記溝が延びる方向と垂直な方向にＰ型領域とＮ型領
域とを交互に配置した双方向ダイオードを形成する工程
は、前記酸化膜の全面にＰ型領域を形成し、前記Ｐ型領
域にフォトリソグラフィ法によりパターニングして前記
Ｐ型領域とＮ型領域とを交互に配置して双方向ダイオー
ドを形成する工程であることが好ましい。
【００２４】本発明においては、ウェル領域にゲート電
極の周囲を取り囲むように１又は複数の溝を形成し、こ
の溝が延びる方向と垂直な方向にＰ型領域とＮ型領域と
を交互に配置した双方向ダイオードを形成することによ
り、接合面積が増大するため、双方向ダイオードの内部
抵抗が低減し、静電気等によるサージに対する破壊耐量
を向上させることができる。
極の周囲を取り囲むように１又は複数の溝を形成し、こ
の溝が延びる方向と垂直な方向にＰ型領域とＮ型領域と
を交互に配置した双方向ダイオードを形成することによ
り、接合面積が増大するため、双方向ダイオードの内部
抵抗が低減し、静電気等によるサージに対する破壊耐量
を向上させることができる。
【００２５】
【発明の実施の形態】以下、本発明の実施例に係る半導
体装置及び半導体装置の製造方法について添付の図面を
参照して詳細に説明する。図１（ａ）は本発明の第１実
施例に係る半導体装置を示す平面図であり、（ｂ）は図
１（ａ）のＡ−Ａ線による断面図である。図２（ａ）乃
至（ｃ）及び図３（ａ）乃至（ｃ）は本発明の第１実施
例に係る半導体装置の製造方法を工程順に示す断面図で
ある。
体装置及び半導体装置の製造方法について添付の図面を
参照して詳細に説明する。図１（ａ）は本発明の第１実
施例に係る半導体装置を示す平面図であり、（ｂ）は図
１（ａ）のＡ−Ａ線による断面図である。図２（ａ）乃
至（ｃ）及び図３（ａ）乃至（ｃ）は本発明の第１実施
例に係る半導体装置の製造方法を工程順に示す断面図で
ある。
【００２６】本実施例では、図１（ａ）に示すように、
半導体基板１上に凸字形状の切欠部を有するソース電極
８が形成されている。この切欠部の幅広の領域にゲート
電極９が四角形状に形成されている。このゲート電極９
にはゲート保護抵抗１１が接続されており、このゲート
保護抵抗１１にはゲートフィンガ１２が接続されてい
る。このゲートフィンガ１２はソース電極８に接続され
ている。また、図１（ａ）に示すように、平面的にはゲ
ート電極９の接続部１０を取り囲むように双方向ツェナ
ーダイオード６が形成されている。
半導体基板１上に凸字形状の切欠部を有するソース電極
８が形成されている。この切欠部の幅広の領域にゲート
電極９が四角形状に形成されている。このゲート電極９
にはゲート保護抵抗１１が接続されており、このゲート
保護抵抗１１にはゲートフィンガ１２が接続されてい
る。このゲートフィンガ１２はソース電極８に接続され
ている。また、図１（ａ）に示すように、平面的にはゲ
ート電極９の接続部１０を取り囲むように双方向ツェナ
ーダイオード６が形成されている。
【００２７】また、図１（ｂ）に示すように、第１導電
型の半導体基板１上には、この半導体基板１よりも不純
物濃度が高濃度の第１導電型のドレイン領域２が形成さ
れている。この第１導電型のドレイン領域２上には、第
２導電型のウェル領域３が形成されている。このウェル
領域３には、ゲート電極９と双方向ツェナーダイオード
６との接続部１０を囲むように溝４が２本形成されてい
る。この溝４の上には、酸化膜５が形成されている。こ
の酸化膜５の上には溝４の内壁にＰ型領域６ａが形成さ
れ、溝４が形成されていないウェル領域の平面部にはＮ
+型領域６ｂが形成されている。これらＰ型領域６ａ及
びＮ+型領域６ｂは交互に配置されて双方向ツェナーダ
イオード６を形成する。平面的にはＰ型領域６ａとＮ+
型領域６ｂとがゲート電極９を囲むようにストライプ状
に形成されている。双方向ツェナーダイオード６の上に
は、層間絶縁膜７が形成されている。この層間絶縁膜７
には、コンタクトホール１４が開口され、双方向ツェナ
ーダイオード６にゲート電極９とソース電極８とが夫々
接続されている。
型の半導体基板１上には、この半導体基板１よりも不純
物濃度が高濃度の第１導電型のドレイン領域２が形成さ
れている。この第１導電型のドレイン領域２上には、第
２導電型のウェル領域３が形成されている。このウェル
領域３には、ゲート電極９と双方向ツェナーダイオード
６との接続部１０を囲むように溝４が２本形成されてい
る。この溝４の上には、酸化膜５が形成されている。こ
の酸化膜５の上には溝４の内壁にＰ型領域６ａが形成さ
れ、溝４が形成されていないウェル領域の平面部にはＮ
+型領域６ｂが形成されている。これらＰ型領域６ａ及
びＮ+型領域６ｂは交互に配置されて双方向ツェナーダ
イオード６を形成する。平面的にはＰ型領域６ａとＮ+
型領域６ｂとがゲート電極９を囲むようにストライプ状
に形成されている。双方向ツェナーダイオード６の上に
は、層間絶縁膜７が形成されている。この層間絶縁膜７
には、コンタクトホール１４が開口され、双方向ツェナ
ーダイオード６にゲート電極９とソース電極８とが夫々
接続されている。
【００２８】このゲート電極９とソース電極８との間に
設けられたゲート保護用の双方向ツェナーダイオード６
と、ゲート電極９に接続されているゲート保護用抵抗１
１とにより、ゲート・ソース間で、静電気等による入力
サージが発生した場合、サージ電圧をゲート・ソース間
のゲート保護用の双方向ツェナーダイオード６で吸収
し、静電気等の入力サージによるゲートの破壊を防ぐこ
とができる。
設けられたゲート保護用の双方向ツェナーダイオード６
と、ゲート電極９に接続されているゲート保護用抵抗１
１とにより、ゲート・ソース間で、静電気等による入力
サージが発生した場合、サージ電圧をゲート・ソース間
のゲート保護用の双方向ツェナーダイオード６で吸収
し、静電気等の入力サージによるゲートの破壊を防ぐこ
とができる。
【００２９】本実施例においては、従来の双方向ダイオ
ードのＰ型領域及びＮ+型領域が、溝４が延びる方向と
直角の方向に延びて形成されている構成に対し、双方向
ツェナーダイオード６のＰ型領域６ａ及びＮ+型領域６
ｂが、溝４が延びる方向と垂直な方向に形成されてなる
双方向ツェナーダイオード６を設け、このツェナーダイ
オード６に接続されるゲート電極９にゲート保護抵抗１
１を接続し、ゲートフィンガ１２を介してソース電極８
に接続する構成にすることにより、従来の水平方向にＰ
型領域を形成するものと比較して、Ｐ型領域６ａの水平
方向の大きさを小さくすることができる。このため、双
方向ツェナーダイオード６の面積が制限されている場
合、より多くの双方向ツェナーダイオード６を直列に接
続することが可能となり、Ｐ型領域６ａとＮ+型領域６
ｂとの接合面積が増大するために双方向ツェナーダイオ
ード６全体の内部抵抗が低減する。従って、静電気等に
よる入力サージが発生した場合、ゲートにかかるサージ
をゲート保護用の双方向ツェナーダイオード６で吸収し
やすくなり、静電気等による入力サージに対する破壊耐
量が向上する。
ードのＰ型領域及びＮ+型領域が、溝４が延びる方向と
直角の方向に延びて形成されている構成に対し、双方向
ツェナーダイオード６のＰ型領域６ａ及びＮ+型領域６
ｂが、溝４が延びる方向と垂直な方向に形成されてなる
双方向ツェナーダイオード６を設け、このツェナーダイ
オード６に接続されるゲート電極９にゲート保護抵抗１
１を接続し、ゲートフィンガ１２を介してソース電極８
に接続する構成にすることにより、従来の水平方向にＰ
型領域を形成するものと比較して、Ｐ型領域６ａの水平
方向の大きさを小さくすることができる。このため、双
方向ツェナーダイオード６の面積が制限されている場
合、より多くの双方向ツェナーダイオード６を直列に接
続することが可能となり、Ｐ型領域６ａとＮ+型領域６
ｂとの接合面積が増大するために双方向ツェナーダイオ
ード６全体の内部抵抗が低減する。従って、静電気等に
よる入力サージが発生した場合、ゲートにかかるサージ
をゲート保護用の双方向ツェナーダイオード６で吸収し
やすくなり、静電気等による入力サージに対する破壊耐
量が向上する。
【００３０】また、本実施例においては、Ｐ型領域６ａ
を溝４の内壁に形成することにより、ウェル領域３表面
の水平方向に占めるＰ型領域６ａの面積を小さくするこ
とができ、単位面積当たりの直列接続している双方向ツ
ェナーダイオード６の数量を増やすことができる。この
ため、双方向ツェナーダイオード６全体の内部抵抗を更
に低減することができる。従って、静電気等による入力
サージが発生した場合、ゲートにかかるサージをゲート
保護用の双方向ダイオードで吸収しやすくすることがで
き、静電気等による入力サージに対する破壊耐量が更に
向上する。
を溝４の内壁に形成することにより、ウェル領域３表面
の水平方向に占めるＰ型領域６ａの面積を小さくするこ
とができ、単位面積当たりの直列接続している双方向ツ
ェナーダイオード６の数量を増やすことができる。この
ため、双方向ツェナーダイオード６全体の内部抵抗を更
に低減することができる。従って、静電気等による入力
サージが発生した場合、ゲートにかかるサージをゲート
保護用の双方向ダイオードで吸収しやすくすることがで
き、静電気等による入力サージに対する破壊耐量が更に
向上する。
【００３１】次に、本実施例に係る半導体装置の製造方
法について図１、図２（ａ）乃至（ｃ）及び図３（ａ）
乃至（ｃ）に基づいて説明する。先ず、図２（ａ）に示
すように、第１導電型の半導体基板１上に第１導電型の
ドレイン領域２を、例えば、エピタキシャル成長により
形成する。次に、フォトリソグラフィ技術により、パタ
ーニングを行ないイオン注入により、選択的にウェル領
域３を形成する。
法について図１、図２（ａ）乃至（ｃ）及び図３（ａ）
乃至（ｃ）に基づいて説明する。先ず、図２（ａ）に示
すように、第１導電型の半導体基板１上に第１導電型の
ドレイン領域２を、例えば、エピタキシャル成長により
形成する。次に、フォトリソグラフィ技術により、パタ
ーニングを行ないイオン注入により、選択的にウェル領
域３を形成する。
【００３２】次に、図２（ｂ）に示すように、例えば、
イオンエッチングにより、後で形成するゲート電極９と
双方向ツェナーダイオード６との接続部１０を囲むよう
に溝４を２本平行にストライプ状に形成する。
イオンエッチングにより、後で形成するゲート電極９と
双方向ツェナーダイオード６との接続部１０を囲むよう
に溝４を２本平行にストライプ状に形成する。
【００３３】次に、図２（ｃ）に示すように、例えば、
熱酸化法により酸化膜５をウェル領域３上に形成する。
熱酸化法により酸化膜５をウェル領域３上に形成する。
【００３４】次に、図３（ａ）に示すように、例えば、
ＣＶＤ法により、酸化膜５の上に例えば、多結晶シリコ
ン層を積層し、フォトリソグラフィ技術により、パター
ニングをおこなう。そして、例えば、ガス拡散により、
多結晶シリコン層全体をＰ型領域６ａに形成する。
ＣＶＤ法により、酸化膜５の上に例えば、多結晶シリコ
ン層を積層し、フォトリソグラフィ技術により、パター
ニングをおこなう。そして、例えば、ガス拡散により、
多結晶シリコン層全体をＰ型領域６ａに形成する。
【００３５】次に、図３（ｂ）に示すように、フォトリ
ソグラフィ技術により、Ｐ型領域６ａとウェル領域３と
の上にフォトレジスト膜１３を形成し、Ｐ型領域６ａと
Ｎ+型領域６ｂとが交互に配置されるようにＮ型不純物
のイオン注入をおこなう。この場合、溝４の上のＰ型領
域６ａでは、イオン注入方向に対して垂直な面、即ち、
半導体基板１に水平な方向のＰ型領域６ａにＮ型不純物
を注入して、Ｎ+型領域６ｂを形成する。溝４の深さ方
向と同じ方向のＰ型領域６ａには、ウェル領域３の表面
に形成されているP型領域６ｂがあるためＮ型不純物が
注入されず、溝４の内壁のＰ型領域６ａの導電型は変わ
らない。これにより、フォトリソグラフィ法によりパタ
ーニングすることなく双方向ツェナーダイオード６を形
成することができる。なお、Ｐ型領域６ａ及びＮ+型領
域６ｂは平面的には溝４が延びる方向と同じ方向にスト
ライプ状に延びて形成される。
ソグラフィ技術により、Ｐ型領域６ａとウェル領域３と
の上にフォトレジスト膜１３を形成し、Ｐ型領域６ａと
Ｎ+型領域６ｂとが交互に配置されるようにＮ型不純物
のイオン注入をおこなう。この場合、溝４の上のＰ型領
域６ａでは、イオン注入方向に対して垂直な面、即ち、
半導体基板１に水平な方向のＰ型領域６ａにＮ型不純物
を注入して、Ｎ+型領域６ｂを形成する。溝４の深さ方
向と同じ方向のＰ型領域６ａには、ウェル領域３の表面
に形成されているP型領域６ｂがあるためＮ型不純物が
注入されず、溝４の内壁のＰ型領域６ａの導電型は変わ
らない。これにより、フォトリソグラフィ法によりパタ
ーニングすることなく双方向ツェナーダイオード６を形
成することができる。なお、Ｐ型領域６ａ及びＮ+型領
域６ｂは平面的には溝４が延びる方向と同じ方向にスト
ライプ状に延びて形成される。
【００３６】次に、図３（ｃ）に示すように、例えば、
ＣＶＤ法によりＰＳＧ膜を成長させる。次に、フォトリ
ソグラフィ技術により、パターニングをおこない層間絶
縁膜７を形成する。この層間絶縁膜７にはソース電極８
及びゲート電極９の形成予定領域のＰ型領域６ａにコン
タクトホール１４を形成する。
ＣＶＤ法によりＰＳＧ膜を成長させる。次に、フォトリ
ソグラフィ技術により、パターニングをおこない層間絶
縁膜７を形成する。この層間絶縁膜７にはソース電極８
及びゲート電極９の形成予定領域のＰ型領域６ａにコン
タクトホール１４を形成する。
【００３７】次に、例えば、アルミスパッタ法とフォト
リソグラフィ技術とにより、パターニングをおこない、
ソース電極８とゲート電極９をコンタクトホール１４を
埋め込むように形成する。以上の工程により、図１
（ｂ）に示されるような半導体装置を形成することがで
きる。
リソグラフィ技術とにより、パターニングをおこない、
ソース電極８とゲート電極９をコンタクトホール１４を
埋め込むように形成する。以上の工程により、図１
（ｂ）に示されるような半導体装置を形成することがで
きる。
【００３８】本実施例においては、ゲート電極９と双方
向ツェナーダイオード６との接続部１０を囲むようにス
トライプ状に形成されている溝４は、溝４の上に酸化膜
５を介して形成されている多結晶シリコンからなる双方
向ツェナーダイオード６のＰ型領域６ａを溝４の内壁に
フォトリソグラフィ法によりパターニングすることなく
形成することができる。
向ツェナーダイオード６との接続部１０を囲むようにス
トライプ状に形成されている溝４は、溝４の上に酸化膜
５を介して形成されている多結晶シリコンからなる双方
向ツェナーダイオード６のＰ型領域６ａを溝４の内壁に
フォトリソグラフィ法によりパターニングすることなく
形成することができる。
【００３９】本発明の第２実施例に係る半導体装置につ
いて図４を参照して詳細に説明する。図１乃至図３に示
す第１実施例と同一構成物には同一符号を付しその詳細
な説明は省略する。図４（ａ）は本発明の第２実施例に
係る半導体装置を示す平面図であり、（ｂ）は図４
（ａ）のＡ−Ａ線による断面図である。
いて図４を参照して詳細に説明する。図１乃至図３に示
す第１実施例と同一構成物には同一符号を付しその詳細
な説明は省略する。図４（ａ）は本発明の第２実施例に
係る半導体装置を示す平面図であり、（ｂ）は図４
（ａ）のＡ−Ａ線による断面図である。
【００４０】本実施例においては、第１実施例と比較し
て、溝４における双方向ツェナーダイオード６のＰ型領
域６ａとＮ+型領域６ｂとが形成される領域が異なり、
それ以外は第１実施例と同様の構成である。
て、溝４における双方向ツェナーダイオード６のＰ型領
域６ａとＮ+型領域６ｂとが形成される領域が異なり、
それ以外は第１実施例と同様の構成である。
【００４１】本実施例においては、Ｐ型領域６ａとＮ+
型領域６ｂとが形成されるパターンを変更することによ
り、Ｐ型領域６ａの水平方向の大きさをより一層小さく
することができる。このため、ゲート電極９とソース電
極８との間に設けられたゲート保護用の双方向ツェナー
ダイオード６と、ゲート電極９に接続されているゲート
保護用抵抗１１とにより、ゲート・ソース間で、静電気
等による入力サージが発生した場合、サージ電圧をゲー
ト・ソース間のゲート保護用の双方向ツェナーダイオー
ド６で吸収し、静電気等の入力サージによるゲートの破
壊をより一層高いサージ電圧まで防ぐことができる。
型領域６ｂとが形成されるパターンを変更することによ
り、Ｐ型領域６ａの水平方向の大きさをより一層小さく
することができる。このため、ゲート電極９とソース電
極８との間に設けられたゲート保護用の双方向ツェナー
ダイオード６と、ゲート電極９に接続されているゲート
保護用抵抗１１とにより、ゲート・ソース間で、静電気
等による入力サージが発生した場合、サージ電圧をゲー
ト・ソース間のゲート保護用の双方向ツェナーダイオー
ド６で吸収し、静電気等の入力サージによるゲートの破
壊をより一層高いサージ電圧まで防ぐことができる。
【００４２】本実施例に係る半導体装置の製造方法は、
第１実施例と比較して、Ｐ型領域６ａを形成した後、Ｎ
+型領域６ｂを形成する工程において形成されるレジス
ト膜１３のパターンが異なり、それ以外は第１実施例と
同様の工程である。
第１実施例と比較して、Ｐ型領域６ａを形成した後、Ｎ
+型領域６ｂを形成する工程において形成されるレジス
ト膜１３のパターンが異なり、それ以外は第１実施例と
同様の工程である。
【００４３】第１実施例では多結晶シリコンからなる双
方向ツェナーダイオード６のＮ+型領域６ｂは溝４の形
状を利用し、水平方向のＰ型領域６ａにのみＮ型不純物
を注入することにより、双方向ツェナーダイオード６の
Ｎ+型領域６ｂを形成する構成としたが、本実施例にお
いては、選択的に水平方向のＰ型領域６ａの一部にＮ型
不純物を注入し、双方向ツェナーダイオード６のＮ+型
領域６ｂを形成する構成とすることができる。このた
め、Ｐ型領域６ａの水平方向の大きさをより一層小さく
することが可能となる。従って、双方向ツェナーダイオ
ード６の面積が制限されている場合、第１実施例と比較
して、更に多くの双方向ツェナーダイオード６を直列に
接続することが可能となり、双方向ツェナーダイオード
６全体の内部抵抗が低減される。このため、静電気等に
よる入力サージが発生した場合、ゲートにかかるサージ
をゲート保護用の双方向ツェナーダイオード６で吸収し
やすくすることができるため、静電気等によるサージに
対する破壊耐量をより一層向上させることができる。
方向ツェナーダイオード６のＮ+型領域６ｂは溝４の形
状を利用し、水平方向のＰ型領域６ａにのみＮ型不純物
を注入することにより、双方向ツェナーダイオード６の
Ｎ+型領域６ｂを形成する構成としたが、本実施例にお
いては、選択的に水平方向のＰ型領域６ａの一部にＮ型
不純物を注入し、双方向ツェナーダイオード６のＮ+型
領域６ｂを形成する構成とすることができる。このた
め、Ｐ型領域６ａの水平方向の大きさをより一層小さく
することが可能となる。従って、双方向ツェナーダイオ
ード６の面積が制限されている場合、第１実施例と比較
して、更に多くの双方向ツェナーダイオード６を直列に
接続することが可能となり、双方向ツェナーダイオード
６全体の内部抵抗が低減される。このため、静電気等に
よる入力サージが発生した場合、ゲートにかかるサージ
をゲート保護用の双方向ツェナーダイオード６で吸収し
やすくすることができるため、静電気等によるサージに
対する破壊耐量をより一層向上させることができる。
【００４４】また、上述のいずれの実施例においてい
も、形成される溝４の数は２本に、特に限定されるもの
ではなく、適宜変更することが可能である。
も、形成される溝４の数は２本に、特に限定されるもの
ではなく、適宜変更することが可能である。
【００４５】
【発明の効果】以上詳述したように本発明においては、
ゲート電極の周囲を取り囲むように１又は複数の溝を形
成し、この溝が延びる方向と垂直な方向にＰ型領域とＮ
型領域とを交互に配置した双方向ダイオードを形成する
ことにより、接合面積が増大するため、双方向ダイオー
ドの内部抵抗が低減し、静電気等によるサージに対する
破壊耐量を向上させることができる。
ゲート電極の周囲を取り囲むように１又は複数の溝を形
成し、この溝が延びる方向と垂直な方向にＰ型領域とＮ
型領域とを交互に配置した双方向ダイオードを形成する
ことにより、接合面積が増大するため、双方向ダイオー
ドの内部抵抗が低減し、静電気等によるサージに対する
破壊耐量を向上させることができる。
【００４６】また、ゲート電極形成予定領域を取り囲む
ように１又は複数の溝を形成し、この溝上に酸化膜を形
成して、酸化膜の全面にＰ型領域を形成した後、フォト
リソグラフィ技術を使用することなく、Ｐ型領域に隣接
してＮ型領域を形成することができる。
ように１又は複数の溝を形成し、この溝上に酸化膜を形
成して、酸化膜の全面にＰ型領域を形成した後、フォト
リソグラフィ技術を使用することなく、Ｐ型領域に隣接
してＮ型領域を形成することができる。
【図１】（ａ）は本発明の第１実施例に係る半導体装置
を示す平面図であり、（ｂ）は図１（ａ）のＡ−Ａ線に
よる断面図である。
を示す平面図であり、（ｂ）は図１（ａ）のＡ−Ａ線に
よる断面図である。
【図２】（ａ）乃至（ｃ）は本発明の第１実施例に係る
半導体装置の製造方法を工程順に示す断面図である。
半導体装置の製造方法を工程順に示す断面図である。
【図３】（ａ）乃至（ｃ）は図２の次の工程を工程順に
示す断面図である。
示す断面図である。
【図４】（ａ）は本発明の第２実施例に係る半導体装置
を示す平面図であり、（ｂ）は図４（ａ）のＡ−Ａ線に
よる断面図である
を示す平面図であり、（ｂ）は図４（ａ）のＡ−Ａ線に
よる断面図である
【図５】（ａ）は従来の縦型電界効果型トランジスタの
平面図であり、（ｂ）は図５のＡ−Ａ線による断面図で
ある。
平面図であり、（ｂ）は図５のＡ−Ａ線による断面図で
ある。
【図６】（ａ）は他の従来の縦型電界効果型トランジス
タの平面図であり、（ｂ）は斜視図である。
タの平面図であり、（ｂ）は斜視図である。
１、１００；半導体基板 ２、１０１；ドレイン領域 ３、１０２；ウェル領域 ４、１１１；溝 ５、１０３；酸化膜 ６；双方向ツェナーダイオード ６ａ、１０４ａ、１１２ａ、１１２ｃ；Ｐ型領域 ６ｂ、１０４ｂ、１１２ｂ；Ｎ+型領域 ７、１０５；層間絶縁膜 ８、１０６；ソース電極 ９、１０７；ゲート電極 １０、１０８；接続部 １１、１０９；ゲート保護抵抗 １２、１１０；ゲートフィンガ １３；レジスト膜 １４；コンタクトホール １０４、１１２；双方向ダイオード
Claims (7)
- 【請求項１】 第１導電型の半導体基板と、前記半導体
基板に形成された第１導電型のドレイン領域及び第２導
電型のウェル領域と、前記ウェル領域にゲート電極の周
囲を取り囲むように形成された１又は複数の溝と、を有
し、前記溝が延びる方向と垂直な方向にＰ型領域とＮ型
領域とが交互に配置された双方向ダイオードが形成され
ていることを特徴とする半導体装置。 - 【請求項２】 前記溝の内壁には前記Ｐ型領域が形成さ
れていることを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】 前記双方向ダイオードは双方向ツェナー
ダイオードであることを特徴とする請求項１又は２に記
載の半導体装置。 - 【請求項４】 第１導電型の半導体基板上に第１導電型
のドレイン領域を形成し、前記ドレイン領域に選択的に
ウェル領域を形成する工程と、このウェル領域にゲート
電極形成予定領域を取り囲むように１又は複数の溝を形
成する工程と、前記ウェル領域上に酸化膜を形成し、前
記酸化膜の上に前記溝が延びる方向と垂直な方向にＰ型
領域とＮ型領域とを交互に配置した双方向ダイオードを
形成する工程と、を有することを特徴とする半導体装置
の製造方法。 - 【請求項５】 前記酸化膜の上に前記溝が延びる方向と
垂直な方向にＰ型領域とＮ型領域とを交互に配置した双
方向ダイオードを形成する工程の後工程として、前記Ｐ
型領域及びＮ型領域の上に層間絶縁膜を形成する工程
と、前記層間絶縁膜にコンタクトホールを開口し、前記
Ｐ型領域にゲート電極とソース電極とを形成する工程
と、を有することを特徴とする請求項４に記載の半導体
装置の製造方法。 - 【請求項６】 前記酸化膜の上に前記溝が延びる方向と
垂直な方向にＰ型領域とＮ型領域とを交互に配置した双
方向ダイオードを形成する工程は、前記酸化膜の全面に
Ｐ型領域を形成し、前記Ｐ型領域にイオン注入すること
により、前記Ｐ型領域とＮ型領域とを交互に配置して双
方向ダイオードを形成する工程であることを特徴とする
請求項４又は５に記載の半導体装置の製造方法。 - 【請求項７】 前記酸化膜の上に前記溝が延びる方向と
垂直な方向にＰ型領域とＮ型領域とを交互に配置した双
方向ダイオードを形成する工程は、前記酸化 膜の全面に
Ｐ型領域を形成し、前記Ｐ型領域にフォトリソグラフィ
法によりパターニングして前記Ｐ型領域とＮ型領域とを
交互に配置して双方向ダイオードを形成する工程である
ことを特徴とする請求項４乃至６のいずれか１項に記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07461199A JP3339455B2 (ja) | 1999-03-18 | 1999-03-18 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07461199A JP3339455B2 (ja) | 1999-03-18 | 1999-03-18 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000269497A JP2000269497A (ja) | 2000-09-29 |
| JP3339455B2 true JP3339455B2 (ja) | 2002-10-28 |
Family
ID=13552153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07461199A Expired - Fee Related JP3339455B2 (ja) | 1999-03-18 | 1999-03-18 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3339455B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002141507A (ja) * | 2000-10-31 | 2002-05-17 | Mitsubishi Electric Corp | 半導体装置とその製造方法 |
| JP5407438B2 (ja) * | 2009-03-06 | 2014-02-05 | トヨタ自動車株式会社 | 半導体装置 |
| KR101430674B1 (ko) | 2012-12-20 | 2014-08-18 | 주식회사 케이이씨 | 제너 다이오드를 갖는 반도체 디바이스 |
| JP6460869B2 (ja) * | 2015-03-19 | 2019-01-30 | 新電元工業株式会社 | 半導体装置の製造方法 |
-
1999
- 1999-03-18 JP JP07461199A patent/JP3339455B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000269497A (ja) | 2000-09-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4874516B2 (ja) | トレンチショットキー整流器が組み込まれたトレンチ二重拡散金属酸化膜半導体トランジスタ | |
| KR100701140B1 (ko) | 쇼트키 다이오드 및 그 제조 방법 | |
| US6965150B2 (en) | Semiconductor device | |
| JP5371274B2 (ja) | 半導体装置 | |
| JP5525153B2 (ja) | 半導体装置 | |
| US7651917B2 (en) | Semiconductor device and a method of manufacturing the same | |
| JPH0427712B2 (ja) | ||
| US10347620B2 (en) | Semiconductor device | |
| US6495863B2 (en) | Semiconductor device having diode for input protection circuit of MOS structure device | |
| JP2007220814A (ja) | 半導体装置 | |
| US7816763B2 (en) | BJT and method for fabricating the same | |
| JP3869580B2 (ja) | 半導体装置 | |
| JP3339455B2 (ja) | 半導体装置及びその製造方法 | |
| JP5391261B2 (ja) | 半導体装置 | |
| JPH09232458A (ja) | ＢｉＣＭＯＳ素子およびその製造方法 | |
| KR100673144B1 (ko) | 반도체소자의 트랜지스터 및 그 형성방법 | |
| US20080087969A1 (en) | Planar-type semiconductor device and method of manufacturing the same | |
| JPH10294475A (ja) | 半導体装置とその製造方法 | |
| JP6998788B2 (ja) | 半導体装置 | |
| JP4479041B2 (ja) | 半導体装置及びその製造方法 | |
| JPH08162472A (ja) | バイポーラトランジスタ，バイポーラトランジスタを有する半導体装置およびその製造方法 | |
| JP2002141505A (ja) | 電界効果トランジスタ | |
| JP2007184387A (ja) | 半導体装置およびその製造方法 | |
| JP4136372B2 (ja) | 半導体装置 | |
| JP2988047B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070816 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080816 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080816 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090816 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090816 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100816 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100816 Year of fee payment: 8 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100816 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110816 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120816 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120816 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130816 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |