JP3123930B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3123930B2 JP3123930B2 JP08218764A JP21876496A JP3123930B2 JP 3123930 B2 JP3123930 B2 JP 3123930B2 JP 08218764 A JP08218764 A JP 08218764A JP 21876496 A JP21876496 A JP 21876496A JP 3123930 B2 JP3123930 B2 JP 3123930B2
- Authority
- JP
- Japan
- Prior art keywords
- zener diode
- semiconductor device
- layer
- bidirectional zener
- type bidirectional
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 35
- 230000002457 bidirectional effect Effects 0.000 claims description 36
- 239000000758 substrate Substances 0.000 claims description 10
- 239000010410 layer Substances 0.000 description 34
- 230000015556 catabolic process Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 8
- 230000006378 damage Effects 0.000 description 8
- 238000001459 lithography Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000002344 surface layer Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、トランジスタを有
する半導体装置に関し、特にトランジスタの静電破壊防
止に好適な構造を有する半導体装置に関する。
する半導体装置に関し、特にトランジスタの静電破壊防
止に好適な構造を有する半導体装置に関する。
【０００２】
【従来の技術】従来の技術を図３及び図４に示す。図３
は、従来の半導体装置を示す等価回路図であり、図４
は、従来の半導体装置を示す要部断面図である。
は、従来の半導体装置を示す等価回路図であり、図４
は、従来の半導体装置を示す要部断面図である。
【０００３】従来のゲート・ソース間にＰ+／Ｎ／Ｐ+型
双方向ツェナーダイオードを接続した半導体装置は図４
に示すように、ＭＯＳ ＦＥＴ１９のドレイン電極１が
接触するＰ+基板２上のＰ-エピタキシャル層３の表面層
にＮウェル層４が形成され、Ｎウェル層４上にフィール
ド酸化膜５が形成され、フィールド酸化膜５にＰ+層と
Ｎ層１６とからなる双方向ツェナーダイオード１８（図
３参照）が存在していた。
双方向ツェナーダイオードを接続した半導体装置は図４
に示すように、ＭＯＳ ＦＥＴ１９のドレイン電極１が
接触するＰ+基板２上のＰ-エピタキシャル層３の表面層
にＮウェル層４が形成され、Ｎウェル層４上にフィール
ド酸化膜５が形成され、フィールド酸化膜５にＰ+層と
Ｎ層１６とからなる双方向ツェナーダイオード１８（図
３参照）が存在していた。
【０００４】双方向ツェナーダイオード１８のＰ+層１
５は、層間絶縁膜６に設けられたコンタクトホールに接
触する配線により、ゲートアルミ１０とソースアルミ１
１に接続されている。７はＰ+層，８はＮ+層，９はＮ
層，１２は多結晶シリコン膜である。
５は、層間絶縁膜６に設けられたコンタクトホールに接
触する配線により、ゲートアルミ１０とソースアルミ１
１に接続されている。７はＰ+層，８はＮ+層，９はＮ
層，１２は多結晶シリコン膜である。
【０００５】図３は、従来の半導体装置を示す等価回路
図である。図３に示す従来の半導体装置では、ゲート・
ソース間に接続されたＰ+／Ｎ／Ｐ+型双方向ツェナーダ
イオード１８のツェナー耐圧をＭＯＳ ＦＥＴ１９の耐
圧よりも低く設定することにより、サージ電圧等が印加
された場合、ＭＯＳ ＦＥＴ１９よりも先にツェナーダ
イオード１８がプレイクダウンするため、ツェナーダイ
オード１８がクランプ回路の役目をし、ＭＯＳ ＦＥＴ
１９の素子破壊を防止していた。
図である。図３に示す従来の半導体装置では、ゲート・
ソース間に接続されたＰ+／Ｎ／Ｐ+型双方向ツェナーダ
イオード１８のツェナー耐圧をＭＯＳ ＦＥＴ１９の耐
圧よりも低く設定することにより、サージ電圧等が印加
された場合、ＭＯＳ ＦＥＴ１９よりも先にツェナーダ
イオード１８がプレイクダウンするため、ツェナーダイ
オード１８がクランプ回路の役目をし、ＭＯＳ ＦＥＴ
１９の素子破壊を防止していた。
【０００６】
【発明が解決しようとする課題】しかしながら、図３及
び図４に示す従来例において、Ｐ+／Ｎ／Ｐ+型双方向ツ
ェナーダイオードは、ツェナー耐圧波形がソフト波形で
あるため（図５（ｂ）参照）、チップサイズが小さくな
ると、十分な保護回路とならず、素子破壊が引き起こさ
れるという問題があった。その理由は、ツェナーダイオ
ードをＰ+／Ｎ／Ｐ+で形成すると、耐圧決定領域（低濃
度領域）がＮ層で形成されるため、ブレイクダウンが表
面層で生じる。これにより、ブレイクダウンするまでの
リークが大きくなり、動作抵抗が大きくなるためであ
る。
び図４に示す従来例において、Ｐ+／Ｎ／Ｐ+型双方向ツ
ェナーダイオードは、ツェナー耐圧波形がソフト波形で
あるため（図５（ｂ）参照）、チップサイズが小さくな
ると、十分な保護回路とならず、素子破壊が引き起こさ
れるという問題があった。その理由は、ツェナーダイオ
ードをＰ+／Ｎ／Ｐ+で形成すると、耐圧決定領域（低濃
度領域）がＮ層で形成されるため、ブレイクダウンが表
面層で生じる。これにより、ブレイクダウンするまでの
リークが大きくなり、動作抵抗が大きくなるためであ
る。
【０００７】また従来例においては、ツェナーダイオー
ドのＰ+層とＭＯＳ ＦＥＴのソース層を同時に形成して
いたため、ツェナー耐圧が高いという問題があった。そ
の理由は、ＭＯＳ ＦＥＴのソース形成条件が支配的と
なり、ツェナー耐圧をコントロールすることができない
ためであり、従来例においてツェナー耐圧を下げるに
は、ＩＰＲを追加する必要があった。
ドのＰ+層とＭＯＳ ＦＥＴのソース層を同時に形成して
いたため、ツェナー耐圧が高いという問題があった。そ
の理由は、ＭＯＳ ＦＥＴのソース形成条件が支配的と
なり、ツェナー耐圧をコントロールすることができない
ためであり、従来例においてツェナー耐圧を下げるに
は、ＩＰＲを追加する必要があった。
【０００８】本発明の目的は、前記問題点を解消した半
導体装置を提供することにある。
導体装置を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、半導体基板上に形成さ
れたＰｃｈ絶縁ゲート型トランジスタを有する半導体装
置であって、半導体基板中にＮ+ ／Ｐ／Ｎ+ 型双方向ツ
ェナーダイオードを有し、該双方向ツェナーダイオード
は、前記トランジスタのゲート領域とソース領域とを接
続したものである。
め、本発明に係る半導体装置は、半導体基板上に形成さ
れたＰｃｈ絶縁ゲート型トランジスタを有する半導体装
置であって、半導体基板中にＮ+ ／Ｐ／Ｎ+ 型双方向ツ
ェナーダイオードを有し、該双方向ツェナーダイオード
は、前記トランジスタのゲート領域とソース領域とを接
続したものである。
【００１０】また前記Ｐｃｈ絶縁ゲート型トランジスタ
のソース電極にコンタクトする前記Ｐｃｈ絶縁ゲート型
トランジスタのＮ + 層と前記Ｎ+ ／Ｐ／Ｎ+ 型双方向ツ
ェナーダイオードのＮ+ 層は、同時に形成されたもので
ある。
のソース電極にコンタクトする前記Ｐｃｈ絶縁ゲート型
トランジスタのＮ + 層と前記Ｎ+ ／Ｐ／Ｎ+ 型双方向ツ
ェナーダイオードのＮ+ 層は、同時に形成されたもので
ある。
【００１１】前記Ｎ+／Ｐ／Ｎ+型双方向ツェナーダイオ
ードは、複数段に形成されているものである。
ードは、複数段に形成されているものである。
【００１２】
【作用】本発明においては、半導体装置のゲート・ソー
ス間にＮ+／Ｐ／Ｎ+型双方向ツェナーダイオードを内蔵
したことにより、ツェナー耐圧波形をハード化し、ツェ
ナー部の動作抵抗を低減させ、静電耐量を向上させたこ
とにより、サージ電圧等が半導体装置に印加された場
合、サージ電圧等をクランプすることが可能となり、素
子破壊を防止することができる。
ス間にＮ+／Ｐ／Ｎ+型双方向ツェナーダイオードを内蔵
したことにより、ツェナー耐圧波形をハード化し、ツェ
ナー部の動作抵抗を低減させ、静電耐量を向上させたこ
とにより、サージ電圧等が半導体装置に印加された場
合、サージ電圧等をクランプすることが可能となり、素
子破壊を防止することができる。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態を図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【００１４】図１において、本発明の実施形態に係る半
導体装置は、Ｐｃｈ絶縁ゲート型トランジスタ(ＭＯＳ
ＦＥＴ）１９のゲート・ソース間に、Ｎ+／Ｐ／Ｎ+型双
方向ツェナーダイオード１７を配置したことを特徴とす
るものである。
導体装置は、Ｐｃｈ絶縁ゲート型トランジスタ(ＭＯＳ
ＦＥＴ）１９のゲート・ソース間に、Ｎ+／Ｐ／Ｎ+型双
方向ツェナーダイオード１７を配置したことを特徴とす
るものである。
【００１５】次に、本発明の実施形態に係る半導体装置
の製造方法を説明する。図２に示すように、ＭＯＳ Ｆ
ＥＴ１９のドレイン電極１が接触するＰ+基板２上のＰ-
エピタキシャル層３の表面層上に、酸化膜５を８０００
〜１２０００Åの厚さに形成し、リソグラフィー技術を
用いてパターニングする。
の製造方法を説明する。図２に示すように、ＭＯＳ Ｆ
ＥＴ１９のドレイン電極１が接触するＰ+基板２上のＰ-
エピタキシャル層３の表面層上に、酸化膜５を８０００
〜１２０００Åの厚さに形成し、リソグラフィー技術を
用いてパターニングする。
【００１６】さらに酸化膜５上に多結晶シリコン膜１２
を４０００〜６０００Åの厚さに形成し、リソグラフィ
ー技術を用いてパターニングし、多結晶シリコン膜１２
中にＮ+層１３とＰ層１４をリソグラフィー技術を用い
て形成し、その上に層間絶縁膜６を５０００〜８０００
Åの厚さに形成し、リソグラフィー技術を用いてパター
ニングする。Ｎ+層１３上にゲートアルミ電極１０とソ
ースアルミ電極１１が接触しており、Ｎ+／Ｐ／Ｎ+型双
方向ツェナーダイオード１７を形成している。
を４０００〜６０００Åの厚さに形成し、リソグラフィ
ー技術を用いてパターニングし、多結晶シリコン膜１２
中にＮ+層１３とＰ層１４をリソグラフィー技術を用い
て形成し、その上に層間絶縁膜６を５０００〜８０００
Åの厚さに形成し、リソグラフィー技術を用いてパター
ニングする。Ｎ+層１３上にゲートアルミ電極１０とソ
ースアルミ電極１１が接触しており、Ｎ+／Ｐ／Ｎ+型双
方向ツェナーダイオード１７を形成している。
【００１７】このように、半導体基板中にＮ+／Ｐ／Ｎ+
型双方向ツェナーダイオード１７を配置し、このＮ+／
Ｐ／Ｎ+型双方向ツェナーダイオード１７は、Ｐｃｈ絶
縁ゲート型トランジスタとしてのＭＯＳ ＦＥＴ１９の
ゲート領域とソース領域とを接続している。
型双方向ツェナーダイオード１７を配置し、このＮ+／
Ｐ／Ｎ+型双方向ツェナーダイオード１７は、Ｐｃｈ絶
縁ゲート型トランジスタとしてのＭＯＳ ＦＥＴ１９の
ゲート領域とソース領域とを接続している。
【００１８】次に、本発明の実施形態の動作について、
図１を参照して詳細に説明する。
図１を参照して詳細に説明する。
【００１９】Ｎ+／Ｐ／Ｎ+型双方向ツェナーダイオード
１７の耐圧Ｖ17がＭＯＳＦＥＴ１９の耐圧より低く設定
することにより、サージ電圧等がＭＯＳ ＦＥＴ１９に
印加された場合、ＭＯＳ ＦＥＴ１９より先にＮ+／Ｐ／
Ｎ+型双方向ツェナーダイオード１７がブレイクダウン
するため、ＭＯＳ ＦＥＴ１９にサージ電圧等がそのま
ま印加されず、素子破壊を防止することができる。
１７の耐圧Ｖ17がＭＯＳＦＥＴ１９の耐圧より低く設定
することにより、サージ電圧等がＭＯＳ ＦＥＴ１９に
印加された場合、ＭＯＳ ＦＥＴ１９より先にＮ+／Ｐ／
Ｎ+型双方向ツェナーダイオード１７がブレイクダウン
するため、ＭＯＳ ＦＥＴ１９にサージ電圧等がそのま
ま印加されず、素子破壊を防止することができる。
【００２０】またＮ+／Ｐ／Ｎ+型双方向ツェナーダイオ
ード１７は、ツェナー耐圧波形がハード波形（図５
（ｂ）参照）であるため、動作抵抗が小さく、瞬時にブ
レイクダウンするため、ＭＯＳ ＦＥＴ１９へのサージ
電圧等の影響を小さくでき、より確実に素子破壊を防止
することができる。
ード１７は、ツェナー耐圧波形がハード波形（図５
（ｂ）参照）であるため、動作抵抗が小さく、瞬時にブ
レイクダウンするため、ＭＯＳ ＦＥＴ１９へのサージ
電圧等の影響を小さくでき、より確実に素子破壊を防止
することができる。
【００２１】さらに実験結果では、 となり、ツェナー構造をＮ+／Ｐ／Ｎ+型にしたことによ
り、ＥＳＤ耐量はＭＩＬ＋側で、１４００Ｖ→３９００
Ｖに、ＭＩＬ−側で、１２００Ｖ→３５００Ｖに向上し
た。同時に、動作抵抗についても、１３０Ω→３０Ωに
低減した。
り、ＥＳＤ耐量はＭＩＬ＋側で、１４００Ｖ→３９００
Ｖに、ＭＩＬ−側で、１２００Ｖ→３５００Ｖに向上し
た。同時に、動作抵抗についても、１３０Ω→３０Ωに
低減した。
【００２２】
【実施例】次に本発明の実施例について図１，図２を参
照して詳細に説明する。
照して詳細に説明する。
【００２３】この実施例における半導体装置の製造に当
たっては、図２に示すように、ＭＯＳ ＦＥＴ１９のド
レイン電極１が接触するＰ+基板２上のＰ-エピタキシャ
ル層３の表面層上に、酸化膜５を１００００Åの厚さに
形成し、リソグラフィー技術を用いてパターニングす
る。
たっては、図２に示すように、ＭＯＳ ＦＥＴ１９のド
レイン電極１が接触するＰ+基板２上のＰ-エピタキシャ
ル層３の表面層上に、酸化膜５を１００００Åの厚さに
形成し、リソグラフィー技術を用いてパターニングす
る。
【００２４】さらに、その上に多結晶シリコン膜１２を
４７００Åの厚さに形成し、リソグラフィー技術を用い
てパターニングし、多結晶シリコン膜１２中にＮ+層１
３とＰ層１４をリソグラフィー技術を用いて形成し、そ
の上に層間絶縁膜（ＢＰＳＧ膜）６を６５００Åの厚さ
に形成し、リソグラフィー技術を用いてパターニングす
る。Ｎ+層１３にゲートアルミ電極１０とソースアルミ
電極１１が接触しており、Ｎ+／Ｐ／Ｎ+型双方向ツェナ
ーダイオード１７を形成している。
４７００Åの厚さに形成し、リソグラフィー技術を用い
てパターニングし、多結晶シリコン膜１２中にＮ+層１
３とＰ層１４をリソグラフィー技術を用いて形成し、そ
の上に層間絶縁膜（ＢＰＳＧ膜）６を６５００Åの厚さ
に形成し、リソグラフィー技術を用いてパターニングす
る。Ｎ+層１３にゲートアルミ電極１０とソースアルミ
電極１１が接触しており、Ｎ+／Ｐ／Ｎ+型双方向ツェナ
ーダイオード１７を形成している。
【００２５】このように、半導体基板中にＮ+／Ｐ／Ｎ+
型双方向ツェナーダイオード１７を配置し、このＮ+／
Ｐ／Ｎ+型双方向ツェナーダイオード１７は、Ｐｃｈ絶
縁ゲート型トランジスタとしてのＭＯＳ ＦＥＴ１９の
ゲート領域とソース領域とを接続している。
型双方向ツェナーダイオード１７を配置し、このＮ+／
Ｐ／Ｎ+型双方向ツェナーダイオード１７は、Ｐｃｈ絶
縁ゲート型トランジスタとしてのＭＯＳ ＦＥＴ１９の
ゲート領域とソース領域とを接続している。
【００２６】次に、本発明の実施例の動作について、図
１の半導体装置の等価回路図で説明する。
１の半導体装置の等価回路図で説明する。
【００２７】Ｎ+／Ｐ／Ｎ+型双方向ツェナーダイオード
１７の耐圧Ｖ17がＭＯＳ ＦＥＴ１９の耐圧より低く設
定することにより、サージ電圧等がＭＯＳ ＦＥＴ１９
に印加された場合、ＭＯＳ ＦＥＴ１９より先にＮ+／Ｐ
／Ｎ+型双方向ツェナーダイオード１７がブレイクダウ
ンするため、ＭＯＳ ＦＥＴ１９にサージ電圧等がその
まま印加されず、素子破壊を防止することができる。
１７の耐圧Ｖ17がＭＯＳ ＦＥＴ１９の耐圧より低く設
定することにより、サージ電圧等がＭＯＳ ＦＥＴ１９
に印加された場合、ＭＯＳ ＦＥＴ１９より先にＮ+／Ｐ
／Ｎ+型双方向ツェナーダイオード１７がブレイクダウ
ンするため、ＭＯＳ ＦＥＴ１９にサージ電圧等がその
まま印加されず、素子破壊を防止することができる。
【００２８】また、Ｎ+／Ｐ／Ｎ+型双方向ツェナーダイ
オード１７は、ツェナー耐圧波形がハード波形（図５
（ｂ）参照）であるため、動作抵抗が小さく、瞬時にブ
レイクダウンするため、ＭＯＳ ＦＥＴ１９へのサージ
電圧等の影響を小さくでき、より小さいチップに対して
も、確実に素子破壊を防止することができる。
オード１７は、ツェナー耐圧波形がハード波形（図５
（ｂ）参照）であるため、動作抵抗が小さく、瞬時にブ
レイクダウンするため、ＭＯＳ ＦＥＴ１９へのサージ
電圧等の影響を小さくでき、より小さいチップに対して
も、確実に素子破壊を防止することができる。
【００２９】（実施形態２）次に、本発明の実施形態２
について、図２を参照して説明する。実施形態２では、
実施形態１の半導体装置を工程数を増やすことなく、製
造する構造としたものである。
について、図２を参照して説明する。実施形態２では、
実施形態１の半導体装置を工程数を増やすことなく、製
造する構造としたものである。
【００３０】実施形態２に係る半導体装置は、実施形態
１で説明したＮ+／Ｐ／Ｎ+型双方向ツェナーダイオード
１７の形成過程において、図２に示すように、ＭＯＳ
ＦＥＴ１９のＮ+層８をコンタクトリンＩ／Ｉにより成
形し、同時にＮ+／Ｐ／Ｎ+型双方向ツェナーダイオード
１７のＮ+層１３を形成することを特徴とするものであ
る。
１で説明したＮ+／Ｐ／Ｎ+型双方向ツェナーダイオード
１７の形成過程において、図２に示すように、ＭＯＳ
ＦＥＴ１９のＮ+層８をコンタクトリンＩ／Ｉにより成
形し、同時にＮ+／Ｐ／Ｎ+型双方向ツェナーダイオード
１７のＮ+層１３を形成することを特徴とするものであ
る。
【００３１】これにより、従来例のＰ+／Ｎ／Ｐ+型双方
向ツェナーダイオード１８と比較して工程数を増やすこ
となく、素子破壊に有利な半導体装置を形成することが
できる。
向ツェナーダイオード１８と比較して工程数を増やすこ
となく、素子破壊に有利な半導体装置を形成することが
できる。
【００３２】また、従来のＰ+／Ｎ／Ｐ+型双方向ツェナ
ーダイオード１８を用いて、本発明のＮ+／Ｐ／Ｎ+型双
方向ツェナーダイオード１７と同一の効果を得るために
は、従来のＰ+／Ｎ／Ｐ+型双方向ツェナーダイオード１
８のＰ+層１５をＭＯＳ ＦＥＴ１８のＰ+層７と別に形
成するため、ツェナーボロンＰＲ工程が必要となり、工
程数が増加してしまう。
ーダイオード１８を用いて、本発明のＮ+／Ｐ／Ｎ+型双
方向ツェナーダイオード１７と同一の効果を得るために
は、従来のＰ+／Ｎ／Ｐ+型双方向ツェナーダイオード１
８のＰ+層１５をＭＯＳ ＦＥＴ１８のＰ+層７と別に形
成するため、ツェナーボロンＰＲ工程が必要となり、工
程数が増加してしまう。
【００３３】
【発明の効果】以上のように本発明によれば、半導体装
置のゲート・ソース間に、Ｎ+／Ｐ／Ｎ+型双方向ツェナ
ーダイオードを内蔵したため、チップサイズが小さいも
のについてもサージ電圧等による素子破壊を防止でき
る。その理由は、ツェナー構造をＮ+／Ｐ／Ｎ+型にした
ことにより、ツェナー耐圧波形がハード化でき、動作抵
抗を小さくしたためである。
置のゲート・ソース間に、Ｎ+／Ｐ／Ｎ+型双方向ツェナ
ーダイオードを内蔵したため、チップサイズが小さいも
のについてもサージ電圧等による素子破壊を防止でき
る。その理由は、ツェナー構造をＮ+／Ｐ／Ｎ+型にした
ことにより、ツェナー耐圧波形がハード化でき、動作抵
抗を小さくしたためである。
【００３４】また、従来のＰ+／Ｎ／Ｐ+型双方向ツェナ
ーダイオードと同じ工程数で素子破壊に有利な半導体装
置を形成することができる。その理由は、ＭＯＳＦＥＴ
のＮ+層形成と同一工程で、Ｎ+／Ｐ／Ｎ+型双方向ツェ
ナーダイオードのＮ+層を形成するためである。
ーダイオードと同じ工程数で素子破壊に有利な半導体装
置を形成することができる。その理由は、ＭＯＳＦＥＴ
のＮ+層形成と同一工程で、Ｎ+／Ｐ／Ｎ+型双方向ツェ
ナーダイオードのＮ+層を形成するためである。
【図１】本発明の実施形態１に係る半導体装置を示す等
価回路図である。
価回路図である。
【図２】本発明の実施形態１に係る半導体装置の製造方
法を説明する図である。
法を説明する図である。
【図３】従来例に係る半導体装置を示す等価回路図であ
る。
る。
【図４】従来例に係る半導体装置の製造方法を説明する
図である。
図である。
【図５】（ａ）は、本発明に係るツェナー構造のツェナ
ー耐圧波形を示す波形図、（ｂ）は、従来例に係るツェ
ナー構造のツェナー耐圧波形を示す波形図である。
ー耐圧波形を示す波形図、（ｂ）は、従来例に係るツェ
ナー構造のツェナー耐圧波形を示す波形図である。
【符号の説明】 １ ドレイン電極 ２ Ｐ+基板 ３ Ｐ-エピタキシャル層 ４，９，１６ Ｎ層 ５ 酸化膜 ６ 層間絶縁膜 ７，１５ Ｐ+層 ８，１３ Ｎ+層 １０ ゲートアルミ電極 １１ ソースアルミ電極 １２ 多結晶シリコン膜 １４ Ｐ層 １７ Ｎ+／Ｐ／Ｎ+型双方向ツェナーダイオード １９ ＭＯＳ ＦＥＴ（Ｐｃｈ絶縁ゲート型トランジス
タ）
タ）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/866
Claims (3)
- 【請求項１】 半導体基板上に形成されたＰｃｈ絶縁ゲ
ート型トランジスタを有する半導体装置であって、半導
体基板中にＮ+ ／Ｐ／Ｎ+ 型双方向ツェナーダイオード
を有し、該双方向ツェナーダイオードは、前記トランジ
スタのゲート領域とソース領域とを接続したものである
ことを特徴とする半導体装置。 - 【請求項２】 前記Ｐｃｈ絶縁ゲート型トランジスタの
ソース電極にコンタクトする前記Ｐｃｈ絶縁ゲート型ト
ランジスタのＮ + 層と前記Ｎ+ ／Ｐ／Ｎ+ 型双方向ツェ
ナーダイオードのＮ+ 層は、同時に形成されたものであ
ることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記Ｎ+ ／Ｐ／Ｎ+ 型双方向ツェナーダ
イオードは、複数段に形成されていることを特徴とする
請求項１あるいは２に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08218764A JP3123930B2 (ja) | 1996-08-20 | 1996-08-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08218764A JP3123930B2 (ja) | 1996-08-20 | 1996-08-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1065157A JPH1065157A (ja) | 1998-03-06 |
| JP3123930B2 true JP3123930B2 (ja) | 2001-01-15 |
Family
ID=16725039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08218764A Expired - Fee Related JP3123930B2 (ja) | 1996-08-20 | 1996-08-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3123930B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002141507A (ja) * | 2000-10-31 | 2002-05-17 | Mitsubishi Electric Corp | 半導体装置とその製造方法 |
| JP2002208702A (ja) | 2001-01-10 | 2002-07-26 | Mitsubishi Electric Corp | パワー半導体装置 |
| WO2014073656A1 (ja) * | 2012-11-08 | 2014-05-15 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP6218462B2 (ja) | 2013-07-04 | 2017-10-25 | 三菱電機株式会社 | ワイドギャップ半導体装置 |
-
1996
- 1996-08-20 JP JP08218764A patent/JP3123930B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1065157A (ja) | 1998-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5017985A (en) | Input protection arrangement for VLSI integrated circuit devices | |
| JP2626229B2 (ja) | 半導体入力保護装置 | |
| JP2822915B2 (ja) | 半導体装置 | |
| JPS6146986B2 (ja) | ||
| JP3123930B2 (ja) | 半導体装置 | |
| JPH08116051A (ja) | 半導体装置 | |
| JPS63137478A (ja) | 保護回路をもつ半導体装置の製造方法 | |
| US5861656A (en) | High voltage integrated circuit | |
| US7205581B2 (en) | Thyristor structure and overvoltage protection configuration having the thyristor structure | |
| JP2611639B2 (ja) | 半導体装置 | |
| JPS61214576A (ja) | 半導体装置 | |
| JP2748938B2 (ja) | 半導体集積回路装置 | |
| JP3350170B2 (ja) | 電力用ｍｏｓ型半導体装置及びその製造方法 | |
| EP0360998B1 (en) | Semiconductor device having improved element isolation area | |
| JPH06140588A (ja) | 半導体集積回路 | |
| JP3185723B2 (ja) | 半導体装置 | |
| JPH0590522A (ja) | 半導体装置 | |
| JPH08222703A (ja) | 半導体装置 | |
| JPH0831948A (ja) | 半導体集積回路装置 | |
| JP3116778B2 (ja) | 半導体装置 | |
| US20030146487A1 (en) | Semiconductor device having a device formation region protected from a counterelectromotive force | |
| JPH0818007A (ja) | 半導体装置 | |
| JPH0716006B2 (ja) | 半導体装置 | |
| JPH0518468B2 (ja) | ||
| KR19990004908A (ko) | 반도체 장치 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990323 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081027 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091027 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091027 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101027 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101027 Year of fee payment: 10 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101027 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111027 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111027 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121027 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121027 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131027 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |