CN116741772A - 一种半导体器件和电子设备 - Google Patents

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Abstract

本申请提供一种半导体器件和电子设备，涉及半导体技术领域，用于解决如何提升半导体器件的面积效率，降低半导体器件的成本的问题。半导体器件包括衬底、外延层、第一器件、隔离阱和第二器件。外延层包括第一区域和第二区域。第一器件包括多个并联的元胞，每个元胞均包括第一源极、第一漏极和第一栅极。第一源极和第一栅极设置于第一区域，衬底和外延层形成元胞的第一漏极。隔离阱设置于第二区域，且隔离阱与衬底之间由外延层间隔开。第二器件设置于隔离阱内，第二器件与外延层之间由隔离阱间隔开。其中，衬底和外延层的掺杂类型为N型，隔离阱的掺杂类型为P型。本申请实施例提供的半导体器件主要用于电源管理类或其他模拟类芯片。

Description

一种半导体器件和电子设备
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体器件和电子设备。
背景技术
在电源管理类电路、显示驱动类电路以及其他模拟类电路中，将高压器件与其他一个或多个器件集成在同一芯片上所获得的半导体器件，比如将高压的双扩散金属氧化物半导体(double-diffused metal oxide semiconductor，DMOS)与其他诸如双极晶体管(bipolar)、互补金属氧化半导体(complementary metal oxide semiconductor，CMOS)等器件集成在同一芯片所获得的半导体器件，有着广泛的应用。
为了便于高压器件与其他器件的集成，高压器件通常选择横向器件，也即是高压器件的源极和漏极沿横向排列。在此基础上，由于高压器件需要保证耐高压能力，而为了保证该耐高压能力，高压器件需要采用轻掺杂且较宽的漂移区，由此提升耐高压能力。同时，该漂移区会导致单个高压器件的占用面积较大，并增加高压器件的导通电阻(Rdson)，不得不采用多个高压器件并联的方式以减小内阻，该多个高压器件均集成于同一芯片上，由此使用较大的芯片面积作为补偿来提升芯片的电流能力，但是这样导致面积效率较低，成本大幅度上升。
发明内容
本申请实施例提供一种半导体器件和电子设备，用于解决如何提升半导体器件的面积效率，降低半导体器件的成本的问题。
为达到上述目的，本申请的实施例采用如下技术方案：
第一方面，提供一种半导体器件，该半导体器件包括衬底、外延层、第一器件、隔离阱和第二器件。外延层设置于衬底的一侧，外延层包括第一区域和第二区域。第一器件包括多个并联的元胞，每个元胞均包括第一源极、第一漏极和第一栅极。第一源极、所述第一栅极设置于第一区域。具体的，第一源极、第一栅极和外延层位于衬底的同一侧，且第一源极和第一栅极在衬底上的正投影位于第一区域在衬底上的占用区域内，衬底和外延层形成元胞的第一漏极。隔离阱设置于第二区域，且隔离阱与衬底之间由外延层间隔开。第二器件设置于隔离阱内，第二器件与外延层之间由隔离阱间隔开。其中，衬底和外延层的掺杂类型为N型，隔离阱的掺杂类型为P型。
这样一来，外延层与隔离阱形成反向PN结，能够在第一器件承受高压(具体为第一漏极承受大电压)时，阻止第一漏极中的载流子影响隔离阱内的第二器件，从而能够保护隔离阱内的第二器件不受损伤，由此实现高压的第一器件与第二器件的集成。同时，由于第一源极、所述第一栅极设置于第一区域，衬底和外延层形成元胞的第一漏极，因此第一器件为垂直型器件，垂直型器件的元胞尺寸不受耐压能力的影响，因此元胞尺寸可以制作得较小，能够提升半导体器件的面积效率，降低成本。
在第一方面的一种可能的实现方式中，隔离阱由外延层通过注入P型离子形成，隔离阱中掺杂的P型离子的浓度大于或者等于1E15/cm3，且小于或者等于1E22/cm3。其中，P型离子包括但不限于硼离子和铟离子。这样一来，隔离阱的成型难度较低，且掺杂的P型离子的浓度较低，电阻较大，能够在第一器件承受高压时，有效保护隔离阱内的器件不受损伤。
在第一方面的一种可能的实现方式中，外延层中，位于隔离阱与衬底之间的部分的高度h大于或者等于0.5μm，且小于或者等于50μm。具体的，高度h可以为0.5μm、1μm、2μm、5μm、10μm、12μm、18μm、20μm、30μm或者50μm。这样一来，位于隔离阱与衬底之间的部分外延层的电阻较大，能够在第一器件承受高压时，使得隔离阱能够有效保护其内部的器件不受损伤。
在第一方面的一种可能的实现方式中，第一区域包括第一子区域、第二子区域以及设置于所述第一子区域与所述第二子区域之间的第三子区域。元胞还包括第一P体区、第二P体区、第一N型重掺杂区、第二N型重掺杂区、第一栅极氧化层和第一栅极多晶硅层。第一P体区设置于第一子区域内，第一N型重掺杂区设置于第一P体区内。第二P体区设置于第二子区域内，第二N型重掺杂区设置于第二P体区内。第一源极的数量为两个，第一N型重掺杂区形成该两个第一源极中的一个，第二N型重掺杂区形成该两个第一源极中的另一个。第一栅极多晶硅层覆盖于第三子区域以及位于两个第一源极之间的部分第一P体区、第二P体区上，第一栅极氧化层设置于第一栅极多晶硅层与第三子区域之间，以及第一栅极多晶硅层与位于两个第一源极之间的部分第一P体区、第二P体区之间，第一栅极多晶硅层形成第一栅极。这样一来，第一器件的元胞为DMOS结构。该DMOS结构的第一漏极(由衬底和外延层形成)、第一P体区和第二P体区、两个第一源极(分别由第一N型重掺杂区和第二N型重掺杂区形成)沿纵向排列，因此为VDMOS结构。该VDMOS结构中，外延层形成漂移区，通过增大该外延层中，位于第一P体区与衬底之间，以及位于第二P体区与衬底之间的部分的高度，和/或，减小漂移区的N型掺杂浓度，能够达到耐高压的目的。
在第一方面的一种可能的实现方式中，相邻两个元胞中相互第二P体区为同一P体区。这样一来，能够减小第一器件内多个元胞的占用面积，进一步提升面积效率。
在第一方面的一种可能的实现方式中，第一N型重掺杂区与第一P体区可以分别由两个金属引出。在此基础上，可选的，第一N型重掺杂区的引出金属与第一P体区的引出金属可以通过上层金属电连接在一起。第一P体区内设有第一P型重掺杂区，第一P体区的引出金属可以与第一P型重掺杂区接触。这样，借助第一P型重掺杂区，可以提高第一P体区与其引出金属之间的电导通性能。
在第一方面的一种可能的实现方式中，第二N型重掺杂区与第二P体区可以分别由两个金属引出。在此基础上，可选的，第二N型重掺杂区的引出金属与第二P体区的引出金属可以通过上层金属电连接在一起。第二P体区内设有第二P型重掺杂区，第二P体区的引出金属可以与第二P型重掺杂区接触。这样，借助第二P型重掺杂区，可以提高第二P体区与其引出金属之间的电导通性能。
在第一方面的一种可能的实现方式中，第三子区域远离衬底的表面设有向靠近衬底的方向延伸的沟槽，第一P体区和第二P体区形成沟槽的相对两侧壁。第一栅极多晶硅层设置于沟槽内，第一栅极氧化层设置于第一栅极多晶硅层与沟槽的侧面、以及第一栅极多晶硅层与沟槽的底面之间。这样一来，DMOS结构为沟槽型DMOS结构。沟槽内，在保证相同第一栅极多晶硅层与第一栅极氧化层之间，以及第一栅极氧化层与第一P体区、第二P体区、第三子区域内外延层之间的接触面积的前提下，能够进一步减小DMOS元胞的尺寸，进一步提升半导体器件的面积效率，降低单位面积电阻，节省成本。
在第一方面的一种可能的实现方式中，元胞还包括第一源极引出金属和第二源极引出金属。第一源极引出金属嵌设于第一P体区内，且第一源极引出金属与第一N型重掺杂区之间、以及第一源极引出金属与第一P体区之间均接触电导通。第二源极引出金属嵌设于第二P体区内，且第二源极引出金属与第二N型重掺杂区之间、以及第二源极引出金属与第二P体区之间均接触电导通。其中，第一源极引出金属和第二源极引出金属的材料包括但不限于钛、钨及钛或钨的合金。这样一来，在保证第一源极引出金属与第一N型重掺杂区之间、以及第一源极引出金属与第一P体区之间的接触面积一定的前提下，能够进一步减小第一P体区的尺寸，同理的，在保证第二源极引出金属与第二N型重掺杂区之间、以及第二源极引出金属与第二P体区之间的接触面积一定的前提下，能够进一步减小第二P体区的尺寸。从而有利于减小DMOS元胞的尺寸，提升半导体器件的面积效率，降低单位面积电阻，节省成本。
在第一方面的一种可能的实现方式中，外延层中，位于第一P体区与衬底之间的部分的高度为第一高度，位于第二P体区与所述衬底之间的部分的高度为第二高度，位于隔离阱与衬底之间的部分的高度为第三高度。第一高度与第二高度大致相等，第一高度大于第三高度。这样一来，第二P体区与第一P体区可以采用一次离子注入成型，成型难度较低，同时隔离阱的高度较大，便于在其内部设置第二器件。
在第一方面的一种可能的实现方式中，第一P体区中掺杂的P型离子的浓度等于第二P体区中掺杂的P型离子的浓度，第一P体区中掺杂的P型离子的浓度大于隔离阱中掺杂的P型离子的浓度。这样一来，第二P体区与第一P体区可以采用一次离子注入成型，成型难度较低，同时布局合理，成型难度较低。
在第一方面的一种可能的实现方式中，元胞的反向击穿电压大于或者等于5V，且小于或者等于5000V。
在第一方面的一种可能的实现方式中，第二器件包括N型金属氧化物半导体和P型金属氧化物半导体。这样一来，第二器件为CMOS结构，CMOS结构与DMOS结构的集成难度较低，方便制作。
在第一方面的一种可能的实现方式中，NMOS包括第二源极、第二漏极、第二栅极、P阱、第三N型重掺杂区、第四N型重掺杂区、第二栅极氧化层和第二栅极多晶硅层。其中，P阱设置于隔离阱内。P阱中P型离子的浓度大于隔离阱中P型离子的浓度。一些实施例中，P阱可以由隔离阱通过注入P型离子形成。具体的，P阱中掺杂的P型离子的浓度可以大于或者等于1E15/cm3，且小于或者等于1E22/cm3。第三N型重掺杂区和第四N型重掺杂区设置于P阱内。一些实施例中，第三N型重掺杂区和第四N型重掺杂区均由P阱通过注入N型离子形成。第三N型重掺杂区形成第二源极，该第二源极可以由上层金属引出。第四N型重掺杂区形成第二漏极，该第二漏极由上层金属引出。第二栅极氧化层为绝缘层，具体的，第二栅极氧化层的材料可以为二氧化硅。第二栅极氧化层设置于P阱上，第二栅极多晶硅层设置于第二栅极氧化层上。第二栅极多晶硅层形成第二栅极，该第二栅极由上层金属引出。此结构的NMOS结构简单，且该结构整体可以采用离子注入的方式成型于隔离阱内，无需设置其他的隔离结构，因此成型工艺简单，方便制作。
在第一方面的一种可能的实现方式中，PMOS包括第三源极、第三漏极、第三栅极、N阱、第三P型重掺杂区、第四P型重掺杂区、第三栅极氧化层和第三栅极多晶硅层。其中，N阱设置于隔离阱内。一些实施例中，N阱可以由隔离阱通过注入N型离子形成。第三P型重掺杂区和第四P型重掺杂区设置于N阱内。一些实施例中，第三P型重掺杂区和第四P型重掺杂区可以由N阱通过注入P型离子形成。第三P型重掺杂区形成第三源极，该第三源极可以由上层金属引出。第四P型重掺杂区形成第三漏极，该第三漏极可以由上层金属引出。第三栅极氧化层为绝缘层，具体的，第三栅极氧化层的材料可以为二氧化硅。第三栅极氧化层设置于N阱上，第三栅极多晶硅层设置于第三栅极氧化层上。第三栅极多晶硅层形成第三栅极，该第三栅极由上层金属引出。此结构的PMOS结构简单，且该结构整体可以采用离子注入的方式成型于隔离阱内，无需设置其他的隔离结构，因此成型工艺简单，方便制作。
在第一方面的一种可能的实现方式中，半导体器件还包括第三器件。该第三器件设置于隔离阱内，且第三器件与第二器件间隔设置，第三器件为NPN型三极管。这样一来，半导体器件由DMOS、CMOS和bipolar集成在一起，可以采用BCD工艺制作该半导体器件，以综合双极器件高跨导、强负载驱动能力和CMOS集成度高、低功耗的优点，使其互相取长补短，发挥各自的优点。更为重要的是，它集成了DMOS功率器件，DMOS可以在开关模式下工作，功耗极低。整合过的BCD工艺制程，可大幅降低功率耗损，提高系统性能，节省电路的封装费用，并具有更好的可靠性。
在第一方面的一种可能的实现方式中，第三器件包括基极、集电极、发射极、N阱、P型基区、第五N型重掺杂区、第五P型重掺杂区和第六N型重掺杂区。其中，N阱设置于隔离阱内。一些实施例中，N阱可以由隔离阱通过注入N型离子形成。第五N型重掺杂区设置于N阱内。一些实施例中，第五N型重掺杂区可以由N阱通过注入N型离子形成。第五N型重掺杂区和N阱形成第三器件的集电极，该集电极由上层金属引出。P型基区设置于N阱远离隔离阱的一侧，且P型基区与隔离阱之间被N阱隔离开。一些实施例中，P型基区可以由N阱通过注入P型离子形成。第五P型重掺杂区和第六N型重掺杂区设置于P型基区内。一些实施例中，第五P型重掺杂区可以由P型基区通过注入P型离子形成，第六N型重掺杂区可以由P型基区通过注入N型离子形成。第五P型重掺杂区和P型基区形成第三器件的基极，该基极由上层金属引出。第六N型重掺杂区形成第三器件的发射极，该发射极由上层金属引出。此结构的NPN型三极管结构简单，且该结构整体可以采用离子注入的方式成型于隔离阱内，无需设置其他的隔离结构，因此成型工艺简单，方便制作。
在第一方面的一种可能的实现方式中，第二器件为NPN型三极管。NPN型三极管与DMOS结构的集成难度较低，方便制作。
第二方面，还提供一种电子设备，该电子设备包括电源管理电路，该电源管理电路包括如上任一技术方案所述的半导体器件。
由于本实施例提供的电子设备包括如上任一技术方案所述的半导体器件，因此二者能够解决相同的技术问题并达到相同的效果。
在第二方面的一种可能的实现方式中，电源管理电路包括升压电路和/或降压电路。升压电路和/或降压电路包括半导体器件。
附图说明
图1为本申请一些实施例提供的半导体器件的剖面结构示意图；
图2为图1所示半导体器件中DMOS的结构示意图；
图3为本申请一些实施例提供的VDMOS的结构示意图；
图4为本申请一些实施例提供的电子设备中的升压电路的结构示意图；
图5为本申请一些实施例提供的电子设备中的降压电路的结构示意图；
图6为本申请一些实施例提供的半导体器件的截面结构示意图；
图7为本申请又一些实施例提供的半导体器件的结构示意图；
图8为图6所示半导体器件内第二器件的放大图；
图9为图8所示第二器件形成的逻辑门电路结构；
图10为本申请又一些实施例提供的半导体器件的结构示意图；
图11为图10所示半导体器件中第三器件的放大图；
图12为图11所示第三器件的结构简图；
图13为图11所示第三器件的电路简图；
图14为本申请又一些实施例提供的半导体器件的结构示意图。
具体实施方式
在本申请实施例中，术语“第一”、“第二”、“第三”、“第四”、“第五”、“第六”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”、“第四”、“第五”、“第六”的特征可以明示或者隐含地包括一个或者更多个该特征。
在本申请实施例中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
在本申请实施例中，“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
在介绍本申请具体实施方式之前，首先介绍本申请涉及的关键术语定义。
高压器件：是指反向击穿电压位于5V-5000V范围内的晶体管。
元胞：构成器件的最小单元，器件包括多个并联的元胞，比如DMOS元胞是指构成DMOS器件的最小单元，DMOS器件包括多个并联的DMOS元胞。
P型隔离阱：低浓度P型掺杂区域，起到隔离作用。
漂移区：是指在漂移运动和扩散作用的双重影响下，PN结中载流子数量非常少的一个高电阻区域。
外延层：是指生长沉积在衬底上的半导体层。
随着手机、平板电脑等电子设备的发展，由于设备空间的限制，对器件提出了高密度，高集成度，小型化，以及高性能低成本等方面的要求。电子设备内部使用的半导体器件逐渐向集成方案器件方向发展，也即是将多个半导体器件集成在一个芯片上。
在电子设备的电源管理类电路、显示驱动类电路以及其他模拟类电路中，将高压器件与其他一个或多个器件集成在同一芯片上所获得的半导体器件，有着广泛的应用。
请参阅图1，图1为本申请一些实施例提供的半导体器件的剖面结构示意图。在本实施例中，半导体器件是将高压DMOS与bipolar、CMOS集成在同一芯片上。具体的，半导体器件包括衬底(P-sub)1、外延层(P-EPI)2、DMOS 3、bipolar和CMOS。其中，衬底1和外延层2的掺杂类型均为P型轻掺杂。DMOS 3与bipolar、CMOS设置于外延层2上，并沿平行于衬底1的平面并排布置。
由于高压器件(比如DMOS 3)在工作时，会对集成的其他器件(比如Bipolar和CMOS)造成损伤。为了避免此问题，请继续参阅图1，衬底1和外延层2组成的两层结构上设有盆状的隔离结构4，该隔离结构4包括深N阱(deep N well)41和高压N埋层(high voltageburied N，HVBN)42。深N阱41形成隔离结构4的侧墙，高压N埋层42形成隔离结构4的底壁。隔离结构4将DMOS 3隔离于其内部，避免DMOS 3损伤与之集成的其他器件。
请参阅图2，图2为图1所示半导体器件中DMOS 3的结构示意图。DMOS 3包括多个DMOS元胞3a。在图2所示的实施例中，DMOS 3包括两个DMOS元胞3a。每个DMOS元胞3a均采用横向双扩散金属氧化物半导体(laterally-diffused metal-oxide semiconductor，LDMOS)结构。LDMOS可以作为表面器件而进行单面集成，并与其他器件共用衬底1和外延层2，以便于DMOS 3与Bipolar、CMOS等其他器件集成。
由于DMOS 3中多个DMOS元胞3a的结构形式相同，因此下面针对单个DMOS元胞3a进行介绍。
请参阅图2，DMOS元胞3a包括P体区(pbody)31、N型轻掺杂的漂移区(N-drift)32、栅极氧化层33、N型重掺杂区34、N型重掺杂区35和栅极多晶硅层36。
P体区31和漂移区32设置于外延层2内，且P体区31、漂移区32沿横向排列。
N型重掺杂区34设置于P体区31内，N型重掺杂区34形成DMOS元胞3a的源极S，该源极S可以通过上层金属引出。
源极S的引出金属与P体区31的引出金属可以电连接在一起。在一些实施例中，P体区31内设有P型重掺杂区37，P体区31的引出金属与该P型重掺杂区37接触。
N型重掺杂区35设置于漂移区32内，N型重掺杂区35和漂移区32形成DMOS元胞3a的漏极D，该漏极D可以通过上层金属引出。该漏极D的上层金属与N型重掺杂区35接触。
栅极氧化层33的材料包括但不限于二氧化硅，一些实施例中，栅极氧化层33设置于P体区31以及漂移区32上。栅极多晶硅层36设置于栅极氧化层33上，栅极多晶硅层36形成DMOS元胞3a的栅极G，该栅极G可以通过上层金属引出。
上述实施例中，漂移区32和P体区31形成反向的PN结，将源极S接电源负极，将漏极D接电源正极，给栅极G施加大于预设阈值的电压。在此条件下，形成图2中的横向电流通路。
在上述基础上，由于高压器件需要保证耐高压能力，而为了保证耐高压能力，请继续参阅图2，DMOS元胞3a需要采用低浓度掺杂且宽度W较大的漂移区32，以增大漂移区32的电阻，由此提升耐高压能力。但是，这样一来，将会导致DMOS元胞3a的尺寸d1较大，占用面积较大，而且DMOS的导通电阻(Rdson)过大，需要采用多个DMOS元胞3a并联的方式以减小DMOS器件的内阻，导致DMOS器件的占用面积较大，面积效率较低，成本大幅度上升。
为了解决上述问题，高压器件可以采用垂直型器件，比如DMOS可以采用垂直型双扩散金属氧化物半导体(vertical double-diffused metal oxide semiconductor，VDMOS)。请参阅图3，图3为本申请一些实施例提供的VDMOS的结构示意图。VDMOS包括N型重掺杂的衬底1、N型轻掺杂的外延层2。VDMOS也包括多个DMOS元胞3a。DMOS元胞3a均包括P体区31、栅极氧化层33、N型重掺杂区34和栅极多晶硅层36。
P体区31设置于外延层2内，N型重掺杂区34设置于P体区31内，N型重掺杂区34形成DMOS元胞3a的源极S，该源极S可以通过上层金属引出。
一些实施例中，源极S的引出金属与P体区31的引出金属可以电连接在一起。在此基础上，可选的，P体区31内设有P型重掺杂区37，P体区31的引出金属与该P型重掺杂区37接触。
衬底1和外延层2形成DMOS元胞3a的漏极D，该漏极D可以通过金属层38引出。该金属层38位于衬底1远离外延层2的一侧，且该金属层38的材料包括但不限于钛、镍、银、金以及钛、镍、银、金的合金中的一种或者多种。
其中，外延层2形成DMOS元胞3a的漂移区，P体区31、该漂移区沿纵向排列。
栅极氧化层33的材料包括但不限于二氧化硅，一些实施例中，栅极氧化层33设置于P体区31以及外延层2(也即是漂移区)上。栅极多晶硅层36设置于栅极氧化层33上，栅极多晶硅层36形成DMOS元胞3a的栅极G，该栅极G可以通过上层金属引出。
在上述实施例中，外延层2和P体区31形成反向的PN结，将源极S接电源负极，将漏极D接电源正极，给栅极G施加大于预设阈值的电压。在此条件下，形成图3中的纵向电流通路。
在上述基础上，为了保证VDMOS的耐高压能力，请继续参阅图3，VDMOS需要采用低浓度掺杂且高度H较大的外延层2，以增大漂移区的电阻，由此提升耐高压能力。高度H的增加不会影响DMOS元胞的尺寸d2以及占用面积，因此DMOS元胞3a的尺寸及占用面积可以设计得较小，即使DMOS器件采用多个DMOS元胞3a并联的方式减小内阻，在衬底1上占用的面积也较小，因此面积效率较高，成本较低。
但是，由于衬底1和外延层2形成DMOS元胞3a的漏极D，因此DMOS器件通常不能与其他器件共用衬底1和外延层2。因此一般情况下，DMOS通常作为分立器件存在，不会与其他器件集成在一起，由此造成集成度较低，多个器件需要分别独立封装，因此成本高。
为了提升高压器件的面积效率，降低成本，同时实现高压器件与其他器件的集成，本申请实施例提供一种半导体器件，该半导体器件将高压器件与其他器件集成在一起。其中，高压器件采用垂直型器件，在垂直型器件的N型轻掺杂的漂移区上设置P型轻掺杂的隔离阱，并将其他器件设置于该隔离阱内。由此当高压器件承受高压时，漂移区与隔离阱形成的反向PN结，可以保护其他器件不受损伤，从而实现了高压器件与该其他器件的集成。同时，根据前文描述，由于高压器件为垂直型器件，因此能够提升半导体器件的面积效率，降低成本。
基于以上描述，在详细介绍本申请的实施例之前，首先介绍本申请实施例提供的半导体器件的应用场景。
本申请提供一种电子设备，该电子设备包括但不限于手机、平板电脑(tabletpersonal computer)、膝上型电脑(laptop computer)、个人数码助理(personal digitalassistant，PDA)、手表、监控器、照相机、个人计算机、笔记本电脑、车载设备、增强现实(augmented reality，AR)眼镜、AR头盔、虚拟现实(virtual reality，VR)眼镜或者VR头盔。
上述电子设备包括半导体器件，半导体器件将高压器件与其他器件集成在同一芯片上，能够提升集成化程度，降低占用空间和成本。
一些实施例中，半导体器件可以应用于电源管理电路。电源管理电路可以包括图4所示升压(buck)电路和/或图5所示降压(boost)电路。半导体器件将电源管理电路中的高压器件与其他器件集成在同一芯片上，能够提升电源管理电路的集成化程度，降低电源管理电路的占用空间和成本。
在半导体器件中，高压器件包括但不限于DMOS，与之集成的其他器件可以为高压器件，也可以为低压器件，在此不做具体限定。具体的，该其他器件可以包括但不限于CMOS、Bipolar、二极管、电阻、结栅场效应晶体管(junction gate field-effect transistor，JFET)、温度传感器、电容、电感中的一个或者多个。
可以理解的是，上述半导体器件除了可以应用于电源管理电路之外，还可以应用于其他电路，比如显示驱动类电路以及其他模拟类电路等等，在此不做具体限定。
请参阅图6，图6为本申请一些实施例提供的半导体器件的截面结构示意图。在本实施例中，半导体器件包括衬底1、外延层2、第一器件5、隔离阱6和第二器件7。
其中，衬底1可以是硅衬底、锗硅衬底、III-V族元素化合物衬底，或本领域技术人员公知的其他半导体衬底。本实施例中采用的是硅衬底。硅衬底中掺杂有N型离子，本实施例以及下文各实施例所述的N型离子包括但不限于磷、砷、锑或者铋中的一种，以使衬底1的掺杂类型为N型。在此基础上，衬底1中掺杂的N型离子的浓度大于或者等于1E14/cm3，且小于或者等于1E22/cm3。具体的，衬底1的掺杂类型为N型重掺杂。
外延层2设置于衬底1的一侧。在一些实施例中，外延层2可以采用外延生长法在衬底1上形成。
外延层2的材料包括但不限于掺入有N型离子的硅或者锗。本实施例是以外延层2的材料为掺杂有N型离子的硅进行示例性说明。外延层2中掺杂的N型离子的浓度小于衬底1中掺杂的N型离子的浓度。具体的，外延层2的掺杂类型为N型轻掺杂，外延层2中N型离子的浓度大于或者等于1E13/cm3，且小于或者等于1E22/cm3。
一些实施例中，外延层2的厚度可以为0.5μm-50μm。具体的，外延层2的厚度可以为0.5μm、1μm、2μm、5μm、10μm、12μm、18μm、20μm、30μm或者50μm。外延层2包括第一区域2a和第二区域2b。第一区域2a和第二区域2b为外延层2沿平行于衬底1排列的两个部分。
第一器件5为高压器件，具体的，第一器件5的反向耐压(也即是反向击穿电压BVDS)大于或者等于5V，且小于或者等于5000V。第一器件5包括但不限于DMOS。本实施例以及后文各实施例是以第一器件5为DMOS进行示例性说明，这不能认为是对本申请构成的特殊限制。
半导体器件内第一器件5的数量可以为一个，也可以为多个，比如两个、三个、四个、五个等等，在此不做具体限定。当第一器件5的数量为多个时，该多个第一器件5共用衬底1和外延层2。
每个第一器件5包括多个元胞5a，多个元胞5a的数量可以为两个、三个、四个、五个等等，在此不做具体限定。第一器件5由该多个元胞5a并联形成。每个第一器件5中的多个元胞5a共用上述衬底1和外延层2。
第一器件5中，多个元胞5a的结构形式相同，因此下面针对单个元胞5a进行介绍。
请继续参阅图6，元胞5a包括第一源极S1、第一漏极D1和第一栅极G1。
第一源极S1和第一栅极G1设置于第一区域2a上。具体的，第一源极S1和第一栅极G1位于衬底1朝向外延层2的一侧，也就是说，第一源极S1、第一栅极G1和外延层2位于衬底1的同一侧。在此基础上，第一源极S1和第一栅极G1在衬底1上的正投影位于第一区域2a在衬底1上的占用区域内。其中，第一区域2a在衬底1上的占用区域，也即是，第一区域2a在衬底1上的正投影区域。
在上述实施例中，第一源极S1和第一栅极G1可以设置于第一区域2a远离衬底1的一侧，也可以设置于第一区域2a的内部。同时，第一源极S1和第一栅极G1可以与第一区域2a直接接触，也可以与第一区域2a之间采用其他结构间隔开。只要保证第一源极S1、第一栅极G1与外延层2位于衬底1的同一侧，且第一源极S1和第一栅极G1在衬底1上的正投影位于第一区域2a在衬底1上的占用区域内即可，在此不做具体限定。
衬底1和外延层2形成元胞5a的第一漏极D1。需要说明的是，同一第一器件5内的多个元胞5a可以共用该第一漏极D1，不同的第一器件5也可以共用该第一漏极D1。
上述第一漏极D1可以通过金属层9引出。该金属层9位于衬底1远离外延层2的一侧，且该金属层9的材料包括但不限于钛、镍、银、金以及钛、镍、银、金的合金中的一种或者多种。
这样一来，第一器件5为垂直型器件，垂直型器件的元胞尺寸d3不受耐压能力的影响，因此D3可以制作得较小，能够提升半导体器件的面积效率，降低成本。
隔离阱6为高压P阱(high voltage P type well，HVPW)。具体的，隔离阱6可以为P型轻掺杂的半导体层。隔离阱6设置于第二区域2b内，且隔离阱6与衬底1之间由外延层2间隔开。
在上述基础上，第二器件7设置于隔离阱6内，且第二器件7与外延层2之间由隔离阱6间隔开。
这样一来，外延层2与隔离阱6形成反向PN结，能够在第一器件5承受高压(具体为第一漏极D1承受大电压)时，阻止第一漏极D1中的载流子影响隔离阱6内的第二器件7，从而能够保护隔离阱6内的第二器件7不受损伤，由此实现高压的第一器件5与第二器件7的集成。
在一些实施例中，请参阅图6，隔离阱6可以由外延层2通过注入P型离子形成，隔离阱6中P型离子的浓度可以大于或者等于1E15/cm3，且小于或者等于1E22/cm3。其中，本实施例以及下文各实施例所述的P型离子包括但不限于硼离子和铟离子。这样一来，隔离阱6的成型难度较低，且掺杂的P型离子的浓度较低，电阻较大，能够在第一器件5承受高压时，有效保护隔离阱6内的器件不受损伤。
在一些实施例中，请参阅图6，外延层2中，位于隔离阱6与衬底1之间的部分的高度h大于或者等于0.5μm，且小于或者等于50μm。具体的，高度h可以为0.5μm、1μm、2μm、5μm、10μm、12μm、18μm、20μm、30μm或者50μm。这样一来，位于隔离阱6与衬底1之间的部分外延层2的电阻较大，能够在第一器件5承受高压时，使得隔离阱6能够有效保护其内部的器件不受损伤。
当元胞5a为垂直型DMOS时，垂直型DMOS的结构形式有多种，图6仅示意出了其中一种，这不能认为是对元胞5a的结构形式构成的特殊限制。
在图6所示的实施例中，第一区域2a包括第一子区域2a1、第二子区域2a2以及设置于第一子区域2a1与第二子区域2a2之间的第三子区域2a3。元胞5a除了包括形成第一漏极D1的衬底1和外延层2之外，还包括第一P体区51a、第二P体区51b、第一N型重掺杂区54、第二N型重掺杂区55、第一栅极氧化层52和第一栅极多晶硅层53。
其中，第一P体区51a设置于第一子区域2a1内，第一P体区51a与衬底1之间由外延层2间隔开。一些实施例中，外延层2中位于第一P体区51a与衬底1之间的部分的高度H大于位于隔离阱6与衬底1之间的部分的高度h。这样一来，隔离阱6的高度较大，便于在其内部设置第二器件7。
第一P体区51a可以由外延层2通过注入P型离子形成。
一些实施例中，第一P体区51a中掺杂的P型离子的浓度大于隔离阱6中掺杂的P型离子的浓度。这样一来，布局合理，成型难度较低。具体的，第一P体区51a中掺杂的P型离子的浓度可以大于或者等于1E15/cm3，且小于或者等于1E22/cm3。
第一N型重掺杂区54设置于第一P体区51a内。在一些实施例中，第一N型重掺杂区54可以由第一P体区51a通过注入N型离子形成。第一N型重掺杂区54内N型离子的掺杂浓度可以大于或者等于1E15/cm3，且小于或者等于1E23/cm3。
第二P体区51b设置于第二子区域2a2内，第二P体区51b与衬底1之间由外延层2间隔开。第二P体区51b可以由外延层2通过注入P型离子形成。
一些实施例中，外延层2中位于第一P体区51a与衬底1之间的部分的高度H大致等于位于第二P体区51b与衬底1之间的部分的高度，第二P体区51b中掺杂的P型离子的浓度大致等于第一P体区51a中掺杂的P型离子的浓度。这样一来，第二P体区51b与第一P体区51a可以采用一次离子注入成型，成型难度较低。具体的，第二P体区51b中掺杂的P型离子的浓度可以大于或者等于1E15/cm3，且小于或者等于1E22/cm3。
第二N型重掺杂区55设置于第二P体区51b内。在一些实施例中，第二N型重掺杂区55可以由第二P体区51b通过注入N型离子形成。第二N型重掺杂区55内N型离子的掺杂浓度可以大于或者等于1E15/cm3，且小于或者等于1E23/cm3。
每个元胞5a的第一源极S1的数量均为两个，第一N型重掺杂区54形成该两个第一源极S1中的一个，第二N型重掺杂区55形成该两个第一源极S1中的另一个。该两个第一源极S1可以分别通过金属引出。
一些实施例中，请参阅图6，第一N型重掺杂区54与第一P体区51a可以分别由两个金属引出。在此基础上，可选的，第一N型重掺杂区54的引出金属与第一P体区51a的引出金属可以通过上层金属电连接在一起。在其他一些实施例中，第一N型重掺杂区54的引出金属与第一P体区51a的引出金属也可以不电连接，图6给出了第一N型重掺杂区54的引出金属与第一P体区51a的引出金属可以通过上层金属电连接在一起的示例，这不能认为是对本申请构成的特殊限制。
在上述基础上，可选的，请继续参阅图6，第一P体区51a内设有第一P型重掺杂区56，第一P体区51a的引出金属可以与第一P型重掺杂区56接触。这样，借助第一P型重掺杂区56，可以提高第一P体区51a与其引出金属之间的电导通性能。
其中，第一P型重掺杂区56可以由第一P体区51a通过注入P型离子形成，第一P型重掺杂区56内P型离子的掺杂浓度大于第一P体区51a内P型离子的掺杂浓度。在一些实施例中，第一P型重掺杂区56内P型离子的掺杂浓度可以大于或者等于1E15/cm3，且小于或者等于1E23/cm3。
同理的，请参阅图6，第二N型重掺杂区55与第二P体区51b可以分别由两个金属引出。在此基础上，可选的，第二N型重掺杂区55的引出金属与第二P体区51b的引出金属可以通过上层金属电连接在一起。在其他一些实施例中，第二N型重掺杂区55的引出金属与第二P体区51b的引出金属也可以不电连接，图6给出了第二N型重掺杂区55的引出金属与第二P体区51b的引出金属可以通过上层金属电连接在一起的示例，这不能认为是对本申请构成的特殊限制。
在上述基础上，可选的，请继续参阅图6，第二P体区51b内设有第二P型重掺杂区57，第二P体区51b的引出金属可以与第二P型重掺杂区57接触。这样，借助第二P型重掺杂区57，可以提高第二P体区51b与其引出金属之间的电导通性能。
其中，第二P型重掺杂区57可以由第二P体区51b通过注入P型离子形成，第二P型重掺杂区57内P型离子的掺杂浓度大于第二P体区51b内P型离子的掺杂浓度。在一些实施例中，第二P型重掺杂区57内P型离子的掺杂浓度可以大于或者等于1E15/cm3，且小于或者等于1E23/cm3。
在其他一些实施例中，第一N型重掺杂区54和第一P体区51a可以由同一金属引出，第二N型重掺杂区55和第二P体区51b也可以由同一金属引出，以进一步提升面积效率。
请继续参阅图6，第一栅极多晶硅层53覆盖于第三子区域2a3以及位于两个第一源极S1之间的部分第一P体区51a、第二P体区51b上。第一栅极氧化层52设置于第一栅极多晶硅层53与第三子区域2a3之间，以及第一栅极多晶硅层53与位于两个第一源极S1之间的部分第一P体区51a、第二P体区51b之间。也就是说，第一栅极氧化层52设置于第一栅极多晶硅层53与第三子区域2a3之间，第一栅极氧化层52还设置于第一栅极多晶硅层53与位于两个第一源极S1之间的部分第一P体区51a之间，第一栅极氧化层52还设置于第一栅极多晶硅层53与位于两个第一源极S1之间的部分第二P体区51b之间。第一栅极多晶硅层53形成元胞5a的第一栅极G1。该第一栅极G1可以通过金属引出。
这样一来，第一器件5的元胞5a为DMOS结构。该DMOS结构的第一漏极D1(由衬底1和外延层2形成)、第一P体区51a和第二P体区51b、两个第一源极S1(分别由第一N型重掺杂区54和第二N型重掺杂区55形成)沿纵向排列，因此为VDMOS结构。该VDMOS结构中，外延层2形成漂移区，通过增大该外延层2中，位于第一P体区51a与衬底1之间，以及位于第二P体区51b与衬底1之间的部分的高度H，和/或，减小漂移区的N型掺杂浓度，能够达到耐高压的目的。
在一些实施例中，请参阅图6，相邻两个元胞5a中相互靠近的两个P体区为同一P体区。比如，图6中两个元胞5a共用第二P体区51b。如果该两个元胞5a的右侧还设有一个元胞5a，定义该一个元胞5a为第三元胞，两个元胞5a中与该第三元胞相邻的元胞为第二元胞，则第二元胞与第三元胞共用第一P体区51b，由此可以推导当元胞5a的数量为四个、五个、六个时的结构形式，在此不做赘述。这样一来，能够减小第一器件5内多个元胞的占用面积，进一步提升面积效率。
在上述实施例中，第一栅极多晶硅层53、第一栅极氧化层52相对于第一P体区51a和第二P体区51b的相对位置不同，可以形成不同类型的DMOS结构，这些DMOS结构具有不同的特点。
在图6所示的实施例中，第一栅极氧化层52设置于第一P体区51a、第二P体区51b以及第三子区域2a3远离衬底1的一侧，在此基础上，第一栅极多晶硅层53设置于第一栅极氧化层52远离衬底1的一侧。此结构为传统的DMOS结构，此结构简单，成型操作方便，难度较低。
在另一些实施例中，请参阅图7，图7为本申请又一些实施例提供的半导体器件的结构示意图。在本实施例中，第一器件5也为DMOS结构。本实施例提供的半导体器件中第一器件5的结构与图6所示半导体器件中第一器件5的不同之处包括：在图7所示实施例中，第三子区域2a3远离衬底1的表面设有向靠近衬底1的方向延伸的沟槽，第一P体区51a和第二P体区51b形成沟槽的相对两侧壁。在此基础上，第一栅极多晶硅层53设置于该沟槽内，第一栅极氧化层52设置于第一栅极多晶硅层53与沟槽的侧面，以及第一栅极多晶硅层53与沟槽的底面之间。
这样一来，DMOS结构为沟槽型DMOS结构。沟槽内，在保证相同第一栅极多晶硅层53与第一栅极氧化层52之间，以及第一栅极氧化层52与第一P体区51a、第二P体区51b、第三子区域2a3内外延层2之间的接触面积的前提下，能够进一步减小DMOS元胞的尺寸d3，进一步提升半导体器件的面积效率，降低单位面积电阻，节省成本。
图7所示实施例提供的半导体器件中第一器件5的结构与图6所示半导体器件中第一器件5的不同之处还包括：在图7所示实施例中，元胞5a还包括第一源极引出金属K1和第二源极引出金属K2。第一源极引出金属K1嵌设于第一P体区51a内，且第一源极引出金属K1与第一N型重掺杂区54之间、以及第一源极引出金属K1与第一P体区51a之间均接触电导通。第二源极引出金属K2嵌设于第二P体区51b内，且第二源极引出金属K2与第二N型重掺杂区55之间、以及第二源极引出金属K2与第二P体区51b之间均接触电导通。其中，第一源极引出金属K1和第二源极引出金属K2的材料包括但不限于钛、钨及钛或钨的合金。
这样一来，在保证第一源极引出金属K1与第一N型重掺杂区54之间、以及第一源极引出金属K1与第一P体区51a之间的接触面积一定的前提下，能够进一步减小第一P体区51a的尺寸，同理的，在保证第二源极引出金属K2与第二N型重掺杂区55之间、以及第二源极引出金属K2与第二P体区51b之间的接触面积一定的前提下，能够进一步减小第二P体区51b的尺寸。从而有利于减小DMOS元胞的尺寸d3，提升半导体器件的面积效率，降低单位面积电阻，节省成本。
参考当前主流VDMOS工艺水平，图7所示半导体器件中DMOS 5的元胞尺寸d3为0.75um，不受工作电压影响，且工作电压越高，收益越大。
具体的，图7所示半导体器件中DMOS 5的元胞a(下文称之为新结构)和图2所示DMOS3中的元胞3a(下文称之为传统结构)，在漂移区掺杂浓度以及宽度一定的前提下，工作电压分别在12V、20V、35V和40V时，元胞尺寸(cell pitch)以及新结构相比于传统结构的面积节约比例记录在下表1中。
表1
由表1可知，图7所示半导体器件中DMOS 5的元胞尺寸d3为0.75um，不受工作电压影响，且工作电压越高，收益越大。
以上列举了两种高压垂直型的第一器件5的具体结构，该两种第一器件5的结构均为DMOS结构。当然，第一器件5的结构不限于上述两种，只要是满足第一源极S1和第一栅极G1设置于外延层2上，衬底1和外延层2形成第一漏极D1，且反向击穿电压BVDS大于或者等于5V，且小于或者等于5000V的条件，均可涵盖在本申请实施例描述的第一器件5的结构内，在此不一一列举。下文各实施例是在图7所示半导体器件内的第一器件5的基础上进行的进一步说明，这不能认为是对本申请构成的特殊限制。
第二器件7包括但不限于CMOS、Bipolar、二极管、电阻、JFET、温度传感器、电容和电感。图6是以第二器件7为CMOS进行示例性说明，这不能认为是对本申请构成的特殊限制。
请参阅图8，图8为图6所示半导体器件内第二器件7的放大图。第二器件7包括并排设置的N型金属氧化物半导体(negative channelmetaloxidesemiconductor，NMOS)71和P型金属氧化物半导体(positive channelmetaloxidesemiconductor，PMOS)72。这样一来，第二器件7为CMOS结构，CMOS结构与DMOS结构的集成难度较低，方便制作。
在一些实施例中，请继续参阅图8，NMOS 71包括第二源极S2、第二漏极D2、第二栅极G2、P阱(Pwell)711、第三N型重掺杂区714、第四N型重掺杂区715、第二栅极氧化层712和第二栅极多晶硅层713。
其中，P阱711设置于隔离阱6内。P阱711中P型离子的浓度大于隔离阱6中P型离子的浓度。一些实施例中，P阱711可以由隔离阱6通过注入P型离子形成。具体的，P阱711中掺杂的P型离子的浓度可以大于或者等于1E15/cm3，且小于或者等于1E22/cm3。
第三N型重掺杂区714和第四N型重掺杂区715设置于P阱711内。一些实施例中，第三N型重掺杂区714和第四N型重掺杂区715均由P阱711通过注入N型离子形成。
第三N型重掺杂区714形成第二源极S2，该第二源极S2可以由上层金属引出。第四N型重掺杂区715形成第二漏极D2，该第二漏极D2由上层金属引出。
第二栅极氧化层712为绝缘层，具体的，第二栅极氧化层712的材料可以为二氧化硅。第二栅极氧化层712设置于P阱711上，第二栅极多晶硅层713设置于第二栅极氧化层712上。第二栅极多晶硅层713形成第二栅极G2，该第二栅极G2由上层金属引出。
此结构的NMOS 71结构简单，且该结构整体可以采用离子注入的方式成型于隔离阱6内，无需设置其他的隔离结构，因此成型工艺简单，方便制作。
在一些实施例中，请继续参阅图8，PMOS 72包括第三源极S3、第三漏极D3、第三栅极G3、N阱(Nwell)721、第三P型重掺杂区724、第四P型重掺杂区725、第三栅极氧化层722和第三栅极多晶硅层723。
其中，N阱721设置于隔离阱6内。一些实施例中，N阱721可以由隔离阱6通过注入N型离子形成。
第三P型重掺杂区724和第四P型重掺杂区725设置于N阱721内。一些实施例中，第三P型重掺杂区724和第四P型重掺杂区725可以由N阱721通过注入P型离子形成。在一些实施例中，第三P型重掺杂区724和第四P型重掺杂区725中掺杂的P型离子的浓度大于隔离阱6中P型离子的浓度。
第三P型重掺杂区724形成第三源极S3，该第三源极S3可以由上层金属引出。第四P型重掺杂区725形成第三漏极D3，该第三漏极D3可以由上层金属引出。
第三栅极氧化层722为绝缘层，具体的，第三栅极氧化层722的材料可以为二氧化硅。第三栅极氧化层722设置于N阱721上，第三栅极多晶硅层723设置于第三栅极氧化层722上。第三栅极多晶硅层723形成第三栅极G3，该第三栅极G3由上层金属引出。
此结构的PMOS 72结构简单，且该结构整体可以采用离子注入的方式成型于隔离阱6内，无需设置其他的隔离结构，因此成型工艺简单，方便制作。
上述NMOS 71和PMOS 72可以通过上层金属连接成图9所示逻辑门电路结构，以实现逻辑处理。该CMOS结构具有集成度高、功耗低的特点。
在一些实施例中，请参阅图10，图10为本申请又一些实施例提供的半导体器件的结构示意图。在本实施例中，半导体器件除了包括第一器件5和第二器件7之外，还包括第三器件8。第三器件8也设置于隔离阱6内，且第三器件8与第二器件7之间由隔离阱6间隔开。
第三器件8包括但不限于bipolar、二极管、电阻、JFET、温度传感器、电容和电感。
在一些实施例中，请参阅图10，第三器件8为bipolar。具体的，第三器件8可以为NPN型三极管。
请参阅图11，图11为图10所示半导体器件中第三器件8的放大图，第三器件8包括基极B、集电极C、发射极E、N阱(Nwell)81、P型基区82、第五N型重掺杂区83、第五P型重掺杂区84和第六N型重掺杂区85。
其中，N阱81设置于隔离阱6内。一些实施例中，N阱81可以由隔离阱6通过注入N型离子形成。
第五N型重掺杂区83设置于N阱81内。一些实施例中，第五N型重掺杂区83可以由N阱81通过注入N型离子形成。第五N型重掺杂区83中掺杂的N型离子的浓度大于N阱81中掺杂的N型离子的浓度。第五N型重掺杂区83和N阱81形成第三器件8的集电极C，该集电极C由上层金属引出。
P型基区82设置于N阱81远离隔离阱6的一侧，且P型基区82与隔离阱6之间被N阱81隔离开。一些实施例中，P型基区82可以由N阱81通过注入P型离子形成。在一些实施例中，P型基区82中掺杂的P型离子的浓度大于隔离阱6中掺杂的P型离子的浓度。
第五P型重掺杂区84和第六N型重掺杂区85设置于P型基区82内。一些实施例中，第五P型重掺杂区84可以由P型基区82通过注入P型离子形成。在一些实施例中，第五P型重掺杂区84中掺杂的P型离子的浓度大于P型基区82中掺杂的P型离子的浓度。第六N型重掺杂区85可以由P型基区82通过注入N型离子形成。在一些实施例中，第六N型重掺杂区85中掺杂的P型离子的浓度大于N阱81中掺杂的N型离子的浓度。
第五P型重掺杂区84和P型基区82形成第三器件8的基极B，该基极B由上层金属引出。第六N型重掺杂区85形成第三器件8的发射极E，该发射极E由上层金属引出。
此结构的NPN型三极管结构简单，且该结构整体可以采用离子注入的方式成型于隔离阱6内，并无需设置其他的隔离结构，因此成型工艺简单，方便制作。请参阅图12和图13，图12为图11所示第三器件8的结构简图，图13为图11所示第三器件8的电路简图。在其他一些实施例中，第三器件8也可以为PNP型三极管。
上述实施例中，半导体器件由DMOS、CMOS和bipolar集成在一起，可以采用BCD工艺制作该半导体器件，以综合双极器件高跨导、强负载驱动能力和CMOS集成度高、低功耗的优点，使其互相取长补短，发挥各自的优点。更为重要的是，它集成了DMOS功率器件，DMOS可以在开关模式下工作，功耗极低。整合过的BCD工艺制程，可大幅降低功率耗损，提高系统性能，节省电路的封装费用，并具有更好的可靠性。
请参阅图14，图14为本申请又一些实施例提供的半导体器件的结构示意图。本实施例中，半导体器件由第一器件5和第二器件7集成。第二器件7设置于隔离阱6内。第二器件7可以为bipolar器件。具体的，第二器件7可以为NPN型三极管，该NPN型三极管的结构组成可以与图10所示第三器件8的结构形式相同，在此不做赘述。在其他一些实施例中，第二器件也可以为PNP型三极管。在此不做具体限定。
在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
最后应说明的是：以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。

Claims (14)

1.一种半导体器件，其特征在于，包括：
衬底；
外延层，所述外延层设置于所述衬底的一侧，所述外延层包括第一区域和第二区域；
第一器件，所述第一器件包括多个并联的元胞，每个所述元胞均包括第一源极、第一漏极和第一栅极，所述第一源极、所述第一栅极和所述外延层位于所述衬底的同一侧，且所述第一源极和所述第一栅极在所述衬底上的正投影位于所述第一区域在所述衬底上的占用区域内，所述衬底和所述外延层形成所述元胞的第一漏极；
隔离阱，所述隔离阱设置于所述第二区域，且所述隔离阱与所述衬底之间由所述外延层间隔开；
第二器件，所述第二器件设置于所述隔离阱内，所述第二器件与所述外延层之间由所述隔离阱间隔开；
其中，所述衬底和所述外延层的掺杂类型为N型，所述隔离阱的掺杂类型为P型。
2.根据权利要求1所述的半导体器件，其特征在于，所述隔离阱由所述外延层通过注入P型离子形成，所述隔离阱中掺杂的P型离子的浓度大于或者等于1E15/cm3，且小于或者等于1E22/cm3。
3.根据权利要求1或2所述的半导体器件，其特征在于，所述外延层中，位于所述隔离阱与所述衬底之间的部分的高度大于或者等于0.5μm，且小于或者等于50μm。
4.根据权利要求1-3任一项所述的半导体器件，其特征在于，所述第一区域包括第一子区域、第二子区域以及设置于所述第一子区域与所述第二子区域之间的第三子区域；
所述元胞还包括第一P体区、第二P体区、第一N型重掺杂区、第二N型重掺杂区、第一栅极氧化层和第一栅极多晶硅层；
所述第一P体区设置于所述第一子区域内，所述第一N型重掺杂区设置于所述第一P体区内；所述第二P体区设置于所述第二子区域内，所述第二N型重掺杂区设置于所述第二P体区内；所述第一源极的数量为两个，所述第一N型重掺杂区形成两个所述第一源极中的一个，所述第二N型重掺杂区形成两个所述第一源极中的另一个；
所述第一栅极多晶硅层覆盖于所述第三子区域以及位于两个所述第一源极之间的部分第一P体区、第二P体区上，所述第一栅极氧化层设置于所述第一栅极多晶硅层与所述第三子区域之间，以及所述第一栅极多晶硅层与所述位于两个所述第一源极之间的部分第一P体区、第二P体区之间，所述第一栅极多晶硅层形成所述第一栅极。
5.根据权利要求4所述的半导体器件，其特征在于，所述第三子区域远离所述衬底的表面设有向靠近所述衬底的方向延伸的沟槽，所述第一P体区和所述第二P体区形成所述沟槽的相对两侧壁；
所述第一栅极多晶硅层设置于所述沟槽内，所述第一栅极氧化层设置于所述第一栅极多晶硅层与所述沟槽的侧面、以及所述第一栅极多晶硅层与所述沟槽的底面之间。
6.根据权利要求4或5所述的半导体器件，其特征在于，所述元胞还包括第一源极引出金属和第二源极引出金属；
所述第一源极引出金属嵌设于所述第一P体区内，且所述第一源极引出金属与所述第一N型重掺杂区之间、以及所述第一源极引出金属与所述第一P体区之间均接触电导通；
所述第二源极引出金属嵌设于所述第二P体区内，且所述第二源极引出金属与所述第二N型重掺杂区之间、以及所述第二源极引出金属与所述第二P体区之间均接触电导通。
7.根据权利要求4-6任一项所述的半导体器件，其特征在于，所述外延层中，位于所述第一P体区与所述衬底之间的部分的高度为第一高度，位于所述第二P体区与所述衬底之间的部分的高度为第二高度，位于所述隔离阱与所述衬底之间的部分的高度为第三高度；
所述第一高度与所述第二高度相等，所述第一高度大于所述第三高度。
8.根据权利要求4-7任一项所述的半导体器件，其特征在于，所述第一P体区中掺杂的P型离子的浓度等于所述第二P体区中掺杂的P型离子的浓度，所述第一P体区中掺杂的P型离子的浓度大于所述隔离阱中掺杂的P型离子的浓度。
9.根据权利要求1-8任一项所述的半导体器件，其特征在于，所述元胞的反向击穿电压大于或者等于5V，且小于或者等于5000V。
10.根据权利要求1-9任一项所述的半导体器件，其特征在于，所述第二器件包括N型金属氧化物半导体和P型金属氧化物半导体。
11.根据权利要求1-10任一项所述的半导体器件，其特征在于，还包括第三器件，所述第三器件设置于所述隔离阱内，且所述第三器件与所述第二器件间隔设置，所述第三器件为NPN型三极管。
12.根据权利要求1-9任一项所述的半导体器件，其特征在于，所述第二器件为NPN型三极管。
13.一种电子设备，其特征在于，包括电源管理电路，所述电源管理电路包括权利要求1-12任一项所述的半导体器件。
14.根据权利要求13所述的电子设备，其特征在于，所述电源管理电路包括升压电路和/或降压电路，所述升压电路和/或所述降压电路包括所述半导体器件。
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