CN115332316A - 一种沟槽mosfet器件及其制备方法、芯片 - Google Patents

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Abstract

本申请属于功率器件技术领域，提供了一种沟槽MOSFET器件及其制备方法、芯片，N型衬底、N型外延层、P型掺杂层层叠设置，多晶硅层设于N型外延层以及P型掺杂层内，栅极氧化层设于多晶硅层与P型掺杂层之间以及多晶硅层与N型外延层之间，栅极金属层设于层间介质层表面的第一预设区域；源极金属层设于层间介质层表面与第一预设区域不接触的第二预设区域，源极金属层通过层间介质层上的第一接触孔与多晶硅层连接，如此可以将源极和漏极之间的结电容变成氧化层电容，在漏极电压变化时使得电压可以通过源极和漏极之间的电容泄放能量，解决目前的功率MOSFET在开关过程中由于漏极电压突然变化导致的栅极电压震荡、器件雪崩击穿等问题。

Description

一种沟槽MOSFET器件及其制备方法、芯片
技术领域
本申请属于功率器件技术领域，尤其涉及一种沟槽MOSFET器件及其制备方法、芯片。
背景技术
功率金属氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET）通常会作为开关管使用，现有功率MOSFET器件的开关不仅和栅极(gate)电压的开关相关即和栅极电压信号的高低电平的转换有关，还和gate电容的电荷存储时间以及体二极管电容正反向的电荷存储时间相关，体二极管为P型掺杂的体区也即沟道区和N型掺杂的漂移区之间形成的寄生二极管。功率MOSFET通常被用在开关电源的开关控制上，电源的开关速度与电路中的电感电容的匹配会影响电路的电磁干扰(EMI)特性，所以增强对开关管的开关时间的控制对器件的应用有很大帮助。在电器驱动的领域，由于其优越的性能，广泛被应用，是无刷电机驱动必不可少的器件。
然而，在功率MOSFET的开关过程中，若漏极电压突然变化，通常会引起栅极的电压震荡，导致雪崩击穿等问题，严重影响器件的功耗以及鲁棒性。
发明内容
本申请的目的在于提供一种沟槽MOSFET器件及其制备方法、芯片，旨在提供一种沟槽MOSFET器件，解决目前的功率MOSFET在开关过程中由于漏极电压突然变化导致的栅极电压震荡、器件雪崩击穿等问题。
本申请实施例第一方面提供了一种沟槽MOSFET器件，所述沟槽MOSFET器件包括：
N型衬底；
设于所述N型衬底正面的N型外延层；
设于所述N型外延层上的P型掺杂层；
多晶硅层，设于所述N型外延层以及所述P型掺杂层内，并将所述P型掺杂层划分为多个P型掺杂区；其中，所述多晶硅层深入至所述N型外延层内；
栅极氧化层，设于所述多晶硅层与所述P型掺杂层之间，以及所述多晶硅层与所述N型外延层之间；
层间介质层，设于所述多晶硅层以及所述P型掺杂层表面；
栅极金属层，设于所述层间介质层表面的第一预设区域；
源极金属层，设于所述层间介质层表面的第二预设区域；其中，所述第一预设区域与所述第二预设区域之间互不接触，且所述源极金属层通过所述层间介质层上的第一接触孔与所述多晶硅层连接；
漏极金属层，设于所述N型衬底的背面。
在一个实施例中，所述多晶硅层按照所述栅极金属层向所述源极金属层的方向设置。
在一个实施例中，所述多晶硅层为多个，多个平行所述多晶硅层设置。
在一个实施例中，所述层间介质层上还设有第二接触孔，所述源极金属层通过所述第二接触孔与所述P型掺杂层接触。
在一个实施例中，所述第一接触孔与所述第二接触孔交替设置。
在一个实施例中，所述多晶硅层深入至所述N型外延层内的深度小于所述N型外延层的厚度的二分之一。
在一个实施例中，所述层间介质层为氧化硅。
本申请实施例第三方面还提供了一种沟槽MOSFET器件的制备方法，所述制备方法包括：
在N型衬底上形成N型外延层；
在所述N型外延层上的预设区域进行刻蚀，以在所述N型外延层的正面形成沟槽；
在所述沟槽的内壁形成栅极氧化层，并在所述沟槽内淀积多晶硅材料形成多晶硅层；
向所述N型外延层的正面注入P型掺杂离子以在所述N型外延层的正面形成P型掺杂层；所述多晶硅层深入至所述N型外延层内，将所述P型掺杂层划分为多个P型掺杂区；
在所述多晶硅层以及所述P型掺杂层表面形成层间介质层，并在所述层间介质层上形成第一接触孔；
在所述层间介质层上形成栅极金属层和源极金属层；其中，所述栅极金属层位于所述层间介质层表面的第一预设区域，所述源极金属层位于所述层间介质层表面的第二预设区域，所述第一预设区域与所述第二预设区域之间互不接触，所述源极金属层通过所述层间介质层上的第一接触孔与所述多晶硅层连接；
在所述N型衬底的背面形成漏极金属层。
在一个实施例中，所述在所述多晶硅层以及所述P型掺杂层表面形成层间介质层的步骤之后，还包括：
在所述层间介质上形成第二接触孔；其中，所述第二接触孔与所述第一接触孔交替设置。
本申请实施例第三方面还提供了一种芯片，所述芯片包括如上述任一项所述的沟槽MOSFET器件；或者所述芯片包括由上述所述的制备方法制备的沟槽MOSFET器件。
本申请提供的一种沟槽MOSFET器件及其制备方法、芯片中，N型衬底、N型外延层、P型掺杂层层叠设置，多晶硅层设于N型外延层以及P型掺杂层内，并将P型掺杂层划分为多个P型掺杂区，栅极氧化层设于多晶硅层与P型掺杂层之间以及多晶硅层与N型外延层之间，栅极金属层设于层间介质层表面的第一预设区域；源极金属层设于层间介质层表面的第二预设区域，第一预设区域与第二预设区域之间互不接触，且源极金属层通过层间介质层上的第一接触孔与多晶硅层连接，如此可以将源极和漏极之间的结电容变成氧化层电容，从而增加源极和漏极之间的电容值，在漏极电压变化时使得电压可以通过源极和漏极之间的电容泄放能量，解决目前的功率MOSFET在开关过程中由于漏极电压突然变化导致的栅极电压震荡、器件雪崩击穿等问题。
附图说明
图1是本申请实施例提供的沟槽MOSFET器件的俯视示意图。
图2是本申请实施例提供的图1中区域A的截面示意图。
图3是本申请实施例提供的图1中区域B的截面示意图。
图4是本申请实施例提供的沟槽MOSFET器件的制备方法的流程示意图。
图5是本申请实施例提供的在N型衬底100上形成N型外延层200的示意图。
图6是本申请实施例提供的在N型外延层200的正面形成沟槽203的示意图。
图7是本申请实施例提供的形成多晶硅层210的示意图。
图8是本申请实施例提供的层间介质层400上没有设置第一接触孔201的区域的截面示意图。
图9是本申请实施例提供的层间介质层上设有第一接触孔201的区域的截面示意图。
图10是本申请实施例提供的形成栅极金属层510和源极金属层520的示意图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。
需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在功率MOSFET的开关过程中，若漏极电压突然变化，通常会引起栅极的电压震荡，导致雪崩击穿等问题，严重影响器件的功耗以及鲁棒性。
为了解决上述技术问题，本申请实施例提供了一种沟槽MOSFET器件，其示意图如图1、图2、图3所示，其中，图1为沟槽MOSFET器件的俯视示意图，图2为图1中区域A的截面示意图，图3为图1中区域B的截面示意图。
结合图1、图2、图3所示，本实施例中的沟槽MOSFET器件包括：N型衬底100、N型外延层200、P型掺杂层300、多晶硅层210、栅极氧化层220、层间介质层400、栅极金属层510、源极金属层520、漏极金属层530。
在本实施例中，N型衬底100、N型外延层200、P型掺杂层300层叠设置，N型外延层200设于N型衬底100的正面，P型掺杂层300设于N型外延层200上。
多晶硅层210设于N型外延层200以及P型掺杂层300内，并将P型掺杂层300划分为多个P型掺杂区，多晶硅层210深入至N型外延层200内，栅极氧化层220设于多晶硅层210与P型掺杂层300之间，栅极氧化层220还设于多晶硅层210与N型外延层200之间。
层间介质层400设于多晶硅层210以及P型掺杂层300表面；栅极金属层510设于层间介质层400表面的第一预设区域；源极金属层520设于层间介质层400表面的第二预设区域；第一预设区域与第二预设区域之间互不接触，且源极金属层520通过层间介质层400上的第一接触孔与多晶硅层210连接，漏极金属层530设于N型衬底100的背面。
在本实施例中，结合图1所示，多晶硅层210由沟槽MOSFET器件的栅极区域排列至沟槽MOSFET器件的源极区域，且栅极金属层510和源极金属层520分别设置于层间介质层400上的第一预设区域和第二预设区域，第一预设区域和第二预设区域之间互不接触，栅极金属层510与源极金属层520互不接触。
结合图2所示，在沟槽MOSFET器件的栅极区域内，多晶硅层210与栅极金属层510之间由层间介质层400隔离
在一个实施例中，栅极氧化层220呈U形结构，该U形结构的开口指向层间介质层400，并在沟槽MOSFET器件的栅极区域内由U形结构的栅极氧化层220与层间介质层400形成封闭空间，多晶硅层210位于栅极氧化层220的凹槽内部，由栅极氧化层220将多晶硅层210与N型外延层200隔离，并由栅极氧化层220将多晶硅层210与P型掺杂层300隔离。
结合图3所示，在沟槽MOSFET器件的源极区域内，层间介质层400上设有一个或者多个第一接触孔201，用于将源极金属层520与多晶硅层210进行电性连接。
在一个实施例中，栅极金属层510和源极金属层520分别设置于层间介质层400上的第一预设区域和第二预设区域，并且由层间介质层400上的凸起结构隔离。
在本实施例中，在不增加栅极金属层510的面积的情况下，通过在栅极下方增加多晶硅层210的方式，并由该多晶硅层210连接源极金属层520，从而将栅极和源极之间的结电容变成氧化层电容，大大增加栅极和源极之间的寄生电容的电容值，从而在沟槽MOSFET器件的漏极电压发生变化时，可以使得漏极电压通过栅极和源极之间的寄生电容泄放能量，降低了沟槽MOSFET器件的开关损耗，提升沟槽MOSFET器件的鲁棒性和可靠性。
在一个实施例中，N型衬底100和N型外延层200均为N型掺杂，其中，N型外延层200的掺杂浓度大于N型衬底100的掺杂浓度。
在一个实施例中，N型衬底100和N型外延层200中掺杂的N型掺杂离子可以为氮离子、磷离子。
在一个实施例中，多晶硅层210按照栅极金属层510向源极金属层520的方向设置。
在一个实施例中，多晶硅层210可以为多个，同时多个多晶硅层210对应多个栅极氧化层220。
在一个实施例中，多个多晶硅层210平行设置。
结合图1、图2以及图3所示，多晶硅层210均由栅极金属层510向源极金属层520的方向设置，使得多晶层210可以同时位于栅极金属层510和源极金属层520下方的N型外延层200内，且由于多晶硅层210由层间介质层400深入至N型外延层200，使得多晶硅层210将P型掺杂层300划分为多个P型掺杂区，此时多个P型掺杂区也平行设置。
在一个实施例中，多晶硅层210可以为多个，层间介质层400上设有多个第一接触孔201，多个第一接触孔201与多个多晶硅层210一一对应。
在一个实施例中，多个多晶硅层210的厚度相等。
在一个实施例中，相邻多晶硅层210之间的距离大于多晶硅层210的宽度。
在一个实施例中，多晶硅层210可以由在N型外延层200正面设置多个平行的沟槽并填充多晶硅材料形成，多晶硅层210平行设置。
在一个实施例中，结合图3所示，层间介质层上400还设有第二接触孔202，源极金属层520通过第二接触孔202与P型掺杂层300接触。
在一个实施例中，第一接触孔201与第二接触孔202交替设置。
在一个实施例中，多晶硅层210深入至N型外延层200内的深度小于N型外延层200的厚度的二分之一。
在一个实施例中，层间介质层400为氧化硅。
本申请实施例还提供了一种沟槽MOSFET器件的制备方法，参见图4所示，本实施例中的制备方法包括步骤S100至步骤S700。
在步骤S100中，结合图5所示，在N型衬底100上形成N型外延层200。
在本实施例中，可以通过外延生长或者N型掺杂离子注入的方式在N型衬底100上形成N型外延层200。
在一个实施例中，N型衬底100和N型外延层200均为N型掺杂，其中，N型外延层200的掺杂浓度大于N型衬底100的掺杂浓度。
在一个实施例中，N型衬底100和N型外延层200中掺杂的N型掺杂离子可以为氮离子、磷离子。
在步骤S200中，结合图6所示，在N型外延层200上的预设区域进行刻蚀，以在N型外延层200的正面形成沟槽203。
在本实施例中，通过在N型外延层200上的预设区域进行刻蚀可以在N型外延层200的正面形成沟槽203。
在一个实施例中，沟槽203可以为多个，多个沟槽203平行设置。
在一个实施例中，多个沟槽203的深度小于N型外延层200的厚度。
在一个实施例中，多个沟槽203的深度小于N型外延层200的厚度的二分之一。
在步骤S300中，结合图6和图7所示，在沟槽210的内壁形成栅极氧化层220，并在沟槽203内淀积多晶硅材料形成多晶硅层210。
在一个实施例中，结合图6所示，可以通过氧化生长的方式在沟槽210的内壁形成栅极氧化层220，例如，对沟槽203的内壁进行干氧处理，从而对沟槽210的内壁进行氧化，在沟槽210的内壁形成栅极氧化层220。
结合图7所示，通过在沟槽210内淀积多晶硅材料形成多晶硅层210，并由化学机械抛光工艺去除表面多余的多晶硅材料。
在步骤S400中，结合图7所示，向N型外延层200的正面注入P型掺杂离子以在N型外延层200的正面形成P型掺杂层300。
在本实施例中，多晶硅层210深入至N型外延层200内，多晶硅层210将P型掺杂层300划分为多个P型掺杂区。
在步骤S500中，结合图8和图9所示，在多晶硅层210以及P型掺杂层300表面形成层间介质层400，并在层间介质层400上形成第一接触孔201。
在本实施例中，第一接触孔201设于层间介质层400的部分区域，图8为层间介质层400上没有设置第一接触孔201的区域的截面示意图，图9为层间介质层上设有第一接触孔201的区域的截面示意图。
层间介质层400上的第一接触孔201与多晶硅层210对应，的多个第一接触孔201对应多晶硅层210，且第一接触孔201的深度大于层间介质层400的厚度，使得第一接触孔201深入至多晶硅层210中。
在一个实施例中，第一接触孔201位于对应的多晶硅层210的中央位置。
在步骤S600中，在层间介质层400上形成栅极金属层510和源极金属层520。
在本实施例中，结合图10、图2以及图3所示，栅极金属层510位于层间介质层400表面的第一预设区域，源极金属层520位于层间介质层400表面的第二预设区域，第一预设区域与第二预设区域之间互不接触，源极金属层520通过层间介质层400上的第一接触孔201与多晶硅层210连接。
在本实施例中，结合图10所示，栅极金属层510及其以下的部分形成沟槽MOSFET器件的栅极区域，源极金属层520及其以下的部分形成沟槽MOSFET器件的源极区域。
结合图2所示，在沟槽MOSFET器件的栅极区域内，多晶硅层210与栅极金属层510之间由层间介质层400隔离，并且多晶硅层210由栅极氧化层220包裹，由栅极氧化层220将多晶硅层210与N型外延层200隔离，并由栅极氧化层220将多晶硅层210与P型掺杂层300隔离。
结合图3所示，在沟槽MOSFET器件的源极区域内，层间介质层400上设有多个第一接触孔201，用于将源极金属层520与多晶硅层210进行电性连接。
在一个实施例中，栅极金属层510和源极金属层520分别设置于层间介质层400上的第一预设区域和第二预设区域，并且由层间介质层400上的凸起结构隔离。
在步骤S700中，在N型衬底100的背面形成漏极金属层530。
结合图2和图3所示，可以通过淀积金属电极材料的方式在N型衬底100的背面形成漏极金属层530。
在一个实施例中，漏极金属层530与N型衬底100之间形成欧姆接触。
在一个实施例中，可以在N型衬底100的背面淀积Ni/Ti/Ni/Ag叠层金属作为漏极金属层530。
在一个实施例中，结合图3所示，在多晶硅层210以及P型掺杂层400表面形成层间介质层400的步骤之后，还包括：在层间介质层400上形成第二接触孔202。
在本实施例中，第二接触孔202与第一接触孔201交替设置。
本申请实施例还提供了一种芯片，芯片包括如上述任一项所述的沟槽MOSFET器件。
在一个实施例中，本实施例中的芯片包括由上述所述的制备方法制备的沟槽MOSFET器件。
在本实施例中，芯片包括芯片衬底，衬底上设置有一个或者多个沟槽MOSFET器件，该沟槽MOSFET器件可以由上述任一项实施例中的制备方法制备，也可以在芯片衬底上设置上述任一项实施例中的沟槽MOSFET器件。
在一个具体应用实施例中，芯片衬底上还可以集成其他相关的半导体器件，以和沟槽MOSFET器件组成集成电路。
在一个具体应用实施例中，该芯片可以为开关芯片或者驱动芯片。
本申请提供的一种沟槽MOSFET器件及其制备方法、芯片中，N型衬底、N型外延层、P型掺杂层层叠设置，多晶硅层设于N型外延层以及P型掺杂层内，并将P型掺杂层划分为多个P型掺杂区，栅极氧化层设于多晶硅层与P型掺杂层之间以及多晶硅层与N型外延层之间，栅极金属层设于层间介质层表面的第一预设区域；源极金属层设于层间介质层表面的第二预设区域，第一预设区域与第二预设区域之间互不接触，且源极金属层通过层间介质层上的第一接触孔与多晶硅层连接，如此可以将源极和漏极之间的结电容变成氧化层电容，从而增加源极和漏极之间的电容值，在漏极电压变化时使得电压可以通过源极和漏极之间的电容泄放能量，解决目前的功率MOSFET在开关过程中由于漏极电压突然变化导致的栅极电压震荡、器件雪崩击穿等问题。
所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各掺杂区区的划分进行举例说明，实际应用中，可以根据需要而将上述功能区分配由不同的掺杂区完成，即将所述装置的内部结构划分成不同的掺杂区，以完成以上描述的全部或者部分功能。
实施例中的各掺杂区可以集成在一个功能区中，也可以是各个掺杂区单独物理存在，也可以两个或两个以上掺杂区集成在一个功能区中，上述集成的功能区既可以采用同种掺杂离子实现，也可以采用多种掺杂离子共同实现。另外，各掺杂区的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。上述器件的制备方法中的中掺杂区的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。

Claims (10)

1.一种沟槽MOSFET器件，其特征在于，所述沟槽MOSFET器件包括：
N型衬底；
设于所述N型衬底正面的N型外延层；
设于所述N型外延层上的P型掺杂层；
多晶硅层，设于所述N型外延层以及所述P型掺杂层内，并将所述P型掺杂层划分为多个P型掺杂区；其中，所述多晶硅层深入至所述N型外延层内；
栅极氧化层，设于所述多晶硅层与所述P型掺杂层之间，以及所述多晶硅层与所述N型外延层之间；
层间介质层，设于所述多晶硅层以及所述P型掺杂层表面；
栅极金属层，设于所述层间介质层表面的第一预设区域；
源极金属层，设于所述层间介质层表面的第二预设区域；其中，所述第一预设区域与所述第二预设区域之间互不接触，且所述源极金属层通过所述层间介质层上的第一接触孔与所述多晶硅层连接；
漏极金属层，设于所述N型衬底的背面。
2.如权利要求1所述的沟槽MOSFET器件，其特征在于，所述多晶硅层按照所述栅极金属层向所述源极金属层的方向设置。
3.如权利要求1或者2所述的沟槽MOSFET器件，其特征在于，所述多晶硅层为多个，多个所述多晶硅层平行设置。
4.如权利要求3所述的沟槽MOSFET器件，其特征在于，所述层间介质层上还设有第二接触孔，所述源极金属层通过所述第二接触孔与所述P型掺杂层接触。
5.如权利要求4所述的沟槽MOSFET器件，其特征在于，所述第一接触孔与所述第二接触孔交替设置。
6.如权利要求1所述的沟槽MOSFET器件，其特征在于，所述多晶硅层深入至所述N型外延层内的深度小于所述N型外延层的厚度的二分之一。
7.如权利要求4-6任一项所述的沟槽MOSFET器件，其特征在于，所述层间介质层为氧化硅。
8.一种沟槽MOSFET器件的制备方法，其特征在于，所述制备方法包括：
在N型衬底上形成N型外延层；
在所述N型外延层上的预设区域进行刻蚀，以在所述N型外延层的正面形成沟槽；
在所述沟槽的内壁形成栅极氧化层，并在所述沟槽内淀积多晶硅材料形成多晶硅层；
向所述N型外延层的正面注入P型掺杂离子以在所述N型外延层的正面形成P型掺杂层；其中，所述多晶硅层深入至所述N型外延层内，将所述P型掺杂层划分为多个P型掺杂区；
在所述多晶硅层以及所述P型掺杂层表面形成层间介质层，并在所述层间介质层上形成第一接触孔；
在所述层间介质层上形成栅极金属层和源极金属层；其中，所述栅极金属层位于所述层间介质层表面的第一预设区域，所述源极金属层位于所述层间介质层表面的第二预设区域，所述第一预设区域与所述第二预设区域之间互不接触，所述源极金属层通过所述层间介质层上的第一接触孔与所述多晶硅层连接；
在所述N型衬底的背面形成漏极金属层。
9.如权利要求8所述的制备方法，其特征在于，所述在所述多晶硅层以及所述P型掺杂层表面形成层间介质层的步骤之后，还包括：
在所述层间介质上形成第二接触孔；其中，所述第二接触孔与所述第一接触孔交替设置。
10.一种芯片，其特征在于，所述芯片包括如权利要求1-7任一项所述的沟槽MOSFET器件；或者所述芯片包括由权利要求8或者9所述的制备方法制备的沟槽MOSFET器件。
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