CN117012817A - 一种沟槽栅igbt器件及其制作方法 - Google Patents

一种沟槽栅igbt器件及其制作方法 Download PDF

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Abstract

本发明提供一种沟槽栅IGBT器件及其制作方法，该制作方法包括步骤：提供一具有第一导电类型漂移区的半导体层，形成元胞于第一导电类型漂移区，元胞包括第二导电类型阱区、第一导电类型掺杂区及沟槽栅，第二导电类型阱区及第一导电类型掺杂区均位于沟槽栅的一侧且第一导电类型掺杂区位于第二导电类型阱区的上表层，第二导电类型与第一导电类型电性相反，沟槽栅包括沟槽及栅极多晶硅，基于形成第一导电类型掺杂区后的半导体层及栅极多晶硅进行热氧化以形成氧化层；形成接触柱于氧化层中，接触柱垂向贯穿氧化层并与第二导电类型阱区电连接。该制作方法能够制作具有较小元胞节距的高电流密度沟槽栅IGBT，且有效提升工艺稳定性和产品良率。

Description

一种沟槽栅IGBT器件及其制作方法
技术领域
本发明属于半导体器件及制作方法技术领域，涉及一种沟槽栅IGBT器件及其制作方法。
背景技术
绝缘栅双极型晶体管（Insulated Gate Bipolar Transistor，简称IGBT）作为一种功率半导体器件，广泛应用于轨道交通、智能电网、工业节能、电动汽车和新能源装备等领域。IGBT可以看作金属氧化物半导体场效应晶体管和双极结型晶体管的结合体，它结合了场效应晶体管的栅压控制晶体管（高输入阻抗），利用双极结型晶体管的双载流子来达到大电流的目的（压控双极型器件），通常作为能量转换和传输的核心装置。
通常情况下，在制作IGBT器件的过程中，在衬底中形成发射区后需要对发射区进行电性引出以便于后续施加电压，通常情况下在衬底的上表面制作层间介质层并形成通孔于介质层中，后续基于通孔填充导电材料以电连接发射区，但是，随着对IGBT器件电流密度的要求日趋提高，需要逐渐缩小IGBT的元胞节距以满足产品的性能需求，在此情况下，请参阅图1，显示为一般的缩小元胞节距后的IGBT的剖面结构示意图，因缩小IGBT元胞节距（图1中D1所示）导致台面（mesa）尺寸（图1中D2所示）不够并进一步导致的套刻误差（overlay）状况时有发生，即正常情况下通孔应处于图1中所述两个沟槽的居中位置，而如图1中所示通孔在制作时若发生偏移（偏离中心位置而更加靠近其中一个沟槽），则会导致最终填充于通孔中的接触柱101与填充于沟槽中的多晶硅102距离过于接近，甚至可能发生接触孔直接填充进多晶硅中的生产状况，严重影响工艺稳定性和产品良率，制约了IGBT器件的小型化和高电流密度化发展进程。
因此，如何提供一种沟槽栅IGBT器件及其制作方法，在得到高电流密度的IGBT器件的前提下，提升工艺稳定性和产品良率，成为本领域技术人员亟待解决的一个重要技术问题。
应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种沟槽栅IGBT器件及其制作方法，用于解决现有技术中缩小IGBT元胞节距导致的台面不够，影响工艺稳定性和产品良率的问题。
为实现上述目的及其他相关目的，本发明提供一种沟槽栅IGBT器件的制作方法，包括以下步骤：
提供一半导体层，所述半导体层中形成有第一导电类型漂移区；
形成至少一元胞于所述第一导电类型漂移区，所述元胞包括沟槽栅、第二导电类型阱区及第一导电类型掺杂区，所述第二导电类型阱区及所述第一导电类型掺杂区均位于所述沟槽栅的一侧且所述第一导电类型掺杂区位于所述第二导电类型阱区的上表层，第二导电类型与第一导电类型电性相反，所述沟槽栅包括沟槽及填充于所述沟槽中的栅极多晶硅；
基于形成所述第一导电类型掺杂区后的半导体层及所述栅极多晶硅进行热氧化以形成氧化层；
形成接触柱，所述接触柱垂向贯穿所述氧化层及所述第一导电类型掺杂区以与所述第二导电类型阱区电连接。
可选地，所述接触柱包括倒梯形。
可选地，形成至少一元胞于所述第一导电类型漂移区包括以下步骤：
形成至少一沟槽于所述第一导电类型漂移区中，所述沟槽自所述第一导电类型漂移区上表面开口并向下延伸；
依次形成栅氧层与栅极多晶硅于所述沟槽中，所述栅氧层覆盖所述沟槽内壁，所述栅极多晶硅位于所述栅氧层上方；
依次形成第二导电类型阱区及第一导电类型掺杂区于所述沟槽的一侧。
可选地，形成接触柱包括以下步骤：
形成接触孔，所述接触孔垂向贯穿所述氧化层并向下延伸至显露所述第二导电类型阱区的至少一部分；
形成金属层于所述氧化层上方，所述金属层还填充进所述接触孔中，其中，所述金属层位于所述接触孔中的部分构成所述接触柱。
可选地，形成所述氧化层还包括平坦化所述氧化层的步骤。
可选地，所述沟槽栅IGBT器件的元胞节距小于或等于1.2 μm。
可选地，形成所述氧化层之前的栅极多晶硅高度范围是5 μm~5.5 μm，形成所述氧化层之后的栅极多晶硅高度范围是2.5μm ~3.5 μm。
本发明还提供一种沟槽栅IGBT器件，包括：
半导体层，所述半导体层中形成有第一导电类型漂移区；
至少一元胞，位于所述第一导电类型漂移区，所述元胞包括沟槽栅、第二导电类型阱区及第一导电类型掺杂区，所述第二导电类型阱区及所述第一导电类型掺杂区均位于所述沟槽栅的一侧且所述第一导电类型掺杂区位于所述第二导电类型阱区的上表层，第二导电类型与第一导电类型电性相反，所述沟槽栅包括沟槽及填充于所述沟槽中的栅极多晶硅；
氧化层，基于形成所述第一导电类型掺杂区后的半导体层及所述栅极多晶硅进行热氧化得到；
接触柱，垂向贯穿所述氧化层及所述第一导电类型掺杂区以与所述第二导电类型阱区电连接。
可选地，所述沟槽栅IGBT器件的元胞节距小于或等于1.2 μm。
可选地，形成所述氧化层之前的栅极多晶硅高度范围是5 μm~5.5 μm，形成所述氧化层之后的栅极多晶硅高度范围是2.5 μm~3.5 μm。
如上所述，本发明的沟槽栅IGBT器件的制作方法，能够制作得到具有较小元胞节距的高电流密度沟槽栅IGBT器件，且在制作过程中不会因台面缩小而影响工艺稳定性和产品良率，并且在制作过程中不会额外增加制作成本，工艺步骤简单。本发明的沟槽栅IGBT器件的元胞节距相对较小（能够达到1.2μm及以下），具备高电流密度性能，并且在制作过程中不会发生因台面不够而导致的套刻误差现象，能够兼具高电流密度和工艺稳定性，具有较强的市场竞争力。
附图说明
图1显示为一般的缩小元胞节距后的IGBT的剖面结构示意图。
图2显示为本发明的沟槽型IGBT器件的制作方法的步骤流程图。
图3显示为本发明的沟槽型IGBT器件的制作方法中形成沟槽后所得结构的剖面示意图。
图4显示为本发明的沟槽型IGBT器件的制作方法中形成栅极多晶硅后所得结构的剖面示意图。
图5显示为本发明的沟槽型IGBT器件的制作方法中形成第一导电类型掺杂区后所得结构的剖面示意图。
图6显示为本发明的沟槽型IGBT器件的制作方法中形成氧化层后所得结构的剖面示意图。
图7显示为本发明的沟槽型IGBT器件的制作方法中形成接触孔后所得结构的剖面示意图。
图8显示为本发明的沟槽型IGBT器件的制作方法中形成金属层后所得结构的剖面示意图。
附图标记说明：101 接触柱，102 多晶硅，1 半导体层，11 第一导电类型漂移区，2元胞，21 沟槽栅，211 沟槽，212 栅氧层，213 栅极多晶硅，22 第二导电类型阱区，23 第一导电类型掺杂区，3 氧化层，4 接触孔，5 金属层，51 接触柱，S1~S4 步骤。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2至图8。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本实施例提供一种沟槽栅IGBT器件的制作方法，请参阅图2，显示为该制作方法的步骤流程图，具体包括以下步骤：
S1：提供一半导体层，所述半导体层中形成有第一导电类型漂移区；
S2：形成至少一元胞于所述第一导电类型漂移区，所述元胞包括沟槽栅、第二导电类型阱区及第一导电类型掺杂区，所述第二导电类型阱区及所述第一导电类型掺杂区均位于所述沟槽栅的一侧且所述第一导电类型掺杂区位于所述第二导电类型阱区的上表层，第二导电类型与第一导电类型电性相反，所述沟槽栅包括沟槽及填充于所述沟槽中的栅极多晶硅；
S3：基于形成所述第一导电类型掺杂区后的半导体层及所述栅极多晶硅进行热氧化以形成氧化层；
S4：形成接触柱，所述接触柱垂向贯穿所述氧化层及所述第一导电类型掺杂区以与所述第二导电类型阱区电连接。
作为示例，所述第一导电类型漂移区及所述第一导电类型掺杂区的第一导电类型包括N型或P型，所述第二导电类型阱区的第二导电类型包括P型或N型，本实施例中第一导电类型为N型，第二导电类型为P型，即所述半导体层1中形成有N型漂移区且后续于N型漂移区中形成P阱及N型掺杂区，而在其他实施例中也可为第一导电类型为P型，第二导电类型为N型。
首先，请参阅图3，执行步骤S1，提供一半导体层1，所述半导体层1中形成有第一导电类型漂移区11，即提供一半导体层1，并于所述半导体层1形成第一导电类型漂移区11，所述半导体层1包括常规的半导体衬底，如硅衬底、硅锗衬底等，形成第一导电类型漂移区11的方法包括扩散法或离子注入法。
接下来，请参阅图3至图5，执行步骤S2，形成至少一元胞2于所述第一导电类型漂移区11，所述元胞2包括沟槽栅21、第二导电类型阱区22及第一导电类型掺杂区23，所述第二导电类型阱区22及所述第一导电类型掺杂区23均位于所述沟槽栅21的一侧且所述第一导电类型掺杂区23位于所述第二导电类型阱区22的上表层，第二导电类型与第一导电类型电性相反，所述沟槽栅21包括沟槽211及填充于所述沟槽211中的栅极多晶硅213。需要说明的是，此处所说的“所述第二导电类型阱区及所述第一导电类型掺杂区均位于所述沟槽栅的一侧”指的是在同一元胞中所述第二导电类型阱区与所述第一导电类型掺杂区位于沟槽栅的同一侧。本实施例中所述第二导电类型阱区22为P阱，所述第一导电类型掺杂区为N型发射区。
作为示例，形成至少一元胞2于所述第一导电类型漂移区11包括以下步骤：
如图3所示，形成至少一沟槽211于所述第一导电类型漂移区11中，所述沟槽211自所述第一导电类型漂移区11上表面开口并向下延伸；形成所述沟槽211的方法包括干法刻蚀。
如图4所示，依次形成栅氧层212与栅极多晶硅213于所述沟槽211中，所述栅氧层212覆盖所述沟槽211内壁，所述栅极多晶硅213位于所述栅氧层212上方；形成所述栅氧层212的方法包括热氧法，形所述栅极多晶硅213的方法包括化学气相沉积法。
如图5所示，依次形成第二导电类型阱区22及第一导电类型掺杂区23于所述沟槽211的一侧，形成所述第二导电类型阱区22及所述第一导电类型掺杂区23的方法包括离子注入法。
作为示例，再请参阅图5，所述沟槽型IGBT器件的元胞节距（图5中d所示）范围小于或等于1.2 μm。需要说明的是，本实施例中图3至图5显示了在第一导电类型漂移区11形成两个沟槽211以及与两个沟槽211的两侧形成第二导电类型阱区22及第一导电类型掺杂区23，实际应用时，沟槽211等结构的数量并不一定如图中所示，可基于实际需要设置相应结构的数量，附图仅作为示例介绍各结构之间的位置关系。
接下来，请参阅图6，执行步骤S3，基于形成所述第一导电类型掺杂区23后的半导体层1及所述栅极多晶硅213进行热氧化以形成氧化层3，也就是对执行步骤S2后所得结构进行热氧化处理以形成所述氧化层3，所述氧化层3包括由所述第一导电类型掺杂区23所在半导体部分（掺杂硅）氧化得到的第一氧化单元（图6中未标识）及由所述栅极多晶硅213氧化得到的第二氧化单元（图6中未标识），由于多晶硅及掺杂后的硅氧化速率不同使得第一氧化单元及第二氧化单元之间存在界限（该界限并不会影响器件的工作性能），且半导体部分氧化后的第一氧化单元的上表面呈弧形，能够有助于后续制作接触孔时的进一步对准，进一步提升工艺稳定性。
作为示例，形成所述氧化层3还包括平坦化所述氧化层3的步骤，由于掺杂后的多晶硅与硅在热氧化工艺中氧化速率不同使得氧化后所得整体结构的上表面呈凹凸不平的形貌，不利于后续制程的工艺稳定性，因此，需要对氧化层3进行平坦化处理以得到平整表面，平坦化的方法包括化学机械研磨或其他合适的方法。
作为示例，对比参阅图4及图6，形成所述氧化层3之前的栅极多晶硅高度范围是5μm~5.5 μm（图4中h1所示），形成所述氧化层3之后的栅极多晶硅高度范围是2.5 μm~3.5μm（图6中h2所示），包括但不限于2.8μm、3.0μm、3.2μm。也就是，常规的IGBT结构中，当IGBT的元胞节距为2.4 μm时，其中填充于沟槽211中的多晶硅的高度范围在5μm左右，而本申请中由于栅极多晶硅213位于上方的至少一部分会在热氧化工艺中被氧化，保留下来的栅极多晶硅相对原始栅极多晶硅而言高度有明显降低。需要说明的是，虽然栅极多晶硅在热氧化工艺中整体高度有所缩减，但是氧化后保留下来的栅极多晶硅仍然满足良好的栅控作用，即该IGBT的电学性能及工作性能不会因栅极多晶硅的一部分被氧化而有所削减。
需要说明的是，本实施例中采用热氧化法对所述第一导电类型掺杂区所在半导体层及栅极多晶硅进行氧化以形成氧化层，除了用于形成隔离氧化层之外，更重要的目的是缩小栅极多晶硅层的整体高度，使得栅极多晶硅与接触柱的最大尺寸处距离减小以提升工艺稳定性，因此，必须得采用如上所述的热氧化的方法来形成所述氧化层，若采用降低沟槽深度使得填充于其中的栅极多晶硅原始高度减小而后沉积更厚的氧化层的方法并不能实现与本实施例的制作方法所能达到的效果，一方面沉积更厚的氧化层所需的工艺时间更长，会增加额外的工艺成本，另一方面若沉积更厚的氧化层会同时增加第一导电类型掺杂区与后续沉积的金属层之间的距离（增加接触柱长度），除了会增加额外的电阻之外，还会因接触孔长宽比增大而必须使用钨塞工艺填充接触孔，这会增加器件的导通电阻从而导致电流能力减低的问题，与原本通过缩小元胞节距而增大电流密度的初衷相悖。此外，更厚的氧化层会增加光刻对准时的对准难度，增加接触孔偏移的概率，不利于提升工艺稳定性和产品良率。
作为示例，平坦化所述氧化层后还包括形成层间介质层（图6中未显示）于所述氧化层上方的步骤，所述层间介质层的设置能够增加耐压强度，满足高压使用场景的性能需求，所述层间介质层的厚度基于实际需要进行合理设置，在此不做具体限定。当然，当该器件应用于对耐压性能要求较低的场合时，也可不形成所述层间介质层。
接下来，请参阅图7至图8，执行步骤S4，形成接触柱51，所述接触柱51垂向贯穿所述氧化层3及所述第一导电类型掺杂区23以与所述第二导电类型阱区22电连接，所述接触柱51用于实现发射区的电性引出。
作为示例，形成接触柱51包括以下步骤：
如图7所示，形成接触孔4，所述接触孔4垂向贯穿所述氧化层3并向下延伸至显露所述第二导电类型阱区22的至少一部分；
如图8所示，形成金属层5于所述氧化层3上方，所述金属层5还填充进所述接触孔4中，其中，所述金属层5位于所述接触孔4中的部分构成所述接触柱51。
作为示例，所述接触柱51包括倒梯形（相当于所述接触孔4的形貌包括倒梯形），倒梯形的接触柱51形貌确保所述接触柱51的顶面（所述接触柱51尺寸最大值处）的两侧均无栅极多晶硅存在，而所述接触柱51的底面（所述接触柱51尺寸最小值处）小于实际版图上的接触柱51尺寸，使得所述接触柱51与栅极多晶硅之间的最小距离也保持一定数值，这样即使接触孔4稍微偏离预设位置的情况下，也不会与多晶硅直接接触，即这样能够最大程度避免接触柱51接触到栅极多晶硅213，从而保证产品良率和工艺稳定性。
具体的，本实施例的沟槽栅IGBT器件的制作方法中，在形成基本元胞单元结构（沟槽栅、第二导电类型阱区及第一导电类型掺杂区）后，采用热氧化的方法基于沟槽内填充的栅极多晶硅与半导体层的硅材质形成氧化层，一方面能以形成的氧化层作为后续形成的金属层与半导体层之间隔离层而不需额外沉积隔离氧化层，另一方面，热氧化工艺会使得栅极多晶硅的靠上部分氧化为氧化硅，减小了栅极多晶硅的整体高度，在后续形成接触柱（优选为倒梯形）时，由于接触柱仍旧自氧化层的上表面向下延伸，使得接触柱在水平方向上接近多晶硅的部分两侧不存在多晶硅（氧化后的多晶硅相对于氧化前多晶硅的高度有所降低，使得氧化前多晶硅的顶面相对于接触柱的靠上部分而氧化后多晶硅的顶面相对于接触柱的靠下部分，增大了多晶硅顶面与接触柱顶面之间的垂向距离），而接触柱在水平方向上最远离多晶硅的部分小于设计版图上的接触柱尺寸，与栅极多晶硅之间的实际距离小于理论距离，能够最大程度地避免接触柱与多晶硅产生接触。根据多次试验验证后表明，采用本实施例的制作方法能够制作得到元胞节距为1.2μm及以下的IGBT器件，并且，当元胞节距为1.2μm时，接触柱与栅极多晶硅之间的距离相当于元胞节距为2.4μm时接触柱与栅极多晶硅之间的距离，也就是本实施例的制作方法能够实现在在缩小元胞节距（相当于缩小台面尺寸）以提高电流密度的同时，提升工艺稳定性及产品良率。
本实施例的沟槽栅IGBT器件的制作方法，能够制作得到具有较小元胞节距的高电流密度沟槽栅IGBT器件，且在制作过程中不会因台面缩小而影响工艺稳定性和产品良率，并且在制作过程中不会额外增加制作成本，工艺步骤简单。
实施例二
本发明还提供一种沟槽栅IGBT器件，该器件采用如实施例一中所述的制作方法制作得到或采用其他合适的方法制作得到。再请参阅图8，该沟槽栅IGBT器件包括半导体层1、至少一元胞2、氧化层3及接触柱51。
具体的，所述半导体层1形成有第一导电类型漂移区11；所述元胞2位于所述第一导电类型漂移区11，所述元胞2包括沟槽栅21、第二导电类型阱区22及第一导电类型掺杂区23，所述第二导电类型阱区22及所述第一导电类型掺杂区23均位于所述沟槽栅21的一侧且所述第一导电类型掺杂区23位于所述第二导电类型阱区22的上表层，第二导电类型与第一导电类型电性相反，所述沟槽栅21包括沟槽211及填充于所述沟槽211中的栅极多晶硅213；所述氧化层3基于形成所述第一导电类型掺杂区23后的半导体层1及所述栅极多晶硅213进行热氧化得到；所述接触柱51垂向贯穿所述氧化层3及所述第一导电类型掺杂区22以与所述第二导电类型阱区23电连接。
作为示例，所述沟槽型IGBT器件的元胞节距小于或等于1.2 μm。
作为示例，所述沟槽栅IGBT器件包括多个所述元胞2，多个所述元胞2在水平方向上依次排列，也就是沟槽栅21及第二导电类型阱区22-第一导电类型掺杂区23交替排列。
作为示例，形成所述氧化层3之前的栅极多晶硅213高度范围是5 μm~5.5 μm，形成所述氧化层3之后的栅极多晶硅213高度范围是2.5 μm~3.5 μm，包括但不限于2.8μm、3.0μm、3.2μm。限定多晶硅在氧化前后的高度范围在上述数值范围的原因是，一方面能够保证多晶硅牺牲以形成氧化层3后的部分能够满足金属层5与半导体层1之间的电器隔离作用，另一方面能够保证保留下来的多晶硅仍然能够发挥良好的栅控能力，避免因多晶硅高度尺寸范围设定不合理而影响器件工作性能。本实施例的沟槽栅IGBT器件的元胞节距相对较小（能够达到1.2μm及以下），能够获得较高的电流密度，并且在制作过程中不会发生因台面不够而导致的套刻误差现象，能够兼具高电流密度和工艺稳定性，具有较强的市场竞争力。
综上所述，本发明的沟槽栅IGBT器件的制作方法，能够制作得到具有较小元胞节距的高电流密度沟槽栅IGBT器件，且在制作过程中不会因台面缩小而影响工艺稳定性和产品良率，并且在制作过程中不会额外增加制作成本，工艺步骤简单。本发明的沟槽栅IGBT器件的元胞节距相对较小（能够达到1.2μm及以下），具备高电流密度性能，并且在制作过程中不会发生因台面不够而导致的套刻误差现象，能够兼具高电流密度和工艺稳定性，具有较强的市场竞争力。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种沟槽栅IGBT器件的制作方法，其特征在于，包括以下步骤：
提供一半导体层，所述半导体层中形成有第一导电类型漂移区；
形成至少一元胞于所述第一导电类型漂移区，所述元胞包括沟槽栅、第二导电类型阱区及第一导电类型掺杂区，所述第二导电类型阱区及所述第一导电类型掺杂区均位于所述沟槽栅的一侧且所述第一导电类型掺杂区位于所述第二导电类型阱区的上表层，第二导电类型与第一导电类型电性相反，所述沟槽栅包括沟槽及填充于所述沟槽中的栅极多晶硅；
基于形成所述第一导电类型掺杂区后的半导体层及所述栅极多晶硅进行热氧化以形成氧化层；
形成接触柱，所述接触柱垂向贯穿所述氧化层及所述第一导电类型掺杂区以与所述第二导电类型阱区电连接。
2.根据权利要求1所述的沟槽栅IGBT器件的制作方法，其特征在于：所述接触柱包括倒梯形。
3.根据权利要求1所述的沟槽栅IGBT器件的制作方法，其特征在于，形成至少一元胞于所述第一导电类型漂移区包括以下步骤：
形成至少一沟槽于所述第一导电类型漂移区中，所述沟槽自所述第一导电类型漂移区上表面开口并向下延伸；
依次形成栅氧层与栅极多晶硅于所述沟槽中，所述栅氧层覆盖所述沟槽内壁，所述栅极多晶硅位于所述栅氧层上方；
依次形成第二导电类型阱区及第一导电类型掺杂区于所述沟槽的一侧。
4.根据权利要求1所述的沟槽栅IGBT器件的制作方法，其特征在于，形成接触柱包括以下步骤：
形成接触孔，所述接触孔垂向贯穿所述氧化层并向下延伸至显露所述第二导电类型阱区的至少一部分；
形成金属层于所述氧化层上方，所述金属层还填充进所述接触孔中，其中，所述金属层位于所述接触孔中的部分构成所述接触柱。
5.根据权利要求1所述的沟槽栅IGBT器件的制作方法，其特征在于：形成所述氧化层还包括平坦化所述氧化层的步骤。
6.根据权利要求1所述的沟槽栅IGBT器件的制作方法，其特征在于：所述沟槽栅IGBT器件的元胞节距小于或等于1.2 μm。
7.根据权利要求1所述的沟槽栅IGBT器件的制作方法，其特征在于：形成所述氧化层之前的栅极多晶硅高度范围是5 μm~5.5 μm，形成所述氧化层之后的栅极多晶硅高度范围是2.5 μm~3.5 μm。
8.一种沟槽栅IGBT器件，其特征在于，包括：
半导体层，所述半导体层中形成有第一导电类型漂移区；
至少一元胞，位于所述第一导电类型漂移区，所述元胞包括沟槽栅、第二导电类型阱区及第一导电类型掺杂区，所述第二导电类型阱区及所述第一导电类型掺杂区均位于所述沟槽栅的一侧且所述第一导电类型掺杂区位于所述第二导电类型阱区的上表层，第二导电类型与第一导电类型电性相反，所述沟槽栅包括沟槽及填充于所述沟槽中的栅极多晶硅；
氧化层，基于形成所述第一导电类型掺杂区后的半导体层及所述栅极多晶硅进行热氧化得到；
接触柱，垂向贯穿所述氧化层及所述第一导电类型掺杂区以与所述第二导电类型阱区电连接。
9.根据权利要求8所述的沟槽栅IGBT器件，其特征在于：所述沟槽栅IGBT器件的元胞节距小于或等于1.2 μm。
10.根据权利要求8所述的沟槽栅IGBT器件，其特征在于：形成所述氧化层之前的栅极多晶硅高度范围是5 μm~5.5 μm，形成所述氧化层之后的栅极多晶硅高度范围是2.5 μm~3.5 μm。
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