CN104795446A - 沟槽栅mosfet及其制造方法 - Google Patents

沟槽栅mosfet及其制造方法 Download PDF

Info

Publication number
CN104795446A
CN104795446A CN201510184263.7A CN201510184263A CN104795446A CN 104795446 A CN104795446 A CN 104795446A CN 201510184263 A CN201510184263 A CN 201510184263A CN 104795446 A CN104795446 A CN 104795446A
Authority
CN
China
Prior art keywords
gate
source region
region
trench
local oxidation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510184263.7A
Other languages
English (en)
Other versions
CN104795446B (zh
Inventor
陈正嵘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201510184263.7A priority Critical patent/CN104795446B/zh
Publication of CN104795446A publication Critical patent/CN104795446A/zh
Application granted granted Critical
Publication of CN104795446B publication Critical patent/CN104795446B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了一种沟槽栅MOSFET，包括：形成于硅衬底中的栅沟槽，栅沟槽的位置由硬掩膜定义；在栅沟槽内表面形成有栅介质层并填满多晶硅栅；在各栅沟槽顶部形成有局部场氧化层，局部场氧化层的位置采用定义栅沟槽的位置的硬掩膜定义，局部场氧化层还延伸到栅沟槽外部的硅中并形成鸟嘴；源区形成于相邻两个栅沟槽之间的硅衬底表面；源区的接触孔的位置由相邻两个局部场氧化层自对准定义，源区的接触孔和栅沟槽之间的间距由局部场氧化层的鸟嘴的长度确定。本发明还公开了一种沟槽栅MOSFET的制造方法。本发明能实现源区的接触孔的自对准定义，能使器件的尺寸得到最大限度的缩小，提高集成度以及降低成本。

Description

沟槽栅MOSFET及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种沟槽栅MOSFET。本发明还涉及一种沟槽栅MOSFET的制造方法。
背景技术
如图1所示，是现有沟槽栅MOSFET的结构示意图；以N型器件为例，现有N型沟槽栅MOSFET，包括：
形成于N型硅衬底101上的P阱102，P阱区102作为沟槽栅MOSFET的体区。
在硅衬底101中形成有栅沟槽，栅沟槽需要穿过P阱102并和底部的硅衬底101接触，硅衬底101作为沟槽栅MOSFET的漏区。
所述栅沟槽的位置由形成于硅衬底101表面的硬掩膜通过光刻刻蚀后定义。一般在同一个硅衬底101上会形成多个栅沟槽，周期排列的栅沟槽的节距(pitch)D1为两个相邻沟槽的相同侧的边的间距。随着工艺的发展节距D1会变得越来越小，如从1.8微米缩小到1.3微米。
在所述栅沟槽的底部表面和侧壁表面形成有栅介质层如栅氧化层104。
多晶硅栅104充形成有所述栅介质层103的栅沟槽。
N+掺杂的源区105形成于P阱102的表面。所述多晶硅栅104从侧面覆盖所述P阱102且被所述多晶硅栅104侧面覆盖的所述P阱102表面用于形成连接所述源区105和位于所述P阱102底部的漏区101的沟道。
层间膜106形成于硅衬底101的表面。源区105的接触孔107通过光刻定义，接触孔107穿过层间膜106并穿过源区105，接触孔107的底部形成有P+掺杂的接触掺杂区108，接触掺杂区108和接触孔107的金属形成欧姆接触，接触孔107将源区105和P阱102同时引出。
接触孔107和最近的多晶硅栅104的边缘的间距D3需要保持一定的值，接触孔107和最近的多晶硅栅104不能接触，也即D3不能为0，否则会使器件失效。而由于现有器件的接触孔107需要采用光刻工艺定义，而光刻工艺具有一定的套刻精度(overlay)，到节距D1缩小后，套刻精度的问题有可能使接触孔107偏移到多晶硅栅104的上方；使得接触孔107和多晶硅栅104相接触，使得器件失效。所以现有器件结构使得节距D1的缩小量受到限制，不利于集成电路要求尺寸不同缩小的发展要求。
发明内容
本发明所要解决的技术问题是提供一种沟槽栅MOSFET，能实现源区的接触孔的自对准定义，能使器件的尺寸得到最大限度的缩小，提高集成度以及降低成本。为此，本发明还提供一种沟槽栅MOSFET的制造方法。
为解决上述技术问题，本发明提供的沟槽栅MOSFET包括：
形成于硅衬底中的栅沟槽，所述栅沟槽的位置由形成于硅衬底表面的第一氧化层和第二氮化硅层组成的硬掩膜定义。
在所述栅沟槽的底部表面和侧壁表面形成有栅介质层。
多晶硅栅完全填充形成有所述栅介质层的所述栅沟槽。
在各所述栅沟槽顶部形成有局部场氧化层，所述局部场氧化层的位置采用定义所述栅沟槽的位置的所述硬掩膜定义，所述局部场氧化层还延伸到所述栅沟槽外部的硅中并形成鸟嘴。
源区形成于相邻两个所述栅沟槽之间的所述硅衬底表面。
所述源区的接触孔的位置由相邻两个所述局部场氧化层自对准定义，所述源区的接触孔和所述栅沟槽之间的间距由所述局部场氧化层的鸟嘴的长度确定。
进一步的改进是，所述局部场氧化层的鸟嘴的长度通过调节所述第一氧化层的厚度、所述第二氮化硅层的厚度和所述局部场氧化层的生长工艺调节。
进一步的改进是，在所述硅衬底表面还形成有阱区，所述阱区的导电类型和所述源区的导电类型相反，所述多晶硅栅从侧面覆盖所述阱区且被所述多晶硅栅侧面覆盖的所述阱区表面用于形成连接所述源区和位于所述阱区底部的漏区的沟道。
进一步的改进是，沟槽栅MOSFET为N型沟槽栅MOSFET，所述源区由一N+区组成，所述阱区为P型阱区；或者，所述沟槽栅MOSFET为P型沟槽栅MOSFET，所述源区由一P+区组成，所述阱区为N型阱区。
进一步的改进是，所述第一氧化层和所述第二氮化硅层在形成所述局部场氧化层后被去除。
进一步的改进是，在所述源区的接触孔的底部形成有和所述源区导电类型相反的接触掺杂区，所述接触掺杂区和所述接触孔的金属形成欧姆接触。
进一步的改进是，所述栅介质层为栅氧化层。
为解决上述技术问题，本发明提供的沟槽栅MOSFET的制造方法包括如下步骤：
步骤一、在硅衬底表面依次形成由第一氧化层和第二氮化硅层组成的硬掩膜。
步骤二、采用光刻刻蚀工艺对选定区域中的所述硬掩膜进行刻蚀从而定义出栅沟槽的形成区域。
步骤三、对所述硬掩膜定义的栅沟槽的形成区域进行硅刻蚀形成栅沟槽。
步骤四、在所述栅沟槽的底部表面和侧壁表面形成栅介质层。
步骤五、淀积多晶硅将形成有所述栅介质层的所述栅沟槽完全填充。
步骤六、对所述多晶硅进行干法刻蚀，干法刻蚀后所述多晶硅仅保留于所述栅沟槽内，所述栅沟槽外的所述硬掩膜表面以上所述多晶硅完全去除，由保留于所述栅沟槽内的所述多晶硅组成多晶硅栅。
步骤七、进行离子注入形成阱区，所述阱区的注入杂质扩散后位于相邻两个所述栅沟槽之间的区域。
步骤八、采用所述硬掩膜为定义进行局部场氧化并在各所述栅沟槽顶部形成局部场氧化层，所述局部场氧化层还延伸到所述栅沟槽外部的硅中并形成鸟嘴；所述局部场氧化工艺并同时完成对阱区的推阱。
步骤九、去除所述硬掩膜。
步骤八、进行源注入形成源区，所述源区的注入杂质扩散后位于相邻两个所述栅沟槽之间的所述硅衬底表面；所述阱区的导电类型和所述源区的导电类型相反，所述多晶硅栅从侧面覆盖所述阱区且被所述多晶硅栅侧面覆盖的所述阱区表面用于形成连接所述源区和位于所述阱区底部的漏区的沟道。
步骤九、进行硅刻蚀形成所述源区的接触孔，所述源区的接触孔的位置由相邻两个所述局部场氧化层自对准定义，所述源区的接触孔和所述栅沟槽之间的间距由所述局部场氧化层的鸟嘴的长度确定。
进一步的改进是，所述局部场氧化层的鸟嘴的长度通过调节所述第一氧化层的厚度、所述第二氮化硅层的厚度和所述局部场氧化层的生长工艺调节。
进一步的改进是，沟槽栅MOSFET为N型沟槽栅MOSFET，所述源区由一N+区组成，所述阱区为P型阱区；或者，所述沟槽栅MOSFET为P型沟槽栅MOSFET，所述源区由一P+区组成，所述阱区为N型阱区。
进一步的改进是，步骤九的所述源区的接触孔形成后还包括步骤：在所述源区的接触孔的底部进行离子注入形成和所述源区导电类型相反的接触掺杂区，所述接触掺杂区和所述接触孔的金属形成欧姆接触。
进一步的改进是，所述栅介质层为栅氧化层。
本发明沟槽栅MOSFET的源区的接触孔采用形成于栅沟槽顶部的局部场氧化层自对准定义，源区的接触孔的自对准定义能使得接触孔形成位置不受光刻工艺定义时的套刻精度的限制，使得器件的尺寸能够最大限度的缩小，符合集成电路中器件尺寸不断缩小的要求，能提高集成度以及降低成本。
另外，栅沟槽顶部的局部场氧化层区域位置直接由定义栅沟槽的硬掩膜定义，不需要增加而外的光罩，再加上接触孔也不需要采用光罩定义，所以相对于现有技术，本发明还能节省一层光罩，能进一步的降低成本。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有沟槽栅MOSFET的结构示意图；
图2是本发明实施例沟槽栅MOSFET的结构示意图；
图3A-图3B是本发明实施例沟槽栅MOSFET的制造方法的各步骤中的器件结构示意图。
具体实施方式
如图2所示，是本发明实施例沟槽栅MOSFET的结构示意图；本发明实施例沟槽栅MOSFET包括：
硅衬底1，在硅衬底1表面还形成有阱区2。所述阱区2底部的所述硅衬底1用于形成漏区，所述阱区2的导电类型和所述漏区即所述硅衬底1的导电类型相反。
形成于硅衬底1中的栅沟槽，所述栅沟槽的位置由形成于硅衬底1表面的第一氧化层9和第二氮化硅层10组成的硬掩膜定义。
在所述栅沟槽的底部表面和侧壁表面形成有栅介质层3；较佳为，所述栅介质层3为栅氧化层。
多晶硅栅4完全填充形成有所述栅介质层3的所述栅沟槽。
在各所述栅沟槽顶部形成有局部场氧化层6，所述局部场氧化层6的位置采用定义所述栅沟槽的位置的所述硬掩膜定义，所述局部场氧化层6还延伸到所述栅沟槽外部的硅中并形成鸟嘴；所述第一氧化层9和所述第二氮化硅层10在形成所述局部场氧化层6后被去除。
源区5形成于相邻两个所述栅沟槽之间的所述硅衬底1表面；所述阱区2的导电类型和所述源区5的导电类型相反，所述多晶硅栅4从侧面覆盖所述阱区2且被所述多晶硅栅4侧面覆盖的所述阱区2表面用于形成连接所述源区5和位于所述阱区2底部的漏区的沟道。
所述源区5的接触孔7的位置由相邻两个所述局部场氧化层6自对准定义，在所述源区5的接触孔7的底部形成有和所述源区5导电类型相反的接触掺杂区8，所述接触掺杂区8和所述接触孔7的金属形成欧姆接触。
所述源区5的接触孔7和所述栅沟槽之间的间距D3由所述局部场氧化层6的鸟嘴的长度确定。所述局部场氧化层6的鸟嘴的长度通过调节所述第一氧化层9的厚度、所述第二氮化硅层10的厚度和所述局部场氧化层的生长工艺调节。
本发明实施例沟槽栅MOSFET为N型器件时，所述源区5为N型掺杂且由一N+区组成，所述阱区2为P型阱区，其它区域的掺杂参考根据和所述源区5相同或相反分别进行设置，掺杂相同或相反的关系以在前面描述。本发明实施例沟槽栅MOSFET为P型器件时，所述源区5为P型掺杂且由一P+区组成，所述阱区2为N型阱区，其它区域的掺杂参考根据和所述源区5相同或相反分别进行设置，掺杂相同或相反的关系以在前面描述。
如图3A至图3B所示，是本发明实施例沟槽栅MOSFET的制造方法的各步骤中的器件结构示意图。本发明实施例沟槽栅MOSFET的制造方法包括如下步骤：
步骤一、如图3A所示，在硅衬底1表面依次形成由第一氧化层9和第二氮化硅层10组成的硬掩膜。
步骤二、如图3A所示，采用光刻刻蚀工艺对选定区域中的所述硬掩膜进行刻蚀从而定义出栅沟槽的形成区域。
步骤三、如图3A所示，对所述硬掩膜定义的栅沟槽的形成区域进行硅刻蚀形成栅沟槽。
步骤四、如图3A所示，在所述栅沟槽的底部表面和侧壁表面形成栅介质层3。较佳为，所述栅介质层3为栅氧化层。
步骤五、如图3A所示，淀积多晶硅3将形成有所述栅介质层3的所述栅沟槽完全填充。
步骤六、对所述多晶硅3进行干法刻蚀，干法刻蚀后所述多晶硅3仅保留于所述栅沟槽内，所述栅沟槽外的所述硬掩膜表面以上所述多晶硅3完全去除，由保留于所述栅沟槽内的所述多晶硅3组成多晶硅栅3。
步骤七、进行离子注入形成阱区2，所述阱区2的注入杂质扩散后位于相邻两个所述栅沟槽之间的区域。所述阱区2底部的所述硅衬底1用于形成漏区，所述阱区2的导电类型和所述漏区即所述硅衬底1的导电类型相反。
步骤八、如图3B所示，采用所述硬掩膜为定义进行局部场氧化并在各所述栅沟槽顶部形成局部场氧化层6，所述局部场氧化层6还延伸到所述栅沟槽外部的硅中并形成鸟嘴。即局部场氧化工艺对所述硬掩膜打开区域的所述多晶硅栅4或其外部的硅进行氧化形成所述局部场氧化层6。所述局部场氧化工艺并同时完成对阱区2的推阱。
所述局部场氧化层6的鸟嘴的长度通过调节所述第一氧化层9的厚度、所述第二氮化硅层10的厚度调节和所述局部场氧化层的生长工艺调节。
步骤九、如图3B所示，去除所述硬掩膜。
步骤十、进行源注入形成源区5，所述源区5的注入区域由所述局部场氧化层6自对准定义，所述源区5的注入离子扩散后位于相邻两个所述栅沟槽之间的所述硅衬底1表面。
所述阱区2的导电类型和所述源区5的导电类型相反，所述多晶硅栅4从侧面覆盖所述阱区2且被所述多晶硅栅4侧面覆盖的所述阱区2表面用于形成连接所述源区5和位于所述阱区2底部的漏区的沟道。
步骤十一、进行硅刻蚀形成所述源区5的接触孔7，所述源区5的接触孔7的位置由相邻两个所述局部场氧化层6自对准定义，所述源区5的接触孔7和所述栅沟槽之间的间距由所述局部场氧化层6的鸟嘴的长度确定。
在所述源区5的接触孔7的底部进行离子注入形成和所述源区5导电类型相反的接触掺杂区8，所述接触掺杂区8和所述接触孔7的金属形成欧姆接触。
本发明实施例沟槽栅MOSFET为N型器件时，所述源区5为N型掺杂且由一N+区组成，所述阱区2为P型阱区，其它区域的掺杂参考根据和所述源区5相同或相反分别进行设置，掺杂相同或相反的关系以在前面描述。本发明实施例沟槽栅MOSFET为P型器件时，所述源区5为P型掺杂且由一P+区组成，所述阱区2为N型阱区，其它区域的掺杂参考根据和所述源区5相同或相反分别进行设置，掺杂相同或相反的关系以在前面描述。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (12)

1.一种沟槽栅MOSFET，其特征在于，包括：
形成于硅衬底中的栅沟槽，所述栅沟槽的位置由形成于硅衬底表面的第一氧化层和第二氮化硅层组成的硬掩膜定义；
在所述栅沟槽的底部表面和侧壁表面形成有栅介质层；
多晶硅栅完全填充形成有所述栅介质层的所述栅沟槽；
在各所述栅沟槽顶部形成有局部场氧化层，所述局部场氧化层的位置采用定义所述栅沟槽的位置的所述硬掩膜定义，所述局部场氧化层还延伸到所述栅沟槽外部的硅中并形成鸟嘴；
源区形成于相邻两个所述栅沟槽之间的所述硅衬底表面；
所述源区的接触孔的位置由相邻两个所述局部场氧化层自对准定义，所述源区的接触孔和所述栅沟槽之间的间距由所述局部场氧化层的鸟嘴的长度确定。
2.如权利要求1所述沟槽栅MOSFET，其特征在于：所述局部场氧化层的鸟嘴的长度通过调节所述第一氧化层的厚度、所述第二氮化硅层的厚度和所述局部场氧化层的生长工艺调节。
3.如权利要求1所述沟槽栅MOSFET，其特征在于：在所述硅衬底表面还形成有阱区，所述阱区的导电类型和所述源区的导电类型相反，所述多晶硅栅从侧面覆盖所述阱区且被所述多晶硅栅侧面覆盖的所述阱区表面用于形成连接所述源区和位于所述阱区底部的漏区的沟道。
4.如权利要求3所述沟槽栅MOSFET，其特征在于：沟槽栅MOSFET为N型沟槽栅MOSFET，所述源区由一N+区组成，所述阱区为P型阱区；或者，所述沟槽栅MOSFET为P型沟槽栅MOSFET，所述源区由一P+区组成，所述阱区为N型阱区。
5.如权利要求1所述沟槽栅MOSFET，其特征在于：所述第一氧化层和所述第二氮化硅层在形成所述局部场氧化层后被去除。
6.如权利要求1或3所述沟槽栅MOSFET，其特征在于：在所述源区的接触孔的底部形成有和所述源区导电类型相反的接触掺杂区，所述接触掺杂区和所述接触孔的金属形成欧姆接触。
7.如权利要求1所述沟槽栅MOSFET，其特征在于：所述栅介质层为栅氧化层。
8.一种沟槽栅MOSFET的制造方法，其特征在于，包括如下步骤：
步骤一、在硅衬底表面依次形成由第一氧化层和第二氮化硅层组成的硬掩膜；
步骤二、采用光刻刻蚀工艺对选定区域中的所述硬掩膜进行刻蚀从而定义出栅沟槽的形成区域；
步骤三、对所述硬掩膜定义的栅沟槽的形成区域进行硅刻蚀形成栅沟槽；
步骤四、在所述栅沟槽的底部表面和侧壁表面形成栅介质层；
步骤五、淀积多晶硅将形成有所述栅介质层的所述栅沟槽完全填充；
步骤六、对所述多晶硅进行干法刻蚀，干法刻蚀后所述多晶硅仅保留于所述栅沟槽内，所述栅沟槽外的所述硬掩膜表面以上所述多晶硅完全去除，由保留于所述栅沟槽内的所述多晶硅组成多晶硅栅；
步骤七、进行离子注入形成阱区，所述阱区的注入杂质扩散后位于相邻两个所述栅沟槽之间的区域；
步骤八、采用所述硬掩膜为定义进行局部场氧化并在各所述栅沟槽顶部形成局部场氧化层，所述局部场氧化层还延伸到所述栅沟槽外部的硅中并形成鸟嘴；所述局部场氧化工艺并同时完成对阱区的推阱；
步骤九、去除所述硬掩膜；
步骤八、进行源注入形成源区，所述源区的注入杂质扩散后位于相邻两个所述栅沟槽之间的所述硅衬底表面；所述阱区的导电类型和所述源区的导电类型相反，所述多晶硅栅从侧面覆盖所述阱区且被所述多晶硅栅侧面覆盖的所述阱区表面用于形成连接所述源区和位于所述阱区底部的漏区的沟道；
步骤九、进行硅刻蚀形成所述源区的接触孔，所述源区的接触孔的位置由相邻两个所述局部场氧化层自对准定义，所述源区的接触孔和所述栅沟槽之间的间距由所述局部场氧化层的鸟嘴的长度确定。
9.如权利要求8所述的沟槽栅MOSFET的制造方法，其特征在于：所述局部场氧化层的鸟嘴的长度通过调节所述第一氧化层的厚度、所述第二氮化硅层的厚度和所述局部场氧化层的生长工艺调节。
10.如权利要求8所述的沟槽栅MOSFET的制造方法，其特征在于：沟槽栅MOSFET为N型沟槽栅MOSFET，所述源区由一N+区组成，所述阱区为P型阱区；或者，所述沟槽栅MOSFET为P型沟槽栅MOSFET，所述源区由一P+区组成，所述阱区为N型阱区。
11.如权利要求8所述的沟槽栅MOSFET的制造方法，其特征在于：步骤九的所述源区的接触孔形成后还包括步骤：在所述源区的接触孔的底部进行离子注入形成和所述源区导电类型相反的接触掺杂区，所述接触掺杂区和所述接触孔的金属形成欧姆接触。
12.如权利要求8所述的沟槽栅MOSFET的制造方法，其特征在于：所述栅介质层为栅氧化层。
CN201510184263.7A 2015-04-17 2015-04-17 沟槽栅mosfet及其制造方法 Active CN104795446B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510184263.7A CN104795446B (zh) 2015-04-17 2015-04-17 沟槽栅mosfet及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510184263.7A CN104795446B (zh) 2015-04-17 2015-04-17 沟槽栅mosfet及其制造方法

Publications (2)

Publication Number Publication Date
CN104795446A true CN104795446A (zh) 2015-07-22
CN104795446B CN104795446B (zh) 2018-02-06

Family

ID=53560124

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510184263.7A Active CN104795446B (zh) 2015-04-17 2015-04-17 沟槽栅mosfet及其制造方法

Country Status (1)

Country Link
CN (1) CN104795446B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105845579A (zh) * 2016-05-31 2016-08-10 上海华虹宏力半导体制造有限公司 沟槽型双层栅mos的工艺方法
CN106024630A (zh) * 2016-05-18 2016-10-12 上海华虹宏力半导体制造有限公司 沟槽栅功率器件的制造方法及结构
CN108140670A (zh) * 2015-10-19 2018-06-08 维西埃-硅化物公司 具有采用间隙壁的自对准体接触的沟槽mosfet
CN111370463A (zh) * 2018-12-26 2020-07-03 深圳尚阳通科技有限公司 沟槽栅功率器件及其制造方法
CN113903668A (zh) * 2021-09-17 2022-01-07 上海华虹宏力半导体制造有限公司 沟槽型mos器件的制作方法
CN117012817A (zh) * 2023-09-25 2023-11-07 上海功成半导体科技有限公司 一种沟槽栅igbt器件及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050173760A1 (en) * 2004-02-09 2005-08-11 International Rectifier Corporation Low temperature process and structures for polycide power MOSFET with ultra-shallow source
CN1742377A (zh) * 2003-01-29 2006-03-01 国际整流器有限公司 槽沟mosfet技术在直流－直流变换器中的应用
CN101261992A (zh) * 2008-04-11 2008-09-10 苏州硅能半导体科技股份有限公司 一种功率沟槽式mos场效应管及其制造方法
CN101271898A (zh) * 2008-03-18 2008-09-24 苏州硅能半导体科技股份有限公司 带有多晶硅场板的功率mos场效应管及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1742377A (zh) * 2003-01-29 2006-03-01 国际整流器有限公司 槽沟mosfet技术在直流－直流变换器中的应用
US20050173760A1 (en) * 2004-02-09 2005-08-11 International Rectifier Corporation Low temperature process and structures for polycide power MOSFET with ultra-shallow source
CN101271898A (zh) * 2008-03-18 2008-09-24 苏州硅能半导体科技股份有限公司 带有多晶硅场板的功率mos场效应管及其制造方法
CN101261992A (zh) * 2008-04-11 2008-09-10 苏州硅能半导体科技股份有限公司 一种功率沟槽式mos场效应管及其制造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108140670A (zh) * 2015-10-19 2018-06-08 维西埃-硅化物公司 具有采用间隙壁的自对准体接触的沟槽mosfet
US10903163B2 (en) 2015-10-19 2021-01-26 Vishay-Siliconix, LLC Trench MOSFET with self-aligned body contact with spacer
US10930591B2 (en) 2015-10-19 2021-02-23 Vishay-Siliconix, LLC Trench MOSFET with self-aligned body contact with spacer
CN106024630A (zh) * 2016-05-18 2016-10-12 上海华虹宏力半导体制造有限公司 沟槽栅功率器件的制造方法及结构
CN106024630B (zh) * 2016-05-18 2019-08-13 上海华虹宏力半导体制造有限公司 沟槽栅功率器件的制造方法及结构
CN105845579A (zh) * 2016-05-31 2016-08-10 上海华虹宏力半导体制造有限公司 沟槽型双层栅mos的工艺方法
CN111370463A (zh) * 2018-12-26 2020-07-03 深圳尚阳通科技有限公司 沟槽栅功率器件及其制造方法
CN113903668A (zh) * 2021-09-17 2022-01-07 上海华虹宏力半导体制造有限公司 沟槽型mos器件的制作方法
CN113903668B (zh) * 2021-09-17 2024-04-23 上海华虹宏力半导体制造有限公司 沟槽型mos器件的制作方法
CN117012817A (zh) * 2023-09-25 2023-11-07 上海功成半导体科技有限公司 一种沟槽栅igbt器件及其制作方法

Also Published As

Publication number Publication date
CN104795446B (zh) 2018-02-06

Similar Documents

Publication Publication Date Title
US9755067B2 (en) Semiconductor device and fabrication method thereof
CN104795446A (zh) 沟槽栅mosfet及其制造方法
US8476701B2 (en) Semiconductor device with gate electrode including a concave portion
US9263570B2 (en) Semiconductor device including a high breakdown voltage DMOS and method of manufacturing the same
US20150037953A1 (en) Method for fabricating trench type transistor
TW201503366A (zh) 溝渠式功率半導體元件及其製作方法
CN104347422A (zh) 带静电释放保护电路的沟槽式mos晶体管的制造方法
US9755046B2 (en) Method of forming semiconductor device
CN101752313B (zh) 一种具有自对准接触孔的表面沟道pmos器件及制作方法
US20230335641A1 (en) Integrated Structure of MOS Transistors Having Different Working Voltages and Method for Manufacturing Same
US20080237702A1 (en) Ldmos transistor and method of making the same
CN101752314B (zh) 具有自对准接触孔的表面沟道pmos器件及制作方法
US20110291182A1 (en) Semiconductor device and method for forming the same
CN102737972A (zh) 沟槽式栅极结构及其制作方法
CN107275333B (zh) Sonos非挥发性存储器工艺中的dmos器件及制造方法
US9214531B2 (en) Trenched power MOSFET with enhanced breakdown voltage and fabrication method thereof
US20130154017A1 (en) Self-Aligned Gate Structure for Field Effect Transistor
KR100753103B1 (ko) 새들형 핀 트랜지스터 제조방법
TW201419532A (zh) 具有低米勒電容之金氧半場效電晶體元件及其製作方法
KR101015530B1 (ko) 반도체 소자 및 그 제조 방법
JP2012033841A (ja) 半導体装置及びその製造方法
TWI606519B (zh) 溝槽式功率半導體元件及其製造方法
KR100943504B1 (ko) Ｍｏｓｆｅｔ 제조 방법
TWI523229B (zh) 一種溝槽式功率半導體結構之製造方法
CN116259542A (zh) 平面型SiC MOSFET器件的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
EXSB Decision made by sipo to initiate substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant