CN111430345B - 一种屏蔽栅型mosfet器件及其制作方法、电子产品 - Google Patents

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Abstract

本发明公开一种屏蔽栅型MOSFET器件及其制作方法、电子产品，涉及电学技术领域，以提高屏蔽栅MOSFET的开关速度，降低开关损耗，从而扩展屏蔽栅MOSFET的应用范围。该屏蔽栅型MOSFET器件包括肖特基二极管和屏蔽栅MOSFET。肖特基二极管和屏蔽栅MOSFET的耐压差值小于或等于预设差值；肖特基二极管的阳极和屏蔽栅MOSFET的屏蔽电极均与屏蔽栅MOSFET的源电极电连接，肖特基二极管的阴极与屏蔽栅MOSFET的漏电极电连接。所述屏蔽栅型MOSFET器件的制作方法用于制作屏蔽栅型MOSFET器件。本发明提供的屏蔽栅型MOSFET器件用于电子产品中。

Description

一种屏蔽栅型MOSFET器件及其制作方法、电子产品
技术领域
本发明涉及电学技术领域，具体涉及一种屏蔽栅型MOSFET器件及其制作方法、电子产品。
背景技术
屏蔽栅金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，缩写为MOSFET)是一种寄生有体二极管的MOSFET，其被广泛应用在电子设备中。
现有屏蔽栅MOSFET可利用电荷平衡原理，使得N型漂移区即使在较高掺杂浓度的情况下也能实现器件较高的击穿电压，从而获得低的导通电阻，打破了传统功率MOSFET的硅极限。但是，屏蔽栅MOSFET的开关速度比较慢，开关损耗高，限制了屏蔽栅MOSFET的应用范围。
发明内容
本发明的目的在于提供一种屏蔽栅型MOSFET器件及其制作方法、电子产品，以提高屏蔽栅MOSFET的开关速度，降低开关损耗，从而扩展屏蔽栅MOSFET的应用范围。
为了达到上述目的，本发明提供一种屏蔽栅型MOSFET器件。该屏蔽栅型MOSFET器件包括肖特基二极管和屏蔽栅MOSFET，所述肖特基二极管和所述屏蔽栅MOSFET的耐压差值小于或等于预设差值；所述肖特基二极管的阳极和所述屏蔽栅MOSFET的屏蔽电极均与所述屏蔽栅MOSFET的源电极电连接，所述肖特基二极管的阴极与所述屏蔽栅MOSFET的漏电极电连接。
与现有技术相比，本发明提供的屏蔽栅型MOSFET器件中，肖特基二极管的阳极和屏蔽栅MOSFET的屏蔽电极均与屏蔽栅MOSFET的源电极电连接，肖特基二极管的阴极与屏蔽栅MOSFET的漏电极电连接，使得肖特基二极管在屏蔽栅型MOSFET器件中作为体二极管集成在屏蔽栅MOSFET中。此时，肖特基二极管与屏蔽栅MOSFET并联在一起，可保证肖特基二极管和屏蔽栅MOSFET具有较高的耐压，以降低开关损耗。同时，肖特基二极管所具有的压降低，反向恢复时间快，因此，当肖特基二极管与屏蔽栅MOSFET集成在一起的情况下，屏蔽栅MOSFET的反向恢复时间比较快，使得屏蔽栅MOSFET可以实现快速开关。由此可见，本发明提供的屏蔽栅型MOSFET器件的开关速度比较快，从而降低开关损耗，进而扩展屏蔽栅MOSFET的应用范围。
本发明还提供了一种屏蔽栅型MOSFET器件的制作方法。该屏蔽栅型MOSFET器件的制作方法包括：
将肖特基二极管的阳极和屏蔽栅MOSFET的屏蔽电极均与屏蔽栅MOSFET的源电极电连接，将肖特基二极管的阴极与屏蔽栅MOSFET的漏电极电连接；所述肖特基二极管和所述屏蔽栅MOSFET的耐压差值小于或等于预设差值。
与现有技术相比，本发明提供的屏蔽栅型MOSFET器件的制作方法的有益效果与上述技术方案所述屏蔽栅型MOSFET器件的有益效果相同，此处不做赘述。
本发明还提供了一种电子产品。该电子产品包括至少一个上述技术方案所述屏蔽栅型MOSFET器件。
与现有技术相比，本发明提供的电子产品的有益效果与上述技术方案所述屏蔽栅型MOSFET器件的有益效果相同，在此不做赘述。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明实施例提供的屏蔽栅型MOSFET器件的原理图；
图2为本发明实施例提供的屏蔽栅型MOSFET器件的测试结构示意图；
图3为本发明实施例提供的屏蔽栅型MOSFET器件的俯视结构示意图；
图4为本发明实施例提供的屏蔽栅型MOSFET器件的制作流程图一；
图5为本发明实施例提供的屏蔽栅型MOSFET器件的制作流程图二；
图6为本发明实施例提供的屏蔽栅型MOSFET器件的制作流程图三；
图7为本发明实施例提供的屏蔽栅型MOSFET器件的制作流程图四；
图8为本发明实施例提供的屏蔽栅型MOSFET器件的制作结构示意图一；
图9为本发明实施例提供的屏蔽栅型MOSFET器件的制作结构示意图二；
图10为本发明实施例提供的屏蔽栅型MOSFET器件的制作结构示意图三；
图11为本发明实施例提供的屏蔽栅型MOSFET器件的制作结构示意图四；
图12为本发明实施例提供的屏蔽栅型MOSFET器件的制作结构示意图五；
图13为本发明实施例提供的屏蔽栅型MOSFET器件的制作结构示意图六；
图14为本发明实施例提供的屏蔽栅型MOSFET器件的制作结构示意图七。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图1和图2，本发明实施例提供一种屏蔽栅型MOSFET器件。该屏蔽栅型MOSFET器件包括肖特基二极管II和屏蔽栅MOSFETI。肖特基二极管II和屏蔽栅MOSFETI的耐压差值小于或等于预设差值。此时肖特基二极管II的阳极和屏蔽栅MOSFETI的屏蔽电极均与屏蔽栅MOSFETI的漏电极D电连接。应理解，预设差值可以根据实际情况设定。例如：预设差值可以为MOSFET击穿电压的5％。具体的，当MOSFET击穿电压为100V，预设差值为5V。当MOSFET击穿电压为150V，预设差值为7.5V。
如图1和图2所示，当屏蔽栅型MOSFET器件接电的情况下，由于肖特基二极管II的阳极和屏蔽栅MOSFETI的屏蔽电极均与屏蔽栅MOSFETI的漏电极D电连接，使得肖特基二极管II在屏蔽栅型MOSFET器件中作为体二极管集成在屏蔽栅MOSFETI中。此时，肖特基二极管II与屏蔽栅MOSFETI并联在一起，可保证肖特基二极管II和屏蔽栅MOSFETI具有较高的耐压，以降低开关损耗。同时，肖特基二极管II所具有的压降低，反向恢复时间快，因此，当肖特基二极管II与屏蔽栅MOSFETI集成在一起的情况下，屏蔽栅MOSFETI的反向恢复时间比较快，使得屏蔽栅MOSFETI可以实现快速开关。由此可见，本发明实施例提供的屏蔽栅型MOSFET器件的开关速度比较快，从而降低开关损耗，进而扩展屏蔽栅MOSFETI的应用范围。应理解，当肖特基二极管II与屏蔽栅MOSFETI并联在一起，肖特基二极管II和屏蔽栅MOSFETI的耐压保持一致，但因为在制作工艺存在一定的导致，使得二者之间存在一定的差异，因此，实际来说，肖特基二极管II和所述屏蔽栅MOSFETI的耐压差值不同，但应当控制耐压差值小于或等于预设差值，以防止二者耐压差值过大所导致的集成效果差的问题。
本领域技术人员可以知道的是，图2所示的屏蔽栅MOSFETI采用栅极屏蔽结构的新一代沟槽式金属氧化物半导体场效电晶体管，其含有沟槽，沟槽的槽壁形成有介电层。同时，内形成有沿着沟槽的深度减少方向分布的屏蔽电极和栅极电极，二者之间绝缘。对于屏蔽栅MOSFETI来说，介电层对应屏蔽电极的部分定义为屏蔽电极介电层，介电层对应栅电极的部分定义为栅电极介电层。
在一些可能的实现方式中，为了降低阈值电压，如图2所示，上述屏蔽栅MOSFETI的栅电极介电层厚度小于屏蔽栅MOSFETI的屏蔽电极介电层厚度，使得在屏蔽栅型MOSFET器件接电的情况下，可以有效降低屏蔽栅MOSFETI的阈值电压，从而进一步提高屏蔽栅型MOSFET器件的开关速度。
为了详细说明本发明实施例提供的屏蔽栅型MOSFET器件的结构，下面结合附图举例说明。
如图1和图2所示，本发明实施例提供的屏蔽栅型MOSFET器件包括源电极S、栅电极G、漏电极D以及层叠设置的基底层100、外延层200和层间绝缘层300。其中，基底层100、外延层200和绝缘层、源电极S、漏电极D可以被前文所述屏蔽栅MOSFETI和肖特基二极管II共用，作为屏蔽栅MOSFETI和肖特基二极管II集成在一起的结构基础。
具体的，如图1和图2所示，上述漏电极D与上述基底层100电连接。应理解，上述漏电极D与基底层100电连接时，漏电极D可以直接形成在基底层100的底部，即基底层100远离外延层200的表面。当然，漏电极D也可以形成在基底层100的侧面。源电极S和栅电极G形成在层间绝缘层300远离外延层200的表面。
如图2所示，上述外延层200具有第一形成区域和第二形成区域。从图3可以看出：源电极S和栅电极G共面，但二者相互绝缘。源电极S通过源极走线SL引出信号，栅电极G通过栅极走线GL引入引线。源电极S被分为位于两部分，一部分位于第一形成区域，另一部分位于第二形成区域。
如图1和图2所示，上述外延层200远离基底层100的表面开设有位于第一形成区域的第一沟槽210和位于第二形成区域的第二沟槽220。上述屏蔽栅型MOSFET器件还包括位于第一沟槽210内的一类电极、位于第二沟槽220内的二类电极221以及位于第一形成区域的PN结构。应理解，此处一类电极、二类电极221、栅电极G、源电极和漏电极D只要可以导电即可，可以为金属电极，可以为N掺杂多晶硅、氧化铟锡等半导体电极，不仅限于此。在实际选择时，可以根据屏蔽栅型MOSFET器件的应用场景选择。
如图1和图2所示，上述一类电极和二类电极221均与外延层200绝缘。上述一类电极包括沿着第一沟槽210深度减小方向设置且相互绝缘的第一一类电极211和第二一类电极212。其中，上述第一一类电极211和二类电极221均与源电极S电连接，上述第二一类电极212与栅电极G电连接。
如图2所示，上述外延层200远离基底层100的表面形成有位于第一形成区域的第一金属层M1和位于第二形成区域的第二金属层M2。应理解，此处第一金属层M1在没有强调的情况下位于第一沟槽210外。第二金属层M2在没有强调的情况下位于第二沟槽220外。
如图2所示，上述第一金属层M1与PN结构形成欧姆接触，上述源电极S通过第一金属层M1与PN结构电连接。上述第二金属层M2与外延层200形成肖特基接触，源电极S与第二金属层M2电连接。
如图2所示，当上述源电极S通过第一金属层M1与PN结构电连接时，第一金属层M1应当位于PN结构远离基底层100的表面，而由于源电极S形成在层间绝缘层300远离外延层200的表面，因此，源电极S通过第一金属层M1与PN结构电连接的结构一般通过过孔、走线等电连接方式实现。同理，当上述源电极S与第二金属层M2电连接时，源电极S与第二金属层M2电连接的结构一般通过过孔、走线等电连接方式实现。
由上可见，如图1～图3所示，本发明实施例提供的屏蔽栅型MOSFET器件中，原来作为屏蔽电极使用的第一一类电极211与源电极S电连接，使得第一一类电极211可以被作为屏蔽栅MOSFETI的源电极S使用，第二一类电极212可以作为栅电极G使用。因此，位于第一形成区域的第一一类电极211、第二一类电极212、第一金属层M1、PN结构、源电极S、栅电极G还有外延层200以及与漏电极D电连接的基底层100构成上述屏蔽栅MOSFETI。从图2可以看出：第一沟槽210内设有沿着第一沟槽210深度减小方向分布的第一一类电极211和第二一类电极212212，且第一一类电极211与源电极S电连接，第二一类电极212与栅电极G电连接。此时，屏蔽栅MOSFETI采用两段分立栅极技术提高屏蔽栅MOSFETI的击穿电压，并降低导通电阻及栅漏电容，使得屏蔽栅MOSFETI在工作工程中不容易被击穿。
同时，如图1～图3所示，上述第二金属层M2与源电极S电连接，使得第二金属层M2、源电极S、外延层200以及与漏电极D电连接的基底层100构成上述肖特基二极管II。而且，由于源极分别与位于第一沟槽210的第一一类电极211和位于第二沟槽220内的二类电极221电连接，使得屏蔽栅MOSFETI与肖特基二极管II的耐压趋向一致。此时，屏蔽栅MOSFETI与肖特基二极管II的耐压趋向一致是基于电场平衡技术以进步增加屏蔽栅MOSFETI的耐压性。
本领域技术人员可以知道的是，如图2和图3所示，当肖特基二极管II和屏蔽栅MOSFETI集成在一起时，上述基底层100和外延层200均为N(电子)型掺杂材料制作而成，只是基底层100所含有的空穴掺杂浓度高于外延层200的空穴掺杂浓度。具体的，该基底层100为N型掺杂基底层，外延层200为N型掺杂外延层，N型掺杂基底的电子掺杂浓度大于N型掺杂外延层200的电子掺杂浓度。
在一些可选方式中，如图2所示，为了减少因为IR压降所导致的肖特基二极管II和屏蔽栅MOSFETI耐压不一致的问题，上述第一沟槽210和第二沟槽220的深度应当尽可能相同。但是降低工艺的可操作性，上述第一沟槽210的深度和所述第二沟槽220的深度之差小于预设深度差。第一沟槽210的深度方向和第二沟槽220的深度方向均与基底层100所在层面垂直。预设深度可以控制肖特基二极管II的耐压和屏蔽栅MOSFETI耐压差值在可控范围内。
在一些可选方式中，如图1～图3所示，上述PN结构是指由第一P型半导体层P1和N型半导体层N的PN结结构，第一P型半导体层P1是指空穴掺杂半导体材料层，N型半导体层N为电子掺杂半导体材料层。第一P型半导体层P1和N型半导体层N沿着远离外延层200的方向设在外延层200远离基底层100的表面。当PN结构与第一金属层M1形成欧姆接触时，第一P型半导体层P1和N型半导体层N均与第一金属层M1接触。鉴于源电极S与第一金属层M1电连接，为了方便连接，上述第一金属层M1位于N型半导体层N远离第一P型半导体层P1的表面，但第一金属层M1会通过开设在N型半导体层N的过孔与第一P型半导体层P1的表面。其中，N型半导体层N所含有的电子掺杂浓度至少应当高于外延层200所含有的电子掺杂浓度，以提高欧姆接触效果，使得屏蔽栅型MOSFET器件的性能更好。
在一些可选方式中，为了提高欧姆接触效果，以进一步保证欧姆接触的效果，如图2所示，上述所述屏蔽栅型MOSFET器件还包括第二P型半导体层P2。第二P型半导体层P2的空穴掺杂浓度大于第一P型半导体层P1的空穴掺杂浓度。N型半导体层N具有接触过孔JH。第二P型半导体层P2位于第一P型半导体层P1远离外延层200的表面对应接触过孔JH的区域。第一金属层M1通过第二P型半导体层与所述第一P型半导体层P1接触。此时，在第二P型半导体层P2的空穴掺杂浓度大于第一P型半导体层P1的空穴掺杂浓度时，第二金属导电层与PN结构的欧姆接触效果更好，使得屏蔽栅型MOSFET器件的性能进一步提高。
在一些可选方式中，如图1～图3所示，为了保证上述源电极S分别与第一一类电极211和二类电极221电连接，栅电极G与第二一类电极212电连接，一般需要在位于外延层200与源极层之间的层间绝缘层300开设过孔，从而方便电连接实现。
具体的，如图1～图3和图12所示，上述层间绝缘层300开设有位于第一形成区域的一类过孔以及位于第二形成区域的二类过孔。该一类过孔包括第一一类过孔、第二一类过孔和第三一类过孔H13。上述源电极S通过第一一类过孔与第一一类电极211电连接。上述栅电极G通过第二一类过孔与第二一类电极212电连接，上述源电极S通过第三一类过孔H13和接触过孔JH与第一金属层M1电连接。应理解，第一一类过孔、第二一类过孔和第三一类过孔H13应当位于第一沟槽210的侧上方向(第一一类过孔、第二一类过孔和第三一类过孔H13在基底层100的正投影相互独立，且与第一沟槽210在基底层100的正投影没有发生任何重叠)，而第一一类电极211和第二一类电极212沿着第一沟槽210的深度减少方向设在第一沟槽210内，因此，第一沟槽210上需要开设沿着第一沟槽210的深度减小方向设置的第一一类开口和第二一类开口，以使得源电极S通过第一一类过孔和第一一类开口与第一一类电极211电连接，栅电极G通过第二一类过孔和第二一类开口与第二一类电极212电连接。
如图1～图3和图12所示，上述二类过孔包括第一二类过孔和第二二类过孔H22。上述源电极S通过第一二类过孔与二类电极221电连接，上述源电极S通过第二二类过孔H22与所述第二金属层M2电连接。应理解，上述第一二类过孔可以位于第二沟槽220上方，使得第一二类过孔在基底层100的正投影与第二沟槽220在基底层100的正投影至少部分重叠，这样源电极S通过第一二类过孔可直接与位于第二沟槽220内的二类电极221接触，避免第一二类过孔开设在第二沟槽220侧上方(第一二类过孔在基底层100的正投影与第二沟槽220在基底层100的正投影没有发生任何重叠)时，需要在第二沟槽220的侧壁开设第二类开口，使得源电极S通过第一二类过孔与二类电极221电连接。
在一些可能的实现方式中，如图1～图3和图12所示，为了保证第一沟槽210内的一类电极和第二沟槽220内的二类电极221均与外延层200绝缘，上述屏蔽栅型MOSFET器件还包括一类层间介电层和二类层间介电层B。该一类层间介电层包括作为屏蔽电极介电层的第一一类层间介电层A1、作为栅电极介电层的第二一类层间介电层A2，以及用于使得第一一类层间介电层A1和第二一类层间介电层A2绝缘的中间介电层A0。第一一类层间介电层A1用于使得第一一类电极211与外延层200绝缘，第二一类层间介电层A2用于使得第二一类电极212与外延层200绝缘。由于作为屏蔽电极的第一一类电极211和作为栅电极G看待的第二一类电极212沿着第一沟槽210的深度减小方向设置，因此，第一一类层间介电层A1和第二一类层间介电层A2沿着第一沟槽210深度减小方向设置在第一沟槽210的内壁。应理解，第一一类层间介电层A1为凹陷状层间介电层，以使得第一一类电极211可以完全与外延层200绝缘。
如图1～图3所示，上述二类层间介电层B设在第二沟槽220的内壁，使得二类层间介电层B用于使得二类电极221与外延层200绝缘。
如图1～图3所示，当屏蔽栅MOSFETI的栅电极G介电层厚度小于屏蔽栅MOSFETI的屏蔽电极介电层厚度，此时，第一一类层间介电层A1的厚度大于第二一类层间介电层A2的厚度。此时，第一一类电极211在基底层100所在层面的正投影位于第二一类电极212在基底层100所在层面的正投影内。第一一类层间介电层A1的厚度是指第一一类层间介电层A1接触第一一类电极211的表面与第一沟槽210的表面，第二一类层间介电层A2的厚度是指第二一类层间介电层A2接触第二一类电极212的表面与第一沟槽210的表面。
如图1～图3所示，本发明实施例还提供了一种屏蔽栅型MOSFET器件的制作方法。该屏蔽栅型MOSFET器件的制作方法包括：
将肖特基二极管II的阳极和屏蔽栅MOSFETI的屏蔽电极均与屏蔽栅MOSFETI的源电极S电连接，将肖特基二极管II的阴极与屏蔽栅MOSFETI的漏电极D电连接；肖特基二极管II和屏蔽栅MOSFETI的耐压差值小于或等于预设差值。
与现有技术相比，本发明实施例提供的屏蔽栅型MOSFET器件的制作方法的有益效果与上述屏蔽栅型MOSFET器件的有益效果相同，此处不做赘述。
在一些可能的实现方式中，如图1～图3所示，上述屏蔽栅MOSFETI的栅电极介电层厚度小于上述屏蔽栅MOSFETI的屏蔽电极介电层厚度，以减小屏蔽栅MOSFETI的阈值电压。
在一些可能的实现方式中，如图1～图4所示，上述将肖特基二极管II的阳极和屏蔽栅MOSFETI的屏蔽电极均与屏蔽栅MOSFETI的源电极S电连接，将肖特基二极管II的阴极与屏蔽栅MOSFETI的漏电极D电连接包括：
步骤S100：如图8所示，提供一基底层100，该基底层100具有漏电极D。基底层100可以为N型掺杂基底层，如电子掺杂硅基底。
步骤S200：如图8所示，在基底层100的表面形成外延层200，该外延层200具有第一形成区域和第二形成区域。外延层200可以为N型掺杂外延层。
步骤S300：如图8所示，在外延层200远离基底层100的表面开设有位于第一形成区域的第一沟槽210和位于所述第二形成区域的第二沟槽220。应当理解的是，第一沟槽210和第二沟槽220是在同一次构图工艺中制作而成，以减少工艺步骤，并尽量保证第一沟槽210和第二沟槽220的深度相同，第一沟槽210和第二沟槽220的形成方式可以为光刻工艺、也可以为湿法刻蚀或干法刻蚀工艺。应当理解的是，为了区分第一形成区域和第二形成区域，第一形成区域和第二形成区域之间也可以开设沟槽，当然不开设也不会影响。
步骤S400：如图9和图10所示，在第一沟槽210内形成沿着第一沟槽深度减小方向设置的第一一类电极211和第二一类电极212，在第二沟槽220内形成二类电极221，使得第一一类电极211和第二一类电极212相互绝缘，第一一类电极211、第二一类电极212和二类电极221均与外延层200绝缘。在第一沟槽210内形成第一一类电极211、第二一类电极212和在第二沟槽220内形成二类电极221的方式可以根据电极材料决定。例如：第一一类电极211、第二一类电极212和二类电极221均为N掺杂多晶硅等半导体材料时，可以选择化学气相沉积工艺在沟槽内形，当然也可以采用磁控溅射工艺形成。例如：当第一一类电极211、第二一类电极212和二类电极221为N掺杂多晶硅电极时，采用化学气相沉积工艺在相应沟槽内形成多晶硅时，还利用磷杂质液源对该多晶硅进行同步N型杂质掺杂，以形成对应的N掺杂多晶硅电极。
如图10所示，至于第一一类电极211厚度和第二一类电极212厚度，一般为微米级厚度。例如：第一一类电极211的厚度为0.6μm，第二一类电极212的厚度可以为0.6μm～1.0μm，也可以根据实际情况控制第一一类电极211厚度和第二一类电极212厚度。
步骤S500：如图11所示，在外延层200远离基底层100的表面形成位于第一形成区域的PN结构。应理解，在形成PN结构时，可采用光刻胶或其他遮挡物遮挡第二形成区域，以避免在第二形成区域形成PN结构。
步骤S600：如图12所示，在外延层200远离基底层100的表面形成覆盖外延层200、第二一类电极212、二类电极和PN结构的层间绝缘层300。层间绝缘层300一般采用蒸镀方式或化学气相沉积的方式形成。层间绝缘层300可以为二氧化硅、氧化铝等绝缘材料所制作的层间绝缘层300。
如图13所示，在外延层200远离基底层100的表面形成位于第一形成区域的第一金属层M1和位于第二形成区域的第二金属层M2，使得第一金属层M1与PN结构形成欧姆接触，第二金属层M2与外延层200形成肖特基接触。此处第一金属层M1和第二金属层M2所选择的材料可以根据实际情况设计，如Ti和TiN所形成的复合金属层，这种复合金属层可以为Ti金属层和TiN金属层层叠在一起所形成的双金属层，也可以是Ti和TiN混合在一起，制作成单金属层。第一金属层M1和第二金属层M2的形成工艺一般选择磁控溅射控制，当然也可以选择其他可实现工艺。
步骤S700：如图14所示，在层间绝缘层300远离基底层100的表面分别形成与第一一类电极211和二类电极221电连接的源电极S以及与第二一类电极212电连接的栅电极G。
在一些可选方式中，理论上来说，如图1～图3和图8所示，在一次构图工艺中所形成的第一沟槽210和第二沟槽220深度相同，但也不排除因为工艺问题所带来的差异，因此，上述第一沟槽210的深度和、第二沟槽220的深度之差小于预设深度差，以控制因为IR压降所产生的耐压不一致的问题。其中，第一沟槽210的深度方向和第二沟槽220的深度方向均与基底层100所在层面垂直。
在一些可选方式中，如图1～图3、图5和图8所示，上述在所述第一沟槽210内形成沿着第一沟槽210深度减小方向设置的第一一类电极211和第二一类电极212包括：
步骤S410A：如图9所示，在第一沟槽210内形成作为屏蔽电极介电层的第一一类层间介电层A1，使得第一一类层间介电层A1覆盖第一沟槽210的第一段侧壁和第一沟槽210的槽底。在第一沟槽210内形成第一一类电极211，使得第一一类电极211与第一一类层间介电层A1远离第一沟槽210内壁的表面接触。第一一类层间介电层A1和第一一类电极211的形成方式多种多样。例如：在第一沟槽210的内壁形成成二氧化硅、氧化铝等绝缘材料；然后再使用低压化学气相沉积工艺(low pressure chemical vapor deposition，缩写为LP-CVD)在第一沟槽210内填满多晶硅(多晶硅的厚度由第一沟槽210的深度决定。例如：第一沟槽210的深度为1.2μm，则多晶硅的厚度为1.2μm)，在多晶硅的淀积过程中，采用磷杂质液源对该多晶硅进行同步N(电子)型杂质掺杂，然后对N型杂质掺杂的多晶硅和绝缘材料进行回退减薄刻蚀(etch-back)，使得第一沟槽210内形成第一一类电极211和第一一类层间介电层A1。第一一类电极211为N型杂质掺杂的多晶硅，第一一类层间介电层A1为氧化铝、二氧化硅等绝缘层。
步骤S420A：如图10所示，在第一沟槽210内形成作为栅电极介电层的第二一类层间介电层A2和中间介电层A0，使得第二一类层间介电层A2覆盖第一沟槽210的第二段侧壁，中间介电层A0覆盖第一一类电极211远离第一沟槽210槽底的表面，在第一沟槽210内形成第二一类电极212，使得第二一类电极212分别与中间介电层A0远离第一沟槽210槽底的表面和所述第二一类层间介电层A2远离第一沟槽210的第二段侧壁的表面接触。由于第一一类电极211和第二一类电极212沿着第一沟槽的槽深减小方向布置，因此，第一沟槽210的第一段侧壁和第一沟槽210的第二段侧壁沿着第一沟槽210深度减小方向设置。第二一类层间介电层A2、中间介电层A0和第二一类电极212的形成方式多种多样。例如：为了保证第二一类层间介电层A2的厚度可控，可先采用光刻工艺、湿法刻蚀等工艺将制作第一一类层间介电层A1和第一一类电极211时所遗漏的绝缘层去处干净。接着再采用二氧化硅、氧化铝等绝缘层将第一沟槽210填平。接着利用光刻工艺将绝缘层进行回刻，使得第二一类层间介电层A2的厚度小于第一一类层间介电层A1的厚度，进而减少阈值电压。再使用低压化学气相沉积工艺在第一沟槽210内填入1.2μm多晶硅。在多晶硅淀积过程中，采用磷杂质液源对该多晶硅层进行同步N型杂质掺杂，然后进行多晶硅回退减薄刻蚀(etch-back)，最终第一沟槽210内形成第二一类电极212。第二一类电极212为N型掺杂多晶硅。
应理解，如图9和图10所示，当第二一类层间介电层A2的厚度小于第一一类层间介电层A1的厚度，第一一类电极211在基底层100所在层面的正投影位于第二一类电极212在基底层100所在层面的正投影内。
另外，如图9和图10所示，上述在所述第二沟槽220内形成二类电极221前，在所述第二沟槽220内形成二类电极221前，所述屏蔽栅型MOSFET器件的制作方法还包括：
在第二沟槽220内形成二类层间介电层B。二类层间介电层B以与第一一类层间介电层A1在一次工艺中形成，使得二类层间介电层B和第一一类层间介电层A1的厚度相等的同时，减少工艺步骤。同时，二类电极221也可以与第一一类电极211在一次工艺中形成，以减少工艺步骤。
在一些可选方式中，如图1～图3和图6所示，上述在外延层200远离基底层100的表面形成位于第一形成区域的PN结构包括：
步骤S510：如图11所示，在外延层200远离基底层100的表面形成位于第一形成区域的第一P型半导体层P1。例如：采用离子注入工艺在外延层200远离基底层100的表面形成位于第一形成区域的P阱，并通过热过程激活，即获得第一P型半导体层P1。
步骤S520：如图9所示，在第一P型半导体层P1远离外延层200的表面的N型半导体层N。例如：采用离子注入工艺在外延层200远离基底层100的表面形成位于第一形成区域的N阱，并通过热过程激活，即获得N型半导体层N。
在一些可选方式中，如1～图3、图7和图12所示，在外延层200远离基底层100的表面形成覆盖外延层200、第二一类电极212、二类电极221和PN结构的层间绝缘层300后，在外延层200远离基底层100的表面形成位于第一形成区域的第一金属层M1和位于第二形成区域的第二金属层M2前，上述屏蔽栅型MOSFET器件的制作方法还包括：
步骤S610A：在层间绝缘层300上开设位于第一形成区域的第一一类过孔、第二一类过孔和第三一类过孔H13，在N型半导体层N上形成与第三一类过孔H13连通的接触过孔JH。应当理解的是，此处接触过孔JH可以与第三一类过孔H13在一次构图工艺中形成，以减少工艺步骤。
步骤S620：利用第三一类过孔H13和接触过孔JH在第一P型半导体层P1远离外延层200的表面形成第二P型半导体层P2，使得第二P型半导体层P2的空穴掺杂浓度大于第一P型半导体层P1的空穴掺杂浓度。应理解，为了避免对其他区域造成影响，步骤S620时，应当采用掩膜工艺或光刻胶等膜层遮挡方式将其他区域遮挡，
步骤S630：在层间绝缘层300上开设位于第二形成区域的第一二类过孔和第二二类过孔H22。应理解，此处第一二类过孔和第二二类过孔H22可以与第一一类过孔、第二一类过孔、第三一类过孔H13在一次构图工艺中形成，以减少工艺步骤。即步骤S630和步骤S610可以合成一步执行。
如图1～图3、图12和图13所示，上述在外延层200远离基底层100的表面形成位于第一形成区域的第一金属层M1和位于第二形成区域的第二金属层M2包括：
利用第三一类过孔H13和接触过孔JH形成第二金属层M2，使得第二金属层M2与第一P型半导体层P1、第二P型半导体层P2和N型半导体层N接触。即第一金属层M1与PN结构形成欧姆接触。此处可以通过控制第三一类过孔H13和接触过孔JH的开设位置，使得第一金属层M1形成在所需设置的位置，也就是说，在形成第一金属层M1时，以层间绝缘层300为掩膜，可以利用层间绝缘层300所开设的第三一类过孔H13辅助形成第一金属层M1。同理，利用第二二类过孔H22在外延层200远离基底层100的表面形成第二金属层M2，使得第二金属层M2与外延层200形成肖特基接触。
需要说明的是，如图13所示，第一金属层M1和第二金属层M2可以在一次构图工艺中形成，以减少工艺步骤。
在一些可选方式中，如图1～图3和图14在层间绝缘层300远离基底层100的表面分别形成与第一一类电极211和二类电极221电连接的源电极S以及与第二一类电极212电连接的栅电极G包括：
层间绝缘层300主要是隔离金属与Si表面，用于金属过孔，在层间绝缘层300远离基底层的表面(具体可以为有源区)分别形成源电极S和栅电极G，使得源电极S通过第一一类过孔与第一一类电极211电连接，源电极S通过第一二类过孔与二类电极221电连接，栅电极G通过第二一类过孔与第二一类电极212电连接，源电极S通过第三一类过孔H13和接触过孔JH与第一金属层M1接触，源电极S通过第二二类过孔H22与第二金属层M2M2接触。
本发明实施例还提供了一种电子产品。该电子产品包括至少一个上述屏蔽栅型MOSFET器件。
与现有技术相比，本发明实施例提供的电子产品的有益效果与上述屏蔽栅型MOSFET器件的有益效果相同，此处不做赘述。
其中，上述电子产品可以为显示终端、通讯设备、工程设备等，在此不一一列出。
在上述实施方式的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (12)

1.一种屏蔽栅型MOSFET器件，其特征在于，包括肖特基二极管和屏蔽栅MOSFET，所述肖特基二极管和所述屏蔽栅MOSFET的耐压差值小于或等于预设差值；所述肖特基二极管的阳极和所述屏蔽栅MOSFET的屏蔽电极均与所述屏蔽栅MOSFET的源电极电连接，所述肖特基二极管的阴极与所述屏蔽栅MOSFET的漏电极电连接；
所述屏蔽栅型MOSFET器件包括源电极、栅电极、漏电极以及层叠设置的基底层、外延层和层间绝缘层；所述外延层具有第一形成区域和第二形成区域；所述外延层远离基底层的表面开设有位于所述第一形成区域的第一沟槽和位于所述第二形成区域的第二沟槽；所述第一沟槽的深度和所述第二沟槽的深度之差小于预设深度差；所述屏蔽栅型MOSFET器件还包括位于所述第一沟槽内的一类电极、位于所述第二沟槽内的二类电极以及位于所述第一形成区域的PN结构；所述一类电极包括沿着第一沟槽深度减小方向设置且相互绝缘的第一一类电极和第二一类电极；
所述外延层远离基底层的表面形成有位于所述第一形成区域的第一金属层和位于所述第二形成区域的第二金属层；所述第一金属层与所述PN结构形成欧姆接触，所述源电极通过所述第一金属层与所述PN结构电连接，所述第二金属层与所述外延层形成肖特基接触，所述源电极与所述第二金属层电连接；
所述PN结构包括第一P型半导体层和N型半导体层；所述第一P型半导体层和所述N型半导体层沿着远离外延层的方向设在所述外延层远离基底层的表面；所述第一金属层分别与所述第一P型半导体层和所述N型半导体层接触；
所述屏蔽栅型MOSFET器件还包括第二P型半导体层，所述N型半导体层具有接触过孔；所述第二P型半导体层位于所述第一P型半导体层远离外延层的表面对应接触过孔的区域，所述第一金属层通过所述第二P型半导体层与所述第一P型半导体层接触；
所述层间绝缘层开设有位于第一形成区域的一类过孔，所述一类过孔包括第一一类过孔、第二一类过孔以及与所述接触过孔连通的第三一类过孔，所述源电极通过所述第一一类过孔与所述第一一类电极电连接，所述栅电极通过所述第二一类过孔与所述第二一类电极电连接，所述源电极通过所述第三一类过孔和所述接触过孔与所述第一金属层电连接；所述第一一类过孔、所述第二一类过孔和所述第三一类过孔位于所述第一沟槽的侧上方向，所述第一一类过孔、所述第二一类过孔和所述第三一类过孔在所述基底层的正投影相互独立，且与所述第一沟槽在所述基底层的正投影没有发生任何重叠。
2.根据权利要求1所述的屏蔽栅型MOSFET器件，其特征在于，所述屏蔽栅MOSFET的栅电极介电层厚度小于所述屏蔽栅MOSFET的屏蔽电极介电层厚度。
3.根据权利要求1或2所述的屏蔽栅型MOSFET器件，其特征在于，所述漏电极与所述基底层电连接，所述源电极和所述栅电极形成在所述层间绝缘层远离外延层的表面；其中，
所述一类电极和所述二类电极均与所述外延层绝缘；所述第一一类电极和所述二类电极均与所述源电极电连接，所述第二一类电极与所述栅电极电连接。
4.根据权利要求3所述的屏蔽栅型MOSFET器件，其特征在于，所述第二P型半导体层的空穴掺杂浓度大于所述第一P型半导体层的空穴掺杂浓度。
5.根据权利要求4所述的屏蔽栅型MOSFET器件，其特征在于，所述层间绝缘层开设有位于第二形成区域的二类过孔；所述二类过孔包括第一二类过孔和第二二类过孔，所述源电极通过所述第一二类过孔与所述二类电极电连接，所述源电极通过所述第二二类过孔与所述第二金属层电连接。
6.根据权利要求3所述的屏蔽栅型MOSFET器件，其特征在于，所述第一沟槽的深度方向和第二沟槽的深度方向均与所述基底层所在层面垂直；和/或，
所述基底层为N型掺杂基底，所述外延层为N型掺杂外延层，所述N型掺杂基底的电子掺杂浓度大于所述N型掺杂外延层的电子掺杂浓度；和/或，
所述屏蔽栅型MOSFET器件还包括一类层间介电层和二类层间介电层；所述一类层间介电层包括作为屏蔽电极介电层的第一一类层间介电层、作为栅电极介电层的第二一类层间介电层，以及用于使得第一一类层间介电层和第二一类层间介电层绝缘的中间介电层；所述第一一类层间介电层和所述第二一类层间介电层沿着第一沟槽深度减小方向设置在所述第一沟槽的内壁，所述二类层间介电层设在所述第二沟槽的内壁；所述第一一类层间介电层用于使得第一一类电极与外延层绝缘，所述第二一类层间介电层用于使得第二一类电极与外延层绝缘，所述二类层间介电层用于使得二类电极与外延层绝缘；所述第一一类电极在基底层所在层面的正投影位于所述第二一类电极在基底层所在层面的正投影内。
7.一种屏蔽栅型MOSFET器件的制作方法，其特征在于，包括：
将肖特基二极管的阳极和屏蔽栅MOSFET的屏蔽电极均与屏蔽栅MOSFET的源电极电连接，将肖特基二极管的阴极与屏蔽栅MOSFET的漏电极电连接；其包括：
提供一基底层；所述基底层具有漏电极；
在所述基底层的表面形成外延层，所述外延层具有第一形成区域和第二形成区域；
在所述外延层远离基底层的表面开设有位于所述第一形成区域的第一沟槽和位于所述第二形成区域的第二沟槽；所述第一沟槽的深度和所述第二沟槽的深度之差小于预设深度差；
在所述第一沟槽内形成沿着第一沟槽深度减小方向设置的第一一类电极和第二一类电极，在所述第二沟槽内形成二类电极，使得所述第一一类电极和所述第二一类电极相互绝缘，所述第一一类电极和所述第二一类电极和所述二类电极均与所述外延层绝缘；
在所述外延层远离基底层的表面形成位于所述第一形成区域的PN结构；
在所述外延层远离基底层的表面形成覆盖所述外延层、所述第二一类电极、所述二类电极和所述PN结构的层间绝缘层；在所述外延层远离基底层的表面形成位于所述第一形成区域的第一金属层和位于所述第二形成区域的第二金属层，使得所述第一金属层与所述PN结构形成欧姆接触，所述第二金属层与所述外延层形成肖特基接触；
在所述层间绝缘层远离基底层的表面分别形成与所述第一一类电极和所述二类电极电连接的源电极以及与所述第二一类电极电连接的栅电极；
所述肖特基二极管和所述屏蔽栅MOSFET的耐压差值小于或等于预设差值；
所述PN结构包括第一P型半导体层和N型半导体层；所述第一P型半导体层和所述N型半导体层沿着远离外延层的方向设在所述外延层远离基底层的表面；所述第一金属层分别与所述第一P型半导体层和所述N型半导体层接触；
所述屏蔽栅型MOSFET器件还包括第二P型半导体层，所述N型半导体层具有接触过孔；所述第二P型半导体层位于所述第一P型半导体层远离外延层的表面对应接触过孔的区域，所述第一金属层通过所述第二P型半导体层与所述第一P型半导体层接触；
所述层间绝缘层开设有位于第一形成区域的一类过孔，所述一类过孔包括第一一类过孔、第二一类过孔以及与所述接触过孔连通的第三一类过孔，所述源电极通过所述第一一类过孔与所述第一一类电极电连接，所述栅电极通过所述第二一类过孔与所述第二一类电极电连接，所述源电极通过所述第三一类过孔和所述接触过孔与所述第一金属层电连接；所述第一一类过孔、所述第二一类过孔和所述第三一类过孔位于所述第一沟槽的侧上方向，所述第一一类过孔、所述第二一类过孔和所述第三一类过孔在所述基底层的正投影相互独立，且与所述第一沟槽在所述基底层的正投影没有发生任何重叠。
8.根据权利要求7所述的屏蔽栅型MOSFET器件的制作方法，其特征在于，所述在所述第二沟槽内形成二类电极前，所述屏蔽栅型MOSFET器件的制作方法还包括：
在第二沟槽内形成二类层间介电层。
9.根据权利要求8所述的屏蔽栅型MOSFET器件的制作方法，其特征在于，所述屏蔽栅MOSFET的栅电极介电层厚度小于所述屏蔽栅MOSFET的屏蔽电极介电层厚度；和/或，所述基底层为N型掺杂基底，所述外延层为N型掺杂外延层，所述N型掺杂基底的电子掺杂浓度大于所述N型掺杂外延层的电子掺杂浓度。
10.根据权利要求8所述的屏蔽栅型MOSFET器件的制作方法，其特征在于，所述在所述第一沟槽内形成沿着第一沟槽深度减小方向设置的第一一类电极和第二一类电极包括：
在所述第一沟槽内形成作为屏蔽电极介电层的第一一类层间介电层，使得所述第一一类层间介电层覆盖所述第一沟槽的第一段侧壁和第一沟槽的槽底；在所述第一沟槽内形成第一一类电极，使得所述第一一类电极与所述第一一类层间介电层远离第一沟槽内壁的表面接触；
在所述第一沟槽内形成作为栅电极介电层的第二一类层间介电层和中间介电层，使得所述第二一类层间介电层覆盖所述第一沟槽的第二段侧壁，所述中间介电层覆盖第一一类电极远离第一沟槽槽底的表面，在所述第一沟槽内形成第二一类电极，使得所述第二一类电极分别与所述中间介电层远离第一沟槽槽底的表面和所述第二一类层间介电层远离第一沟槽的第二段侧壁的表面接触；所述第一沟槽的第一段侧壁和所述第一沟槽的第二段侧壁沿着第一沟槽深度减小方向设置。
11.根据权利要求8所述的屏蔽栅型MOSFET器件的制作方法，其特征在于，所述第一一类电极在基底层所在层面的正投影位于所述第二一类电极在基底层所在层面的正投影内；和/或，
所述在所述外延层远离基底层的表面形成覆盖所述外延层、所述第二一类电极、所述二类电极和所述PN结构的层间绝缘层后，所述在所述外延层远离基底层的表面形成位于所述第一形成区域的第一金属层和位于所述第二形成区域的第二金属层前，所述屏蔽栅型MOSFET器件的制作方法还包括：
在所述层间绝缘层上开设位于第一形成区域的第一一类过孔、第二一类过孔和第三一类过孔；在所述N型半导体层上形成与所述第三一类过孔连通的接触过孔；
利用所述第三一类过孔和所述接触过孔在所述第一P型半导体层远离外延层的表面形成第二P型半导体层，使得所述第二P型半导体层的空穴掺杂浓度大于所述第一P型半导体层的空穴掺杂浓度；
利用所述第三一类过孔和所述接触过孔在所述第二P型半导体层远离外延层的表面形成第一金属层，使得第一金属层与第二P型半导体层为欧姆接触；
在所述层间绝缘层上开设位于第二形成区域的第一二类过孔和第二二类过孔；
利用所述第二二类过孔在外延层远离基底层的表面形成第二金属层，使得第二金属层与外延层形成肖特基接触；
所述在所述层间绝缘层远离基底层的表面分别形成与所述第一一类电极和所述二类电极电连接的源电极以及与所述第二一类电极电连接的栅电极包括：
在所述层间绝缘层远离基底层的表面分别形成源电极和栅电极，使得所述源电极通过第一一类过孔与所述第一一类电极电连接，所述源电极通过第一二类过孔与所述二类电极电连接，所述栅电极通过第二一类过孔与所述第二一类电极电连接，所述源电极通过所述第三一类过孔和所述接触过孔与所述第一金属层接触，所述源电极通过第二二类过孔与所述第二金属层接触。
12.一种电子产品，其特征在于，包括至少一个权利要求1~6任一项所述屏蔽栅型MOSFET器件。
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