TW201501295A - 分離式閘極橫向雙重擴散金屬氧化物半導體結構 - Google Patents

Abstract

一種分離式閘極橫向雙重擴散金屬氧化物半導體結構，包含位於摻雜井中、彼此不重疊之第一漂移區與第二漂移區，與汲極摻雜區彼此不重疊之分離汲極摻雜區，位於源極摻雜區與分離汲極摻雜區間之主要閘極，以及位於分離汲極摻雜區與汲極摻雜區間之輔助閘極。

Description

分離式閘極橫向雙重擴散金屬氧化物半導體結構

本發明大致上關於一種橫向雙重擴散金屬氧化物半導體結構。特定言之，本發明則針對一種具有分離式閘極的橫向雙重擴散金屬氧化物半導體結構，而可以在明顯增進此結構之崩潰電壓時，又不會明顯增加相伴隨之導通電阻。

功率金氧半場效電晶體(power metal oxide semiconductor field effect transistor)，一般簡稱為功率電晶體(Power MOSFET)，其中一種是橫向雙重擴散的金屬氧化物半導體。因為這種功率電晶體特性穩定且使用簡易，所以目前被廣泛使用。常見的用途，例如有交換電源、直流-直流轉換器(converter)、馬達的換流(inverter)電路或者直流的切換(switching)等等各方面。

在橫向雙重擴散金屬氧化物半導體結構中，會特別在源極和汲極之間建構漂移區。因為漂移區的摻質濃度比較低，所以漂移區是相對高電阻的，半導體結構於是能夠承受更高的電壓。如果想要增加崩潰電壓，通常就是調整閘極與汲極間漂移區的長度，藉此增加橫向雙重擴散金屬氧化物半導體結構的崩潰電壓。

可是，如果一但增加了漂移區的長度而增加了橫向雙重擴散金屬氧化物半導體結構的崩潰電壓，則又同時會明顯增加橫向雙重擴散金屬氧化物半導體結構的晶片面積與導通電阻。導通電阻是存在於汲極摻雜區至源極摻雜區間的電流通路的各項電阻成分之總和。較高的導通電阻當然會抑制橫 向雙重擴散金屬氧化物半導體結構的飽和電流，而結果就是橫向雙重擴散金屬氧化物半導體結構的性能變差。因此，對橫向雙重擴散金屬氧化物半導體結構而言，因為崩潰電壓和導通電阻是相互牽制的一體兩面，所以既要增加崩潰電壓又想要同時降低導通電阻便成為矛盾的兩難。

由於以上的解決方案，會造成較高的崩潰電壓又伴隨著不利的導通電阻一起增加，因而抵銷掉崩潰電壓增高的優勢，於是仍然需要一種新穎的解決方案，在明顯增進半導體結構之崩潰電壓時，又不明顯增加相伴隨之導通電阻。此外，這種新穎的解決方案，最好還能與現行的半導體製程相容，而不明顯影響製造流程與生產成本。

本發明於是提出一種新穎的橫向雙重擴散金屬氧化物半導體結構。這種具有分離式閘極的解決方案，既可以明顯增進橫向雙重擴散金屬氧化物半導體結構的崩潰電壓，又不明顯增加橫向雙重擴散金屬氧化物半導體結構的導通電阻。此外，這種新穎的解決方案，最好還能與現行的半導體製程相容，而不明顯影響製造流程與生產成本。

本發明首先提出一種分離式閘極橫向雙重擴散金屬氧化物半導體結構。本發明之分離式閘極橫向雙重擴散金屬氧化物半導體結構，包含基材、摻雜井、第一漂移區、第二漂移區、源極摻雜區、汲極摻雜區、分離汲極摻雜區、主要閘極以及輔助閘極。摻雜井位於基材中，並具有第一電性。第一漂移區具有第二電性，並位於摻雜井中。第二漂移區具有第二電性，並位於摻雜井中，且第一漂移區與第二漂移區彼此不重疊。源極摻雜區具有第二電性，並位於第一漂移區中。汲極摻雜區亦具有第二電性，並位於第二漂移區中。分離汲極摻雜區具有第二電性、位於第二漂移區中，且分離汲極摻雜區與汲極摻雜區彼此不重疊。主要閘極位於基材上，並位於源極摻雜區與分離汲極摻雜區之間。輔助閘極位於基材上，並且位於分離汲極摻雜區與汲極摻 雜區之間。

在本發明一實施方式中，第一電性為P型，而第二電性為N型。

在本發明另一實施方式中，第一電性為N型，而第二電性為P型。

在本發明另一實施方式中，此分離式閘極橫向雙重擴散金屬氧化物半導體結構更包含通道區。通道區位於主要閘極下方之摻雜井中，以及第一漂移區與第二漂移區之間。通道區具有通道長度，且輔助閘極之寬度小於通道長度。

在本發明另一實施方式中，當輔助閘極不施加電壓時，分離式閘極橫向雙重擴散金屬氧化物半導體結構具有休止崩潰電壓(dormant breakdown voltage)。當輔助閘極施加最佳化(optimal)電壓時，分離式閘極橫向雙重擴散金屬氧化物半導體結構具有活化崩潰電壓(active breakdown voltage)。(活化崩潰電壓)/(休止崩潰電壓)表示崩潰電壓增益。

在本發明另一實施方式中，崩潰電壓增益大於1。

在本發明另一實施方式中，崩潰電壓增益大於1.1。

在本發明另一實施方式中，當輔助閘極不施加電壓時，分離式閘極橫向雙重擴散金屬氧化物半導體結構具有休止導通電阻。當輔助閘極施加最佳化電壓時分離式閘極橫向雙重擴散金屬氧化物半導體結構具有活化導通電阻。(活化導通電阻)/(休止導通電阻)表示導通電阻增益。

在本發明另一實施方式中，(崩潰電壓增益)/(導通電阻增益)大於1.05。

本發明其次又提出另一種分離式閘極橫向雙重擴散金屬氧化物半導體結構。本發明之分離式閘極橫向雙重擴散金屬氧化物半導體結構，包含基材、摻雜井、第一漂移區、第二漂移區、源極摻雜區、汲極摻雜區、分離汲極摻雜區、主要閘極、輔助閘極以及通道區。摻雜井位於基材中，並具有第一電性。第一漂移區具有第二電性，並位於摻雜井中。第二漂移區具有第 二電性，並位於摻雜井中，且第一漂移區與第二漂移區彼此不重疊。源極摻雜區具有第二電性，並位於第一漂移區中。汲極摻雜區亦具有第二電性，並位於第二漂移區中。分離汲極摻雜區具有第二電性、位於第二漂移區中，且分離汲極摻雜區與汲極摻雜區彼此不重疊。主要閘極位於基材上，並位於源極摻雜區與分離汲極摻雜區之間。輔助閘極位於基材上，並且位於分離汲極摻雜區與汲極摻雜區之間。通道區位於主要閘極下方之摻雜井中，以及第一漂移區與第二漂移區之間。通道區具有通道長度。

在本發明一實施方式中，第一電性為P型，且該第二電性為N型。

在本發明另一實施方式中，第一電性為N型，且該第二電性為P型。

在本發明另一實施方式中，輔助閘極之寬度小於通道長度。

在本發明另一實施方式中，當輔助閘極不施加電壓時分離式閘極橫向雙重擴散金屬氧化物半導體結構具有休止導通電阻(dormant on-resistance)。當輔助閘極施加最佳化電壓時，分離式閘極橫向雙重擴散金屬氧化物半導體結構具有活化導通電阻。(活化導通電阻)/(休止導通電阻)表示導通電阻增益。

在本發明另一實施方式中，當輔助閘極不施加電壓時分離式閘極橫向雙重擴散金屬氧化物半導體結構具有休止崩潰電壓。當輔助閘極施加最佳化電壓時，分離式閘極橫向雙重擴散金屬氧化物半導體結構具有活化崩潰電壓。(活化崩潰電壓)/(休止崩潰電壓)表示崩潰電壓增益。

在本發明另一實施方式中，崩潰電壓增益大於1。

在本發明另一實施方式中，崩潰電壓增益大於1.1。

在本發明另一實施方式中，(崩潰電壓增益)/(導通電阻增益)大於1.05。

1‧‧‧分離式閘極橫向雙重擴散金屬氧化物半導體結構

10‧‧‧基材

11‧‧‧摻雜井

12‧‧‧通道區

20‧‧‧源極摻雜區

21‧‧‧第一漂移區

30‧‧‧汲極摻雜區

31‧‧‧第二漂移區

40‧‧‧主要閘極

41/61‧‧‧金屬矽化物

42/62‧‧‧多晶矽

43/63‧‧‧閘極介電層

44/64‧‧‧間隙壁

50‧‧‧分離汲極摻雜區

60‧‧‧輔助閘極

70‧‧‧淺溝渠隔離

第1圖繪示本發明分離式閘極橫向雙重擴散金屬氧化物半導體結構之剖視圖。

第2圖繪示本發明分離式閘極橫向雙重擴散金屬氧化物半導體結構之上視圖。

第3圖繪示當本發明橫向雙重擴散金屬氧化物半導體結構的輔助閘極施加或不施加電壓時，對於崩潰電壓、導通電阻之影響。

本發明所提供之橫向雙重擴散金屬氧化物半導體結構，具有新穎的分離式閘極的解決方案。如此一來，透過分離式閘極的調節(regulate)，既可以明顯增進橫向雙重擴散金屬氧化物半導體結構的崩潰電壓，又不會同步地增加橫向雙重擴散金屬氧化物半導體結構的導通電阻，反而抵銷掉崩潰電壓增高的優勢。此外，這種分離式閘極的新穎的解決方案，又能與現行的半導體製程相容，而不會影響到製造流程與生產成本。

第1圖繪示本發明分離式閘極橫向雙重擴散金屬氧化物半導體結構。本發明之分離式閘極橫向雙重擴散金屬氧化物半導體結構1，包含基材10、摻雜井11、通道區12、源極摻雜區20、第一漂移區21、汲極摻雜區30、第二漂移區31、主要閘極40、分離汲極摻雜區50、輔助閘極60以及淺溝渠隔離70。基材10可以是一種半導體基材，例如矽，並具有一摻質，例如III族或是VI族之摻質，而可以為P型或是N型摻質，較佳為P型摻質。淺溝渠隔離70則用來圍繞分離式閘極橫向雙重擴散金屬氧化物半導體結構1中之所有其它元件，用來分隔相鄰之分離式閘極橫向雙重擴散金屬氧化物半導體結構1。

在本發明分離式閘極橫向雙重擴散金屬氧化物半導體結構1中，還具有摻雜井11。摻雜井11既位於基材10中，又可以具有與基材10相同之 電性。例如，摻雜井11之電性與基材10同為P型或N型。

在本發明分離式閘極橫向雙重擴散金屬氧化物半導體結構1中，還具有源極摻雜區20、汲極摻雜區30、主要閘極40等一起共同作用之元件。主要閘極40位於基材10上，並位於源極摻雜區20與分離汲極摻雜區50之間。主要閘極40可以由導電之閘極材料，諸如多晶矽、金屬矽化物等，配合絕緣材料所形成。例如，金屬矽化物41覆蓋位於基材10、在閘極介電層43上突出之多晶矽42，而此兩者又同時被由絕緣材料所形成之間隙壁44所包圍而加以保護。

源極摻雜區20與汲極摻雜區30，分別具有與基材10相異之電性，例如為N型或P型，而同時位於主要閘極40分開兩側之基材10中。在本發明結構1中，源極摻雜區20與汲極摻雜區30在基材101中之配置方式並不相同。例如，源極摻雜區20為第一漂移區21所包圍，但是汲極摻雜區30則為不同之另一個第二漂移區31所包圍。

第一漂移區21具有與源極摻雜區20相同之電性，例如為N型或P型，並位於摻雜井11中。類似地，第二漂移區31具有與汲極摻雜區30相同之電性，例如為N型或P型，亦位於摻雜井11中。特別是，第一漂移區21與第二漂移區31彼此之間不重疊，而以位於主要閘極40下方之通道區12彼此相隔。如此一來，源極摻雜區20即位於第一漂移區21中，汲極摻雜區30則位於第二漂移區31中。

分離汲極摻雜區50亦位於第二漂移區31中，但是分離汲極摻雜區50與汲極摻雜區30彼此不重疊，較佳者，分離汲極摻雜區50比汲極摻雜區30更靠近主要閘極40。換句話說，分離汲極摻雜區50可以位於汲極摻雜區30與主要閘極40之間。分離汲極摻雜區50之電性可以為P型或是N型，較佳為N型摻質。

輔助閘極60亦位於基材10上，而位於分離汲極摻雜區50與汲極摻雜區30之間。輔助閘極60之結構亦類似主要閘極40，可以由導電之閘極 材料，諸如多晶矽、金屬矽化物等，配合絕緣材料所形成，使得輔助閘極60的製造可以與現行之的半導體製程相容，而不明顯影響製造流程與生產成本，此為本發明之特徵之一。例如，金屬矽化物61覆蓋位於基材10、自閘極介電層63上突出之多晶矽62，而此兩者又同時被由絕緣材料所形成之間隙壁64所包圍而加以保護。視情況需要，在本發明結構1中任何之摻雜區或閘極，例如源極摻雜區20、汲極摻雜區30、或是分離汲極摻雜區50，之上，都可以覆蓋有金屬矽化物13，用來降低接觸電阻，如第1圖或第2圖所繪示。

通道區12位於主要閘極40下方之摻雜井11中，以及第一漂移區21與第二漂移區31之間。通道區12具有通道長度L。在本發明一實施方式中，輔助閘極60之寬度W通常小於通道區12之通道長度L。由於本發明不以調節第一漂移區21或通道區12之尺寸，例如其橫向尺寸(lateral dimension)，作為減低半導體結構的導通電阻，或是提升其崩潰電壓之主要方法。特別是，本發明允許盡可能地增加第二漂移區31之尺寸，例如其橫向尺寸(lateral dimension)D，亦即增加汲極端之尺寸，作為盡量提升半導體結構的崩潰電壓之主要方法。所以本發明之另一項特徵又為，不需要特別限制或是最佳化第一漂移區21或通道區12之尺寸，只要第一漂移區21、第二漂移區31或通道區12之尺寸合宜即可。

在本發明又一特徵中，則使用輔助閘極60來明顯增加半導體結構的崩潰電壓，同時又不會明顯增加半導體結構的導通電阻。當輔助閘極60施加電壓時，可以改變第二漂移區31的導電性，而使得在不明顯影響崩潰電壓之條件下(因為第二漂移區31之尺寸未變)，又可以改變第二漂移區31的電阻(因為施加適當電壓的輔助閘極60會明顯改變第二漂移區31的導電性)，於是增加半導體結構的飽和電流值(I_sat)，從而打破了崩潰電壓與導通電相互牽制之影響。

例如，當輔助閘極60不施加電壓時，分離式閘極橫向雙重擴散金屬氧化物半導體結構1會具有未受影響的休止導通電阻(dormant on-resistance)。又，當輔助閘極60施加最佳化電壓時，分離式閘極橫向雙重擴散金屬氧化物半導體1結構具有受到影響的活化導通電阻(active on-resistance)。在此最佳化電壓下，(活化導通電阻)/(休止導通電阻)表示輔助閘極60存在時之導通電阻增益。輔助閘極60所施加之電壓，可以依據分離式閘極橫向雙重擴散金屬氧化物半導體結構1的尺寸來最佳化，例如可以是18V-20V。

此外，當輔助閘極60不施加電壓時，分離式閘極橫向雙重擴散金屬氧化物半導體結構1具有休止崩潰電壓(dormant breakdown voltage)。又，當輔助閘極60施加最佳化(optimal)電壓時，分離式閘極橫向雙重擴散金屬氧化物半導體結構1會具有活化崩潰電壓(active breakdown voltage)。在此最佳化電壓下，(活化崩潰電壓)/(休止崩潰電壓)表示輔助閘極60存在時之崩潰電壓增益。

由於本發明引入輔助閘極60來明顯增加半導體結構1的崩潰電壓，同時又不會明顯增加半導體結構1的導通電阻，所以崩潰電壓增益應該會大於導通電阻增益。例如，崩潰電壓增益會大於1。較佳者，崩潰電壓增益會大於1.1，而使得崩潰電壓增益/導通電阻增益大於1.05。

(實施例)

下表提供當橫向雙重擴散金屬氧化物半導體結構1的輔助閘極60施加或不施加電壓時，對於崩潰電壓、導通電阻與崩潰電壓增益/導通電阻增益之影響。

第3圖繪示當橫向雙重擴散金屬氧化物半導體結構1的輔助閘極 60施加或不施加電壓時，對於崩潰電壓、導通電阻之影響。由於一般的橫向雙重擴散金屬氧化物半導體結構，其導通電阻與崩潰電壓有正比的關係(參考點X→點O為輔助閘極60未施加電壓)，所以本發明橫向雙重擴散金屬氧化物半導體結構1在輔助閘極60無施加電壓時一樣遵守此定律。但是，一但輔助閘極60施加電壓後，導通電阻與崩潰電壓即失去明顯之正比相關性(參照點X→點□為輔助閘極60施加電壓)，顯示本發明輔助閘極60之介入確實可以打破崩潰電壓與導通電相互牽制之影響。

1‧‧‧分離式閘極橫向雙重擴散金屬氧化物半導體結構

10‧‧‧基材

11‧‧‧摻雜井

12‧‧‧通道區

20‧‧‧源極摻雜區

21‧‧‧第一漂移區

30‧‧‧汲極摻雜區

31‧‧‧第二漂移區

40‧‧‧主要閘極

41/61‧‧‧金屬矽化物

42/62‧‧‧多晶矽

43/63‧‧‧閘極介電層

44/64‧‧‧間隙壁

50‧‧‧分離汲極摻雜區

60‧‧‧輔助閘極

70‧‧‧淺溝渠隔離

Claims (19)

1. 一種分離式閘極(split gate)橫向雙重擴散金屬氧化物半導體(lateral double-diffused metal oxide semiconductor,LDMOS)結構，包含：一基材；一摻雜井，位於該基材中，並具有一第一電性；一第一漂移區，其具有一第二電性，並位於該摻雜井中；一第二漂移區，其具有該第二電性，並位於該摻雜井中，且該第一漂移區與該第二漂移區彼此不重疊；一源極摻雜區，其具有該第二電性，位於該第一漂移區中；一汲極摻雜區，其具有該第二電性，位於該第二漂移區中；一分離汲極摻雜區(split drain)，其具有該第二電性，位於該第二漂移區中，且該分離汲極摻雜區與該汲極摻雜區彼此不重疊；一主要閘極，位於該基材上，並位於該源極摻雜區與該分離汲極摻雜區之間；以及一輔助閘極，位於該基材上，並位於該分離汲極摻雜區與該汲極摻雜區之間。
2. 如請求項1之分離式閘極橫向雙重擴散金屬氧化物半導體結構，其中該第一電性為P型，而該第二電性為N型。
3. 如請求項1之分離式閘極橫向雙重擴散金屬氧化物半導體結構，其中該第一電性為N型，而第二電性為P型。
4. 如請求項1之分離式閘極橫向雙重擴散金屬氧化物半導體結構，更包含：一通道區，位於該主要閘極下方之該摻雜井中，以及該第一漂移區與該第二漂移區之間，其中該通道區具有一通道長度，且該輔助閘極之寬度小於 該通道長度。
5. 如請求項1之分離式閘極橫向雙重擴散金屬氧化物半導體結構，其中該輔助閘極不施加電壓時，該分離式閘極橫向雙重擴散金屬氧化物半導體結構具有一休止崩潰電壓(dormant breakdown voltage)，且該輔助閘極施加一最佳化(optimal)電壓時該分離式閘極橫向雙重擴散金屬氧化物半導體結構具有一活化崩潰電壓(active breakdown voltage)，而(該活化崩潰電壓)/(該休止崩潰電壓)表示一崩潰電壓增益。
6. 如請求項5之分離式閘極橫向雙重擴散金屬氧化物半導體結構，其中該崩潰電壓增益大於1。
7. 如請求項5之分離式閘極橫向雙重擴散金屬氧化物半導體結構，其中該崩潰電壓增益大於1.1。
8. 如請求項5之分離式閘極橫向雙重擴散金屬氧化物半導體結構，其中該輔助閘極不施加電壓時，該分離式閘極橫向雙重擴散金屬氧化物半導體結構具有一休止導通電阻(dormant on-resistance)，且該輔助閘極施加該最佳化(optimal)電壓時該分離式閘極橫向雙重擴散金屬氧化物半導體結構具有一活化導通電阻(active on-resistance)，而(該活化導通電阻)/(該休止導通電阻)表示一導通電阻增益。
9. 如請求項8之分離式閘極橫向雙重擴散金屬氧化物半導體結構，其中(該崩潰電壓增益大於該導通電阻增益。
10. 一種分離式閘極橫向雙重擴散金屬氧化物半導體結構，包含：一基材； 一摻雜井，位於該基材中，並具有一第一電性；一第一漂移區，其具有一第二電性，並位於該摻雜井中；一第二漂移區，其具有該第二電性，並位於該摻雜井中，且該第一漂移區與該第二漂移區彼此不重疊；一源極摻雜區，其具有該第二電性，位於該第一漂移區中；一汲極摻雜區，其具有該第二電性，位於該第二漂移區中；一分離汲極摻雜區(split drain)，其具有該第二電性，位於該第二漂移區中，且該分離汲極摻雜區與該汲極摻雜區彼此不重疊；一主要閘極，位於該基材上，並位於該源極摻雜區與該分離汲極摻雜區之間；一輔助閘極，位於該基材上，並位於該分離汲極摻雜區與該汲極摻雜區之間；以及一通道區，位於該主要閘極下方之該摻雜井中，以及該第一漂移區與該第二漂移區之間，其中該通道區具有一通道長度。
11. 如請求項10之分離式閘極橫向雙重擴散金屬氧化物半導體結構，其中該第一電性為P型，且該第二電性為N型。
12. 如請求項10之分離式閘極橫向雙重擴散金屬氧化物半導體結構，其中該第一電性為N型，且該第二電性為P型。
13. 如請求項10之分離式閘極橫向雙重擴散金屬氧化物半導體結構，其中該輔助閘極之寬度小於該通道長度。
14. 如請求項10之分離式閘極橫向雙重擴散金屬氧化物半導體結構，其中該輔助閘極不施加電壓時該分離式閘極橫向雙重擴散金屬氧化物半導體結構具 有一休止導通電阻(dormant on-resistance)，且該輔助閘極施加該最佳化(optimal)電壓時該分離式閘極橫向雙重擴散金屬氧化物半導體結構具有一活化導通電阻(active on-resistance)，而(該活化導通電阻)/(該休止導通電阻)表示之一導通電阻增益。
15. 如請求項14之分離式閘極橫向雙重擴散金屬氧化物半導體結構，其中該輔助閘極不施加電壓時該分離式閘極橫向雙重擴散金屬氧化物半導體結構具有一休止崩潰電壓(dormant breakdown voltage)，且該輔助閘極施加該最佳化(optimal)電壓時該分離式閘極橫向雙重擴散金屬氧化物半導體結構具有一活化崩潰電壓(active breakdown voltage)，而(該活化崩潰電壓)/(該休止崩潰電壓)表示一崩潰電壓增益。
16. 如請求項15之分離式閘極橫向雙重擴散金屬氧化物半導體結構，其中該崩潰電壓增益大於1。
17. 如請求項15之分離式閘極橫向雙重擴散金屬氧化物半導體結構，其中該崩潰電壓增益大於1.1。
18. 如請求項15之分離式閘極橫向雙重擴散金屬氧化物半導體結構，其中該崩潰電壓增益大於該導通電阻增益。
19. 如請求項15之分離式閘極橫向雙重擴散金屬氧化物半導體結構，其中(該崩潰電壓增益)/(該導通電阻增益)大於1.05。