JPS63262874A - 絶縁ゲ−ト電界効果トランジスタの製造方法 - Google Patents
絶縁ゲ−ト電界効果トランジスタの製造方法Info
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- JPS63262874A JPS63262874A JP9796087A JP9796087A JPS63262874A JP S63262874 A JPS63262874 A JP S63262874A JP 9796087 A JP9796087 A JP 9796087A JP 9796087 A JP9796087 A JP 9796087A JP S63262874 A JPS63262874 A JP S63262874A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、コンピュータに代表される電子機器の回路に
おいて基本素子として用いられ、高速かつ低消費電力で
動作する絶縁ゲート電界効果トランジスタ（以下、ＭＯ
ＳＦＥＴと略記する）の製造方法に関する。
おいて基本素子として用いられ、高速かつ低消費電力で
動作する絶縁ゲート電界効果トランジスタ（以下、ＭＯ
ＳＦＥＴと略記する）の製造方法に関する。
本発明は、８５０℃以下の低温において単原子層オーダ
ーの精度で膜厚と深さ方向の不純物濃度を制御ｌＩする
ことのできるエピタキシャル成長法を用いて、不純＠ｌ
濃度が極めて低いチャネル領域を形成して高移動度を実
現するために、プロセス温度の高い熱酸化の工程とイオ
ン注入を用いる工程のあとで前記チャネル領域を形成す
ることを特徴とする新規なＭＯＳＦＥＴの製造方法を堤
供する。
ーの精度で膜厚と深さ方向の不純物濃度を制御ｌＩする
ことのできるエピタキシャル成長法を用いて、不純＠ｌ
濃度が極めて低いチャネル領域を形成して高移動度を実
現するために、プロセス温度の高い熱酸化の工程とイオ
ン注入を用いる工程のあとで前記チャネル領域を形成す
ることを特徴とする新規なＭＯＳＦＥＴの製造方法を堤
供する。
ラッチアップ防止などの目的のために、従来から第２図
（ｄ＋に示すように、高濃度基板上にエピタキシャル成
長層を設けてその上に素子領域を形成する方法が採用さ
れてきた。この場合の製造工程は、第２図ｆａｌ〜ｆｄ
ｌに示すように、エピタキシャル成長層を形成した後で
熱酸化やイオン注入を行なっていた。
（ｄ＋に示すように、高濃度基板上にエピタキシャル成
長層を設けてその上に素子領域を形成する方法が採用さ
れてきた。この場合の製造工程は、第２図ｆａｌ〜ｆｄ
ｌに示すように、エピタキシャル成長層を形成した後で
熱酸化やイオン注入を行なっていた。
ところが、低温においてエピタキシャル成長層を設けて
低不純物濃度のチャネル領域としても、第２図山）及び
ｆｄ）に示すような素子分離のための熱酸化の工程やソ
ース・ドレインを形成するためのイオン注入の工程が９
００℃以上の高温プロセスであるため、基板からエピタ
キシャル成長層への不純物の拡散が生じてチャネルの不
純物濃度を上げるという問題があった。またイオン注入
を行なうことにより、チャネル表面に欠陥等のダメージ
が誘起されるという問題が〆った。
低不純物濃度のチャネル領域としても、第２図山）及び
ｆｄ）に示すような素子分離のための熱酸化の工程やソ
ース・ドレインを形成するためのイオン注入の工程が９
００℃以上の高温プロセスであるため、基板からエピタ
キシャル成長層への不純物の拡散が生じてチャネルの不
純物濃度を上げるという問題があった。またイオン注入
を行なうことにより、チャネル表面に欠陥等のダメージ
が誘起されるという問題が〆った。
以上のような従来技術のもつ欠点を克服するために１１
本発明では以下のような手段を講じている。
本発明では以下のような手段を講じている。
即ち、まず素子分離のための熱酸化の後でイオン注入法
を用いてソース領域とドレイン領域を形成する。そのあ
と酸化膜をマスク材としてチャネル形成領域にのみ選択
エピタキシャル成長を行なってチャネルを設けている。
を用いてソース領域とドレイン領域を形成する。そのあ
と酸化膜をマスク材としてチャネル形成領域にのみ選択
エピタキシャル成長を行なってチャネルを設けている。
更にゲート酸化膜は低温ＣＶＤ法を用いて形成している
。
。
本発明によるＭＯＳＦＥＴの製造工程では、熱酸化を用
いる工程とイオン注入法を用いる工程がチャネルを形成
する工程よりも先に完了するために、基板からチャネル
への不純物の拡散を防止でき高移動度のチャネルが実現
される。更にイオン注入によるチャネル表面のダメージ
が全く発生しないため、チャネルとゲート酸化膜の界面
を良好な状態にできる。
いる工程とイオン注入法を用いる工程がチャネルを形成
する工程よりも先に完了するために、基板からチャネル
への不純物の拡散を防止でき高移動度のチャネルが実現
される。更にイオン注入によるチャネル表面のダメージ
が全く発生しないため、チャネルとゲート酸化膜の界面
を良好な状態にできる。
以下、実施例に基づいて本発明の詳細な説明する。第１
図（ａｌ 〜（ｊ）は本発明によるＭＯＳ Ｆ ＥＴノ
製造工程順断面図である。従来と比べて、チャネル領域
が部分的に堀り下げられた基板表面上に設けられている
ことが構造上の特徴である。本発明を用いてＭＯＳＦＥ
Ｔを製造する方法は、以下の通りである。第１図（ａｌ
は従来のＬ ＯＧ ＯＳ （ＬｏｃａｌＯｘｉｄａｔｉ
ｏｎ ｏｆ ５ｉｌｉｃｏｎ）工程であり、基板１の上
に約６０００人のフィールド酸化膜２と約３０００人の
シリコン窒化膜３が部分的に形成されている。
図（ａｌ 〜（ｊ）は本発明によるＭＯＳ Ｆ ＥＴノ
製造工程順断面図である。従来と比べて、チャネル領域
が部分的に堀り下げられた基板表面上に設けられている
ことが構造上の特徴である。本発明を用いてＭＯＳＦＥ
Ｔを製造する方法は、以下の通りである。第１図（ａｌ
は従来のＬ ＯＧ ＯＳ （ＬｏｃａｌＯｘｉｄａｔｉ
ｏｎ ｏｆ ５ｉｌｉｃｏｎ）工程であり、基板１の上
に約６０００人のフィールド酸化膜２と約３０００人の
シリコン窒化膜３が部分的に形成されている。
、次に第１図山）において、チャネル形成領域の上のシ
リコン窒化膜のみを部分的にエツチングし再び熱酸化を
行なって第１図（Ｃ１に示すように、フィールド部分に
は膜厚が約９０００人の酸化膜、チャネル形成領域には
膜厚が約３０００人の酸化膜がそれぞれ形成されている
。このあと第１図＋ｄ）に示すようにシリコン窒化膜３
を除去した後に第１図（ｅｌにおいてヒ素をイオン注入
し約９００℃でアニールを行なってソース５とドレイン
６を設ける。
リコン窒化膜のみを部分的にエツチングし再び熱酸化を
行なって第１図（Ｃ１に示すように、フィールド部分に
は膜厚が約９０００人の酸化膜、チャネル形成領域には
膜厚が約３０００人の酸化膜がそれぞれ形成されている
。このあと第１図＋ｄ）に示すようにシリコン窒化膜３
を除去した後に第１図（ｅｌにおいてヒ素をイオン注入
し約９００℃でアニールを行なってソース５とドレイン
６を設ける。
次に第１図（ｆ）においてＣＶＤ酸化膜７を約３０００
人堆積させた後、第１図（ｇ）に示すようにチャネル領
域の酸化膜をすべて除去し、第１図（ｈｌにおいて、酸
化膜をマスク材として選択的にエピタキシャル成長層９
を設ける。このときの基板温度は約８００℃であり、エ
ピタキシャル成長層９の膜厚は約１５００人、不純物密
度は約Ｉ Ｘｌ０Ｉ″ｃ＋ｗ−’である。このあと第１
図＋１１に示すように、約２００人のゲート酸化膜１０
をＣＶＤ法を用いて基板温度７０（ｌにおいて形成し、
その上に不純物ドープされた多結晶シリコン１１を基板
温度７５０℃において堆積させる。
人堆積させた後、第１図（ｇ）に示すようにチャネル領
域の酸化膜をすべて除去し、第１図（ｈｌにおいて、酸
化膜をマスク材として選択的にエピタキシャル成長層９
を設ける。このときの基板温度は約８００℃であり、エ
ピタキシャル成長層９の膜厚は約１５００人、不純物密
度は約Ｉ Ｘｌ０Ｉ″ｃ＋ｗ−’である。このあと第１
図＋１１に示すように、約２００人のゲート酸化膜１０
をＣＶＤ法を用いて基板温度７０（ｌにおいて形成し、
その上に不純物ドープされた多結晶シリコン１１を基板
温度７５０℃において堆積させる。
そして第１図０１に示すように、ゲートｆＪ域以外の部
分の多結晶シリコンを除去する。
分の多結晶シリコンを除去する。
以上のように、本発明においては、第２図（ａｌ〜（ｄ
＋に示す従来の製造方法に比べて、基板がらの不純物拡
散が非常に少なく、かつイオン注入によるダメージが全
くないチャネルを形成することができる。
＋に示す従来の製造方法に比べて、基板がらの不純物拡
散が非常に少なく、かつイオン注入によるダメージが全
くないチャネルを形成することができる。
本発明によるＭＯＳＦＥＴは、高濃度基板の上に不純物
濃度が非常に低いチャネルを設けているために、従来の
ＭＯＳＦＥＴよりもラッチアップを起こしに＜＜、かつ
高速で動作する。更にチャネルとゲート酸化膜の界面は
イオン注入によるダメージを全く受けていないため、良
好な界面状態を実現している。
濃度が非常に低いチャネルを設けているために、従来の
ＭＯＳＦＥＴよりもラッチアップを起こしに＜＜、かつ
高速で動作する。更にチャネルとゲート酸化膜の界面は
イオン注入によるダメージを全く受けていないため、良
好な界面状態を実現している。
第１図（ａｌ 〜（Ｊｌは、本発明によるＭＯＳＦＥＴ
の製造工程順断面図、第２図（ａｌ〜（ｄｌは、従来の
エピタキシャル成長層を用いたＭＯＳ Ｆ ＥＴの製造
工程順断面図である。 １・・・基板 ２・・・フィールド酸化膜 ３・・・シリコン窒化膜 ４・・・レジスト ５・・・ソース ６・・・ドレイン ７・・・ＣＶＤ酸化膜 ８・・・レジスト ９・・・エピタキシャル成長層 １０・・・ゲート酸化膜 １１・・・多結晶シリコン １２・・・レジスト 以 上ｚ＋ｔｚ
ｚ ↓ 不そヨ用；よろＭＯＳＦＥＴのヤ１直ニオ里１頃訴面Ｕ
望第１図 １υ
〜−Ｉ本光明１；よ３Ｍ０５ＦＥＴａ＋９
に＊ｘか１１〒面図第１図 第２図
の製造工程順断面図、第２図（ａｌ〜（ｄｌは、従来の
エピタキシャル成長層を用いたＭＯＳ Ｆ ＥＴの製造
工程順断面図である。 １・・・基板 ２・・・フィールド酸化膜 ３・・・シリコン窒化膜 ４・・・レジスト ５・・・ソース ６・・・ドレイン ７・・・ＣＶＤ酸化膜 ８・・・レジスト ９・・・エピタキシャル成長層 １０・・・ゲート酸化膜 １１・・・多結晶シリコン １２・・・レジスト 以 上ｚ＋ｔｚ
ｚ ↓ 不そヨ用；よろＭＯＳＦＥＴのヤ１直ニオ里１頃訴面Ｕ
望第１図 １υ
〜−Ｉ本光明１；よ３Ｍ０５ＦＥＴａ＋９
に＊ｘか１１〒面図第１図 第２図
Claims (3)
- （１）イオン注入法を用いてソース及びドレインを形成
した後に、エピタキシャル成長法を用いて基板温度８５
０℃以下の低温で選択的にエピタキシャル成長層を形成
してチャネル領域とすることを特徴とする絶縁ゲート電
界効果トランジスタの製造方法。 - （２）前記エピタキシャル成長層を選択的に形成する基
板表面部分が他の基板表面部分よりも堀り下げられてい
ることを特徴とする特許請求の範囲第１項記載の絶縁ゲ
ート電界効果トランジスタの製造方法。 - （３）前記堀り下げられた部分を形成する工程において
、基板上に部分的に熱酸化膜を形成した後に前記熱酸化
膜をエッチングすることにより前記基板表面を部分的に
堀り下げることを特徴とする特許請求の範囲第１項記載
の絶縁ゲート電界効果トランジスタの製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9796087A JPS63262874A (ja) | 1987-04-21 | 1987-04-21 | 絶縁ゲ−ト電界効果トランジスタの製造方法 |
| EP87311541A EP0274278B1 (en) | 1987-01-05 | 1987-12-31 | MOS field effect transistor and method of manufacturing the same |
| DE3789894T DE3789894T2 (de) | 1987-01-05 | 1987-12-31 | MOS-Feldeffekttransistor und dessen Herstellungsmethode. |
| US08/538,980 US6229188B1 (en) | 1987-01-05 | 1995-10-05 | MOS field effect transistor and its manufacturing method |
| US08/782,975 US5923985A (en) | 1987-01-05 | 1997-01-14 | MOS field effect transistor and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9796087A JPS63262874A (ja) | 1987-04-21 | 1987-04-21 | 絶縁ゲ−ト電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63262874A true JPS63262874A (ja) | 1988-10-31 |
Family
ID=14206239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9796087A Pending JPS63262874A (ja) | 1987-01-05 | 1987-04-21 | 絶縁ゲ−ト電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63262874A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006352162A (ja) * | 2006-09-01 | 2006-12-28 | Toshiba Corp | 半導体装置の製造方法 |
-
1987
- 1987-04-21 JP JP9796087A patent/JPS63262874A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006352162A (ja) * | 2006-09-01 | 2006-12-28 | Toshiba Corp | 半導体装置の製造方法 |
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