KR20180045830A - 반도체 메모리 소자 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 66
- 238000000034 method Methods 0.000 title claims description 13
- 238000004519 manufacturing process Methods 0.000 title abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000002019 doping agent Substances 0.000 claims description 28
- 238000003491 array Methods 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 2
- 238000003860 storage Methods 0.000 description 10
- 230000007423 decrease Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012937 correction Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- VMXJCRHCUWKQCB-UHFFFAOYSA-N NPNP Chemical group NPNP VMXJCRHCUWKQCB-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H01L27/108—
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/102—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components
- H01L27/1027—Thyristors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66363—Thyristors
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
본 발명은 반도체 메모리 소자 특히, 통상의 사이리스터 구조에서 게이트 제어단자를 제거한 2 단자 사이리스터를 기반으로 하는 2 단자 사이리스터 램(TRAM) 소자 및 그 제조 방법에 관한 것으로, 가운데 접합에서 역방향 바이어스로 걸리다가 순방향으로 바뀌며 저항상태가 바뀌게 되는 점을 이용하고, 메모리 셀의 쓰기 전압을 제 1, 2 베이스 영역의 길이 또는 도핑 농도로 조절되도록 함으로써, 구동전압(쓰기 전압 등)을 달리하는 다양한 메모리 소자를 하나의 기판에 형성할 수 있는 효과가 있다.
Description
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 2 단자 사이리스터(thyristor)를 기반으로 하는 2 단자 사이리스터 램(TRAM) 소자로, 베이스 영역의 길이 및 도핑 농도의 조절을 통해 쓰기 전압이 조절되는 메모리 셀을 포함하는 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 메모리 소자는 정보를 저장하기 위해 사용되는 소자로, 인간의 기억 및 기록 능력을 전자적 수단에 의해 실현할 수 있도록 하는 장치이다.
대표적인 반도체 메모리 소자로 DRAM(dynamic random-access memory)과 NAND flash memory가 상용화되고 있으나, 후자는 사진식각 공정의 한계로, 전자는 한 개의 커패시터를 가져야 하므로 각각 소자를 축소화하는데 장애가 되어 왔다.
이에 다양한 반도체 메모리 소자가 개발되고 있는데, 본 발명과 유사한 것으로는 한국 공개특허 제 10-2014-0080741호로 공개된 "비대칭 2-단자 바리스터 소자와 그 제작방법"이 알려져있다. 이는 N형-P(P+-P0)형-N형 반도체 접합구조 또는 P형-N(N+-N0)형-P형 반도체 접합구조를 갖는 것으로, 제 2반도체층과 제 3반도체층 사이어 형성되는 공핍층에서 충돌 이온화로 생성되는 정공이나 전자를 가운데 전기적으로 부유된 제 2반도체층에 저장하는 방식으로 휘발성 메모리로 동작할 수 있어, 커패시터 없는 DRAM로 사용될 수 있는 장점이 있다.
그러나, 상기 선행기술은 제 2반도체층과 제 3반도체층 사이의 공핍층에서 충돌 이온화가 일어날 수 있도록 높은 전계를 형성시켜 주어야 하므로, 저전력 구동이 어려울 뿐만 아니라 구동전압(쓰기 전압 등)을 달리하는 다양한 메모리 소자를 하나의 기판에 형성하기 어려운 문제도 있다.
본 발명은 상기 종래기술의 문제점을 해소하고자 제안된 것으로서, 게이트 제어단자를 제거한 2 단자 사이리스터를 기반으로 하는 2 단자 사이리스터 램(TRAM) 소자로, 베이스 영역의 길이 및 도핑 농도의 조절을 통해 쓰기 전압이 조절되는 메모리 셀을 포함하는 반도체 메모리 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 의한 반도체 메모리 소자는 제 1 도전형의 도펀트로 도핑된 제 1 고농도 도핑 영역, 제 2 도전형의 도펀트로 도핑된 제 2 베이스 영역, 상기 제 1 도전형의 도펀트로 도핑된 제 1 베이스 영역 및 상기 제 2 도전형의 도펀트로 도핑된 제 2 고농도 도핑 영역이 순차적으로 접합되는 2 단자 메모리 셀을 포함하되, 상기 메모리 셀의 쓰기 전압은 상기 제 1 베이스 영역 및 상기 제 2 베이스 영역의 길이 또는 도핑 농도로 조절되는 것을 특징으로 한다.
상기 메모리 셀의 쓰기 전압은 상기 제 1 베이스 영역 및 상기 제 2 베이스 영역의 길이 또는 도핑 농도를 증가시키는 경우 상기 쓰기 전압이 증가 되고, 상기 제 1 베이스 영역 및 상기 제 2 베이스 영역의 길이 또는 도핑 농도를 감소시키는 경우 상기 쓰기 전압이 감소 되는 것을 본 발명에 의한 반도체 메모리 소자의 다른 특징으로 한다.
상기 메모리 셀이 복수 개 적층된 어레이(array)를 포함하되, 상기 어레이는 상기 메모리 셀과 절연층이 교대로 그리고 반복적으로 적층된 것을 본 발명에 의한 반도체 메모리 소자의 다른 특징으로 한다.
상기 어레이는 제 1 메모리 셀 및 상기 제 1 메모리 셀 상의 제 2 메모리 셀을 포함하되, 상기 제 1 및 제 2 메모리 셀들이 각각 갖는 상기 제 1 베이스 영역의 길이는 서로 상이하고, 상기 제 1 및 제 2 메모리 셀들이 각각 갖는 상기 제 2 베이스 영역의 길이는 서로 상이한 것을 본 발명에 의한 반도체 메모리 소자의 다른 특징으로 한다.
상기 어레이는 제 1 메모리 셀 및 상기 제 1 메모리 셀 상의 제 2 메모리 셀을 포함하되, 상기 제 1 및 제 2 메모리 셀들이 각각 갖는 상기 제 1 베이스 영역의 도핑 농도는 서로 상이하고, 상기 제 1 및 제 2 메모리 셀들이 각각 갖는 상기 제 2 베이스 영역의 도핑 농도는 서로 상이한 것을 본 발명에 의한 반도체 메모리 소자의 다른 특징으로 한다.
상기 어레이는 복수 개로 제공되고, 복수 개의 상기 어레이가 옆으로(laterally) 이격되어 배열되고, 복수 개의 상기 어레이 사이에 트렌치(trench)가 제공되는 것을 본 발명에 의한 반도체 메모리 소자의 다른 특징으로 한다.
복수 개의 상기 어레이는, 서로 인접한 제 1 어레이 및 제 2 어레이를 포함하고, 상기 제 1 어레이에 포함된 상기 메모리 셀의 상기 제 1 베이스 영역의 길이와 상기 제 2 어레이에 포함된 상기 메모리 셀의 상기 제 1 베이스 영역의 길이는 서로 다르고, 상기 제 1 어레이에 포함된 상기 메모리 셀의 상기 제 2 베이스 영역의 길이와 상기 제 2 어레이에 포함된 상기 메모리 셀의 상기 제 2 베이스 영역의 길이는 서로 다른 것을 본 발명에 의한 반도체 메모리 소자의 다른 특징으로 한다.
본 발명에 의한 반도체 메모리 소자의 제조방법은 기판을 준비하는 단계; 상기 기판 상에 반도체층 및 절연막을 교대로 그리고 반복적으로 적층하여 적층 구조체(stacked structure)를 제조하는 단계; 및 상기 적층 구조체를 식각하여, 트렌치에 의해 서로 이격된 복수 개의 어레이를 정의하는 단계를 포함하되, 상기 반도체층은, 제 1 방향으로 연장하고 제 1 도전형의 도펀트로 도핑된 제 1 고농도 도핑 영역, 상기 제 1 방향으로 연장하고 제 2 도전형의 도펀트로 도핑된 제 2 베이스 영역, 상기 제 1 방향으로 연장하고 상기 제 1 도전형의 도펀트로 도핑된 제 1 베이스 영역 및 상기 제 1 방향으로 연장하고, 상기 제 2 도전형의 도펀트로 도핑된 제 2 고농도 도핑 영역을 포함하고, 상기 제 1 고농도 도핑 영역, 상기 제 2 베이스 영역, 상기 제 1 베이스 영역 및 상기 제 2 고농도 도핑 영역은 순차적으로 배열되고, 상기 트렌치는 상기 제 1 방향과 교차하는 제 2 방향으로 연장하는 것을 특징으로 한다.
상기 적층 구조체가 식각되어 정의된 상기 어레이는, 서로 이격되어 적층된 복수 개의 메모리 셀을 포함하고, 상기 복수 개의 메모리 셀은, 각각 순차적으로 접합된 상기 제 1 고농도 도핑 영역, 상기 제 2 베이스 영역, 상기 제 1 베이스 영역 및 상기 제 2 고농도 도핑 영역을 포함하고, 상기 제 1 베이스 영역 및 상기 제 2 베이스 영역의 길이 또는 도핑 농도가 조절되어 상기 복수 개의 메모리 셀의 쓰기 전압이 조절되는 것을 본 발명에 의한 반도체 메모리 소자 제조방법의 다른 특징으로 한다.
본 발명에 의한 반도체 메모리 소자는 도전형을 달리하며 제 1 고농도 도핑 영역, 제 2 베이스 영역, 제 1 베이스 영역 및 제 2 고농도 도핑 영역이 순차적으로 접합하는 메모리 셀을 포함으로써, 상기 메모리 셀의 양쪽 2개의 접합(J1, J3)은 순방향 바이어스가, 가운데 접합(J2)은 역방향 바이어스로 걸리다가 순방향으로 바뀌며 저항상태가 바뀌게 되는 점을 이용하여 쓰기 동작 등을 하는 메모리 셀로 구동할 수 있게 되고, 메모리 셀의 쓰기 전압은 제 1, 2 베이스 영역의 길이 또는 도핑 농도로 조절되도록 함으로써, 구동전압(쓰기 전압 등)을 달리하는 다양한 메모리 소자를 하나의 기판에 형성할 수 있는 효과가 있다.
도 1은 본 발명의 실시 예에 따른 메모리 셀을 설명하기 위한 도면이다.
도 2는 본 발명의 실시 예에 따른 메모리 셀을 포함하는 어레이를 설명하기 위한 단면도이다.
도 3은 본 발명의 실시 예에 따른 메모리 셀을 포함하는 어레이의 변형 예를 설명하기 위한 단면도이다.
도 4a 내지 도 4g는 본 발명의 실시 예에 따른 메모리 셀을 포함하는 어레이의 제조 방법을 설명하기 위한 도면이다.
도 5는 본 발명의 실시 예에 따라 제조된 어레이를 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따른 메모리 셀의 제 1 및 제 2 베이스 영역 길이에 따른 쓰기 전압 측정 그래프이다.
도 7은 본 발명의 실시 예에 따른 메모리 셀이 상이한 길이의 제 1 및 제 2 베이스 영역을 갖는 경우, 쓰기 전압 측정 그래프이다.
도 8은 본 발명의 기술적 사상에 기초한 반도체 메모리 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 9는 본 발명의 기술적 사상에 기초한 반도체 메모리 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 2는 본 발명의 실시 예에 따른 메모리 셀을 포함하는 어레이를 설명하기 위한 단면도이다.
도 3은 본 발명의 실시 예에 따른 메모리 셀을 포함하는 어레이의 변형 예를 설명하기 위한 단면도이다.
도 4a 내지 도 4g는 본 발명의 실시 예에 따른 메모리 셀을 포함하는 어레이의 제조 방법을 설명하기 위한 도면이다.
도 5는 본 발명의 실시 예에 따라 제조된 어레이를 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따른 메모리 셀의 제 1 및 제 2 베이스 영역 길이에 따른 쓰기 전압 측정 그래프이다.
도 7은 본 발명의 실시 예에 따른 메모리 셀이 상이한 길이의 제 1 및 제 2 베이스 영역을 갖는 경우, 쓰기 전압 측정 그래프이다.
도 8은 본 발명의 기술적 사상에 기초한 반도체 메모리 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 9는 본 발명의 기술적 사상에 기초한 반도체 메모리 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
또한, 본 명세서의 다양한 실시 예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.
명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다.
또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 셀을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 셀은 제 1 고농도 도핑 영역(120), 제 2 베이스 영역(130), 제 1 베이스 영역(140) 및 제 2 고농도 도핑 영역(150)이 순차적으로 접합된 구조를 포함할 수 있다.
상기 제 1 고농도 도핑 영역(120)은 제 1 도전형의 도펀트가 고농도로 도핑된다. 일 실시 예에 따르면, 상기 제 1 도전형의 도펀트는 P형 도펀트이고, 상기 제 1 고농도 도핑 영역(120)은 P+ 영역일 수 있다.
상기 제 2 베이스 영역(130)은 제 2 도전형의 도펀트가 도핑된다. 일 실시 예에 따르면, 상기 제 2 도전형의 도펀트는 N형 도펀트이고, 상기 제 2 베이스 영역(130)은 N형 베이스 영역일 수 있다.
상기 제 1 베이스 영역(140)은 상기 제 1 도전형의 도펀트가 도핑되며, 상기 제 1 고농도 도핑 영역(120)보다 낮은 농도로 도핑된다. 일 실시 예에 따르면, 상기 제 1 도전형의 도펀트는 상기 P형 도펀트이고, 상기 제 1 베이스 영역(140)은 P형 베이스 영역일 수 있다.
상기 제 2 고농도 도핑 영역(150)은 상기 제 2 도전형의 도펀트가 고농도로 도핑되며, 상기 제 2 베이스 영역(130)보다 높은 농도로 도핑된다. 일 실시 예에 따르면, 상기 제 2 도전형의 도펀트는 상기 N형 도펀트이고, 상기 제 2 고농도 도핑 영역(150)은 N+ 영역일 수 있다.
구체적인 예로, 상기 제 1 고농도 도핑 영역(120)은 P+ Anode, 상기 제 2 베이스 영역(130)은 N형 베이스, 상기 제 1 베이스 영역(140)은 P형 베이스, 상기 제 2 고농도 도핑 영역(150)은 N+ Cathode 일 수 있다.
상기 실시 예에서, 상기 메모리 셀의 양단 즉, P+ Anode(120)와 N+ Cathode(150)에 순방향 전압을 인가하면 상기 제 1 고농도 도핑 영역(120) 및 상기 제 2 베이스 영역(130) 사이의 접합(J1)과 상기 제 1 베이스 영역(140) 및 상기 제 2 고농도 도핑 영역(150) 사이의 접합(J3)에는 순방향 전압이 걸리고, 상기 제 2 베이스 영역(130) 및 상기 제 1 베이스 영역(140) 사이의 접합(J2)에는 역방향 전압이 걸린다.
이때, 각 접합에 인가되는 전압에 따라 접합(J1, J2, J3) 각각에 생긴 공핍영역의 크기는 달라진다.
따라서, 도 1과 같이, 길이가 A인 제 2 베이스 영역(130, N형 베이스)에서 접합 J1, J2로부터 생기 공핍영역의 크기(길이)를 각각 xn1 , xn2라 하고, 길이가 B인 제 1 베이스 영역(140, P형 베이스)에서 접합 J2, J3로부터 생기 공핍영역의 크기(길이)를 각각 xp1 , xp2라 할 때, 인가전압에 따라, 아래 수식 1, 2 조건을 만족하면, 제 2 베이스 영역(130, N형 베이스)과 제 1 베이스 영역(140, P형 베이스)에서 punch-through가 발생되는 경우가 있게 된다.
[수식 1]
xn1 + xn2 =A
[수식 2]
xp1 + xp2 =B
상기 메모리 셀에 전압이 인가되어, 상기 제 2 베이스 영역(130)과 상기 제 1 베이스 영역(140) 내부에 punch-through가 발생하면, 상기 메모리 셀 내부에 주입된 정공 및 전자가 급격히 증가하게 된다. 즉, 제 2 베이스 영역(130, N형 베이스)에는 정공이, 제 1 베이스 영역(140, P형 베이스)에는 전자가 급격히 증가하게 된다. 상기 메모리 셀의 제 1, 2 베이스 영역(130, 140)에 충분한 수의 정공 및 전자가 축적되면, 상기 제 2 베이스 영역(130) 및 상기 제 1 베이스 영역(140) 사이의 접합(J2)은 역방향 바이어스(bias) 상태에서 순방향 바이어스 상태로 즉시 전환(flip)되어, 도 6과 같이, 고저항 상태(HRS: High Resistance State)에서 저저항 상태(LRS: Low Resistance State)로 바뀌어 전류가 흐르게 된다.
또한, 상기 메모리 셀에 punch-through가 발생한 이후 인가한 전압을 제거하더라도 제 2 베이스 영역(130)에는 정공이, 제 1 베이스 영역(140)에는 전자가 각각 저장된 상태로 잠시 있게 되므로 이들이 재결합 등으로 사라질 때까지는 저저항 상태(LRS)로 유지하게 된다.
상기와 같은 특성을 이용하여, 상기 메모리 셀을 이용하여 휘발성 메모리 소자로 활용할 수 있게 된다. 상기 메모리 셀에 전압을 인가하여 상기 수식 1, 2 조건을 만족하도록 즉, 제 2 베이스 영역(130, N형 베이스)과 제 1 베이스 영역(140, P형 베이스)에서 punch-through가 발생 되도록 인가하는 전압이 쓰기 전압이 된다. 그리고 제 1, 2 베이스 영역(130, 140)에 저장된 전자와 정공이 사라지기 전에 인가해야 할 유지 전압으로 P+ Anode(120)와 N+ Cathode(150)에 순방향 전압을 일정 주기로 인가해주어야 한다. 한편, 지우기 동작은 P+ Anode(120)와 N+ Cathode(150)에 반대로 역방향 전압을 인가하여 수행할 수 있다. 읽기 동작은, 미도시 되었지만, 메모리 셀에 쓰기 전압을 인가한 이후 일정시간 동안 그리고 유지 전압을 주기적으로 인가해주는 동안은 저저항 상태(LRS)로 유지하다 고저항 상태(HRS)로 떨어지는 이력 현상(hysteresis)이 있게 되는 점을 이용하여, 상기 쓰기 전압보다 낮은 전압을 인가하여 고저항 상태(HRS)에 있는지 저저항 상태(LRS)에 있는지 여부로 메모리 셀의 저장상태를 읽게 된다.
따라서, 본 발명의 핵심 기술적 사상의 하나는 통상의 사이리스터(thyristor) 구조에서 게이트 제어단자를 제거한 2 단자 사이리스터를 기반으로 하는 것으로서, 즉 PNPN 또는 NPNP 구조에서 게이트 제어단자를 제거한 Anode(120)와 Cathode(150)의 2 단자 구조에서, 제 1, 2 베이스 영역(130, 140)을 punch-through시키는 인가전압을 쓰기 전압으로 이용하는 것이다. 또한, 이때의 메모리 셀의 쓰기 전압은 제 1 베이스 영역(140) 및 제 2 베이스 영역(130)의 길이 또는 도핑 농도로 조절되는 한 것에 있다. 이하, 이에 관한 구체적인 실시 예에 대하여 기술한다.
일 실시 예에 따르면, 상기 제 2 베이스 영역(130)의 길이(A) 및 상기 제 1 베이스 영역(140)의 길이(B)가 조절되어 상기 메모리 셀의 쓰기 전압이 조절될 수 있다. 예를 들어, 상기 제 2 베이스 영역(130)의 길이(A) 및 상기 제 1 베이스 영역(140)의 길이(B)가 증가하는 경우, 상기 메모리 셀의 쓰기 전압이 증가할 수 있다. 다른 예를 들어, 상기 제 2 베이스 영역(130)의 길이(A) 및 상기 제 1 베이스 영역(140)의 길이(B)가 감소하는 경우, 상기 메모리 셀의 쓰기 전압이 감소할 수 있다.
일 실시 예에 따르면, 상기 제 2 베이스 영역(130) 및 상기 제 1 베이스 영역(140)의 도핑 농도가 조절되어 상기 메모리 셀의 쓰기 전압이 조절될 수 있다.
예를 들어, 상기 제 2 베이스 영역(130) 및 상기 제 1 베이스 영역(140)의 도핑 농도가 증가하는 경우, 상기 메모리 셀의 쓰기 전압이 증가할 수 있다. 구체적으로, 상기 제 2 베이스 영역(130) 및 상기 제 1 베이스 영역(140)의 도핑 농도가 증가하는 경우, 상기 제 2 베이스 영역(130) 및 상기 제 1 베이스 영역(140)의 공핍 영역의 길이(xp1, xp2, xn1, xn2)가 감소한다. 이에 따라, 상기 수식 1, 2를 만족하여 상기 제 2 베이스 영역(130) 및/또는 상기 제 1 베이스 영역(140)에 punch-through가 발생하기 위해서는 상기 메모리 셀의 쓰기 전압이 증가할 수 있다.
다른 예를 들어, 상기 제 2 베이스 영역(130) 및 상기 제 1 베이스 영역(140)의 도핑 농도가 감소하는 경우, 상기 메모리 셀의 쓰기 전압이 감소할 수 있다. 구체적으로, 상기 제 2 베이스 영역(130) 및 상기 제 1 베이스 영역(140)의 도핑 농도가 감소하는 경우, 상기 제 2 베이스 영역(130) 및 상기 제 1 베이스 영역(140)의 공핍 영역의 길이(xp1, xp2, xn1, xn2)가 증가한다. 이에 따라, 상기 수식 1, 2를 만족하여 상기 제 2 베이스 영역(130) 및/또는 상기 제 1 베이스 영역(140)에 punch-through가 발생하기 위해서는 상기 메모리 셀의 쓰기 전압이 감소할 수 있다.
본 발명의 실시 예에 따른 메모리 셀은 상기 제 1 베이스 영역(140) 및 상기 제 2 베이스 영역(130)을 포함하고, 상기 제 1 베이스 영역(140) 및 상기 제 2 베이스 영역(130)의 길이(A, B)와 도핑 농도를 조절하여 상기 메모리 셀의 쓰기 전압을 조절할 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 셀을 포함하는 어레이를 설명하기 위한 단면도이다.
도 2를 참조하면, 어레이는 기판(110), 복수 개의 메모리 셀 및 복수 개의 절연막(160)을 포함하고, 상기 기판(110) 상에 상기 메모리 셀 및 상기 절연막(160)이 교대로 그리고 반복적으로 적층된 적층 구조체(stacked structure)일 수 있다.
상기 기판(110)은 상기 메모리 셀 및 상기 절연막(160)이 적층되는 지지체로서 제공된다. 일 실시 예에 따르면, 상기 기판(110)은 실리콘 반도체 기판일 수 있다.
상기 메모리 셀은 제 1 고농도 도핑 영역(120), 제 2 베이스 영역(130), 제 1 베이스 영역(140) 및 제 2 고농도 도핑 영역(150)이 순차적으로 접합된 구조로, 도 1에서 상술된 바와 동일하게 제공될 수 있다. 상기 메모리 셀은 상기 기판(110) 상에 복수 개 적층되며, 일 실시 예에 따르면, 복수 개의 상기 메모리 셀이 포함하는 상기 제 1 베이스 영역(140)들 및 상기 제 2 베이스 영역(130)들은 길이와 도핑 농도가 동일하게 제공될 수 있다.
상기 절연막(160)은 상기 기판(110) 상에 복수 개 적층되며, 상기 기판(110) 상에서 상기 메모리 셀과 교대로 적층될 수 있다. 일 실시 예에 따르면, 상기 절연막(160)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물일 수 있다.
도 3은 본 발명의 실시 예에 따른 메모리 셀을 포함하는 어레이의 변형 예를 설명하기 위한 단면도이다.
도 3을 참조하면, 어레이는 기판(110), 복수 개의 메모리 셀 및 복수 개의 절연막(160)을 포함하고, 상기 기판(110) 상에 상기 메모리 셀 및 상기 절연막(160)이 교대로 그리고 반복적으로 적층된 적층 구조체일 수 있다.
상기 기판(110)은 상기 메모리 셀 및 상기 절연막(160)이 적층되는 지지체로서, 도 2에서 상술된 바와 동일하게 제공될 수 있다.
상기 메모리 셀은 제 1 고농도 도핑 영역(120), 제 2 베이스 영역(130), 제 1 베이스 영역(140) 및 제 2 고농도 도핑 영역(150)이 순차적으로 접합된 구조로, 도 1에서 상술된 바와 동일하게 제공될 수 있다. 상기 메모리 셀은 상기 기판(110) 상에 복수 개 적층되며, 일 실시 예에 따르면, 복수 개의 상기 메모리 셀이 포함하는 상기 제 1 베이스 영역(140)들 및 상기 제 2 베이스 영역(130)들은 길이와 도핑 농도가 상이하게 제공될 수 있다.
예를 들어, 상기 어레이는 제 1 메모리 셀 및 제 2 메모리 셀을 포함하고, 상기 제 1 메모리 셀의 상기 제 1 베이스 영역(140)은 상기 제 2 메모리 셀의 상기 제 1 베이스 영역(140)보다 길이가 길거나 또는 짧을 수 있다. 또한, 상기 제 1 메모리 셀의 상기 제 2 베이스 영역(130)은 상기 제 2 메모리 셀의 상기 제 2 베이스 영역(130)보다 길이가 길거나 또는 짧을 수 있다. 이에 따라, 상기 제 1 메모리 셀 및 상기 제 2 메모리 셀은 쓰기 전압이 상이할 수 있다. 다시 말하면, 하나의 어레이 내에 포함된 상기 메모리 셀들의 상기 제 1 및 제 2 베이스 영역(140, 130)의 길이를 조절하여, 하나의 어레이 내에 포함된 상기 메모리 셀들이 서로 다른 쓰기 전압을 갖도록 조절될 수 있고, 이에 따라, 다양한 어플리케이션에 적용 가능한 반도체 메모리 소자가 제공될 수 있다.
다른 예를 들어, 상기 어레이는 제 1 메모리 셀 및 제 2 메모리 셀을 포함하고, 상기 제 1 메모리 셀의 상기 제 1 베이스 영역(140)은 상기 제 2 메모리 셀의 상기 제 1 베이스 영역(140)보다 도핑 농도가 높거나 또는 낮을 수 있다. 또한, 상기 제 1 메모리 셀의 상기 제 2 베이스 영역(130)은 상기 제 2 메모리 셀의 상기 제 2 베이스 영역(130)보다 도핑 농도가 높거나 또는 낮을 수 있다. 다시 말하면, 하나의 어레이 내에 포함된 상기 메모리 셀들의 상기 제 1 및 제 2 베이스 영역(140, 130)의 길이를 조절하여, 하나의 어레이 내에 포함된 상기 메모리 셀들이 서로 다른 쓰기 전압을 갖도록 조절될 수 있고, 이에 따라, 다양한 어플리케이션에 적용 가능한 반도체 메모리 소자가 제공될 수 있다.
상기 절연막(160)은 상기 기판(110) 상에 복수 개 적층되며, 상기 기판(110) 상에서 상기 메모리 셀과 교대로 적층될 수 있다. 일 실시 예에 따르면, 상기 절연막(160)은 도 2에서 상술된 바와 동일하게 제공될 수 있다.
도 4a 내지 도 4g는 본 발명의 실시 예에 따른 메모리 셀을 포함하는 어레이의 제조 방법을 설명하기 위한 도면이고, 도 5는 본 발명의 실시 예에 따라 제조된 어레이를 설명하기 위한 도면이다.
도 4a를 참조하면, 기판(110)이 준비된다. 상기 기판(110) 상에 복수 개의 메모리 셀 및 복수 개의 절연막이 교대로 그리고 반복적으로 적층된 적층 구조체가 제공될 수 있다. 일 실시 예에 따르면, 상기 기판(110)은 도 2에서 상술된 바와 동일하게 제공될 수 있다.
도 4b를 참조하면, 상기 기판(110) 상에 제 1 반도체층이 배치된다. 상기 제 1 반도체층은 제 1 방향으로 연장된 제 1 고농도 도핑 영역(120a), 제 2 베이스 영역(130a), 제 1 베이스 영역(140a) 및 제 2 고농도 도핑 영역(150a)이 순차적으로 접합된 구조로, 도 1 내지 도 3에서 상술된 바와 동일하게 제공될 수 있다.
도 4b에 도시된 바와 같이, 상기 제 1 고농도 도핑 영역(120a), 상기 제 2 베이스 영역(130a), 상기 제 1 베이스 영역(140a) 및 상기 제 2 고농도 도핑 영역(150a)은 상기 제 1 방향으로 나란히 연장할 수 있고, 일정한 폭을 가질 수 있다. 도 5를 참조하여, 후술되는 바와 같이, 트렌치가 생성되는 경우, 상기 제 1 고농도 도핑 영역(120a), 상기 제 2 베이스 영역(130a), 상기 제 1 베이스 영역(140a), 및 상기 제 2 고농도 도핑 영역(150a)의 폭이, 하나의 메모리 셀에서, 상기 제 1 고농도 도핑 영역(120a), 상기 제 2 베이스 영역(130a), 상기 제 1 베이스 영역(140a), 및 상기 제 2 고농도 도핑 영역(150a)의 길이로 정의될 수 있다. 다시 말하면, 상기 제 1 반도체층의 상기 제 2 베이스 영역(130a) 및 상기 제 1 베이스 영역(140a)의 폭을 조절하여, 상기 메모리 셀의 반도체층의 상기 제 2 베이스 영역(130a) 및 상기 제 1 베이스 영역(140a)의 길이가 조절될 수 있고, 결론적으로, 상기 메모리 셀의 쓰기 전압이 조절될 수 있다.
도 4c를 참조하면, 상기 제 1 반도체층 상에 제 1 절연막(160a)이 배치된다. 상기 제 1 절연막(160a)은 도 2에서 상술된 바와 동일하게 제공될 수 있다.
도 4d를 참조하면, 상기 제 1 절연막(160a) 상에 제 2 반도체층이 배치된다. 상기 제 2 반도체층은 제 1 방향으로 연장된 제 1 고농도 도핑 영역(120b), 제 2 베이스 영역(130b), 제 1 베이스 영역(140b) 및 제 2 고농도 도핑 영역(150b)이 순차적으로 접합된 구조로, 도 1 내지 도 3에서 상술된 바와 동일하게 제공될 수 있다.
일 실시 예에 따르면, 상기 제 2 반도체층이 포함하는 상기 제 1 베이스 영역(140b) 및 제 2 베이스 영역(130b)은, 상기 제 1 반도체층이 포함하는 상기 제 1 베이스 영역(140a) 및 제 2 베이스 영역(130a)과 길이 또는 도핑 농도가 동일할 수 있다.
다른 실시 예에 따르면, 상기 제 2 반도체층이 포함하는 상기 제 1 베이스 영역(140b) 및 제 2 베이스 영역(130b)은, 상기 제 1 반도체층이 포함하는 상기 제 1 베이스 영역(140a) 및 제 2 베이스 영역(130a)과 길이 또는 도핑 농도가 상이할 수 있다.
도 4e를 참조하면, 상기 제 2 반도체층 상에 제 2 절연막(160b)이 배치된다. 상기 제 2 절연막(160b)은 도 2에서 상술된 바와 동일하게 제공될 수 있다.
도 4f를 참조하면, 상기 제 2 절연막(160b) 상에 제 3 반도체층이 배치된다. 상기 제 3 반도체층은 제 1 방향으로 연장된 제 1 고농도 도핑 영역(120c), 제 2 베이스 영역(130c), 제 1 베이스 영역(140c) 및 제 2 고농도 도핑 영역(150c)이 순차적으로 접합된 구조로, 도 1 내지 도 3에서 상술된 바와 동일하게 제공될 수 있다.
일 실시 예에 따르면, 상기 제 3 반도체층이 포함하는 상기 제 1 베이스 영역(140c) 및 상기 제 2 베이스 영역(130c)은, 상기 제 1 반도체층이 포함하는 상기 제 1 베이스 영역(140a) 및 제 2 베이스 영역(130a) 또는 상기 제 2 반도체층이 포함하는 상기 제 1 베이스 영역(140b) 및 제 2 베이스 영역(130b)과 길이 또는 도핑 농도가 동일할 수 있다.
다른 실시 예에 따르면, 상기 제 3 반도체층이 포함하는 상기 제 1 베이스 영역(140c) 및 상기 제 2 베이스 영역(130c)은, 상기 제 1 반도체층이 포함하는 상기 제 1 베이스 영역(140a) 및 제 2 베이스 영역(130a) 또는 상기 제 2 반도체층이 포함하는 상기 제 1 베이스 영역(140b) 및 제 2 베이스 영역(130b)과 길이 또는 도핑 농도가 상이할 수 있다.
도 4g를 참조하면, 상기 제 3 반도체층 상에 제 3 절연막(160c)이 배치된다. 상기 제 3 절연막(160c)은 도 2에서 상술된 바와 동일하게 제공될 수 있다.
도 5를 참조하면, 상기 기판(110) 상에 상기 제 1 내지 제 3 반도체층 및 상기 제 1 내지 제 3 절연막(160a, 160b, 160c)이 교대로 적층된 상기 적층 구조체를 식각하여, 복수의 어레이 사이에 트렌치(trench)를 형성할 수 있다.
구체적으로, 상기 제 1 내지 제 3 반도체층이 포함하는 상기 제 1 고농도 도핑 영역(120a, 120b, 120c), 상기 제 2 베이스 영역(130a, 130b, 130c), 상기 제 1 베이스 영역(140a, 140b, 140c) 및 상기 제 2 고농도 도핑 영역(150a, 150b, 150c)은 상기 제 1방향으로 연장하고, 상기 트렌치는 상기 제 1 방향과 교차하는 제 2 방향으로 연장하여 형성될 수 있다.
상기 트렌치를 절연 물질로 갭필(gap-fill)하여, 복수의 상기 어레이가 옆으로(laterally) 이격되어 배열되고, 복수의 상기 어레이 사이에 트렌치가 제공된 반도체 메모리 소자가 제조될 수 있다.
도 4b에서 상기 제 1 고농도 도핑 영역(120a), 상기 제 2 베이스 영역(130a), 상기 제 1 베이스 영역(140a), 및 상기 제 2 고농도 도핑 영역(150a)이 상기 제 1 방향으로 일정한 폭을 가지고 연장되는 것으로 도시되었으나, 일 변형 예에 따르면, 상기 반도체층에서, 상기 제 1 고농도 도핑 영역(120a) 및 상기 제 2 고농도 도핑 영역(150a)의 폭이 점차적으로 넓어지도록 연장되거나, 또는 점차적으로 좁아지도록 연장될 수 있다. 이 경우, 상기 반도체층에서, 상기 제 2 베이스 영역(130a) 및 상기 제 1 베이스 영역(140a)의 폭이 각각 점차적으로 좁아지거나, 또는 점차적으로 넓어질 수 있다. 이에 따라, 도 4c 내지 도 4g, 및 도 5를 참조하여 설명된 방법으로 어레이를 제조하는 경우, 서로 인접한 어레이들에서, 동일한 레벨에 위치한 메모리 셀들의 상기 제 1 베이스 영역 및 상기 제 2 베이스 영역의 폭이 서로 상이할 수 있고, 이에 따라, 어레이 별로 상이한 쓰기 전압을 갖는 반도체 메모리 소자가 제조될 수 있다.
도 6은 본 발명의 실시 예에 따른 메모리 셀의 제 1 및 제 2 베이스 영역 길이에 따른 쓰기 전압 측정 그래프이다.
도 6을 참조하면, 제 1 베이스 영역 및 제 2 베이스 영역의 길이가 상이한 메모리 셀들의 쓰기 전압 변화를 측정하였다.
제 1 베이스 영역 및 제 2 베이스 영역의 길이가 200nm인 메모리 셀에 전압을 인가한 경우, 메모리 셀의 쓰기 전압은 0.77V로 측정되었다. 제 1 베이스 영역 및 제 2 베이스 영역의 길이가 250nm인 메모리 셀에 전압을 인가한 경우, 메모리 셀의 쓰기 전압은 1.85V로 측정되었다. 제 1 베이스 영역 및 제 2 베이스 영역의 길이가 300nm인 메모리 셀에 전압을 인가한 경우, 메모리 셀의 쓰기 전압은 3.40V로 측정되었다.
이와 같이, 제 1 베이스 영역 및 제 2 베이스 영역의 길이를 조절하여, 메모리 셀의 쓰기 전압을 조절할 수 있다.
도 7은 본 발명의 실시 예에 따른 메모리 셀이 상이한 길이의 제 1 및 제 2 베이스 영역을 갖는 경우, 쓰기 전압 측정 그래프이다.
도 7을 참조하면, 제 1 베이스 영역 및 제 2 베이스 영역의 길이가 200nm인 메모리 셀에 전압을 인가한 경우, 메모리 셀의 쓰기 전압은 0.66V로 측정되었다. 제 1 베이스 영역의 길이가 150nm로 감소되고, 제 2 베이스 영역의 길이는 상기 메모리 셀과 동일한 200nm인 메모리 셀에 전압을 인가한 경우, 메모리 셀의 쓰기 전압은 0.36V로 측정되어, 베이스 영역의 길이 감소에 따른 메모리 셀의 쓰기 전압을 감소를 확인할 수 있다.
이와 같이, 제 1 베이스 영역 및 제 2 베이스 영역의 길이를 조절하여, 메모리 셀의 쓰기 전압을 조절할 수 있다.
상술된 본 발명의 실시 예들에 따른 반도체 메모리 소자는 다양한 형태들의 반도체 패키지(semiconductor package)에 구현될 수 있다. 예를 들면, 본 발명의 실시 예들에 따른 반도체 메모리 소자는, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시 예들에 따른 반도체 메모리 소자가 실장된 패키지는 이를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 8은 본 발명의 기술적 사상에 기초한 반도체 메모리 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 8을 참조하면, 본 발명의 실시 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 본 발명의 실시 예들에 개시된 반도체 메모리 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치 등)를 더 포함할 수 있다.
상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 9는 본 발명의 기술적 사상에 기초한 반도체 메모리 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 9를 참조하면, 본 발명의 일 실시 예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억장치(1210)는 상술된 본 발명의 실시 예들에 개시된 반도체 메모리 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치 등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다.
상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다.
상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.
110: 기판
120: 제 1 고농도 도핑 영역
130: 제 2 베이스 영역
140: 제 1 베이스 영역
150: 제 2 고농도 도핑 영역
160: 절연막
1100: 전자 시스템
1110: 컨트롤러
1120: 입출력 장치(I/O)
1130, 1210: 기억 장치
1140: 인터페이스
1150: 버스(bus)
1200: 메모리 카드
1220: 메모리 컨트롤러
1221: 에스램
1222: 프로세싱 유닛
1223: 호스트 인터페이스
1224: 에러 정정 블록(Ecc)
1225: 메모리 인터페이스
A: 제 2 베이스 영역의 길이
B: 제 1 베이스 영역의 길이
J1, J2, J3: 접합
xn1, xn2, xp1, xp2: 공핍 영역의 길이
120: 제 1 고농도 도핑 영역
130: 제 2 베이스 영역
140: 제 1 베이스 영역
150: 제 2 고농도 도핑 영역
160: 절연막
1100: 전자 시스템
1110: 컨트롤러
1120: 입출력 장치(I/O)
1130, 1210: 기억 장치
1140: 인터페이스
1150: 버스(bus)
1200: 메모리 카드
1220: 메모리 컨트롤러
1221: 에스램
1222: 프로세싱 유닛
1223: 호스트 인터페이스
1224: 에러 정정 블록(Ecc)
1225: 메모리 인터페이스
A: 제 2 베이스 영역의 길이
B: 제 1 베이스 영역의 길이
J1, J2, J3: 접합
xn1, xn2, xp1, xp2: 공핍 영역의 길이
Claims (10)
- 제 1 도전형의 도펀트로 도핑된 제 1 고농도 도핑 영역, 제 2 도전형의 도펀트로 도핑된 제 2 베이스 영역, 상기 제 1 도전형의 도펀트로 도핑된 제 1 베이스 영역 및 상기 제 2 도전형의 도펀트로 도핑된 제 2 고농도 도핑 영역이 순차적으로 접합되는 2 단자 메모리 셀을 포함하는 반도체 메모리 소자에 있어서,
상기 메모리 셀의 쓰기 전압은 상기 제 1 베이스 영역 및 상기 제 2 베이스 영역의 길이 또는 도핑 농도로 조절되는 것을 특징으로 하는 반도체 메모리 소자.
- 제 1 항에 있어서,
상기 메모리 셀의 쓰기 전압은 상기 제 1 베이스 영역 및 상기 제 2 베이스 영역의 길이 또는 도핑 농도를 증가시키는 경우 상기 쓰기 전압이 증가 되는 것을 특징으로 하는 반도체 메모리 소자.
- 제 1 항에 있어서,
상기 메모리 셀의 쓰기 전압은 상기 제 1 베이스 영역 및 상기 제 2 베이스 영역의 길이 또는 도핑 농도를 감소시키는 경우 상기 쓰기 전압이 감소 되는 것을 특징으로 하는 반도체 메모리 소자.
- 제 1 항에 있어서,
상기 메모리 셀이 복수 개 적층된 어레이(array)를 포함하되, 상기 어레이는 상기 메모리 셀과 절연층이 교대로 그리고 반복적으로 적층된 것을 특징으로 하는 반도체 메모리 소자.
- 제 4 항에 있어서,
상기 어레이는 제 1 메모리 셀 및 상기 제 1 메모리 셀 상의 제 2 메모리 셀을 포함하되,
상기 제 1 및 제 2 메모리 셀들이 각각 갖는 상기 제 1 베이스 영역의 길이는 서로 상이하고,
상기 제 1 및 제 2 메모리 셀들이 각각 갖는 상기 제 2 베이스 영역의 길이는 서로 상이한 것을 특징으로 하는 반도체 메모리 소자.
- 제 4 항에 있어서,
상기 어레이는 제 1 메모리 셀 및 상기 제 1 메모리 셀 상의 제 2 메모리 셀을 포함하되,
상기 제 1 및 제 2 메모리 셀들이 각각 갖는 상기 제 1 베이스 영역의 도핑 농도는 서로 상이하고,
상기 제 1 및 제 2 메모리 셀들이 각각 갖는 상기 제 2 베이스 영역의 도핑 농도는 서로 상이한 것을 특징으로 하는 반도체 메모리 소자.
- 제 4 항에 있어서,
상기 어레이는 복수 개로 제공되고,
복수 개의 상기 어레이가 옆으로(laterally) 이격되어 배열되고, 복수 개의 상기 어레이 사이에 트렌치(trench)가 제공되는 것을 특징으로 하는 반도체 메모리 소자.
- 제 7 항에 있어서,
복수 개의 상기 어레이는, 서로 인접한 제 1 어레이 및 제 2 어레이를 포함하고,
상기 제 1 어레이에 포함된 상기 메모리 셀의 상기 제 1 베이스 영역의 길이와 상기 제 2 어레이에 포함된 상기 메모리 셀의 상기 제 1 베이스 영역의 길이는 서로 다르고,
상기 제 1 어레이에 포함된 상기 메모리 셀의 상기 제 2 베이스 영역의 길이와 상기 제 2 어레이에 포함된 상기 메모리 셀의 상기 제 2 베이스 영역의 길이는 서로 다른 것을 포함하는 반도체 메모리 소자.
- 기판을 준비하는 단계;
상기 기판 상에 반도체층 및 절연막을 교대로 그리고 반복적으로 적층하여 적층 구조체(stacked structure)를 제조하는 단계; 및
상기 적층 구조체를 식각하여, 트렌치에 의해 서로 이격된 복수 개의 어레이를 정의하는 단계를 포함하되,
상기 반도체층은,
제 1 방향으로 연장하고 제 1 도전형의 도펀트로 도핑된 제 1 고농도 도핑 영역, 상기 제 1 방향으로 연장하고 제 2 도전형의 도펀트로 도핑된 제 2 베이스 영역, 상기 제 1 방향으로 연장하고 상기 제 1 도전형의 도펀트로 도핑된 제 1 베이스 영역 및 상기 제 1 방향으로 연장하고, 상기 제 2 도전형의 도펀트로 도핑된 제 2 고농도 도핑 영역을 포함하고,
상기 제 1 고농도 도핑 영역, 상기 제 2 베이스 영역, 상기 제 1 베이스 영역 및 상기 제 2 고농도 도핑 영역은 순차적으로 배열되고,
상기 트렌치는 상기 제 1 방향과 교차하는 제 2 방향으로 연장하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제 9 항에 있어서,
상기 적층 구조체가 식각되어 정의된 상기 어레이는, 서로 이격되어 적층된 복수 개의 메모리 셀을 포함하고,
상기 복수 개의 메모리 셀은, 각각 순차적으로 접합된 상기 제 1 고농도 도핑 영역, 상기 제 2 베이스 영역, 상기 제 1 베이스 영역 및 상기 제 2 고농도 도핑 영역을 포함하고,
상기 제 1 베이스 영역 및 상기 제 2 베이스 영역의 길이 또는 도핑 농도가 조절되어 상기 복수 개의 메모리 셀의 쓰기 전압이 조절되는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20160139226 | 2016-10-25 | ||
| KR1020160139226 | 2016-10-25 | ||
| KR1020170023568A KR20180045769A (ko) | 2016-10-25 | 2017-02-22 | 반도체 메모리 소자 및 그 제조 방법 |
| KR1020170023568 | 2017-02-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20180045830A true KR20180045830A (ko) | 2018-05-04 |
| KR101958767B1 KR101958767B1 (ko) | 2019-03-15 |
Family
ID=62199552
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020170023568A KR20180045769A (ko) | 2016-10-25 | 2017-02-22 | 반도체 메모리 소자 및 그 제조 방법 |
| KR1020170138676A KR101958767B1 (ko) | 2016-10-25 | 2017-10-24 | 반도체 메모리 소자 및 그 제조 방법 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020170023568A KR20180045769A (ko) | 2016-10-25 | 2017-02-22 | 반도체 메모리 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (2) | KR20180045769A (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000023194A (ko) * | 1998-09-17 | 2000-04-25 | 가나이 쓰토무 | 반도체 서지 흡수 소자 및 그것을 이용한 전기·전자 기기및 파워 모듈 |
| US6462359B1 (en) * | 2001-03-22 | 2002-10-08 | T-Ram, Inc. | Stability in thyristor-based memory device |
| KR20140037965A (ko) * | 2011-07-27 | 2014-03-27 | 마이크론 테크놀로지, 인크 | 수직 메모리 셀 |
| US20170025414A1 (en) * | 2014-09-25 | 2017-01-26 | Kilopass Technology, Inc. | Thyristor Volatile Random Access Memory and Methods of Manufacture |
-
2017
- 2017-02-22 KR KR1020170023568A patent/KR20180045769A/ko not_active Application Discontinuation
- 2017-10-24 KR KR1020170138676A patent/KR101958767B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000023194A (ko) * | 1998-09-17 | 2000-04-25 | 가나이 쓰토무 | 반도체 서지 흡수 소자 및 그것을 이용한 전기·전자 기기및 파워 모듈 |
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| US20170025414A1 (en) * | 2014-09-25 | 2017-01-26 | Kilopass Technology, Inc. | Thyristor Volatile Random Access Memory and Methods of Manufacture |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20180045769A (ko) | 2018-05-04 |
| KR101958767B1 (ko) | 2019-03-15 |
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