KR20000023194A - 반도체 서지 흡수 소자 및 그것을 이용한 전기·전자 기기및 파워 모듈 - Google Patents

반도체 서지 흡수 소자 및 그것을 이용한 전기·전자 기기및 파워 모듈 Download PDF

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이와사끼다까유끼
오노세히데까쯔
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가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
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Abstract

서지 내량이 크고 반복 동작 가능한 반도체 서지 흡수 소자를 실현한다.
반도체 기판 재료로서 와이드 밴드 갭 반도체 단결정을 이용하고, 서지 흡수 동작 개시 전압을 pn 접합의 펀치스루(punch-through)에 의해 설정함으로써, 전기·전자 기기의 소형화 및 저손실화를 달성할 수 있다.

Description

반도체 서지 흡수 소자 및 그것을 이용한 전기·전자 기기 및 파워 모듈{SEMICONDUCTOR DEVICE FOR ABSORBING SURGE, AND ELECTRIC·ELECTRONIC EQUIPMENT AND POWER MODULE OF USING THE SAME}
본 발명은 전기 기기나 전자 회로 등을 과전압으로부터 보호하기 위한 반도체 서지 흡수 소자에 관한 것이다.
전기, 전자 회로를 사용한 전자 기기에는 순간적인 서지 과전압에 의한 전자 회로 및 전자 부품의 파손을 방지하기 위해서, 과전압 보호 기능을 갖는 회로 또는 보호 소자가 사용되고 있다. 과전압 서지에는 낙뢰(落雷)나 배전 계통의 이상에 의해 발생하여 배전선으로 부터 오는 소위 외뢰(外雷) 서지와, 기기의 내부에서 스위치류의 온, 오프나 스파크 이상 등에 의해 발생하는 소위 내뢰(內雷) 서지가 있으며, 전자 기기의 안전성을 확보하기 위해서 각각 용도에 따른 보호 회로나 보호 소자가 적용된다.
과전압 서지를 흡수하여 기기를 보호하는 소자를 총칭하여 바리스터 또는 어레스터(arrester)라고 불리지만, 외뢰(外雷) 서지용에는 ZnO나 SiC(silicon carbide)를 주성분으로 하는 미결정을 소성한 소결체로 이루어지는 입계 장벽형 바리스터라고 불리는 소자가 널리 사용되고 있다. 입계 장벽형 바리스터는 일정한 전계 강도 이상으로 저항치가 격감하는 소결 저항체의 비직선 특성을 이용하는 것으로서, 비교적 제작이 간단하므로 염가·고성능의 어레스터로서 전기 기기 분야의 「피뢰기(避雷器)」로서 뿐만아니라, 퍼스널 컴퓨터나 통신기 등의 전자 기기 분야의 「보안기」로서도 많이 사용되고 있다. 그러나, 이러한 종래의 바리스터에는 다음과 같은 성능상의 문제가 있다. 그 하나는 동작 저항에 관계되는 정전압 특성이다. 즉, 서지 전류 통전 시에 소결체의 저항 성분에 의해 큰 내부 전압 강하가 발생하고, 동작 개시 전압(상승 전압이라고도 한다)과 동작 상한 전압(제한 전압이라고도 불리며 소자를 보호할 수 있는 상한 전압)간에 큰 전압차가 생긴다. 이 전압차는 대용량 소자일수록 커지며, 전력용에서는 동작 개시 전압의 약 1/2에 미치는 것도 있다. 이 때문에, 전기 기기의 내전압(耐電壓) 설계는 실제의 동작 전압에 비하여 상당히 큰 전압으로 설정할 필요가 있으며, 기기의 대형화, 고가격화 뿐만아니라 전력 손실의 증대에 따른 효율 저하라는 자원 절약, 에너지 절약에 반하는 큰 문제가 있다. 다른 문제는, 반복 동작에 관한 것이다. 소결 저항체 바리스터는 저항체의 온도 특성의 제약 때문에 반복의 정전압 동작은 보장되지 않는다. 그 때문에, 피뢰기나 보안기 등의 단발의 순간 서지 전압으로부터 기기를 보호하는 용도로 사용이 제한되며, 과전압이 반복 인가되는 것과 같은 용도 예를 들면, 인버터 장치 내의 반도체 소자를 내부에서 발생하는 과전압으로부터 보호하는 바와 같은 경우에는 거의 적용할 수 없다. 이 때문에, 이러한 장치에서는 저항이나 컨덴서 등으로 구성되는 스너버 회로나 전압의 클램프 기능을 갖는 회로를 소자에 접속함과 함께, 사용 소자의 내전압을 전원 전압의 2배 이상 높게 설정하는 등의 대책이 실시되고 있지만, 장치의 대형화, 고가격화나 전력 손실의 증대를 초래한다는 문제가 있다.
소결 저항체 바리스터의 상기한 바와 같은 문제를 극복하는 서지 업소버(surge absober)로서 Si의 pn 접합의 항복 현상을 이용한 소위 접합형 바리스터라고 불리는 소자가 실용화되고 있다. 이 소자는 예를 들면, 전자 정보 통신 학회편, 「전자 정보 통신 핸드북」 제9편 반도체 디바이스, 제2 부문 다이오드의 774 페이지에 자세하게 기재되어 있듯이, Si의 pn 접합의 2종류의 항복 현상 즉, 애밸런치 항복과 제너 항복이, 그것에 의해 흐르는 넓은 범위의 역전류에 대하여 일정한 항복 전압을 나타내는 항복 특성을 적극적으로 이용한 것이며, 기능이나 구조도 이에 알맞도록 설계되어 있다.
도 2는 애밸런치 항복 현상을 이용한 에피택셜형 정전압 다이오드의 구조 단면도(도 2의 (a))와 전압-전류 특성(도 2의 (b))을 나타낸다. n형 Si 단결정에 p형 다결정 Si를 선택적으로 성장시킴으로써, 에피택셜층 형성 후의 열처리에 의해 p형 불순물을 Si 중에 확산시켜 형성하는 pn 접합 부근의 농도 경사와, 기재(其材)가 되는 n형 Si 단결정의 불순물량에 따라 항복 전압의 미묘한 제어가 가능하다. p형 불순물층을 이온 주입법과 그 후의 확산에 의해서 제어되는 것도 있다. 이러한 다이오드에 역방향의 전압을 인가하면 도 2의 (b)와 같이, 거의 일정한 전압에서 애밸런치 항복을 일으켜서 역전류가 현저하게 증대한 항복 영역이 있다. 서지 흡수 소자로서의 성능의 양부(良否)는 항복 영역의 전압(VZ)와 전류(IZ)의 경사(△VZ/△IZ; =동작 저항 ZZ)로 나타나며 이것이 작을수록 정전압 특성이 좋다.
전류·전압 특성은 식, IZ=(VZ/C)α으로 근사된다.
여기서, C는 상수, α는 전압 비직선 지수라고 불리며, α=1이 통상의 저항의 경우이며 α가 클수록 바리스터로서 우수하다. 상기한 소결 저항체가 α ∼ 50인데 대하여 Si의 서지 흡수 소자로는 α=100 ∼ 500의 바리스터가 얻어지며 또한 반복의 동작에도 견디므로 전자 기기의 보호 소자로서 널리 사용되고 있다. 그러나, Si를 재료로 한 종래의 서지 흡수 소자는 소결체 바리스터에 비하여 서지 내량이 현저하게 작다고 하는 문제가 있다. 동작 전압이 수 V ∼ 수백 V, 피크 펄스 전류가 큰 것이라도 수 100A 정도이며, 그 용도가 비교적 소용량의 전자 기기에 한정된다. 서지 업소버로서는 순간적으로는 에너지를 소자 자신으로 흡수해야만 하지만, Si를 소재로 한 서지 흡수 소자의 경우, pn 접합의 동작 상한 온도가 통상 150 ∼ 200℃로 낮으며 또한 Si의 열용량이 비교적 작다. 그 때문에, 허용되는 흡수 에너지는 세라믹의 바리스터보다 현저하게 제한된다.
이상에서 기술한 바와 같이, 동작 저항이 낮고 전압의 평탄율이 좋으며 또한 동작의 반복이 가능하며 그리고 서지 내량이 높아서 넓은 전압과 전류 영역의 사용에 견딘다고 하는 우수한 서지 업소버 기능을 갖는 소자는 종래 기술의 범위에서는 존재하지 않는다.
본 발명은 상기한 바와 같은 문제점을 고려하여 이루어진 것으로 다음과 같은 목적을 갖는다.
본 발명의 목적은 서지 내량이 크고 반복 동작 가능한 반도체 서지 흡수 소자를 제공하는 것이다.
본 발명의 다른 목적은, 상기한 반도체 서지 흡수 소자를 사용한 고성능의 전기·전자 기기 및 파워 모듈을 제공하는 것이다.
본 발명에 따른 반도체 서지 흡수 소자에서는, 반도체 기판이 밴드 갭 에너지가 2.0eV 이상의 반도체 단결정을 갖는다. 반도체 기판은 제1 도전형의 제1 반도체층과, 제1 반도체층과 pn 접합을 형성하는 제2 반도체층 및 제1 반도체층과 다른 pn 접합을 형성하는 제3 반도체층을 갖는다. 제2 반도체층은 전극과 전기적으로 접속되며, 제3 반도체층은 다른 전극과 전기적으로 접속된다. 또한, pn 접합 및 다른 pn 접합 각각에서는 펀치스루 전압이 애밸런치 전압보다도 낮다. 여기서, 제1 도전형 및 제2 도전형은 각각 p형 또는 n형이며 또한 서로 반대 도전형이다. 따라서, 반도체 기판의 기본적인 접합 구조는 pnp 또는 npn이 되므로, 본 발명에 따른 반도체 서지 흡수 소자는 양방향성을 갖는다.
본 발명에 따른 반도체 서지 흡수 소자에서는 반도체 재료가 단결정이기 때문에, Si 단결정을 이용한 종래의 서지 흡수 소자가 가지고 있는 전압 비직선 지수 α가 크다고 하는 것과 같은 우수한 특성이 유지된다. 또한, 반도체 재료가 밴드 갭 에너지가 2.0eV 이상의 와이드 밴드 갭 반도체이기 때문에, 동작 상한 온도 및 결정의 용융 온도가 높으며 또한 열전도율도 높으므로 서지 내량이 크고 반복 동작이 가능한 반도체 서지 흡수 소자가 실현된다.
또한, 상기 본 발명에 따른 반도체 서지 흡수 소자에서는 각 pn 접합에서 펀치스루 전압이 애밸런치 전압보다도 낮으므로, 전류가 갑자기 유출되는 전압 즉 서지 흡수 동작 개시 전압이 펀치스루 전압에 의해서 결정된다. 펀치스루 전압은 pn 접합을 형성하는 반도체층의 불순물 총량에 의해서 설정할 수 있다. 따라서, 불순물의 확산이 발생하기 어려운 것 등의 성질에 의해 정확한 애밸런치 전압의 설정이 곤란한 와이드 밴드 갭 반도체라고 해도, 고정밀도로 동작 개시 전압을 설정할 수 있다. 바람직하게는 제2 및 제3 반도체층의 불순물 농도를 제1 반도체층보다도 높게 함과 함께 제2 및 제3 반도체층에서의 공핍층의 펀치스루에 의하여 펀치스루 전압이 설정되도록 한다. 이것에 의해, 제2 및 제3 반도체층을 형성할 때에 반도체 기판에 도입하는 불순물 총량에 의해서 서지 흡수 동작 개시 전압을 고정밀도로 설정할 수 있다.
펀치스루 항복 대신에 애밸런치 항복을 적용한 경우에도, 와이드 밴드 갭 반도체 단결정은 반도체 서지 흡수 소자에 대하여 큰 서지 내량과 반복 동작을 유발한다. 또한, 펀치스루 항복을 적용함으로써 Si와 같이 밴드 갭 에너지가 2.0eV보다도 작은 반도체 단결정을 갖는 반도체 서지 흡수 소자의 동작 개시 전압이라도 정확하게 설정된다.
본 발명에 따른 전기·전자 기기에서는 서지 흡수 소자로서 상기 본 발명에 따른 반도체 서지 흡수 소자를 포함하는 밴드 갭 에너지가 2.0eV 이상의 반도체 단결정을 반도체 재료로 하는 반도체 서지 흡수 소자가 접속된다. 적용하면, 고전압인 것을 특징으로 하는 전기·전자 기기, 와이드 밴드 갭 반도체 단결정을 반도체 재료로 하는 서지 내량이 높고 반복 동작이 가능한 서지 흡수 소자가 접속되므로, 전기·전자 기기의 내전압의 설정에서 전원 전압 또는 연속 사용 전압에 대하여 큰 마진을 취할 필요가 없어진다. 따라서, 전기·전자 기기가 소형화되거나 전력 손실이 저감되거나 한다. 특히, 본 발명의 효과는 고전압을 취급하는 경우에는 현저하고 전원 전압 또는 연속 사용 전압이 220V 이상이며 내전압이 전원 전압의 피크치 혹은 상기 연속 사용 전압의 피크치가 100% 내지 150%인 신규의 전기·전자 기기가 실현된다. 또, 본 발명에 따른 전기·전자 기기에는 전력 변환기나 각종 전원 장치 등의 전기 기기 및 통신 장치나 단말 장치 및 전자 계산기 등 전자 장치가 포함된다.
본 발명에 따른 파워 모듈에서는 금속판과, 금속판 상에 접착되는 회로 기판과, 회로 기판 상에 탑재되며, 서로 병렬 접속되는 반도체 스위칭 소자 및 반도체 서지 흡수 소자를 구비한다. 그리고, 반도체 서지 흡수 소자로서 상기 본 발명에 따른 반도체 서지 흡수 소자를 이용한다. 본 파워 모듈에서는 반도체 스위칭 소자에 인가되는 전압이 커져도 반도체 서지 흡수 소자의 동작 개시 전압 즉 펀치스루 전압에서 클램프된다. 따라서, 반도체 스위칭 소자의 내압의 설정에서 파워 모듈이 사용되는 전원 전압에 대하여 큰 마진을 취할 필요가 없어진다. 구체적으로는, 반도체 스위칭 소자의 내압을 전원 전압의 피크치의 100% 내지 150%로 설정할 수 있다. 이 때문에, 파워 모듈의 전력 손실을 저감할 수 있다. 또, 상기 본 발명에 따른 전기·전자 기기에서도 반도체 스위칭 소자를 구비하는 경우에는 상기 본 발명에 따른 반도체 서지 흡수 소자를 포함하는 와이드 밴드 갭 반도체 단결정을 반도체 재료로 하는 반도체 서지 흡수 소자를 반도체 스위칭 소자에 병렬로 접속함으로써, 마찬가지의 작용·효과가 생긴다.
도 1은 본 발명에 따른 반도체 서지 흡수 소자의 제1 실시예를 나타내는 단면도.
도 2는 종래 기술을 나타내는 단면도 및 동작 설명도.
도 3은 본 발명에 따른 반도체 서지 흡수 소자의 제2 실시예를 나타내는 단면도 및 평면도.
도 4는 제2 실시예의 다른 평면도.
도 5는 제1 실시예의 동작을 나타내는 도면.
도 6은 본 발명에 따른 반도체 서지 흡수 소자의 실장 구성예의 단면도.
도 7은 본 발명에 따른 반도체 서지 흡수 소자의 실장 구성에서의 팰릿(pallet) 구성예의 단면도.
도 8은 본 발명에 따른 반도체 서지 흡수 소자의 실장 구성에서의 다른 팰릿 구성예의 단면도.
도 9는 본 발명에 따른 서지 흡수 소자를 적용한 사이리스터(thyristor) 전력 변환기의 구성도.
도 10은 본 발명에 따른 서지 흡수 소자 및 종래의 ZnO 바리스터(varistor)의 전압·전류 특성예.
도 11은 본 발명에 따른 서지 흡수 소자를 적용한 인버터 회로예.
도 12는 본 발명에 따른 서지 흡수 소자를 적용한 인버터에서의 스위칭 소자의 전압·전류 파형예.
도 13은 본 발명에 따른 반도체 서지 흡수 소자를 적용한 IGBT 파워 모듈의 실시예.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : n형층
3, 8 : p-형층
32, 82 : pn 접합
4 : 한쪽의 주전극
5 : 다른쪽의 주전극
6, 9 : 가드 링이 되는 p+형층
7, 10 : 고농도 p+형층
9, 91 : p-형층
11 : p+형층
41, 51 : 금속 전극
42, 52 : 외부 단자 전극
60 : 패키지 외부 프레임,
70 : 절연 가스, 절연 오일 또는 절연 수지
101 ∼ 104 : 서지 흡수 소자 팰릿
80 : 금속판
100, 110, 120 : 서지 흡수 소자
200 : 사이리스터 전력 변환기
211, 221 : IGBT 스위칭 소자
212, 222 : 프리호일 다이오드 소자
300 : 스위칭 회로
400 : 회로 부하
500 : 파워 모듈
501 : 방열용 금속판
502 : 전기 절연 세라믹판
503, 508 : 도전성 금속 회로판
504 : IGBT칩
505 : 정류 다이오드칩
506 : 서지 흡수 소자칩
507 : 금속선
509 : 외부 실드
510, 511 : 외부 단자
이하, 본 발명을 구체적인 실시예를 개시하면서 상세하게 설명한다.
도 1은 본 발명에 따른 반도체 서지 흡수 소자의 제1 실시예이며 양방향의 서지 전류에 대한 내성이 우수한 고내압의 접합형 바리스터의 단면도를 나타낸다. 상하로 주표면을 갖는 평행 평판 상의 SiC 단결정의 반도체 기판(1)은 불순물 농도가 5 ∼ 8×1015㎝-3, 두께 약 200㎛의 비교적 두꺼운 n형층(2)과, 반도체 기판(1)의 주표면으로부터의 깊이가 약 0.5㎛, 불순물 총량이 약 7×1012㎝-2, 평균 불순물 농도가 약 8×1016㎝-3의 p-형층(3, 8)으로 이루어지며, 이들의 반도체층 간에 pn 접합(32, 82)이 형성되어 있다. p-형층(8)이 노출하는 한쪽의 주표면에 저항성 접촉된 예를 들면, Al 금속의 한쪽 전극(4), 동일하게 p-형층(3)이 노출되는 다른쪽의 주표면에 저항성 접촉된 예를 들면 Al 금속의 다른쪽 전극(5)이 각각 설치된다. 양쪽 전극(4, 5)이 종단하는 부분, 즉 p-형층(3, 8)의 주변단부에는 각각의 주표면으로부터 n형층(2) 내에 평균 불순물 농도 약 2×1017㎝-3, 반도체 기판(1)의 각 주표면으로부터의 깊이 약 0.7㎛인 p-형층(3, 8)보다도 접합 깊이가 깊고 불순물 농도가 높은 p+형층(6, 9)이 설치되며, 그 표면에서 전극(4, 5)과 저저항에 저항성 접촉되어 있다. 전극과 반도체층은 이들 간에 다른 도체 또는 다른 반도체층을 통하여 접속할 수도 있다.
단결정 SiC은 밴드 갭 에너지 Eg가 3.2eV로서 Si의 1.12eV의 약 3배 크므로 접합의 동작 상한 온도는 1000℃ 만큼 높고, 게다가 결정의 용융 온도가 2300℃ 이상으로 고온이며 또한 열전도율도 Si의 약 3배 높다. 즉, SiC는 열적으로 강한 반도체 재료이다. 따라서, 본 실시예의 접합형 바리스터는 Si를 반도체 재료로 한 종래의 서지 흡수 소자보다도 상당히 큰 서지 내량을 갖음과 함께, 서지 흡수 동작을 반복하여 행할 수 있다.
본 실시예에서 각 부의 작용을 이하에 설명한다.
한쪽의 전극(4)이 다른쪽의 전극(5)에 대하여 플러스 전위가 되는 방향의 전압이 인가될 때 역 전압은 pn 접합(32)에서 저지된다. pn 접합(32)을 기점으로 하여 공핍층이 n형층(2) 및 p-형층(3) 내로 넓어지며 전압을 저지한다. 각 층으로의 공핍층의 확대는 인가되는 역전압의 증가와 함께 확대하지만, n형층(2), p-형층(3)의 공핍층폭 및 평균 불순물 농도를 각각 Xn, Nn 및 Xp, Np라고 하면, Xn·Nn = Xp·Np의 관계가 유지된다. 본 실시예에서는 Np≫Nn이므로 Xp≪Xn이 되지만, p-형층(3)의 두께가 매우 작으므로, Xp는 pn 접합의 전계 강도가 절연 파괴 전계(SiC의 경우는 약 2×106V/㎝)에 도달하는 보다 낮은 전압에서 p-형층(3) 전체로 확대되어 반도체 기판(1)의 다른쪽 주표면에 도달하고, 그 전압에서 펀치스루 현상을 일으켜서 pn 접합(32)은 항복한다. 따라서, pn 접합(32)이 애밸런치 항복을 일으키기 이전에 펀치스루 항복하게 된다. 즉, pn 접합의 펀치스루 전압은 애밸런치 전압보다도 낮다. 이 실시예에서는 애밸런치 전압이 약 1,400V에 대하여 펀치스루 전압은 약 1,000V이다. 이 펀치스루 전압은 p-형층(3)의 불순물의 총량에 의존하게 되며, 이온 주입법 등에 의한 도펀트의 주입량을 정밀하게 조정함으로써, 요구되는 전압으로 정확하게 제어할 수 있다. 반대로, 한쪽의 전극(4)이 다른쪽의 전극(5)에 대하여 마이너스 전위가 되는 방향의 역전압이 인가된 경우, pn 접합(82)의 항복 전압에서 상기와 마찬가지의 동작을 한다. 이 경우에는 p-형층(8)의 불순물의 총량을 도펀트의 주입량의 정밀한 조정에 의해 소요의 펀치스루 전압으로 정확하게 제어할 수 있다.
이상의 동작을 도 5에 도시한 전압·전류 특성의 모식도로 설명한다. 한쪽 전극(T1 ; 4)과 다른쪽의 전극(T2 ; 5)간에 한쪽의 전극(T1 ; 4)이 +가 되는 방향의 인가 전압을 점차로 높게 해가면 VZ1의 전압에서 p-형층(3)이 펀치스루를 일으켜서 급격하게 역전류가 흐른다. p형층의 불순물량이 많은 통상의 pn 접합에서는 애밸런치 전압 VB1에서 전압 항복하지만, 본 실시예의 소자에서는 VZ1<VB1이 되는 소정의 전압 VZ1에서 항복이 개시된다. 또한, 한쪽의 전극(T1 ; 4)이 마이너스가 되는 방향인 역극성의 인가 전압을 점차로 높게해가면 VZ2의 전압에서 p-형층(8)이 펀치스루를 일으키고 급격하게 역 전류가 흐른다. p형층의 불순물량이 많은 통상의 pn 접합에서는 애밸런치 전압 VB2에서 전압 항복하지만, 본 발명의 소자로는 VZ2<VB2가 되는 소정의 전압 VZ2에서 항복이 개시된다. 양방향의 전압 인가에서 100㎲의 통전 기간으로는 약 1000A의 역전류가 반복 인가되어도 정상적으로 동작하고, IZ=1000A에서의 전압차는 약 40V이며 전압 비직선 지수α≒350인 고성능의 서지 흡수 특성을 갖는다. 이 결과, 본 실시예에서는 양방향의 과전압에 대하여 서지 흡수 기능을 갖는 접합형 바리스터가 얻어진다.
또, p+형층(6, 9)은 각각 pn 접합(32, 82)의 단부에 관한 국소 집중 전계에 의한 애밸런치 항복 전압의 저하를 막는 것이다.
따라서, p+형층(6, 9)에 의해 플래너형 pn 접합을 이용하면서도, 애밸런치 전압이 펀치스루 전압보다도 높다고 하는 관계가 확실하게 얻어진다. 이 실시예에서는 통상 자주 사용되고 있는 소위 가드 링 구조를 나타내었지만, 다른 구조, 예를 들면 필드 제한 링(FLR), 필드 플레이트(FP) 또는 정션 · 터미네이션 · 익스텐션(JTE) 등도 적용할 수 있다. 또한, 이 실시예에서는 한쪽의 전극(4) 및 다른쪽의 전극(5)은 각각 한쪽 및 다른쪽의 주표면에서 p-형층(3, 8)에 저항성 접촉되어 있지만, 펀치스루 전압보다 충분히 낮은 전압에서 항복하는, 배리어가 낮은 쇼트키 접촉이라도 좋다. 동작 전압이나 동작 저항에 큰 영향이 없기 때문이다. 그러나, 특히 저저항이 아니어도 상기한 저항성 접촉쪽이 보다 우수한 것은 용이하게 이해할 수 있다.
도 3은 본 발명에 따른 반도체 서지 흡수 소자의 제2 실시예이며, 도 3의 (a)는 동작의 균일성이 개선된 접합형 바리스터의 단면도를 나타낸다. 도면 중의 각 부에 붙인 구성 부분의 부호가 도 1에 도시한 제1 실시예와 동일한 부분은 그 구조, 전도형 및 작용이 같은 부분을 가리키고 있다. 도 3의 (a)에서는 주된 기능 영역이 되는 부분에서 한쪽 및 다른쪽의 주표면으로부터 p-형층(8, 3) 내로 이들의 반도체층 보다도 고불순물 농도이고 또한 p-형층(8, 3)보다 즉 pn 접합(82, 32)보다 얕은 위치에 p+형층(10, 7)이 여러개 설치되어 있다. p+형층(10, 7)의 평균 불순물 농도 및 반도체 기판(1)의 주표면으로부터의 깊이는 각각 1×1017㎝-3, 0.2㎛이며, 각각의 폭 및 서로의 간격을 각각 약 50㎛로하여 분산 배치하였다. 도 3의 (b)에 도시한 바와 같이, p+형층(7, 10)은 가늘고 긴 스트라이프형이며, 스트라이프 형상의 길이 방향의 양 단이 p+형층(6, 9)에 접촉하고 있다. 또한, p+형층(7, 10)은 각각 전극(5, 4)과 저항성 접촉하고 있다.
이 실시예에서도 펀치스루 현상에 의한 주된 동작 및 각 부의 작용은 상기한 제1 실시예에서 기술한 것과 마찬가지이다. 한쪽 전극(4)이 다른쪽의 전극(5)에 대하여 플러스 전위가 되는 방향의 역전압이 인가된 경우, p-형층(3) 내로 넓어지는 공핍층은 P+형층(7)이 없는 영역에서는 상기한 동작으로 확대되며 그 선단부가 주표면에 도달하는 전압 VZ에서 펀츠스루 항복을 일으키지만, p+형층(7)의 구비된 영역에서는 p+형층(7)에 도달한 후 p+형층(7) 내로 더 확대되므로, 상기한 Vz에서는 펀치스루는 발생하지 않는다. 그 결과, 펀치스루를 일으키는 영역이 분할되게 되며 pn 접합이 넓은 면적에 걸쳐서 균일한 펀치스루 동작이 보장된다. 또한, 역방향의 전압 즉 한쪽의 전극(4)이 다른쪽 전극(5)에 대하여 마이너스 전위가 되는 방향의 역전압이 인가된 경우, p+형층(10)과 마찬가지의 작용에 의해서 펀치스루를 일으키는 영역이 분할되게 된다. 이와 같이, 본 실시예에서는 pn 접합의 넓은 면적에 걸쳐서 양방향의 극성의 전압 인가에서 균일한 펀치스루 동작이 보장된다.
본 구조에 의해서 접합 면적이 10㎠ 이상의 대구경의 소자가 실현 가능해지며, 서지 전류 내량 5000A 이상의 양 방향의 서지 흡수 기능을 갖는 소자가 얻어진다. 또, 본 실시예에서는 p+형층(7, 10)의 깊이가 p-형층(3, 8)보다 얕은 예, 즉 p+형층(7, 10)이 pn 접합(32, 82)으로 부터 떨어져 있는 예를 나타내었지만, 동등하거나 혹은 보다 깊은 층이라도 마찬가지의 효과가 있다. 그러나, p+형층(7, 10)의 깊이가 깊은 경우는 인접하는 두개의 p+형층에 의한 공핍층의 중복에 의해서 발생하는 핀치 오프 효과를 위해 중간의 p-형층(3, 8)의 영역에서의 펀치스루 전압이 변화하는 성질이 있다. 따라서, 해당 p+형층(7, 10)의 깊이는 본 실시예에서 개시한 바와 같이, 각각 p-형층(3, 8)의 깊이 보다 얕게 하는 쪽이 펀치스루 전압의 제어 및 균일성을 확보하기 위해서는 유리하다.
또한, p+형층(7, 10)이 평면적인 배열 구조는 본 실시예에 제한되는 것은 아니다. 도 4는 다른 평면 구조예를 나타낸다. 도 4의 (a)는 p+형층(7)이 격자형 또는 메쉬형인 메쉬 구조, 도 4의 (b)는 도트형 또는 물방울 모양의 배열의 예이며 모두 상기한 것과 마찬가지의 효과가 있다. p+형층(10)이 평면적인 구조는 p+형층(7)과 마찬가지로 할 수 있다.
이상에서 기술한 제1 실시예 및 제2 실시예에서는 반도체 기판(1)의 재료로서 에너지(Eg)가 2.2 ∼ 3.1eV의 범위의 값을 갖는 SiC 단결정에 대하여 개시했지만, 재료를 SiC에만 제한하는 것은 아니고, Eg ∼ 3.4eV의 GaN이나 Eg ∼ 5.5eV의 다이아몬드 등의 와이드 밴드 갭의 반도체의 단결정을 반도체 기체(基體)로서 적용할 수 있다. 또, 결정의 질, Si 소자의 설계 및 제조 기술의 적용성 등의 점에서는 SiC가 바람직하다.
또한, 상기한 각 실시예에서는 반도체 기체로서 거의 균질의 n형 단결정의 예를 개시하였지만, 비교적 불순물 농도가 높은 n+형 결정의 양쪽면에 비교적 저농도로 불순물량이 도핑된 얇은 n형층을 에피텍셜 성장법 등으로 형성된 n-/n+/n-기판을 적용하여도 좋다. 이러한 기체의 구성으로 하면 pn 접합의 형성 위치의 기체의 불순물 농도가 보다 고정밀도로 제어되며 또한 결정 결함이 적게 할 수 있으므로 펀치스루 전압의 용이한 제어나 동작 전압의 안정성이 우수하다. 또한, 이 기판을 반도체 기체로서 사용하면 동작 저항이 한층 더 저감이 가능하며 보다 고성능의 서지 흡수 소자가 얻어진다. 또한, 반도체 기판(1)의 도전형을 n형의 경우를 나타내었지만 기술한 도전형을 전부 반대 도전형으로 하면 p형의 경우에도 적용된다.
또, 상기한 실시예에서는 p-형층(3, 4), p+형층(6, 9), p+형층(7, 10)을 각각 동일한 구조로 하였지만, 불순물 농도나 접합 깊이 및 패턴 형상을 적절하게 다르게 하여도 좋다. 이에 따라, 양 방향의 각각에 대하여 독립적으로 특성을 조정할 수 있다.
도 6은 반도체 서지 흡수 소자의 패키지 내에 실장된 구성의 일례를 나타낸 것이다. 반도체 팰릿(1)은 SiC 단결정 내에 pn 접합 형성한 상기 실시예 중 어느 하나의 접합형 바리스터이다. 41 및 51은 반도체 팰릿(1)을 끼워서 반도체 팰릿(1)에서의 한쪽 및 다른쪽의 전극(4, 5)에 전기적으로 접속 또는 접촉된 금속 전극으로서, 반도체 기체에 열팽창 계수가 가까운 재료 예를 들면 Mo 금속판, 42 및 52는 반도체 팰릿 및 Mo 금속판을 끼워서 Mo 금속판에 전기적으로 접속된 예를 들면 Cu 금속의 외부 단자 전극, 60은 반도체 기능 부분을 밀봉하는 역할을 하는 세라믹 혹은 절연 수지의 패키지 외부 프레임, 70은 패키지 내부의 전기적 절연 및 반도체 팰릿의 표면 보호를 목적으로 한 N2혹은 SF6계의 절연 가스 또는 절연 오일 혹은 절연 수지이다. 이러한 소자는 개별의 서지 흡수 소자로서 전기 회로 중에 접속하여 사용된다.
도 7은 도 6에서 기술한 실장 소자에서 동작 개시 전압이 높은 소자에 적용되는 반도체 팰릿의 구성예를 나타낸다. 반도체 팰릿(1)은 상기한 바와 마찬가지의 SiC 단결정 내에 pn 접합 형성한 접합형 바리스터이다. 본 실시예에서는 4개의 반도체 팰릿이 직렬로 적층되어 있다. 각각의 팰릿은 접착 또는 접촉됨으로써 전기적으로 직렬 접속되어 있다. 41 및 51은 상기한 금속 전극이다. 반도체 팰릿 1개당 항복 전압을 상기한 실시예에서 나타낸 1000V라고 하면, 이 구성으로는 동작 개시 전압 4000V의 반도체 서지 흡수 소자가 된다. 이러한 구성으로 하면, 직렬 접속하는 반도체 팰릿의 직렬수의 증감으로 동작 개시 전압의 조정이 가능하다. 따라서, 1 팰릿을 고내압으로 하는 경우에 비하여 고내압에 견디는 pn 접합의 단부의 절연 설계가 용이해지며, 각 팰릿에서 높은 동작 전압을 분담하므로 높은 신뢰성을 확보할 수 있음과 함께 소자의 가격 저감에도 유효하다.
도 8은 도 7에서 도시한 구성의 고내압 소자의 서지 전류에 대한 내량을 더욱 향상할 수 있는 소자 구성의 일례를 나타낸 것이다. 4개의 반도체 팰릿(101, 102, 103, 104) 간에 금속판(80)이 개재되어 있는 점이 새로운 점이다. 해당 금속판(80)의 두께는 반도체 팰릿(101 ∼ 104)과 마찬가지의 정도인 약 200㎛를 예로 하였지만, 수 10㎛ ∼ 수㎜만으로도 좋다. 또, 해당 금속판(80)의 재료에는 열전도성이 우수한 재료가 좋고 Ag 또는 Cu계가 바람직하다.
어레스터로서 배전 계통에 적용되는 서지 흡수 소자에는 동작시의 서지 전류가 10000A 이상에까지 미치는 대전류에 견디는 것이 요구되는 경우가 있다. 통전 시간이 100㎲ 정도로 단시간이라해도 이 동안의 파워는 매우 큰 값이 되며 동작 상한 온도가 1000℃를 넘는 와이드 밴드 갭 반도체를 적용한 경우라도 이 동안의 온도에 견디기 위해서는 상응한 열적인 용량이 필요하다. 도 8의 실시예의 금속판은 이 열용량을 확대할 목적으로 개재시킨 것이다. 이러한 구성으로 하면, 비교적 비싼 반도체 기체의 체적을 현저하게 크게 하지 않아도 대서지 전류에 견디는 서지 흡수 소자가 실현된다.
본 발명에 따른 반도체 서지 흡수 소자의 적용 범위는 종래의 소결 저항체 바리스터나 접합형 바리스터가 적용되어 있는 용도의 전부를 포함하는 것이지만, 특히 동작 전압이나 서지 전류가 비교적 큰 전기 기기에의 적용에 위력을 발휘한다. 이하에 2, 3의 대표적인 응용 실시예를 들어서 그 적용 효과에 대하여 기술한다.
도 9는 서지 흡수 소자를 전기 기기의 외뢰(外雷) 서지로부터의 보호에 적용한 응용 실시예를 나타낸다. 100은 서지 흡수 소자, 200은 반도체 스위칭 소자로서 사이리스터를 구비하는 사이리스터 전력 변환기이다. 사이리스터 전력 변환기(200)는 전원 전압의 최대치를 30㎸로 하고, 1개당 저지 전압 4.5㎸인 사이리스터 소자를 필요한 수만큼 직렬 접속된 전력 변환기로 한다. 서지 흡수 소자(100)는 1개당 동작 개시 전압이 4.0㎸이며 또한 10㎄(80㎲)의 뇌(雷) 서지 통전 시의 제한 전압이 4.10㎸(도 10 참조)인 상기 어느 하나의 실시예의 반도체 서지 흡수 소자가 10개 직렬로 접속되어 있다. 따라서, 본 실시예의 사이리스터 전력 변환기는 사이리스터 밸브의 내전압을 45㎸라고 하면 좋고, 사이리스터 소자의 직렬수 10이면 뇌(雷) 서지에 충분히 견딜 수 있다.
도 9의 실시예에서 서지 흡수 소자로서 종래의 ZnO 바리스터를 사용한 경우와 비교한다. 도 10에 본 발명에 따른 반도체 서지 흡수 소자 및 종래의 ZnO 바리스터 소자의 전류 전압 특성예를 나타낸다. ZnO 소자로서는 동작 개시 전압(b)이 4.0㎸, 10㎄(80㎲)의 뇌(雷) 서지 통전 시의 제한 전압(a)은 6.0㎸이다. 이 ZnO 소자를 10개 직렬 접속하여 변환기를 보호한다고 하면, 변환기의 사이리스터 밸브의 내전압을 60㎸ 이상으로 설계할 필요가 있으며, 사이리스터 소자의 직렬수는 15개가 된다. 본 발명에 따른 반도체 서지 흡수 소자를 적용함으로써 사이리스터 밸브에 직렬 접속되는 사이리스터 소자를 5개 적게 할 수 있다. 즉, 사이리스터 전력 변환기의 최대 내전압과 전원 전압과의 비율을 종래의 200% 내지 150%로 저감할 수 있다. 그 결과, 사용되는 사이리스터 소자의 갯수의 이러한 저감에 의해 전력 변환기에서의 전체 사이리스터 소자의 전력 손실을 약 2/3로 저감하므로 변환 효율의 현저한 향상을 꾀할 수 있다.
그 밖에, 전력 변환기의 소형화 나아가서는 가격 저감에 큰 효과가 있는 것을 용이하게 이해할 수 있다.
도 9에서는 전기 기기로서 사이리스터 전력 변환기(200)의 예를 나타냈지만 다른 전기 기기 예를 들면 전력 트랜스, 개폐기 등이나 배전 계통의 각종 기기의 보호에도 적용할 수 있으며 이들의 기기의 절연 전압을 대폭으로 내릴 수 있다. 따라서, 자원 절약, 에너지 절약에 대한 효과는 매우 방대하다. 또한, 상기한 기기의 전압 설계치의 저감에 대한 효과는 전원 전압이나 연속 사용 전압이 비교적 높은 장치에서 크다. 특히, 이들의 전압이 220V 이상의 고전압의 전기 기기에서 한층 더 효과적이며 본 발명에 따른 반도체 서지 흡수 소자의 적용에 따라 기기의 내전압을 전원 전압의 피크치나 연속 사용 전압의 피크치의 100% 내지 150%의 범위 내로 설정할 수 있다.
도 11은 다른 응용 실시예에서 파워 반도체 스위칭 소자인 IGBT(Insulated Gate Bipolar Transistor)를 사용한 DC-AC 변환(인버터) 회로에 서지 흡수 소자를 적용한 것이다. 도 11에서 Vs는 직류 전원, Ll1, Ll2는 주회로의 배선 인덕턴스, 400은 전동기 등의 회로 부하, 300은 전류의 온, 오프 기능을 갖는 스위칭 회로, 211, 221은 IGBT, 212, 222는 IGBT에 병렬 접속되는 프리호일 다이오드(또는 고리류 다이오드)라고 불리는 정류 다이오드, 그리고 110, 120은 SiC 단결정 내에 pn 접합 형성한 반도체 서지 흡수 소자이다. 상기한 제1 실시예 및 제2 실시예의 반도체 서지 흡수 소자를 적용할 수 있는 것은 물론이다. 서지 흡수 소자(110, 120)는 IGBT(211, 221) 및 프리호일 다이오드(212, 222)에 병렬로 접속되어 있다.
이하에 본 실시예의 효과를 알기 쉽게 하기 위해서 구체적 수치예를 들어 설명하지만 기재의 수치에 어떤 한정도 되는 것은 아니다. 지금, Vs=3000V, Ll1=Ll2=0.4μH로서 스위칭 회로(300)에 의해 피크치 Is=3600A의 전류를 차단한 경우를 생각한다. 전류 차단 시의 IGBT의 전압, 전류 파형을 모식적으로 도 12에 도시한다. 반도체 서지 흡수 소자(110, 120)를 접속하지 않고서 IGBT(211, 221) 각각에 1㎌의 전압 클램프용 스너버 컨덴서를 병렬 접속한 종래의 회로 구성에서는 전류 차단 직후에 IGBT에는 회로의 배선 인덕턴스에 의해서 약 6200V의 전압이 인가된다. 따라서, 이 스위칭 동작을 안전하게 반복하기 위해서는 저지 전압 6500V 이상의 IGBT가 필요하다. 이에 대하여 도시한 바와 같이 본 발명의 서지 흡수 소자(110, 120)에 동작 개시 전압 4000V의 소자를 적용하면 IGBT의 저지 전압은 4500V로 충분하다. 이와 같이, 본 발명의 서지 흡수 소자의 적용에 따라 인버터 회로에 사용하는 스위칭 소자의 필요한 내전압은 회로의 전원 전압의 피크치의 100 ∼ 150%의 값으로 고정할 수 있다. 따라서, 장치의 손실 저감, 효율 향상에 매우 큰 효과가 있을 뿐만 아니라, 회로 구성의 간단화에 따른 장치의 소형화, 나아가서는 저가격화에도 효과가 크다.
도 13은 본 발명의 다른 응용 실시예에서, 파워 반도체 스위칭 소자 IGBT(Insulated Gate Bipolar Transistor)와 프리호일 다이오드를 일체로 실장한 소위 파워 모듈에 본 발명에 따른 반도체 서지 흡수 소자를 적용한 것이다.
파워 모듈(500)에서는, 방열용 금속판(501)상에, 전기 절연 세라믹판(502)의 표면에 도전성 금속 회로판(503)이 형성된 회로 기판이 접착된다. 회로 기판 상에는 복수의 반도체 소자의 칩이 금속 회로판(503)에 접착되어 탑재되고 있다. 복수의 반도체 칩 내에서, 504는 반도체 스위칭 소자인 IGBT, 505는 프리호일 다이오드이다. 그리고 506은 SiC 단결정 내에 pn 접합 형성한 접합형 바리스터 즉 반도체 서지 흡수 소자이며, 상기한 제1 또는 제2 실시예에서 개시한 반도체 서지 흡수 소자를 적용할 수 있다. 이들의 반도체 칩이 도전성 금속 회로판(503) 상에 납땜되어 있다. 이들의 칩 표면의 전극과 다른쪽의 도전성 금속 회로판(508)은 알루미늄 등의 금속선(507)으로 각각 전기적으로 접속되어 있으며, IGBT(504), 정류 다이오드(505) 및 서지 흡수 소자(506)가 회로적으로는 병렬 접속된 구성으로 되어 있다. 또, 다른쪽의 도전성 금속 회로판(508)과 도전성 금속 회로판은 전기적으로 절연되어 있다. 509는 예를 들면 에폭시 수지로 성형된 외부 실드, 510 및 511은 각각 주전극 및 제어 전극의 외부 단자이다. 도 13에는 내부 구성을 도시하기 위해서 외부 실드(509)는 부분 파단되어 표시되어 있지만, 실제로는 상기의 탑재된 반도체 칩 등을 전부 포함하도록 밀봉되어 있다.
이와 같이 각 반도체 칩을 동일한 패키지 내로 실장하면, IGBT(504), 프리호일 다이오드(505)와 서지 흡수 소자간을 잇는 전기 배선의 길이를 최소로 할 수 있으며, 회로 배선 인덕턴스에 의한 유기 전압을 최소로 할 수 있으므로 과전압에 대한 서지 흡수의 효과를 한층 더 현저하게 발휘할 수 있는 이점이 있다. 즉, 본 실시예에 따라, IGBT나 프리호일 다이오드의 최대 저지 전압과 전원 전압의 피크치 혹은 연속 동작 전압의 피크치와의 비율을 150% 이하로, 또한 한정없이 100%에 가깝게 하는 것이 가능해진다.
도 13의 실시예에서는 인버터 회로에 사용되는 IGBT의 1상 모듈(도 11의 300에 상당)의 예를 나타냈지만, 본 발명은 이러한 회로 구성의 모듈에 한정되는 것은 아니고, 다른 여러개의 반도체 칩을 일체 실장한 어떠한 회로 구성의 모듈에도 적용할 수 있다.
또, 본 발명에 따른 반도체 서지 흡수 소자는 상기한 응용예 외에, 서지로 부터의 보호를 필요로 하는 각종 전기 기기 및 통신 장치나 단말 장치 및 전자 계산기 등의 각 종의 전자 장치를 포함하는 전기·전자 기기에 적용할 수 있다.
또, 본 발명에 따른 반도체 서지 흡수 소자 및 전기·전자 기기는 상기한 실시예에 한정되는 것은 아니고, 본 발명의 범위 내에서 여러가지의 변형·조합 등이 가능하다.
본 발명에 따르면, 동작의 반복이 가능하며 서지 내량이 높은 반도체 서지 흡수 소자를 실현할 수 있다.
또한, 본 발명의 서지 흡수 소자를 전력 변환 장치 등의 전기 기기, 전자 기기 및 반도체 파워 모듈에 적용하면 장치의 소형화 또는 손실 저감 등이 가능해진다.

Claims (21)

  1. 반도체 서지 흡수 소자에 있어서,
    밴드 갭 에너지가 2.0eV 이상인 반도체 단결정을 갖는 반도체 기체 - 상기 기체는 제1 도전형의 제1 반도체층과, 상기 제1 반도체층과 pn 접합을 형성하는 제2 반도체층과, 상기 제1 반도체층과 다른 pn 접합을 형성하는 제3 반도체층을 포함함- ;
    상기 제2 반도체층과 전기적으로 접속되는 전극; 및
    상기 제3 반도체층과 전기적으로 접속되는 다른 전극
    을 포함하는 것을 특징으로 하는 반도체 서지 흡수 소자.
  2. 제1항에 있어서, 상기 반도체 단결정은 SiC, GaN, 다이아몬드 중 어느 하나인 것을 특징으로 하는 반도체 서지 흡수 소자.
  3. 반도체 서지 흡수 소자에 있어서,
    SiC의 반도체 단결정을 갖는 반도체 기체 - 상기 기체는 제1 도전형의 제1 반도체층과, 상기 제1 반도체층과 pn 접합을 형성하는 제2 반도체층과, 상기 제1 반도체층과 다른 pn 접합을 형성하는 제3 반도체층을 포함함 -;
    상기 제2 반도체층과 전기적으로 접속되는 전극; 및
    상기 제3 반도체층과 전기적으로 접속되는 다른 전극
    을 포함하는 것을 특징으로 하는 반도체 서지 흡수 소자.
  4. 제1항에 있어서, 상기 pn 접합 및 상기 다른 pn 접합의 각각은 펀치스루 전압이 애밸런치 전압보다도 낮은 것을 특징으로 하는 반도체 서지 흡수 소자.
  5. 반도체 서지 흡수 소자에 있어서,
    반도체 단결정을 갖는 반도체 기체 - 상기 기체는 제1 도전형의 제1 반도체층과, 상기 제1 반도체층과 pn 접합을 형성하는 제2 반도체층과, 상기 제1 반도체층과 다른 pn 접합을 형성하는 제3 반도체층을 포함함 -;
    상기 제2 반도체층과 전기적으로 접속되는 전극; 및
    상기 제3 반도체층과 전기적으로 접속되는 다른 전극
    을 포함하고,
    상기 pn 접합 및 상기 다른 pn 접합 각각은 펀치스루 전압이 애밸런치 전압보다도 낮은
    것을 특징으로 하는 반도체 서지 흡수 소자.
  6. 제4항에 있어서, 상기 pn 접합의 펀치스루 전압에서는 상기 제2 반도체층 내의 공핍층이 펀치스루하고, 상기 다른 pn 접합의 펀치스루 전압에서는 상기 제3 반도체층 내의 공핍층이 펀치스루하는 것을 특징으로 하는 반도체 서지 흡수 소자.
  7. 제6항에 있어서, 상기 제2 및 제3 반도체층이 상기 제1 반도체층보다도 불순물 농도가 높은 것을 특징으로 하는 반도체 서지 흡수 소자.
  8. 제4항에 있어서,
    상기 제2 반도체층의 주변 단부에 위치하고, 상기 제2 반도체층보다도 접합 깊이가 깊으며 불순물 농도가 높은 제4 반도체층; 및
    상기 제3 반도체층의 주변단부에, 상기 제3 반도체층보다도 접합 깊이가 깊고 불순물 농도가 높은 제5 반도체층
    을 더 포함하는 것을 특징으로 하는 반도체 서지 흡수 소자.
  9. 제4항에 있어서,
    상기 제2 반도체층 내에 위치하고, 상기 제2 반도체층보다도 불순물 농도가 높은 제2 도전형의 복수의 제6 반도체층; 및
    상기 제3 반도체층 내에 위치하고, 상기 제3 반도체층보다도 불순물 농도가 높은 제2 도전형의 복수의 제7 반도체층
    을 포함하는 것을 특징으로 하는 반도체 서지 흡수 소자.
  10. 제9항에 있어서, 상기 제6 및 제7 반도체층의 깊이가 각각 상기 제2 및 제3 반도체층보다도 얕은 것을 특징으로 하는 반도체 서지 흡수 소자.
  11. 제8항에 있어서,
    상기 제2 반도체층 내에 위치하고, 상기 제2 반도체층보다도 불순물 농도가 높은 제2 도전형의 복수의 제6 반도체층; 및
    상기 제3 반도체층 내에 위치하고, 상기 제3 반도체층보다도 불순물 농도가 높은 제2 도전형의 복수의 제7 반도체층
    을 포함하고,
    상기 제4 반도체층과 상기 제6 반도체층이 접촉하고, 상기 제5 반도체층과 상기 제7 반도체층이 접촉하는
    것을 특징으로 하는 반도체 서지 흡수 소자.
  12. 반도체 서지 흡수 소자에 있어서,
    밴드 갭 에너지가 2.0eV 이상인 반도체 단결정을 갖는 반도체 기체 - 상기 반도체 기체는 제1 도전형의 제1 반도체층과, 상기 제1 반도체층과 pn 접합을 형성하는 제2 반도체층과, 상기 제1 반도체층과 다른 pn 접합을 형성하는 제3 반도체층을 포함함 -, 상기 제2 반도체층과 전기적으로 접속되는 전극, 및 상기 제3 반도체층과 전기적으로 접속되는 다른 전극을 포함하고, 상기 pn 접합 및 상기 다른 pn 접합 각각은 펀치스루 전압이 애밸런치 전압보다도 낮은 적어도 1개의 반도체 팰릿;
    상기 반도체 팰릿에 전기적으로 접속되며 상기 반도체 팰릿을 개재하는복수의 금속 전극; 및
    상기 반도체 팰릿 및 상기 복수의 금속 전극을 피복하는 절연체
    를 포함하는 것을 특징으로 하는 반도체 서지 흡수 소자.
  13. 제12항에 있어서, 상기 반도체 팰릿이 여러개 직렬로 적층되는 것을 특징으로 하는 반도체 서지 흡수 소자.
  14. 제13항에 있어서, 반도체 팰릿 간에 개재하는 금속판을 더 포함하는 것을 특징으로 하는 반도체 서지 흡수 소자.
  15. 전기·전자 기기에 있어서,
    밴드 갭 에너지가 2.0eV 이상인 반도체 단결정을 갖는 반도체 서지 흡수 소자를 포함하는 것을 특징으로 하는 전기·전자 기기.
  16. 제15항에 있어서, 상기 반도체 단결정은 SiC, GaN, 다이아몬드 중 어느 하나인 것을 특징으로 하는 전기·전자 기기.
  17. 전기·전자 기기에 있어서,
    SiC의 반도체 단결정을 갖는 반도체 서지 흡수 소자를 포함하는 것을 특징으로 하는 전기·전자 기기.
  18. 제15항에 있어서, 전원 전압 혹은 연속 사용 전압이 220V 이상이며, 상기 전기·전자 기기의 내전압이 상기 전원 전압의 피크치 혹은 상기 연속 사용 전압의 피크치의 100% 내지 150%인 것을 특징으로 하는 전기·전자 기기.
  19. 제15항 또는 제18항에 있어서, 상기 전기·전자 기기는 반도체 스위칭 소자를 포함하고, 상기 반도체 서지 흡수 소자는 상기 반도체 스위칭 소자에 병렬로 접속되는 것을 특징으로 하는 전기·전자 기기.
  20. 제15항에 있어서, 상기 반도체 서지 흡수 소자는 청구항 1, 2, 4, 6 내지 14 중 어느 한 항에 기재된 반도체 서지 흡수 소자인 것을 특징으로 하는 전기 기기.
  21. 파워 모듈에 있어서
    금속판;
    상기 금속판 상에 접착되는 회로 기판; 및
    상기 회로 기판 상에 탑재되며, 서로 병렬 접속되는 반도체 스위칭 소자 및 반도체 서지 흡수 소자
    를 포함하고,
    상기 반도체 서지 흡수 소자는 밴드 갭 에너지가 2.0eV 이상인 반도체 단결정을 갖는 반도체 기판 - 상기 반도체 기판은 제1 도전형의 제1 반도체층과, 상기 제1 반도체층과 pn 접합을 형성하는 제2 반도체층과, 상기 제1 반도체층과 다른 pn 접합을 형성하는 제3 반도체층을 포함함 -, 상기 제2 반도체층과 전기적으로 접속되는 전극, 및 상기 제3 반도체층과 전기적으로 접속되는 다른 전극을 포함하고, 상기 pn 접합 및 상기 다른 pn 접합의 각각은 펀치스루 전압이 애밸런치 전압보다도 낮은
    것을 특징으로 하는 파워 모듈.
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