JP2000091596A - 半導体サージ吸収素子並びにそれを用いた電気・電子機器及びパワーモジュール - Google Patents
半導体サージ吸収素子並びにそれを用いた電気・電子機器及びパワーモジュールInfo
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Abstract
(57)【要約】
【課題】サージ耐量が大きく、繰り返し動作可能な半導
体サージ吸収素子を実現する。 【解決手段】半導体基板材料としてワイドバンドギャッ
プ半導体単結晶を適用し、サージ吸収動作開始電圧をｐ
ｎ接合のパンチスルーにより設定する。 【効果】電気・電子機器が小型化かつ低損失化される。
体サージ吸収素子を実現する。 【解決手段】半導体基板材料としてワイドバンドギャッ
プ半導体単結晶を適用し、サージ吸収動作開始電圧をｐ
ｎ接合のパンチスルーにより設定する。 【効果】電気・電子機器が小型化かつ低損失化される。
Description
【０００１】
【発明の属する技術分野】本発明は、電気機器や電子回
路等を過電圧から保護するための半導体サージ吸収素子
に関する。
路等を過電圧から保護するための半導体サージ吸収素子
に関する。
【０００２】
【従来の技術】電気，電子回路を使用したエレクトロニ
クス機器には、瞬間的なサージ過電圧による電子回路な
らびに電子部品の破損を防止するため、過電圧保護機能
を有する回路または保護素子が使われている。過電圧サ
ージには、落雷や配電系統の異常により発生して配電線
からやってくるいわゆる外雷サージと、機器の内部でス
イッチ類のオン，オフやスパーク異常などにより発生す
るいわゆる内雷サージとがあり、電子機器の安全性を確
保するためにそれぞれ用途に応じた保護回路や保護素子
が適用される。
クス機器には、瞬間的なサージ過電圧による電子回路な
らびに電子部品の破損を防止するため、過電圧保護機能
を有する回路または保護素子が使われている。過電圧サ
ージには、落雷や配電系統の異常により発生して配電線
からやってくるいわゆる外雷サージと、機器の内部でス
イッチ類のオン，オフやスパーク異常などにより発生す
るいわゆる内雷サージとがあり、電子機器の安全性を確
保するためにそれぞれ用途に応じた保護回路や保護素子
が適用される。
【０００３】過電圧サージを吸収して機器を保護する素
子を総称してバリスターまたはアレスターと呼ばれる
が、外雷サージ用には、ＺｎＯやＳｉＣ（silicon carb
ide)を主成分とする微結晶を焼成した焼結体からなる、
粒界障壁形バリスターと呼ばれる素子が広く使われてい
る。粒界障壁形バリスターは、一定の電界強度以上で抵
抗値が激減する焼結抵抗体の非直線特性を利用するもの
で、比較的製作が簡単なので安価・高性能のアレスター
として電気機器分野の「避雷器」としてだけでなく、パ
ーソナルコンピユータや通信機などの電子機器分野の
「保安器」としても数多く使用されている。しかし、こ
のような従来のバリスターには次のような性能上の問題
がある。その一つは動作抵抗に係わる定電圧特性であ
る。すなわち、サージ電流通電時に焼結体の抵抗成分に
より大きな内部電圧降下が発生し、動作開始電圧（立ち
上がり電圧とも言う）と動作上限電圧（制限電圧とも呼
ばれ素子が保護できる上限電圧）との間に大きな電圧差
が生じる。この電圧差は大容量素子ほど大きくなり、電
力用では動作開始電圧の約１／２に及ぶものもある。こ
のため、電気機器の耐電圧設計は実際の動作電圧に比べ
てかなり大きな電圧に設定する必要があり、機器の大型
化，高価格化のみならず電力損失の増大による効率低下
という省資源，省エネルギーに反する大きな問題があ
る。他の問題は、繰り返し動作に関する。焼結抵抗体の
バリスターは、抵抗体の温度特性の制約から繰り返しの
定電圧動作は保障されない。そのため、避雷器や保安器
などの単発の瞬時サージ電圧から機器を保護する用途に
使用が制限され、過電圧が繰り返し印加されるような用
途、例えばインバータ装置内の半導体素子を内部で発生
する過電圧から保護する様な場合には殆ど適用できな
い。このため、このような装置では、抵抗やコンデンサ
などから構成されるスナバ回路や電圧のクランプ機能を
もつ回路を素子に接続するとともに使用素子の耐電圧を
電源電圧の２倍以上高く設定するなどの対策が施されて
いるが、装置の大型化，高価格化や電力損失の増大を招
くという問題がある。
子を総称してバリスターまたはアレスターと呼ばれる
が、外雷サージ用には、ＺｎＯやＳｉＣ（silicon carb
ide)を主成分とする微結晶を焼成した焼結体からなる、
粒界障壁形バリスターと呼ばれる素子が広く使われてい
る。粒界障壁形バリスターは、一定の電界強度以上で抵
抗値が激減する焼結抵抗体の非直線特性を利用するもの
で、比較的製作が簡単なので安価・高性能のアレスター
として電気機器分野の「避雷器」としてだけでなく、パ
ーソナルコンピユータや通信機などの電子機器分野の
「保安器」としても数多く使用されている。しかし、こ
のような従来のバリスターには次のような性能上の問題
がある。その一つは動作抵抗に係わる定電圧特性であ
る。すなわち、サージ電流通電時に焼結体の抵抗成分に
より大きな内部電圧降下が発生し、動作開始電圧（立ち
上がり電圧とも言う）と動作上限電圧（制限電圧とも呼
ばれ素子が保護できる上限電圧）との間に大きな電圧差
が生じる。この電圧差は大容量素子ほど大きくなり、電
力用では動作開始電圧の約１／２に及ぶものもある。こ
のため、電気機器の耐電圧設計は実際の動作電圧に比べ
てかなり大きな電圧に設定する必要があり、機器の大型
化，高価格化のみならず電力損失の増大による効率低下
という省資源，省エネルギーに反する大きな問題があ
る。他の問題は、繰り返し動作に関する。焼結抵抗体の
バリスターは、抵抗体の温度特性の制約から繰り返しの
定電圧動作は保障されない。そのため、避雷器や保安器
などの単発の瞬時サージ電圧から機器を保護する用途に
使用が制限され、過電圧が繰り返し印加されるような用
途、例えばインバータ装置内の半導体素子を内部で発生
する過電圧から保護する様な場合には殆ど適用できな
い。このため、このような装置では、抵抗やコンデンサ
などから構成されるスナバ回路や電圧のクランプ機能を
もつ回路を素子に接続するとともに使用素子の耐電圧を
電源電圧の２倍以上高く設定するなどの対策が施されて
いるが、装置の大型化，高価格化や電力損失の増大を招
くという問題がある。
【０００４】焼結抵抗体のバリスターの前記したような
問題を克服するサージアブソーバとしてＳｉのｐｎ接合
の降伏現象を利用したいわゆる接合型バリスターと呼ば
れる素子が実用化されている。この素子は、例えば電子
情報通信学会編、「電子情報通信ハンドブック」第９編
半導体デバイス，第２部門ダイオードの７７４ページに
詳しく記載されているように、Ｓｉのｐｎ接合の２種類
の降伏現象すなわちアバランシェ降伏とツェナー降伏
が、それによって流れる広い範囲の逆電流に対して、一
定の降伏電圧を示すという降伏特性を積極的に利用した
ものであり、機能や構造もこれに適するように設計され
ている。
問題を克服するサージアブソーバとしてＳｉのｐｎ接合
の降伏現象を利用したいわゆる接合型バリスターと呼ば
れる素子が実用化されている。この素子は、例えば電子
情報通信学会編、「電子情報通信ハンドブック」第９編
半導体デバイス，第２部門ダイオードの７７４ページに
詳しく記載されているように、Ｓｉのｐｎ接合の２種類
の降伏現象すなわちアバランシェ降伏とツェナー降伏
が、それによって流れる広い範囲の逆電流に対して、一
定の降伏電圧を示すという降伏特性を積極的に利用した
ものであり、機能や構造もこれに適するように設計され
ている。
【０００５】図２はアバランシェ降伏現象を利用したエ
ピタキシャル形定電圧ダイオードの構造断面図（ａ）と
電圧−電流特性（ｂ）を示す。ｎ型Ｓｉ単結晶にｐ型多
結晶Ｓｉを選択的に成長させたもので、エピタキシャル
層形成後の熱処理によってｐ型不純物をＳｉ中に拡散さ
せて形成するｐｎ接合付近の濃度勾配と基材となるｎ型
Ｓｉ単結晶の不純物量によって降伏電圧の微妙な制御が
可能である。ｐ型不純物層をイオン注入法とその後の拡
散によって制御されるものもある。かかるダイオードに
逆方向の電圧を印加すると、図２（ｂ）のように、ほぼ
一定の電圧でアバランシェ降伏を起こし逆電流が著しく
増大する降伏領域がある。サージ吸収素子としての性能
の良否は降伏領域の電圧（ＶZ）と電流（ＩZ）の傾斜
（△ＶZ／△ＩZ）（＝動作抵抗Ｚz）で示され、これが
小さいほど定電圧特性がよい。
ピタキシャル形定電圧ダイオードの構造断面図（ａ）と
電圧−電流特性（ｂ）を示す。ｎ型Ｓｉ単結晶にｐ型多
結晶Ｓｉを選択的に成長させたもので、エピタキシャル
層形成後の熱処理によってｐ型不純物をＳｉ中に拡散さ
せて形成するｐｎ接合付近の濃度勾配と基材となるｎ型
Ｓｉ単結晶の不純物量によって降伏電圧の微妙な制御が
可能である。ｐ型不純物層をイオン注入法とその後の拡
散によって制御されるものもある。かかるダイオードに
逆方向の電圧を印加すると、図２（ｂ）のように、ほぼ
一定の電圧でアバランシェ降伏を起こし逆電流が著しく
増大する降伏領域がある。サージ吸収素子としての性能
の良否は降伏領域の電圧（ＶZ）と電流（ＩZ）の傾斜
（△ＶZ／△ＩZ）（＝動作抵抗Ｚz）で示され、これが
小さいほど定電圧特性がよい。
【０００６】電流・電圧特性は次式で近似される。
【０００７】ＩZ＝(ＶZ／Ｃ)α ここで、Ｃは定数、αは電圧非直線指数と呼ばれ、α＝
１が通常の抵抗の場合であり、αが大きいほどバリスタ
ーとして優れている。前記した焼結抵抗体がα〜５０で
あるのに対して、Ｓｉのサージ吸収素子ではα＝１００
〜５００のバリスターが得られ、さらに繰り返しの動作
にも耐えるので、電子機器の保護素子として広く使われ
ている。しかしながら、Ｓｉを材料とした従来のサージ
吸収素子は焼結体バリスターに比べてサージ耐量が著し
く小さいという問題がある。動作電圧が数Ｖ〜数百Ｖ、
ピークパルス電流が大きいものでも数１００Ａ程度であ
り、その用途が比較的小容量の電子機器に限定される。
サージアブソーバでは瞬間的とは言え大きなエネルギー
を素子自身で吸収しなければならないが、Ｓｉを素材と
したサージ吸収素子の場合、ｐｎ接合の動作上限温度が
通常１５０〜２００℃と低く、さらにＳｉの熱容量が比
較的小さい。そのため、許容される吸収エネルギーはセ
ラミックのバリスターより著しく制限される。
１が通常の抵抗の場合であり、αが大きいほどバリスタ
ーとして優れている。前記した焼結抵抗体がα〜５０で
あるのに対して、Ｓｉのサージ吸収素子ではα＝１００
〜５００のバリスターが得られ、さらに繰り返しの動作
にも耐えるので、電子機器の保護素子として広く使われ
ている。しかしながら、Ｓｉを材料とした従来のサージ
吸収素子は焼結体バリスターに比べてサージ耐量が著し
く小さいという問題がある。動作電圧が数Ｖ〜数百Ｖ、
ピークパルス電流が大きいものでも数１００Ａ程度であ
り、その用途が比較的小容量の電子機器に限定される。
サージアブソーバでは瞬間的とは言え大きなエネルギー
を素子自身で吸収しなければならないが、Ｓｉを素材と
したサージ吸収素子の場合、ｐｎ接合の動作上限温度が
通常１５０〜２００℃と低く、さらにＳｉの熱容量が比
較的小さい。そのため、許容される吸収エネルギーはセ
ラミックのバリスターより著しく制限される。
【０００８】以上に述べたように、動作抵抗が低くて電
圧の平坦率が良く、かつ動作の繰り返しが可能であり、
そしてサージ耐量が高くて広い電圧と電流領域の使用に
耐えるという優れたサージアブソーバ機能を有する素子
は従来技術の範囲では存在しなかった。
圧の平坦率が良く、かつ動作の繰り返しが可能であり、
そしてサージ耐量が高くて広い電圧と電流領域の使用に
耐えるという優れたサージアブソーバ機能を有する素子
は従来技術の範囲では存在しなかった。
【０００９】
【発明が解決しようとする課題】本発明は、上記のよう
な問題点を考慮してなされたものであり、次のような目
的を有する。
な問題点を考慮してなされたものであり、次のような目
的を有する。
【００１０】本発明の目的は、サージ耐量が大きく、繰
り返し動作可能な半導体サージ吸収素子を提供すること
である。
り返し動作可能な半導体サージ吸収素子を提供すること
である。
【００１１】本発明の他の目的は、上記の半導体サージ
吸収素子を使った高性能の電気・電子機器並びにパワー
モジュールを提供することである。
吸収素子を使った高性能の電気・電子機器並びにパワー
モジュールを提供することである。
【００１２】
【課題を解決するための手段】本発明による半導体サー
ジ吸収素子においては、半導体基板が、バンドギャップ
エネルギーが２.０ｅＶ 以上の半導体単結晶を半導体材
料とする。半導体基板は、第１導電型の第１半導体層
と、第１半導体層とｐｎ接合を形成する第２半導体層、
及び第１半導体層と他のｐｎ接合を形成する第３半導体
層とを有する。第２半導体層は電極と接触し、第３半導
体層は他の電極と接触する。さらに、ｐｎ接合及び他の
ｐｎ接合のそれぞれにおいては、パンチスルー電圧がア
バランシェ電圧よりも低い。ここで、第１導電型及び第
２導電型は、それぞれｐ型またはｎ型であり、かつ互い
に反対導電型である。従って、半導体基板の基本的な接
合構造はｐｎｐまたはｎｐｎとなるので、本発明による
半導体サージ吸収素子は双方向性を有する。
ジ吸収素子においては、半導体基板が、バンドギャップ
エネルギーが２.０ｅＶ 以上の半導体単結晶を半導体材
料とする。半導体基板は、第１導電型の第１半導体層
と、第１半導体層とｐｎ接合を形成する第２半導体層、
及び第１半導体層と他のｐｎ接合を形成する第３半導体
層とを有する。第２半導体層は電極と接触し、第３半導
体層は他の電極と接触する。さらに、ｐｎ接合及び他の
ｐｎ接合のそれぞれにおいては、パンチスルー電圧がア
バランシェ電圧よりも低い。ここで、第１導電型及び第
２導電型は、それぞれｐ型またはｎ型であり、かつ互い
に反対導電型である。従って、半導体基板の基本的な接
合構造はｐｎｐまたはｎｐｎとなるので、本発明による
半導体サージ吸収素子は双方向性を有する。
【００１３】本発明による半導体サージ吸収素子におい
ては、半導体材料が単結晶であるため、Ｓｉ単結晶を用
いた従来のサージ吸収素子が持っていた電圧非直線指数
αが大きいというような優れた特性が保持される。さら
に、半導体材料がバンドギャップエネルギーが２.０ｅ
Ｖ 以上のワイドバンドギャップ半導体であるため、動
作上限温度及び結晶の溶融温度が高く、かつ熱伝導率も
高いので、サージ耐量が大きく繰り返し動作可能な半導
体サージ吸収素子が実現できる。
ては、半導体材料が単結晶であるため、Ｓｉ単結晶を用
いた従来のサージ吸収素子が持っていた電圧非直線指数
αが大きいというような優れた特性が保持される。さら
に、半導体材料がバンドギャップエネルギーが２.０ｅ
Ｖ 以上のワイドバンドギャップ半導体であるため、動
作上限温度及び結晶の溶融温度が高く、かつ熱伝導率も
高いので、サージ耐量が大きく繰り返し動作可能な半導
体サージ吸収素子が実現できる。
【００１４】さらに、上記本発明による半導体サージ吸
収素子においては、各ｐｎ接合においてパンチスルー電
圧がアバランシェ電圧よりも低いので、電流が急に流れ
出す電圧すなわちサージ吸収動作開始電圧がパンチスル
ー電圧によって決まる。パンチスルー電圧は、ｐｎ接合
を形成する半導体層の不純物総量によって設定できる。
従って、不純物の拡散が起こりにくい等の性質により正
確なアバランシェ電圧の設定が困難なワイドバンドギャ
ップ半導体であっても、高精度で動作開始電圧を設定で
きる。好ましくは、第２及び第３半導体層の不純物濃度
を第１半導体層よりも高くするとともに、第２及び第３
半導体層における空乏層のパンチスルーによってパンチ
スルー電圧が設定されるようにする。これにより、第２
及び第３半導体層を形成するときに半導体基板に導入す
る不純物総量によってサージ吸収動作開始電圧を高精度
に設定することができる。
収素子においては、各ｐｎ接合においてパンチスルー電
圧がアバランシェ電圧よりも低いので、電流が急に流れ
出す電圧すなわちサージ吸収動作開始電圧がパンチスル
ー電圧によって決まる。パンチスルー電圧は、ｐｎ接合
を形成する半導体層の不純物総量によって設定できる。
従って、不純物の拡散が起こりにくい等の性質により正
確なアバランシェ電圧の設定が困難なワイドバンドギャ
ップ半導体であっても、高精度で動作開始電圧を設定で
きる。好ましくは、第２及び第３半導体層の不純物濃度
を第１半導体層よりも高くするとともに、第２及び第３
半導体層における空乏層のパンチスルーによってパンチ
スルー電圧が設定されるようにする。これにより、第２
及び第３半導体層を形成するときに半導体基板に導入す
る不純物総量によってサージ吸収動作開始電圧を高精度
に設定することができる。
【００１５】本発明による電気・電子機器においては、
サージ吸収素子として、上記本発明による半導体サージ
吸収素子を含む、バンドギャップエネルギーが２.０ｅ
Ｖ 以上の半導体単結晶を半導体材料とする半導体サー
ジ吸収素子が接続される。適用すれば、高電圧であるこ
とを特徴とする電気・電子機器。ワイドバンドギャップ
半導体単結晶を半導体材料とする、サージ耐量が高く繰
り返し動作が可能なサージ吸収素子が接続されるので、
電気・電子機器の耐電圧の設定において、電源電圧また
は連続使用電圧に対して大きなマージンをとる必要がな
くなる。従って、電気・電子機器が小型化されたり、電
力損失が低減されたりする。特に、本発明の効果は高電
圧を扱う場合には著しく、電源電圧または連続使用電圧
が２２０Ｖ以上であり、耐電圧が電源電圧のピーク値あ
るいは前記連続使用電圧のピーク値の１００％から１５
０％である新規な電気・電子機器を実現できる。なお、
本発明による電気・電子機器には、電力変換器や各種電
源装置などの電気機器、並びに通信装置や端末装置及び
電子計算機など電子装置が含まれる。
サージ吸収素子として、上記本発明による半導体サージ
吸収素子を含む、バンドギャップエネルギーが２.０ｅ
Ｖ 以上の半導体単結晶を半導体材料とする半導体サー
ジ吸収素子が接続される。適用すれば、高電圧であるこ
とを特徴とする電気・電子機器。ワイドバンドギャップ
半導体単結晶を半導体材料とする、サージ耐量が高く繰
り返し動作が可能なサージ吸収素子が接続されるので、
電気・電子機器の耐電圧の設定において、電源電圧また
は連続使用電圧に対して大きなマージンをとる必要がな
くなる。従って、電気・電子機器が小型化されたり、電
力損失が低減されたりする。特に、本発明の効果は高電
圧を扱う場合には著しく、電源電圧または連続使用電圧
が２２０Ｖ以上であり、耐電圧が電源電圧のピーク値あ
るいは前記連続使用電圧のピーク値の１００％から１５
０％である新規な電気・電子機器を実現できる。なお、
本発明による電気・電子機器には、電力変換器や各種電
源装置などの電気機器、並びに通信装置や端末装置及び
電子計算機など電子装置が含まれる。
【００１６】本発明によるパワーモジュールにおいて
は、金属板と、金属板上に接着される回路基板と、回路
基板上に搭載され、互いに並列接続される半導体スイッ
チング素子及び半導体サージ吸収素子と、を備える。そ
して、半導体サージ吸収素子として、上記本発明による
半導体サージ吸収素子を適用する。本パワーモジュール
においては、半導体スイッチング素子に印加される電圧
が高くなっても、半導体サージ吸収素子の動作開始電圧
すなわちパンチスルー電圧でクランプされる。従って、
半導体スイッチング素子の耐圧の設定において、パワー
モジュールが使用される電源電圧に対して大きなマージ
ンをとる必要がなくなる。具体的には、半導体スイッチ
ング素子の耐圧を電源電圧のピーク値の１００％から１
５０％に設定できる。このため、パワーモジュールの電
力損失を低減できる。なお、上記本発明による電気・電
子機器においても、半導体スイッチング素子を備える場
合には、上記本発明による半導体サージ吸収素子を含
む、ワイドバンドギャップ半導体単結晶を半導体材料と
する半導体サージ吸収素子を半導体スイッチング素子に
並列に接続することにより、同様の作用・効果が生じ
る。
は、金属板と、金属板上に接着される回路基板と、回路
基板上に搭載され、互いに並列接続される半導体スイッ
チング素子及び半導体サージ吸収素子と、を備える。そ
して、半導体サージ吸収素子として、上記本発明による
半導体サージ吸収素子を適用する。本パワーモジュール
においては、半導体スイッチング素子に印加される電圧
が高くなっても、半導体サージ吸収素子の動作開始電圧
すなわちパンチスルー電圧でクランプされる。従って、
半導体スイッチング素子の耐圧の設定において、パワー
モジュールが使用される電源電圧に対して大きなマージ
ンをとる必要がなくなる。具体的には、半導体スイッチ
ング素子の耐圧を電源電圧のピーク値の１００％から１
５０％に設定できる。このため、パワーモジュールの電
力損失を低減できる。なお、上記本発明による電気・電
子機器においても、半導体スイッチング素子を備える場
合には、上記本発明による半導体サージ吸収素子を含
む、ワイドバンドギャップ半導体単結晶を半導体材料と
する半導体サージ吸収素子を半導体スイッチング素子に
並列に接続することにより、同様の作用・効果が生じ
る。
【００１７】
【発明の実施の形態】以下、本発明を具体的な実施例を
開示しながら詳細に説明する。
開示しながら詳細に説明する。
【００１８】図１は本発明による半導体サージ吸収素子
の第一の実施例であり、双方向のサージ電流に対する耐
性の優れた高耐圧の接合型バリスターの断面図を示す。
上下に主表面を有する平行平板状のＳｉＣ単結晶の半導
体基板１は、不純物濃度が５〜８×１０15cm-3、厚さ約
２００μｍの比較的厚いｎ型層２と、半導体基板１の主
表面からの深さが約０.５μｍ 、不純物総量が約７×１
０12cm-2、平均不純物濃度が約８×１０16cm-3のｐ- 型
層３およびｐ- 型層８とからなり、これらの半導体層間
にｐｎ接合３２および８２が形成されている。ｐ- 型層
８が露出する一方の主表面にオーム性接触されたたとえ
ばＡｌ金属の一方の電極４、同じくｐ-型層３が露出す
る他方の主表面にオーム性接触された例えばＡｌ金属の
他方の電極５がそれぞれ設けられる。両方の電極４，５
が終端する部分すなわちｐ- 型層３及び８の周辺端部に
はそれぞれの主表面からｎ型層２内に平均不純物濃度約
２×１０17cm-3、半導体基板１の各主表面からの深さ約
０.７μｍ であるｐ- 型層３および８よりも接合深さが
深くて高不純物濃度のｐ+ 型層６および９が設けられ、
その表面において電極４，５と低抵抗にオーム性接触さ
れている。
の第一の実施例であり、双方向のサージ電流に対する耐
性の優れた高耐圧の接合型バリスターの断面図を示す。
上下に主表面を有する平行平板状のＳｉＣ単結晶の半導
体基板１は、不純物濃度が５〜８×１０15cm-3、厚さ約
２００μｍの比較的厚いｎ型層２と、半導体基板１の主
表面からの深さが約０.５μｍ 、不純物総量が約７×１
０12cm-2、平均不純物濃度が約８×１０16cm-3のｐ- 型
層３およびｐ- 型層８とからなり、これらの半導体層間
にｐｎ接合３２および８２が形成されている。ｐ- 型層
８が露出する一方の主表面にオーム性接触されたたとえ
ばＡｌ金属の一方の電極４、同じくｐ-型層３が露出す
る他方の主表面にオーム性接触された例えばＡｌ金属の
他方の電極５がそれぞれ設けられる。両方の電極４，５
が終端する部分すなわちｐ- 型層３及び８の周辺端部に
はそれぞれの主表面からｎ型層２内に平均不純物濃度約
２×１０17cm-3、半導体基板１の各主表面からの深さ約
０.７μｍ であるｐ- 型層３および８よりも接合深さが
深くて高不純物濃度のｐ+ 型層６および９が設けられ、
その表面において電極４，５と低抵抗にオーム性接触さ
れている。
【００１９】単結晶ＳｉＣはバンドギャップエネルギー
Ｅｇが３.２ｅＶとＳｉの１.１２eVの約３倍大きいので
接合の動作上限温度は１０００℃ほどに高く、そのうえ
結晶の溶融温度が２３００℃以上と高温であり、かつ熱
伝導率もＳｉの約３倍高い。すなわち、ＳｉＣは熱的に
強い半導体材料である。従って、本実施例の接合型バリ
スターは、Ｓｉを半導体材料とした従来のサージ吸収素
子よりもかなり大きなサージ耐量を有するとともに、サ
ージ吸収動作を繰り返して行うことができる。この実施
例において各部の作用を以下に説明する。
Ｅｇが３.２ｅＶとＳｉの１.１２eVの約３倍大きいので
接合の動作上限温度は１０００℃ほどに高く、そのうえ
結晶の溶融温度が２３００℃以上と高温であり、かつ熱
伝導率もＳｉの約３倍高い。すなわち、ＳｉＣは熱的に
強い半導体材料である。従って、本実施例の接合型バリ
スターは、Ｓｉを半導体材料とした従来のサージ吸収素
子よりもかなり大きなサージ耐量を有するとともに、サ
ージ吸収動作を繰り返して行うことができる。この実施
例において各部の作用を以下に説明する。
【００２０】一方の電極４が他方の電極５に対して正電
位となる向きの電圧が印加されたとき、逆電圧はｐｎ接
合３２で阻止される。ｐｎ接合３２を起点として空乏層
がｎ型層２およびｐ- 型層３内に拡がって電圧を阻止す
る。各層への空乏層の拡がりは印加される逆電圧の増加
とともに拡大するが、ｎ型層２，ｐ- 型層３の空乏層幅
及び平均不純物濃度をそれぞれＸｎ，ＮｎおよびＸｐ，
Ｎｐとすれば、Ｘｎ・Ｎｎ＝Ｘｐ・Ｎｐの関係が保持さ
れる。本実施例では、Ｎｐ≫ＮｎなのでＸｐ≪Ｘｎにな
るが、ｐ- 型層３の厚さが極めて小さいのでＸｐは、ｐ
ｎ接合の電界強度が絶縁破壊電界(ＳｉＣの場合は約２
×１０6Ｖ／cm）に達するより低い電圧でｐ- 型層３全
体に拡がって半導体基板１の他方の主表面に到達し、そ
の電圧でパンチスルー現象を起こしてｐｎ接合３２は降
伏する。したがつて、ｐｎ接合３２がアバランシェ降伏
を起こす以前にパンチスルー降伏することになる。すな
わちｐｎ接合のパンチスルー電圧はアンバランシェ電圧
よりも低い。この実施例ではアバランシェ電圧が約１,
４００Ｖに対してパンチスルー電圧は約１,０００Ｖで
ある。このパンチスルー電圧は、ｐ- 型層３の不純物の
総量に依存することになり、イオン注入法などによるド
ーパントの注入量の精密な調整により所要の電圧に正確
に制御できる。反対に、一方の電極４が他方の電極５に
対して負電位となる向きの逆電圧が印加された場合、ｐ
ｎ接合８２の降伏電圧で前記と同様な動作をする。この
場合にはｐ- 型層８の不純物の総量をドーパントの注入
量の精密な調整により所要のパンチスルー電圧に正確に
制御できる。
位となる向きの電圧が印加されたとき、逆電圧はｐｎ接
合３２で阻止される。ｐｎ接合３２を起点として空乏層
がｎ型層２およびｐ- 型層３内に拡がって電圧を阻止す
る。各層への空乏層の拡がりは印加される逆電圧の増加
とともに拡大するが、ｎ型層２，ｐ- 型層３の空乏層幅
及び平均不純物濃度をそれぞれＸｎ，ＮｎおよびＸｐ，
Ｎｐとすれば、Ｘｎ・Ｎｎ＝Ｘｐ・Ｎｐの関係が保持さ
れる。本実施例では、Ｎｐ≫ＮｎなのでＸｐ≪Ｘｎにな
るが、ｐ- 型層３の厚さが極めて小さいのでＸｐは、ｐ
ｎ接合の電界強度が絶縁破壊電界(ＳｉＣの場合は約２
×１０6Ｖ／cm）に達するより低い電圧でｐ- 型層３全
体に拡がって半導体基板１の他方の主表面に到達し、そ
の電圧でパンチスルー現象を起こしてｐｎ接合３２は降
伏する。したがつて、ｐｎ接合３２がアバランシェ降伏
を起こす以前にパンチスルー降伏することになる。すな
わちｐｎ接合のパンチスルー電圧はアンバランシェ電圧
よりも低い。この実施例ではアバランシェ電圧が約１,
４００Ｖに対してパンチスルー電圧は約１,０００Ｖで
ある。このパンチスルー電圧は、ｐ- 型層３の不純物の
総量に依存することになり、イオン注入法などによるド
ーパントの注入量の精密な調整により所要の電圧に正確
に制御できる。反対に、一方の電極４が他方の電極５に
対して負電位となる向きの逆電圧が印加された場合、ｐ
ｎ接合８２の降伏電圧で前記と同様な動作をする。この
場合にはｐ- 型層８の不純物の総量をドーパントの注入
量の精密な調整により所要のパンチスルー電圧に正確に
制御できる。
【００２１】以上の動作を図５に示した電圧・電流特性
の模式図で説明する。一方の電極（Ｔ１）４と他方の電
極（Ｔ２）５間に一方の電極(Ｔ１)４が＋となる向きの
印加電圧を次第に高くして行くとＶZ1の電圧においてｐ
- 型層３がパンチスルーを起こし、急激に逆電流が流れ
る。ｐ型層の不純物量が多い通常のｐｎ接合ではアバラ
ンシェ電圧ＶB1で電圧降伏するが、本実施例の素子では
ＶZ1＜ＶB1となる所定の電圧ＶZ1で降伏が開始する。ま
た、一方の電極（Ｔ１）４が−となる向きの逆極性の印
加電圧を次第に高くして行くとＶZ2の電圧においてｐ-
型層８がパンチスルーを起こし、急激に逆電流が流れ
る。ｐ型層の不純物量が多い通常のｐｎ接合ではアバラ
ンシェ電圧ＶB2で電圧降伏するが、本発明の素子ではＶ
Z2＜ＶB2となる所定の電圧ＶZ2で降伏が開始する。双方
向の電圧印加において１００μｓの通電期間では約１０
００Ａの逆電流が繰り返し印加されても正常に動作し、
ＩZ＝１０００Ａ における電圧差は約４０Ｖであり、電
圧非直線指数α≒３５０の高性能のサージ吸収特性をも
つ。この結果、本実施例では双方向の過電圧に対してサ
ージ吸収機能を有する接合型バリスターが得られる。
の模式図で説明する。一方の電極（Ｔ１）４と他方の電
極（Ｔ２）５間に一方の電極(Ｔ１)４が＋となる向きの
印加電圧を次第に高くして行くとＶZ1の電圧においてｐ
- 型層３がパンチスルーを起こし、急激に逆電流が流れ
る。ｐ型層の不純物量が多い通常のｐｎ接合ではアバラ
ンシェ電圧ＶB1で電圧降伏するが、本実施例の素子では
ＶZ1＜ＶB1となる所定の電圧ＶZ1で降伏が開始する。ま
た、一方の電極（Ｔ１）４が−となる向きの逆極性の印
加電圧を次第に高くして行くとＶZ2の電圧においてｐ-
型層８がパンチスルーを起こし、急激に逆電流が流れ
る。ｐ型層の不純物量が多い通常のｐｎ接合ではアバラ
ンシェ電圧ＶB2で電圧降伏するが、本発明の素子ではＶ
Z2＜ＶB2となる所定の電圧ＶZ2で降伏が開始する。双方
向の電圧印加において１００μｓの通電期間では約１０
００Ａの逆電流が繰り返し印加されても正常に動作し、
ＩZ＝１０００Ａ における電圧差は約４０Ｖであり、電
圧非直線指数α≒３５０の高性能のサージ吸収特性をも
つ。この結果、本実施例では双方向の過電圧に対してサ
ージ吸収機能を有する接合型バリスターが得られる。
【００２２】なお、ｐ+ 型層６および９は、それぞれｐ
ｎ接合３２およびｐｎ接合８２の端部にかかる局所集中
電界によるアバランシェ降伏電圧の低下を防ぐものであ
る。従って、ｐ+ 型層６および９により、プリーナ型の
ｐｎ接合を用いながらも、アバランシェ電圧がパンチス
ルー電圧よりも高いという関係が確実に得られる。この
実施例では通常よく使われているいわゆるガードリング
構造を示したが、他の構造、例えばフィールドリミッテ
ィングリング（ＦＬＲ），フィールドプレート(ＦＰ)、
またはジャンクション・ターミネーション・エクステン
ション(ＪＴＥ)なども適用できる。また、この実施例で
は一方の電極４および他方の電極５は各々一方および他
方の主表面においてｐ- 型層３およびｐ- 型層８にオー
ム性接触されているが、パンチスルー電圧より十分低い
電圧で降伏するバリアの低いショットキー接触であって
もよい。動作電圧や動作抵抗に大きな影響がないからで
ある。しかし、特に低抵抗でなくとも前記したオーム性
接触の方がより優れていることは容易に理解出来よう。
ｎ接合３２およびｐｎ接合８２の端部にかかる局所集中
電界によるアバランシェ降伏電圧の低下を防ぐものであ
る。従って、ｐ+ 型層６および９により、プリーナ型の
ｐｎ接合を用いながらも、アバランシェ電圧がパンチス
ルー電圧よりも高いという関係が確実に得られる。この
実施例では通常よく使われているいわゆるガードリング
構造を示したが、他の構造、例えばフィールドリミッテ
ィングリング（ＦＬＲ），フィールドプレート(ＦＰ)、
またはジャンクション・ターミネーション・エクステン
ション(ＪＴＥ)なども適用できる。また、この実施例で
は一方の電極４および他方の電極５は各々一方および他
方の主表面においてｐ- 型層３およびｐ- 型層８にオー
ム性接触されているが、パンチスルー電圧より十分低い
電圧で降伏するバリアの低いショットキー接触であって
もよい。動作電圧や動作抵抗に大きな影響がないからで
ある。しかし、特に低抵抗でなくとも前記したオーム性
接触の方がより優れていることは容易に理解出来よう。
【００２３】図３は本発明による半導体サージ吸収素子
の第二の実施例であり、図３（ａ）は動作の均一性の改
善された接合型バリスターの断面図を示す。図中の各部
に付した構成部分の符号が図１に示した第一の実施例と
同じ部分はその構造、伝導型および作用が等しい部分を
指している。図３（ａ）では、主な機能領域となる部分
において一方および他方の主表面からｐ- 型層８および
ｐ- 型層３内に、これらの半導体層よりも高不純物濃度
で、かつｐ- 型層８，３よりすなわちｐｎ接合８２，３
２より浅い位置にｐ+ 型層１０，７が複数個設けられて
いる。ｐ+ 型層１０，７の平均不純物濃度および半導体
基板１の主表面からの深さはそれぞれ１×１０17cm-3，
０.２μｍ であり、それぞれの幅ならびに相互の間隔を
それぞれ約５０μｍとして分散配置した。図３（ｂ）に
示すように、ｐ+ 型層７，１０は細長いストライプ状で
あり、ストライプ形状の長手方向の両端が、ｐ+ 型層
６，９に接触している。また、ｐ+ 型層７，１０はそれ
ぞれ電極５，４とオーム性接触している。
の第二の実施例であり、図３（ａ）は動作の均一性の改
善された接合型バリスターの断面図を示す。図中の各部
に付した構成部分の符号が図１に示した第一の実施例と
同じ部分はその構造、伝導型および作用が等しい部分を
指している。図３（ａ）では、主な機能領域となる部分
において一方および他方の主表面からｐ- 型層８および
ｐ- 型層３内に、これらの半導体層よりも高不純物濃度
で、かつｐ- 型層８，３よりすなわちｐｎ接合８２，３
２より浅い位置にｐ+ 型層１０，７が複数個設けられて
いる。ｐ+ 型層１０，７の平均不純物濃度および半導体
基板１の主表面からの深さはそれぞれ１×１０17cm-3，
０.２μｍ であり、それぞれの幅ならびに相互の間隔を
それぞれ約５０μｍとして分散配置した。図３（ｂ）に
示すように、ｐ+ 型層７，１０は細長いストライプ状で
あり、ストライプ形状の長手方向の両端が、ｐ+ 型層
６，９に接触している。また、ｐ+ 型層７，１０はそれ
ぞれ電極５，４とオーム性接触している。
【００２４】この実施例でもパンチスルー現象による主
たる動作および各部の作用は前記した第一の実施例で述
べたのと同様である。一方の電極４が他方の電極５に対
して正電位となる向きの逆電圧が印加された場合、ｐ-
型層３内に拡がる空乏層は、ｐ+ 型層７のない領域では
前記した動作で拡がりその先端部が主表面に到達する電
圧ＶZ でパンチスル降伏を起こすが、ｐ+ 型層７の具備
された領域ではｐ+ 型層７に到達したあとさらにｐ+ 型
層７内に拡がるので、前記のＶZ ではパンチスルーは起
こらない。その結果、パンチスルーを起こす領域が分割
されることになり、ｐｎ接合の広い面積にわたって均一
のパンチスルー動作が保障される。また、逆向きの電
圧、すなわち一方の電極４が他方の電極５に対して負電
位となる向きの逆電圧が印加された場合、ｐ+ 型層１０
と同様の作用によってパンチスルーを起こす領域が分割
されることになる。このように、本実施例ではｐｎ接合
の広い面積にわたって双方向の極性の電圧印加において
均一のパンチスルー動作が保障される。
たる動作および各部の作用は前記した第一の実施例で述
べたのと同様である。一方の電極４が他方の電極５に対
して正電位となる向きの逆電圧が印加された場合、ｐ-
型層３内に拡がる空乏層は、ｐ+ 型層７のない領域では
前記した動作で拡がりその先端部が主表面に到達する電
圧ＶZ でパンチスル降伏を起こすが、ｐ+ 型層７の具備
された領域ではｐ+ 型層７に到達したあとさらにｐ+ 型
層７内に拡がるので、前記のＶZ ではパンチスルーは起
こらない。その結果、パンチスルーを起こす領域が分割
されることになり、ｐｎ接合の広い面積にわたって均一
のパンチスルー動作が保障される。また、逆向きの電
圧、すなわち一方の電極４が他方の電極５に対して負電
位となる向きの逆電圧が印加された場合、ｐ+ 型層１０
と同様の作用によってパンチスルーを起こす領域が分割
されることになる。このように、本実施例ではｐｎ接合
の広い面積にわたって双方向の極性の電圧印加において
均一のパンチスルー動作が保障される。
【００２５】本構造によって接合面積が１０cm2 以上の
大口径の素子が実現可能になり、サージ電流耐量５００
０Ａ以上の双方向のサージ吸収機能を有した素子がえら
れる。なお、本実施例ではｐ+ 型層７，１０の深さがｐ
- 型層３，８より浅い例、すなわちｐ+ 型層７，１０が
ｐｎ接合３２，８２から離れている例を示したが、同等
もしくはより深い層であっても同様の効果がある。しか
しながら、ｐ+ 型層７，１０の深さが深い場合は、隣接
する二つのｐ+ 型層による空乏層の重なりによって起こ
るピンチオフ効果のために中間のｐ- 型層３，８の領域
でのパンチスルー電圧が変化する性質がある。したがっ
て、該ｐ+ 型層７，１０の深さは、本実施例で開示した
ように、それぞれｐ- 型層３，８の深さより浅くしたほ
うがパンチスルー電圧の制御ならびに均一性を確保する
には有利である。
大口径の素子が実現可能になり、サージ電流耐量５００
０Ａ以上の双方向のサージ吸収機能を有した素子がえら
れる。なお、本実施例ではｐ+ 型層７，１０の深さがｐ
- 型層３，８より浅い例、すなわちｐ+ 型層７，１０が
ｐｎ接合３２，８２から離れている例を示したが、同等
もしくはより深い層であっても同様の効果がある。しか
しながら、ｐ+ 型層７，１０の深さが深い場合は、隣接
する二つのｐ+ 型層による空乏層の重なりによって起こ
るピンチオフ効果のために中間のｐ- 型層３，８の領域
でのパンチスルー電圧が変化する性質がある。したがっ
て、該ｐ+ 型層７，１０の深さは、本実施例で開示した
ように、それぞれｐ- 型層３，８の深さより浅くしたほ
うがパンチスルー電圧の制御ならびに均一性を確保する
には有利である。
【００２６】また、ｐ+ 型層７，１０の平面的な配列構
造は本実施例に制限されるものではない。図４は他の平
面構造例を示す。図４（ａ）はｐ+ 型層７が格子状また
は網目状であるメッシュ構造、（ｂ）はドット状または
水玉模様の配列の例であり、何れでも前記したものと同
様の効果がある。ｐ+ 型層１０の平面的な構造はｐ+型
層７と同様にすることができる。
造は本実施例に制限されるものではない。図４は他の平
面構造例を示す。図４（ａ）はｐ+ 型層７が格子状また
は網目状であるメッシュ構造、（ｂ）はドット状または
水玉模様の配列の例であり、何れでも前記したものと同
様の効果がある。ｐ+ 型層１０の平面的な構造はｐ+型
層７と同様にすることができる。
【００２７】以上に述べた第一および第二の実施例では
半導体基板１の材料としてエネルギー（Ｅｇ）が２.２
〜３.１ｅＶの範囲の値をもつＳｉＣ単結晶について開
示したが、材料をＳｉＣのみに制限するものではなく、
Ｅｇ〜３.４ｅＶ のＧａＮやＥｇ〜５.５ｅＶ のダイヤ
モンドなどのワイドバンドギャップの半導体の単結晶を
半導体基体として適用できる。
半導体基板１の材料としてエネルギー（Ｅｇ）が２.２
〜３.１ｅＶの範囲の値をもつＳｉＣ単結晶について開
示したが、材料をＳｉＣのみに制限するものではなく、
Ｅｇ〜３.４ｅＶ のＧａＮやＥｇ〜５.５ｅＶ のダイヤ
モンドなどのワイドバンドギャップの半導体の単結晶を
半導体基体として適用できる。
【００２８】さらに、前記の各実施例では半導体基体と
してほぼ均質のｎ型単結晶の例を開示したが、比較的高
不純物濃度のｎ+ 型結晶の両方の面に比較的低濃度に不
純物量がドープされた薄いｎ型層をエピタキシャル成長
法などで形成されたｎ-／ｎ+／ｎ- 基板を適用してもよ
い。かかる基体の構成にすれば、ｐｎ接合の形成位置の
基体の不純物濃度がより高精度に制御され、かつ結晶欠
陥が少なくできるのでパンチスルー電圧の容易制御や動
作電圧の安定性に優れる。また、この基板を半導体基体
として使用すれば動作抵抗の一層の低減が可能であり、
より高性能のサージ吸収素子が得られる。また、半導体
基板１の導電型をｎ型の場合を示したが、記述した導電
型を全て反対導電型にすればｐ型の場合にも適用され
る。
してほぼ均質のｎ型単結晶の例を開示したが、比較的高
不純物濃度のｎ+ 型結晶の両方の面に比較的低濃度に不
純物量がドープされた薄いｎ型層をエピタキシャル成長
法などで形成されたｎ-／ｎ+／ｎ- 基板を適用してもよ
い。かかる基体の構成にすれば、ｐｎ接合の形成位置の
基体の不純物濃度がより高精度に制御され、かつ結晶欠
陥が少なくできるのでパンチスルー電圧の容易制御や動
作電圧の安定性に優れる。また、この基板を半導体基体
として使用すれば動作抵抗の一層の低減が可能であり、
より高性能のサージ吸収素子が得られる。また、半導体
基板１の導電型をｎ型の場合を示したが、記述した導電
型を全て反対導電型にすればｐ型の場合にも適用され
る。
【００２９】なお、上記の実施例では、ｐ- 型層３及び
４，ｐ+ 型層６及び９，ｐ+ 型層７及び１０をそれぞれ
同じ構造としたが、不純物濃度や接合深さ及びパターン
形状を適宜異ならしめてもよい。これにより、双方向の
それぞれについて、独立に特性を調整できる。
４，ｐ+ 型層６及び９，ｐ+ 型層７及び１０をそれぞれ
同じ構造としたが、不純物濃度や接合深さ及びパターン
形状を適宜異ならしめてもよい。これにより、双方向の
それぞれについて、独立に特性を調整できる。
【００３０】図６は半導体サージ吸収素子のパッケージ
内に実装された構成の一例を示したものである。半導体
ペレット１はＳｉＣ単結晶内にｐｎ接合形成した前記実
施例のいずれかの接合型バリスターである。４１および
５１は半導体ペレット１を挟んで半導体ペレット１にお
ける一方および他方の電極４，５に電気的に接続または
接触された金属電極であって半導体基体に熱膨張係数が
近い材料例えばＭｏ金属板、４２および５２は半導体ペ
レット及びＭｏ金属板を挟みＭｏ金属板に電気的に接続
された例えばＣｕ金属の外部端子電極、６０は半導体機
能部分をシールする働きをもつセラミックもしくは絶縁
樹脂のパッケージ外枠、７０はパッケージ内部の電気的
絶縁ならびに半導体ペレットの表面の保護を目的とした
Ｎ2 もしくはＳＦ6 系の絶縁ガスまたは絶縁油あるいは
絶縁樹脂である。かかる素子は個別のサージ吸収素子と
して電気回路中に接続して使用される。
内に実装された構成の一例を示したものである。半導体
ペレット１はＳｉＣ単結晶内にｐｎ接合形成した前記実
施例のいずれかの接合型バリスターである。４１および
５１は半導体ペレット１を挟んで半導体ペレット１にお
ける一方および他方の電極４，５に電気的に接続または
接触された金属電極であって半導体基体に熱膨張係数が
近い材料例えばＭｏ金属板、４２および５２は半導体ペ
レット及びＭｏ金属板を挟みＭｏ金属板に電気的に接続
された例えばＣｕ金属の外部端子電極、６０は半導体機
能部分をシールする働きをもつセラミックもしくは絶縁
樹脂のパッケージ外枠、７０はパッケージ内部の電気的
絶縁ならびに半導体ペレットの表面の保護を目的とした
Ｎ2 もしくはＳＦ6 系の絶縁ガスまたは絶縁油あるいは
絶縁樹脂である。かかる素子は個別のサージ吸収素子と
して電気回路中に接続して使用される。
【００３１】図７は、図６で記述した実装素子において
動作開始電圧の高い素子に適用される半導体ペレットの
構成例を示す。半導体ペレット１は前記したと同様のＳ
ｉＣ単結晶内にｐｎ接合形成した接合型バリスターであ
る。本実施例では４個の半導体ペレットが真列に積層さ
れている。それぞれのペレットは接着または接触される
ことによって電気的に直列接続されている。４１および
５１は前記した金属電極である。半導体ペレット１個当
りの降伏電圧を前記の実施例で示した１０００Ｖとすれ
ば、この構成では動作開始電圧４０００Ｖの半導体サー
ジ吸収素子となる。かかる構成にすれば、直列接続する
半導体ペレットの直列数の増減で動作開始電圧の調整が
可能である。したがって、１ペレットを高耐圧にする場
合に比べて高耐圧に耐えるｐｎ接合の端部の絶縁設計が
容易になり、各ペレットで高い動作電圧を分担するので
高い信頼性が確保できるとともに素子の価格低減にも有
効である。
動作開始電圧の高い素子に適用される半導体ペレットの
構成例を示す。半導体ペレット１は前記したと同様のＳ
ｉＣ単結晶内にｐｎ接合形成した接合型バリスターであ
る。本実施例では４個の半導体ペレットが真列に積層さ
れている。それぞれのペレットは接着または接触される
ことによって電気的に直列接続されている。４１および
５１は前記した金属電極である。半導体ペレット１個当
りの降伏電圧を前記の実施例で示した１０００Ｖとすれ
ば、この構成では動作開始電圧４０００Ｖの半導体サー
ジ吸収素子となる。かかる構成にすれば、直列接続する
半導体ペレットの直列数の増減で動作開始電圧の調整が
可能である。したがって、１ペレットを高耐圧にする場
合に比べて高耐圧に耐えるｐｎ接合の端部の絶縁設計が
容易になり、各ペレットで高い動作電圧を分担するので
高い信頼性が確保できるとともに素子の価格低減にも有
効である。
【００３２】図８は、図７で示した構成の高耐圧素子の
サージ電流に対する耐量をさらに向上できる素子構成の
一例を示したものである。４個の半導体ペレット１０
１，１０２，１０３および１０４の間に金属板８０が介
在されている点が新規な点である。該金属板８０の厚さ
は半導体ペレット１０１〜１０４と同程度の約２００μ
ｍの例としたが、数１０μｍ〜数mmであってもよい。ま
た、該金属板８０の材料には熱伝導性の優れた材料がよ
く、ＡｇまたはＣｕ系が好ましい。
サージ電流に対する耐量をさらに向上できる素子構成の
一例を示したものである。４個の半導体ペレット１０
１，１０２，１０３および１０４の間に金属板８０が介
在されている点が新規な点である。該金属板８０の厚さ
は半導体ペレット１０１〜１０４と同程度の約２００μ
ｍの例としたが、数１０μｍ〜数mmであってもよい。ま
た、該金属板８０の材料には熱伝導性の優れた材料がよ
く、ＡｇまたはＣｕ系が好ましい。
【００３３】アレスターとして配電系統に適用されるサ
ージ吸収素子には動作時のサージ電流が１００００Ａ以
上に及ぶ大電流に耐えることが要求される場合がある。
通電時間が１００μｓ程度に短時間といえどもこの間の
パワーは極めて大きい値になり、動作上限温度が１００
０℃を超えるワイドバンドギャップ半導体を適用した場
合でもこの間の温度に耐えるには相応した熱的な容量が
必要である。図８の実施例の金属板はこの熱容量を拡大
する目的で介在させたものである。かかる構成にすれ
ば、比較的高価な半導体基体の体積を著しく大きくしな
くとも大サージ電流に耐えるサージ吸収素子が実現でき
る。
ージ吸収素子には動作時のサージ電流が１００００Ａ以
上に及ぶ大電流に耐えることが要求される場合がある。
通電時間が１００μｓ程度に短時間といえどもこの間の
パワーは極めて大きい値になり、動作上限温度が１００
０℃を超えるワイドバンドギャップ半導体を適用した場
合でもこの間の温度に耐えるには相応した熱的な容量が
必要である。図８の実施例の金属板はこの熱容量を拡大
する目的で介在させたものである。かかる構成にすれ
ば、比較的高価な半導体基体の体積を著しく大きくしな
くとも大サージ電流に耐えるサージ吸収素子が実現でき
る。
【００３４】本発明による半導体サージ吸収素子の適用
範囲は従来の焼結抵抗体バリスターや接合型バリスター
が適用されている用途の全てを含むものであるが、とく
に、動作電圧やサージ電流の比較的大きな電気機器への
適用に威力を発揮する。以下に２，３の代表的な応用実
施例を挙げ、その適用効果について述べる。
範囲は従来の焼結抵抗体バリスターや接合型バリスター
が適用されている用途の全てを含むものであるが、とく
に、動作電圧やサージ電流の比較的大きな電気機器への
適用に威力を発揮する。以下に２，３の代表的な応用実
施例を挙げ、その適用効果について述べる。
【００３５】図９は、サージ吸収素子を電気機器の外雷
サージからの保護に適用した応用実施例を示す。１００
はサージ吸収素子、２００は半導体スイッチング素子と
してサイリスタを備えるサイリスタ電力変換器である。
サイリスタ電力変換器２００は、電源電圧の最大値を３
０ｋＶとし、１個当りの阻止電圧４.５ｋＶ のサイリス
タ素子を必要な数だけ直列接続された電力変換器とす
る。サージ吸収素子100は、１個当りの動作開始電圧が
４.０ｋＶ であり、かつ１０ｋＡ（８０μｓ）の雷サー
ジ通電時の制限電圧が４.１０ｋＶ(図１０参照）である
前記いずれかの実施例の半導体サージ吸収素子が１０個
直列に接続されている。したがって、本実施例のサイリ
スタ電力変換器は、サイリスタバルブの耐電圧を４５ｋ
Ｖとすれば良く、サイリスタ素子の直列数１０であれば
雷サージに十分耐えることができる。
サージからの保護に適用した応用実施例を示す。１００
はサージ吸収素子、２００は半導体スイッチング素子と
してサイリスタを備えるサイリスタ電力変換器である。
サイリスタ電力変換器２００は、電源電圧の最大値を３
０ｋＶとし、１個当りの阻止電圧４.５ｋＶ のサイリス
タ素子を必要な数だけ直列接続された電力変換器とす
る。サージ吸収素子100は、１個当りの動作開始電圧が
４.０ｋＶ であり、かつ１０ｋＡ（８０μｓ）の雷サー
ジ通電時の制限電圧が４.１０ｋＶ(図１０参照）である
前記いずれかの実施例の半導体サージ吸収素子が１０個
直列に接続されている。したがって、本実施例のサイリ
スタ電力変換器は、サイリスタバルブの耐電圧を４５ｋ
Ｖとすれば良く、サイリスタ素子の直列数１０であれば
雷サージに十分耐えることができる。
【００３６】図９の実施例においてサージ吸収素子とし
て従来のＺｎＯバリスターを使用した場合と比較する。
図１０に本発明による半導体サージ吸収素子ならびに従
来のＺｎＯバリスター素子の電流電圧特性例を示す。Ｚ
ｎＯ素子では動作開始電圧（ｂ）が４.０ｋＶ ，１０ｋ
Ａ（８０μｓ）の雷サージ通電時の制限電圧（ａ）は
６.０ｋＶ である。このＺｎＯ素子を１０個直列接続し
て変換器を保護するとすれば、変換器のサイリスタバル
ブの耐電圧を６０ｋＶ以上に設計する必要があり、サイ
リスタ素子の直列数は１５個となる。本発明による半導
体サージ吸収素子を適用することによってサイリスタバ
ルブに直列接続されるサイリスタ素子を５個少なくでき
たことになる。すなわち、サイリスタ電力変換器の最大
耐電圧と電源電圧との比率を従来の２００％から１５０
％に低減できる。その結果、使用されるサイリスタ素子
の個数のかかる低減により、電力変換器における全サイ
リスタ素子の電力損失を約２／３に低減するので変換効
率の著しい向上が図れる。そのほか、電力変換器の小型
化ひいては価格低減に大きな効果があることは容易に理
解できよう。
て従来のＺｎＯバリスターを使用した場合と比較する。
図１０に本発明による半導体サージ吸収素子ならびに従
来のＺｎＯバリスター素子の電流電圧特性例を示す。Ｚ
ｎＯ素子では動作開始電圧（ｂ）が４.０ｋＶ ，１０ｋ
Ａ（８０μｓ）の雷サージ通電時の制限電圧（ａ）は
６.０ｋＶ である。このＺｎＯ素子を１０個直列接続し
て変換器を保護するとすれば、変換器のサイリスタバル
ブの耐電圧を６０ｋＶ以上に設計する必要があり、サイ
リスタ素子の直列数は１５個となる。本発明による半導
体サージ吸収素子を適用することによってサイリスタバ
ルブに直列接続されるサイリスタ素子を５個少なくでき
たことになる。すなわち、サイリスタ電力変換器の最大
耐電圧と電源電圧との比率を従来の２００％から１５０
％に低減できる。その結果、使用されるサイリスタ素子
の個数のかかる低減により、電力変換器における全サイ
リスタ素子の電力損失を約２／３に低減するので変換効
率の著しい向上が図れる。そのほか、電力変換器の小型
化ひいては価格低減に大きな効果があることは容易に理
解できよう。
【００３７】図９では、電気機器としてサイリスタ電力
変換器２００の例を示したが、他の電気機器たとえば電
力トランス，開閉器などや配電系統の各種機器の保護に
も適用でき、それらの機器の絶縁電圧を大幅に下げるこ
とができる。従って、省資源，省エネルギーに対する効
果は極めて膨大である。また、上記の機器の電圧設計値
の低減に対する効果は電源電圧や連続使用電圧の比較的
高い装置で大きい。特にこれらの電圧が２２０Ｖ以上の
高電圧の電気機器において一層効果的であり、本発明に
よる半導体サージ吸収素子の適用によって機器の耐電圧
を電源電圧のピーク値や連続使用電圧のピーク値の１０
０％から１５０％の範囲内に設定できる。
変換器２００の例を示したが、他の電気機器たとえば電
力トランス，開閉器などや配電系統の各種機器の保護に
も適用でき、それらの機器の絶縁電圧を大幅に下げるこ
とができる。従って、省資源，省エネルギーに対する効
果は極めて膨大である。また、上記の機器の電圧設計値
の低減に対する効果は電源電圧や連続使用電圧の比較的
高い装置で大きい。特にこれらの電圧が２２０Ｖ以上の
高電圧の電気機器において一層効果的であり、本発明に
よる半導体サージ吸収素子の適用によって機器の耐電圧
を電源電圧のピーク値や連続使用電圧のピーク値の１０
０％から１５０％の範囲内に設定できる。
【００３８】図１１は、他の応用実施例で、パワー半導
体スイッチング素子であるＩＧＢＴ(Insulated Gate Bi
polar Transistor）を使用したＤＣ−ＡＣ変換(インバ
ータ)回路にサージ吸収素子を適用したものである。図
において、Ｖｓは直流電源、Ｌｌ1，Ｌｌ2は主回路の配
線インダクタンス、４００は電動機などの回路負荷、３
００は電流のオン，オフ機能を有するスイッチング回
路、２１１，２２１はＩＧＢＴ、２１２，２２２はＩＧ
ＢＴに並列接続されるフリーホイルダイオード（または
環流ダイオード）と呼ばれる整流ダイオード、そして１
１０，１２０はＳｉＣ単結晶内にｐｎ接合形成した半導
体サージ吸収素子である。前記した第一および第二の実
施例の半導体サージ吸収素子を適用できることは言うま
でもない。サージ吸収素子１１０および１２０は、IGBT
211 ，２２１およびフリーホイルダイオード２１２，２
２２に並列に接続されている。
体スイッチング素子であるＩＧＢＴ(Insulated Gate Bi
polar Transistor）を使用したＤＣ−ＡＣ変換(インバ
ータ)回路にサージ吸収素子を適用したものである。図
において、Ｖｓは直流電源、Ｌｌ1，Ｌｌ2は主回路の配
線インダクタンス、４００は電動機などの回路負荷、３
００は電流のオン，オフ機能を有するスイッチング回
路、２１１，２２１はＩＧＢＴ、２１２，２２２はＩＧ
ＢＴに並列接続されるフリーホイルダイオード（または
環流ダイオード）と呼ばれる整流ダイオード、そして１
１０，１２０はＳｉＣ単結晶内にｐｎ接合形成した半導
体サージ吸収素子である。前記した第一および第二の実
施例の半導体サージ吸収素子を適用できることは言うま
でもない。サージ吸収素子１１０および１２０は、IGBT
211 ，２２１およびフリーホイルダイオード２１２，２
２２に並列に接続されている。
【００３９】以下に本実施例の効果をわかりやすくする
ために具体的数値例を揚げて説明するが、記載の数値に
何ら限定されるものではない。いま、Ｖｓ＝３０００
Ｖ，Ｌｌ1＝Ｌｌ2＝０.４μＨ として、スイッチング回
路３００によりピーク値Ｉｓ＝３６００Ａの電流を遮断
した場合を考える。電流遮断時のＩＧＢＴの電圧，電流
波形を模式的に図１２に示す。半導体サージ吸収素子１
１０，１２０を接続せずに、IGBT211 ，２２１の各々に
１μＦの電圧クランプ用のスナバコンデンサーを並列接
続した従来の回路構成では、電流遮断直後にＩＧＢＴに
は回路の配線インダクタンスによって約６２００Ｖの電
圧が印加される。したがって、このスイッチング動作を
安全に繰り返えせるようにするには阻止電圧６５００Ｖ
以上のＩＧＢＴが必要である。これに対して図示のごと
く本発明のサージ吸収素子110,１２０に動作開始電圧４
０００Ｖの素子を適用すればＩＧＢＴの阻止電圧は４５
００Ｖで十分である。このように、本発明のサージ吸収
素子の適用によってインバータ回路に使用するスイッチ
ング素子の必要な耐電圧は回路の電源電圧のピーク値の
１００〜１５０％の値に留めることができる。従って、
装置の損失低減，効率向上に極めて大きな効果があるば
かりでなく、回路構成の簡単化による装置の小型化ひい
ては低価格化にも効果が大きい。
ために具体的数値例を揚げて説明するが、記載の数値に
何ら限定されるものではない。いま、Ｖｓ＝３０００
Ｖ，Ｌｌ1＝Ｌｌ2＝０.４μＨ として、スイッチング回
路３００によりピーク値Ｉｓ＝３６００Ａの電流を遮断
した場合を考える。電流遮断時のＩＧＢＴの電圧，電流
波形を模式的に図１２に示す。半導体サージ吸収素子１
１０，１２０を接続せずに、IGBT211 ，２２１の各々に
１μＦの電圧クランプ用のスナバコンデンサーを並列接
続した従来の回路構成では、電流遮断直後にＩＧＢＴに
は回路の配線インダクタンスによって約６２００Ｖの電
圧が印加される。したがって、このスイッチング動作を
安全に繰り返えせるようにするには阻止電圧６５００Ｖ
以上のＩＧＢＴが必要である。これに対して図示のごと
く本発明のサージ吸収素子110,１２０に動作開始電圧４
０００Ｖの素子を適用すればＩＧＢＴの阻止電圧は４５
００Ｖで十分である。このように、本発明のサージ吸収
素子の適用によってインバータ回路に使用するスイッチ
ング素子の必要な耐電圧は回路の電源電圧のピーク値の
１００〜１５０％の値に留めることができる。従って、
装置の損失低減，効率向上に極めて大きな効果があるば
かりでなく、回路構成の簡単化による装置の小型化ひい
ては低価格化にも効果が大きい。
【００４０】図１３は、本発明の他の応用実施例で、パ
ワー半導体スイッチング素子IGBT(Insulated Gate Bipo
lar Transistor）とフリーホイルダイオードを一体に実
装したいわゆるパワーモジュールに本発明による半導体
サージ吸収素子を適用したものである。
ワー半導体スイッチング素子IGBT(Insulated Gate Bipo
lar Transistor）とフリーホイルダイオードを一体に実
装したいわゆるパワーモジュールに本発明による半導体
サージ吸収素子を適用したものである。
【００４１】パワーモジュール５００においては、放熱
用金属板５０１上に、電気絶縁セラミック板５０２の表
面に導電性金属回路板５０３が形成された回路基板が接
着される。回路基板上には、複数の半導体素子のチップ
が、金属回路板５０３に接着されて搭載されている。複
数の半導体チップの内、５０４は半導体スイッチング素
子であるＩＧＢＴ，５０５はフリーホイルダイオードで
ある。そして５０６は、ＳｉＣ単結晶内にｐｎ接合形成
した接合型バリスターすなわち半導体サージ吸収素子で
あり、前記の第一または第二の実施例で開示した半導体
サージ吸収素子を適用できる。これらの半導体チップが
導電性金属回路板５０３上に半田付けされている。これ
らのチップ表面の電極と他方の導電性金属回路板５０８
とはアルミニウムなどの金属線５０７でそれぞれ電気的
に接続されており、IGBT504 ，整流ダイオード５０５、
およびサージ吸収素子５０６が回路的には並列接続され
た構成になっている。なお、他方の導電性金属回路板５
０８と導電性金属回路板とは、電気的に絶縁されてい
る。５０９はたとえばエポキシ樹脂で成形された外シー
ルド、５１０および５１１はそれぞれ主電極および制御
電極の外部端子である。図１３には内部構成を示すため
に外シールド５０９は部分破断されて表示されている
が、実際には前記の搭載された半導体チップなどを全て
包含するようシールされている。
用金属板５０１上に、電気絶縁セラミック板５０２の表
面に導電性金属回路板５０３が形成された回路基板が接
着される。回路基板上には、複数の半導体素子のチップ
が、金属回路板５０３に接着されて搭載されている。複
数の半導体チップの内、５０４は半導体スイッチング素
子であるＩＧＢＴ，５０５はフリーホイルダイオードで
ある。そして５０６は、ＳｉＣ単結晶内にｐｎ接合形成
した接合型バリスターすなわち半導体サージ吸収素子で
あり、前記の第一または第二の実施例で開示した半導体
サージ吸収素子を適用できる。これらの半導体チップが
導電性金属回路板５０３上に半田付けされている。これ
らのチップ表面の電極と他方の導電性金属回路板５０８
とはアルミニウムなどの金属線５０７でそれぞれ電気的
に接続されており、IGBT504 ，整流ダイオード５０５、
およびサージ吸収素子５０６が回路的には並列接続され
た構成になっている。なお、他方の導電性金属回路板５
０８と導電性金属回路板とは、電気的に絶縁されてい
る。５０９はたとえばエポキシ樹脂で成形された外シー
ルド、５１０および５１１はそれぞれ主電極および制御
電極の外部端子である。図１３には内部構成を示すため
に外シールド５０９は部分破断されて表示されている
が、実際には前記の搭載された半導体チップなどを全て
包含するようシールされている。
【００４２】このように各半導体チップを同一のパッケ
ージ内に実装すれば、IGBT504 ，フリーホイルダイオー
ド５０５とサージ吸収素子間を繋ぐ電気配線の長さを最
小にすることができ、回路配線インダクタンスによる誘
起電圧を最小にできるので過電圧に対するサージ吸収の
効果を一層顕著に発揮できる利点がある。すなわち、本
実施例によって、ＩＧＢＴやフリーホイルダイオードの
最大阻止電圧と電源電圧のピーク値もしくは連続動作電
圧のピーク値との比率を１５０％以下でかつ限りなく１
００％に近づけることが可能になる。
ージ内に実装すれば、IGBT504 ，フリーホイルダイオー
ド５０５とサージ吸収素子間を繋ぐ電気配線の長さを最
小にすることができ、回路配線インダクタンスによる誘
起電圧を最小にできるので過電圧に対するサージ吸収の
効果を一層顕著に発揮できる利点がある。すなわち、本
実施例によって、ＩＧＢＴやフリーホイルダイオードの
最大阻止電圧と電源電圧のピーク値もしくは連続動作電
圧のピーク値との比率を１５０％以下でかつ限りなく１
００％に近づけることが可能になる。
【００４３】図１３の実施例ではインバータ回路に使わ
れるＩＧＢＴの１相モジュール（図１１の３００に相
当）の例を示したが、本発明はかかる回路構成のモジュ
ールに限定されるものでなく、他の複数個の半導体チッ
プを一体実装したいかなる回路構成のモジュールにも適
用できる。
れるＩＧＢＴの１相モジュール（図１１の３００に相
当）の例を示したが、本発明はかかる回路構成のモジュ
ールに限定されるものでなく、他の複数個の半導体チッ
プを一体実装したいかなる回路構成のモジュールにも適
用できる。
【００４４】なお、本発明による半導体サージ吸収素子
は、上記の応用例の他、サージからの保護を必要とす
る、各種の電気機器、並びに通信装置や端末装置及び電
子計算機等の各種の電子装置を含む電気・電子機器に適
用できる。
は、上記の応用例の他、サージからの保護を必要とす
る、各種の電気機器、並びに通信装置や端末装置及び電
子計算機等の各種の電子装置を含む電気・電子機器に適
用できる。
【００４５】
【発明の効果】本発明によれば、動作の繰り返しが可能
であり、サージ耐量が高い半導体サージ吸収素子が実現
できる。
であり、サージ耐量が高い半導体サージ吸収素子が実現
できる。
【００４６】また、本発明のサージ吸収素子を電力変換
装置等の電気機器，電子機器並びに半導体パワーモジュ
ールに適用すれば、装置の小型化または損失低減等が可
能になる。
装置等の電気機器，電子機器並びに半導体パワーモジュ
ールに適用すれば、装置の小型化または損失低減等が可
能になる。
【図１】本発明による半導体サージ吸収素子の第一の実
施例を示す断面図。
施例を示す断面図。
【図２】従来技術を示す断面図および動作説明図。
【図３】本発明による半導体サージ吸収素子の第二の実
施例を示す断面図および平面図。
施例を示す断面図および平面図。
【図４】第二の実施例の他の平面図。
【図５】第一の実施例の動作を示す図。
【図６】本発明による半導体サージ吸収素子の実装構成
例の断面図。
例の断面図。
【図７】本発明による半導体サージ吸収素子の実装構成
におけるペレット構成例の断面図。
におけるペレット構成例の断面図。
【図８】本発明による半導体サージ吸収素子の実装構成
における他のペレット構成例の断面図。
における他のペレット構成例の断面図。
【図９】本発明によるサージ吸収素子を適用したサイリ
スタ電力変換器の構成図。
スタ電力変換器の構成図。
【図１０】本発明によるサージ吸収素子および従来のＺ
ｎＯバリスターの電圧・電流特性例。
ｎＯバリスターの電圧・電流特性例。
【図１１】本発明によるサージ吸収素子を適用したイン
バータ回路例。
バータ回路例。
【図１２】本発明によるサージ吸収素子を適用したイン
バータにおけるスイッチング素子の電圧・電流波形例。
バータにおけるスイッチング素子の電圧・電流波形例。
【図１３】本発明による半導体サージ吸収素子を適用し
たＩＧＢＴパワーモジュールの実施例。
たＩＧＢＴパワーモジュールの実施例。
１…半導体基板、２…ｎ型層、３，８…ｐ- 型層、３
２，８２…ｐｎ接合、４…一方の主電極、５…他方の主
電極、６，９…ガードリングとなるｐ+ 型層、７，１０
…高濃度ｐ+ 型層、９，９１…ｐ- 型層、１１…ｐ+ 型
層、４１，５１…金属電極、４２，５２…外部端子電
極、６０…パッケージ外枠、７０…絶縁ガス，絶縁油ま
たは絶縁樹脂、１０１〜１０４…サージ吸収素子ペレッ
ト、８０…金属板、１００，１１０，１２０…サージ吸
収素子、２００…サイリスタ電力変換器、２１１，２２
１…ＩＧＢＴスイッチング素子、２１２，２２２…フリ
ーホイルダイオード素子、３００…スイッチング回路、
４００…回路負荷、５００…パワーモジュール、５０１
…放熱用金属板、５０２…電気絶縁セラミック板、503,
５０８…導電性金属回路板、５０４…ＩＧＢＴチップ、
５０５…整流ダイオードチップ、５０６…サージ吸収素
子チップ、５０７…金属線、５０９…外シールド、５１
０，５１１…外部端子。
２，８２…ｐｎ接合、４…一方の主電極、５…他方の主
電極、６，９…ガードリングとなるｐ+ 型層、７，１０
…高濃度ｐ+ 型層、９，９１…ｐ- 型層、１１…ｐ+ 型
層、４１，５１…金属電極、４２，５２…外部端子電
極、６０…パッケージ外枠、７０…絶縁ガス，絶縁油ま
たは絶縁樹脂、１０１〜１０４…サージ吸収素子ペレッ
ト、８０…金属板、１００，１１０，１２０…サージ吸
収素子、２００…サイリスタ電力変換器、２１１，２２
１…ＩＧＢＴスイッチング素子、２１２，２２２…フリ
ーホイルダイオード素子、３００…スイッチング回路、
４００…回路負荷、５００…パワーモジュール、５０１
…放熱用金属板、５０２…電気絶縁セラミック板、503,
５０８…導電性金属回路板、５０４…ＩＧＢＴチップ、
５０５…整流ダイオードチップ、５０６…サージ吸収素
子チップ、５０７…金属線、５０９…外シールド、５１
０，５１１…外部端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小野瀬 秀勝 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 木村 新 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内
Claims (15)
- 【請求項１】バンドギャップエネルギーが２.０ｅＶ 以
上の半導体単結晶を半導体材料とし、第１導電型の第１
半導体層と、前記第１半導体層とｐｎ接合を形成する第
２半導体層と、前記第１半導体層と他のｐｎ接合を形成
する第３半導体層と、を有する半導体基体と、 前記第２半導体層と接触する電極と、 前記第３半導体層と接触する他の電極と、 を備え、 前記ｐｎ接合及び前記他のｐｎ接合のそれぞれにおい
て、パンチスルー電圧がアバランシェ電圧よりも低いこ
とを特徴とする半導体サージ吸収素子。 - 【請求項２】請求項１において、前記ｐｎ接合のパンチ
スルー電圧において前記第２半導体層内の空乏層がパン
チスルーし、前記他のｐｎ接合のパンチスルー電圧にお
いて前記第３半導体層内の空乏層がパンチスルーするこ
とを特徴とする半導体サージ吸収素子。 - 【請求項３】請求項２において、前記第２及び第３半導
体層が前記第１半導体層よりも高不純物濃度であること
を特徴とする半導体サージ吸収素子。 - 【請求項４】請求項１において、さらに、前記第２半導
体層の周辺端部に位置し、前記第２半導体層よりも接合
深さが深くて高不純物濃度の第４半導体層と、前記第３
半導体層の周辺端部に前記第３半導体層よりも接合深さ
が深くて高不純物濃度の第５半導体層と、を備えること
を特徴とする半導体サージ吸収素子。 - 【請求項５】請求項１において、さらに、前記第２半導
体層内に位置し、前記第２半導体層よりも高不純物濃度
の第２導電型の複数の第６半導体層と、前記第３半導体
層内に位置し、前記第３半導体層よりも高不純物濃度の
第２導電型の複数の第７半導体層と、を備えることを特
徴とする半導体サージ吸収素子。 - 【請求項６】請求項５において、前記第６及び第７半導
体層の深さがそれぞれ前記第２及び第３半導体層よりも
浅いことを特徴とする半導体サージ吸収素子。 - 【請求項７】請求項４において、さらに、前記第２半導
体層内に位置し、前記第２半導体層よりも高不純物濃度
の第２導電型の複数の第６半導体層と、前記第３半導体
層内に位置し、前記第３半導体層よりも高不純物濃度の
第２導電型の複数の第７半導体層と、を備え、前記第４
半導体層と前記第６半導体層とが接触し、前記第５半導
体層と前記第７半導体層とが接触することを特徴とする
半導体サージ吸収素子。 - 【請求項８】バンドギャップエネルギーが２.０ｅＶ 以
上の半導体単結晶を半導体材料とし、第１導電型の第１
半導体層と、前記第１半導体層とｐｎ接合を形成する第
２半導体層と、前記第１半導体層と他のｐｎ接合を形成
する第３半導体層と、を有する半導体基体と、前記第２
半導体層と接触する電極と、前記第３半導体層と接触す
る他の電極と、を備え、前記ｐｎ接合及び前記他のｐｎ
接合のそれぞれにおいて、パンチスルー電圧がアバラン
シェ電圧よりも低い、少なくとも１個の半導体ペレット
と、 前記半導体ペレットに電気的に接続され、前記半導体ペ
レットを挟む複数の金属電極と、 前記半導体ペレット及び前記複数の金属電極を被覆する
絶縁体と、を備えることを特徴とする半導体サージ吸収
素子。 - 【請求項９】請求項８において、前記半導体ペレットが
複数個直列に積層されることを特徴とする半導体サージ
吸収素子。 - 【請求項１０】請求項９において、さらに半導体ペレッ
ト間に介在する金属板を備えることを特徴とする半導体
サージ吸収素子。 - 【請求項１１】サージ吸収素子が接続される電気・電子
機器であって、 前記サージ吸収素子が、バンドキャップエネルギーが
２.０ｅＶ 以上の半導体単結晶を半導体材料とする半導
体サージ吸収素子であることを特徴とする電気・電子機
器。 - 【請求項１２】請求項１１において、電源電圧あるいは
連続使用電圧が２２０Ｖ以上であり、前記電気・電子機
器の耐電圧が前記電源電圧のピーク値あるいは前記連続
使用電圧のピーク値の１００％から１５０％であること
を特徴とする電気・電子機器。 - 【請求項１３】請求項１１または１２において、前記電
気・電子機器は半導体スイッチング素子を備え、前記半
導体サージ吸収素子は前記半導体スイッチング素子に並
列に接続されることを特徴とする電気・電子機器。 - 【請求項１４】請求項１１において、前記双方向の半導
体サージ吸収素子が、請求項１乃至１０のいずれか１項
に記載の半導体サージ吸収素子であることを特徴とする
電気機器。 - 【請求項１５】金属板と、 前記金属板上に接着される回路基板と、 前記回路基板上に搭載され、互いに並列接続される半導
体スイッチング素子及び半導体サージ吸収素子と、を備
え、 前記半導体サージ吸収素子が、 バンドギャップエネルギーが２.０ｅＶ 以上の半導体単
結晶を半導体材料とし、第１導電型の第１半導体層と、
前記第１半導体層とｐｎ接合を形成する第２半導体層
と、前記第１半導体層と他のｐｎ接合を形成する第３半
導体層と、を有する半導体基体と、前記第２半導体層と
接触する電極と、前記第３半導体層と接触する他の電極
と、を備え、前記ｐｎ接合及び前記他のｐｎ接合のそれ
ぞれにおいて、パンチスルー電圧がアバランシェ電圧よ
りも低いことを特徴とするパワーモジュール。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26269898A JP3955396B2 (ja) | 1998-09-17 | 1998-09-17 | 半導体サージ吸収素子 |
| EP99116631A EP0987722A3 (en) | 1998-09-17 | 1999-08-25 | Semiconductor surge absorber, electrical-electronic apparatus, and power module using the same |
| US09/396,733 US6353236B1 (en) | 1998-09-17 | 1999-09-15 | Semiconductor surge absorber, electrical-electronic apparatus, and power module using the same |
| KR1019990039733A KR20000023194A (ko) | 1998-09-17 | 1999-09-16 | 반도체 서지 흡수 소자 및 그것을 이용한 전기·전자 기기및 파워 모듈 |
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|---|---|---|---|
| JP26269898A JP3955396B2 (ja) | 1998-09-17 | 1998-09-17 | 半導体サージ吸収素子 |
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|---|---|
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ID=17379363
Family Applications (1)
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