CN109638012B - 一种双向防护芯片及其制备方法 - Google Patents

一种双向防护芯片及其制备方法 Download PDF

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Abstract

本发明公开了一种双向防护芯片,其包括:第一导电类型的衬底,形成在衬底的上表面的第一导电类型的第一外延层,自第一外延层的上表面向下形成的第一导电类型的第一注入区,且第一注入区的离子浓度大于第一外延层的离子浓度,形成在所述第一外延层和所述第一注入区的上表面交界处的第一导电类型的至少一个第二外延层,形成在第二外延层的上表面的第二导电类型的第三外延层,形成在第一注入区的上表面且与第二外延层间隔设置的第二导电类型的第四外延层,形成在第一外延层、第三外延层、第四外延层和第一注入区的上表面的绝缘层。本发明还公开了一种上述双向防护芯片的制备方法。其能实现双向电压保护,且体积较小。

Description

一种双向防护芯片及其制备方法
技术领域
本发明涉及半导体技术领域,尤其涉及一种双向防护芯片及其制备方法。
背景技术
功率器件防护芯片是一种用来保护敏感半导体器件,使其免遭瞬态电压浪涌破坏而特别设计的固态半导体器件,它具有箝位系数小、体积小、响应快、漏电流小和可靠性高等优点,因而在电压瞬变和浪涌防护上得到了广泛的应用。
但普通的防护芯片很难实现双向电压保护,即使能通过多个防护芯片串并联而实现双向防护,但又增加了芯片的体积,而使电路的体积较大。
发明内容
为了克服现有技术的不足,本发明的目的之一在于提供一种双向防护芯片,其能实现双向电压保护,且体积较小;
本发明的目的之二在于提供一种上述双向防护芯片的制备方法。
本发明的目的之一采用以下技术方案实现:
一种双向防护芯片,其包括:
第一导电类型的衬底,
形成在所述衬底的上表面的第一导电类型的第一外延层,
自所述第一外延层的上表面向下形成的第一导电类型的第一注入区,且所述第一注入区的离子浓度大于所述第一外延层的离子浓度,
形成在所述第一外延层和所述第一注入区的上表面交界处的第一导电类型的至少一个第二外延层,
形成在所述第二外延层的上表面的第二导电类型的第三外延层,
形成在所述第一注入区的上表面且与所述第二外延层间隔设置的第二导电类型的第四外延层,
形成在所述第一外延层、所述第三外延层、所述第四外延层和所述第一注入区的上表面的绝缘层,
形成在所述第三外延层上的第一金属层,
形成在所述第四外延层上的第二金属层。
优选的,所述双向防护芯片还包括自所述第三外延层的上表面向下形成的第二导电类型的第二注入区,所述第二注入区与所述第一金属层电连接。
优选的,所述双向防护芯片还包括自所述第四外延层的上表面向下形成的第二导电类型的第三注入区,所述第三注入区与所述第二金属层电连接。
优选的,所述第二外延层有两个,两个所述第二外延层的上表面上均设置有所述第三外延层,所述第四外延层位于两个所述第二外延层之间。
优选的,所述绝缘层为氧化硅层或氮化硅层。
优选的,所述双向防护芯片还包括形成在所述第一金属层上的第一电极,形成在所述第二金属层上的第二电极。
本发明的目的之二采用以下技术方案实现:
一种上述双向防护芯片的制备方法,包括步骤:
S1、在第一导电类型的衬底的上表面形成第一导电类型的第一外延层,在所述第一外延层的上表面形成第一导电类型的外延层,在所述外延层的上表面形成第二导电类型的电极外延层;
S2、通过刻蚀去除一部分的所述外延层和所述电极外延层,而形成至少一个所述第二外延层和第三外延层;
S3、在所述第一外延层和所述第三外延层的上表面形成一层绝缘层;
S4、去除所述第一外延层的上表面上的所述绝缘层的中间部分,再从已去除绝缘层的所述第一外延层的上表面向下注入形成第一导电类型的第一注入区,且所述第一注入区的离子浓度大于所述第一外延层的离子浓度;
S5、将所述第一注入区横向扩散至所述第二外延层的下表面;
S6、在所述第一注入区的上表面形成与所述绝缘层连接的第二导电类型的第四外延层;
S7、在所述第四外延层的上表面覆盖绝缘层;
S8、在所述第三外延层对应的绝缘层上开设第一开口,在与所述第四外延层对应的绝缘层上开设第二开口;
S9、填充所述第一开口形成与所述第三外延层连接的第一金属层,填充所述第二开口形成与所述第四外延层连接的第二金属层;
进一地步,在所述步骤S1中,所述外延层的电阻率大于所述电极外延层的电阻率。
进一地步,其特征在于,在所述步骤S5中,通过高温热退火处理使所述第一注入区横向延伸至所述第二外延层的下表面。
进一地步,在所述步骤S2中,所述刻蚀为干法刻蚀。
相比现有技术,本发明的有益效果在于:
当所述第一导电类型为P型导电类型时,当所述第一金属层接电源的正极时,电流从第一金属层流入第三外延层,因第三外延层与所述第二外延层形成反向PN结,而使电流截止;当所述第二金属层接电源的正极时,电流从第二金属层流入第四外延层,因第四外延层与所述第一注入区形成反向PN结,而使电流截止,从而实现双向电压保护。另外,其不用外连接其他器件,而能实现双向电压保护,且其结构简单,从而减小了体积。
附图说明
图1为本发明的双向防护芯片的结构示意图;
图2为本发明的双向防护芯片的等效电路图;
图3为本发明的双向防护芯片的制备方法的流程图;
图4-图12为本发明的双向防护芯片的制备方法的详细过程示意图。
图中:1.双向防护芯片;10.衬底;20、第一外延层;21、第一注入区;30、外延层;31、第二外延层;40、电极外延层;41、第二注入区;42、第一金属层;43、第三外延层;50、绝缘层;51、第一开口;52、第二开口;60、第四外延层;61、第三注入区;62、第二金属层;70、第一二极管;80、第二二极管;90、第三二极管。
具体实施方式
为了能够更清楚地理解本发明的具体技术方案、特征和优点,下面结合附图和具体实施方式对本发明进行进一步的详细描述。
在本发明的描述中,需要说明的是,术语“上”、“下”、“左”、“右”、“横向”、“纵向”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系,或者是该发明产品使用时惯常摆放的方位或位置关系,仅是为了便于描述本发明和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本发明的限制。此外,术语“第一”、“第二”、“第三”等仅用于区分描述,而不能理解为指示或暗示相对重要性。
如图1所示,本发明公开了一种双向防护芯片1,其包括:第一导电类型的衬底10,形成在所述衬底10的上表面的第一导电类型的第一外延层20,自所述第一外延层20的上表面向下形成的第一导电类型的第一注入区21,且所述第一注入区21的离子浓度大于所述第一外延层20的离子浓度,形成在所述第一外延层20和所述第一注入区21的上表面交界处的第一导电类型的至少一个第二外延层31,形成在所述第二外延层31的上表面的第二导电类型的第三外延层43,形成在所述第一注入区21的上表面且与所述第二外延层31间隔设置的第二导电类型的第四外延层60,形成在所述第一外延层20、所述第三外延层43、所述第四外延层60和所述第一注入区21的上表面的绝缘层50,形成在所述第三外延层43上的第一金属层42,形成在所述第四外延层60上的第二金属层62。
在上述实施方式中,如图2所示,当所述第一导电类型为P型导电类型,所述第一金属层42接电源的正极,所述第二金属层62接电源的负极时(其中电源上的电压小于击穿电压),电流从第一金属层42流入第三外延层43,因第三外延层43与所述第二外延层31形成反向PN结,相当于图2中的第一二极管70,而使电流截止;当所述第二金属层30接电源的正极时,电流从第二金属层30流入第四外延层60,因第四外延层60与所述第一注入区21形成反向PN结,相当于第三二极管90,而使电流截止,从而实现双向电压保护。本双向防护芯片1不用外连接其他器件,而能实现双向电压保护,且其结构简单,从而减小了体积。另外,如图1所示,为了降低本双向防护芯片1的寄生电容,所述第二外延层31设置有两个,两个第二外延层31的上表面上均设置有所述的第三外延层43,为了节省体积,所述第四外延层60设置在两个第二外延层31之间,另外一个第二外延层31与第三外延层43形成反向PN结,相当于图2中的第二二极管80。其中,所述第一金属层42和所述第二金属层62降低了本双向防护芯片1的电阻和能提高散热率,所述绝缘层50能防止漏电。所述第一注入区21的离子浓度大于所述第一外延层20的离子浓度,可防止电流流入第一外延层20。
当所述第一导电类型为N型导电类型,所述第一金属层42接电源的正极,所述第二金属层62接电源的负极时(其中电源上的电压小于击穿电压),电流从第一金属层42流入第三外延层43,因第三外延层43与所述第二外延层31形成正向PN结,电流流入所述第二外延层31,再流入所述第一注入区21,因所述第一注入区21与所述第四外延层形成反向PN结,而导致电流截止;当所述第二金属层30接电源的正极时,电流从第二金属层62流入第四外延层60,因第四外延层60与所述第一注入区21形成正向PN结,电流流入第一注入区21,再流入导电类型相同的所述第二外延层31,因所述第二外延层31与所述第三外延层43形成反向的PN接,而使电流截止,从而实现双向电压保护。
另外,如果本双向防护芯片1所接的电压大于击穿电压时,电压就会击穿各外延层之间形成的反向PN结,使所述第一金属层42和所述第二金属层62连通,而形成一导通的放电器件,从而避免整个双向防护芯片1被击坏。
在另一种优选的实施方式中,所述双向防护芯片1还包括自所述第三外延层43的上表面向下形成的第二导电类型的第二注入区41,所述第二注入区41与所述第一金属层42电连接。所述双向防护芯片1还包括自所述第四外延层60的上表面向下形成的第二导电类型的第三注入区61,所述第三注入区61与所述第二金属层62电连接。所述绝缘层50为氧化硅层或氮化硅层。所述双向防护芯片1还包括形成在所述第一金属层42上的第一电极,形成在所述第二金属层62上的第二电极。在该实施方式中,其他部件或连接关系同上述实施方式。
在上述实施方式中,所述第二注入区41的离子浓度大于所述第三外延层43的离子浓度,可降低所述第三外延层43的电阻,也便于第一金属层42上的电流流入第三外延层43;同理,所述第三注入区41离子浓度大于所述第四外延层60的离子浓度,可降低所述第四外延层60的电阻,也便于第二金属层42上的电流流入第四外延层60;为了节省成本,所述绝缘层50为氧化硅层,为了使本芯片更稳固,所述绝缘层50为氮化硅层;为了使本双向防护芯片1更容易与电路进行电连接,所述双向防护芯片1还包括形成在所述第一金属层42上的第一电极,形成在所述第二金属层62上的第二电极。
本发明还公开了一种上述双向防护芯片1的制备方法,包括步骤:
S1、在第一导电类型的衬底10的上表面形成第一导电类型的第一外延层20,在所述第一外延层20的上表面形成第一导电类型的第二外延层31,在所述第二外延层31的上表面形成第二导电类型的电极外延层43;
如图4所示,在上述步骤中,所述第一外延层20的电阻率大于所述第二外延层31的电阻率,这样可使所述第二外延层31的电流大于所述第一外延层20的电流,电流流向所述第二外延层31。
S2、通过刻蚀去除一部分的所述第二外延层31和所述电极外延层40,而形成至少一个所述第二外延层31和第三外延层43;
如图5所示,在上述步骤中,为了使刻蚀的精度更高,可通过干法刻蚀去除一部分的所述第二外延层31和所述电极外延层40,具体为刻蚀掉所述第二外延层31和所述电极外延层40的两侧及中间的部分。
S3、在所述第一外延层20和所述第三外延层30的上表面形成一层绝缘层50;
如图6所示,在上述步骤中,为了操作方便,可以通过热氧化在所述第一外延层20和所述第三外延层30的上表面形成一层氧化硅绝缘层50。
S4、通过刻蚀去除所述第一外延层20的上表面上的所述绝缘层50的中间部分,再从已去除绝缘层50的所述第一外延层20的上表面向下注入形成第一导电类型的第一注入区21,且所述第一注入区21的离子浓度大于所述第一外延层20的离子浓度;
如图7所示,在上述步骤中,具体为:通过干法刻蚀刻蚀掉所述绝缘层50的中部,再从所述绝缘层50中间的所述第一外延层20的上表面向下注入形成第一导电类型的第一注入区21,为了减小所述第一注入区21的电阻率,所述第一注入区21的离子浓度大于所述第一外延层20的离子浓度。
S5、将所述第一注入区21横向延伸至所述第二外延层31的下表面;
如图8所示,在上述步骤中,通过高温热退火处理使所述第一注入区21横向延伸至所述第二外延层31的下表面,其中可在氮气和氢气的混合气体的保护下在1200℃进行至少600分钟的热退火而横向延伸所述第一注入区21。
S6、在所述第一注入区21的上表面形成与所述绝缘层50连接的第二导电类型的第四外延层60;
如图9所示,在上述步骤中,所述第四外延层60设置在所述绝缘层50的中间。
S7、在所述第四外延层60的上表面覆盖绝缘层50;
如图10所示,在上述步骤中,可通过热氧化横向延伸所述绝缘层50至所述第四外延层60的上表面;
S8、在所述第三外延层30对应的绝缘层50上开设第一开口41,在与所述第四外延层60对应的绝缘层50上开设第二开口52;
如图11所示,在上述步骤中,所述第一开口41和所述第二开口52均可以通过干法刻蚀形成。
S9、填充所述第一开口41形成与所述第三外延层30连接的第一金属层42,填充所述第二开口52形成与所述第四外延层60连接的第二金属层62;
如图12所示,在上述步骤中,所述第一金属层42和所述第二金属层62的材质可为铝或铜,为了更好地连接外部电路,所述第一金属层42和所述第二金属层62均超出所述绝缘层50。
综述,本双向防护芯片1通过多层外延层形成反向PN结结构,均通过外延的方式形成连接面,使芯片的缺陷少,漏电小,可靠性高。且其制备方法的难度低,减小了芯片的制造成本。
以上显示和描述了本发明的基本原理、主要特征和优点。本行业的技术人员应该了解,本发明不受上述实施例的限制,上述实施例和说明书中的描述的只是说明本发明的原理,在不脱离本发明精神和范围的前提下,本发明还会有各种变化和改进,这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其等效物界定。

Claims (10)

1.一种双向防护芯片,其特征在于,其包括:
第一导电类型的衬底,
形成在所述衬底的上表面的第一导电类型的第一外延层,
自所述第一外延层的上表面向下形成的第一导电类型的第一注入区,且所述第一注入区的离子浓度大于所述第一外延层的离子浓度,
形成在所述第一外延层和所述第一注入区的上表面交界处的第一导电类型的至少一个第二外延层,
形成在所述第二外延层的上表面的第二导电类型的第三外延层,
形成在所述第一注入区的上表面且与所述第二外延层间隔设置的第二导电类型的第四外延层,
形成在所述第一外延层、所述第三外延层、所述第四外延层和所述第一注入区的上表面的绝缘层,
形成在所述第三外延层上的第一金属层,
形成在所述第四外延层上的第二金属层。
2.根据权利要求1所述的双向防护芯片,其特征在于,所述双向防护芯片还包括自所述第三外延层的上表面向下形成的第二导电类型的第二注入区,所述第二注入区与所述第一金属层电连接。
3.根据权利要求1所述的双向防护芯片,其特征在于,所述双向防护芯片还包括自所述第四外延层的上表面向下形成的第二导电类型的第三注入区,所述第三注入区与所述第二金属层电连接。
4.根据权利要求1所述的双向防护芯片,其特征在于,所述第二外延层有两个,两个所述第二外延层的上表面上均设置有所述第三外延层,所述第四外延层位于两个所述第二外延层之间。
5.根据权利要求1所述的双向防护芯片,其特征在于,所述绝缘层为氧化硅层或氮化硅层。
6.根据权利要求1所述的双向防护芯片,其特征在于,所述双向防护芯片还包括形成在所述第一金属层上的第一电极,形成在所述第二金属层上的第二电极。
7.一种双向防护芯片的制备方法,其特征在于,包括步骤:
S1、在第一导电类型的衬底的上表面形成第一导电类型的第一外延层,在所述第一外延层的上表面形成第一导电类型的外延层,在所述外延层的上表面形成第二导电类型的电极外延层;
S2、通过刻蚀去除一部分的所述外延层和所述电极外延层,而形成至少一个第二外延层和第三外延层;
S3、在所述第一外延层和所述第三外延层的上表面形成一层绝缘层;
S4、去除所述第一外延层的上表面上的所述绝缘层的中间部分,再从已去除绝缘层的所述第一外延层的上表面向下注入形成第一导电类型的第一注入区,且所述第一注入区的离子浓度大于所述第一外延层的离子浓度;
S5、将所述第一注入区横向扩散至所述第二外延层的下表面;
S6、在所述第一注入区的上表面形成与所述绝缘层连接的第二导电类型的第四外延层;
S7、在所述第四外延层的上表面覆盖绝缘层;
S8、在所述第三外延层对应的绝缘层上开设第一开口,在与所述第四外延层对应的绝缘层上开设第二开口;
S9、填充所述第一开口形成与所述第三外延层连接的第一金属层,填充所述第二开口形成与所述第四外延层连接的第二金属层。
8.根据权利要求7所述的双向防护芯片的制备方法,其特征在于,在所述S1中,所述外延层的电阻率大于所述电极外延层的电阻率。
9.根据权利要求7所述的双向防护芯片的制备方法,其特征在于,在所述S5中,通过高温热退火处理使所述第一注入区横向延伸至所述第二外延层的下表面。
10.根据权利要求7所述的双向防护芯片的制备方法,其特征在于,在所述S2中,所述刻蚀为干法刻蚀。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106409828A (zh) * 2016-11-30 2017-02-15 上海芯石微电子有限公司 一种适用小型化封装的半桥整流肖特基器件及制造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9741620B2 (en) * 2015-06-24 2017-08-22 Invensas Corporation Structures and methods for reliable packages

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106409828A (zh) * 2016-11-30 2017-02-15 上海芯石微电子有限公司 一种适用小型化封装的半桥整流肖特基器件及制造方法

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