CN101563784B - 低正向电压降的瞬态电压抑制器及其制造方法 - Google Patents
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Abstract
一种低正向电压降的瞬态电压抑制器利用了在单个集成电路器件中与高反向额定电压的肖特基整流器并联电连接的低反向额定电压的PN二极管。该瞬态电压抑制器在理想情况下适于解决PN二极管的高正向电压降以及肖特基整流器的低反向击穿的高泄漏的问题。可以通过诸如1)双外延层(浓度较高的外延层位于底部)或2)通过压缩基区实现的PN二极管的击穿设计的方法来制造低反向电压的PN整流器。
Description
相关申请的交叉引用
本申请根据35U.S.§119要求享有2006年6月23日提交的临时申请No.60/805689的优先权，通过引用将其全部内容并入到本文中。
背景技术
本发明涉及低正向电压降的瞬态电压抑制器及其制造方法。
肖特基整流器一般在器件内具有特殊的势垒金属接触以实现低的正向电压降，在电路中广泛使用肖特基整流器以在没有显著的传导功率损耗的情况下传导正向电流。然而，由于金属阻挡层(metal barrier)和势垒的特性在高表面电场下会降低，因此肖特基整流器长久以来一直因其在额定反向电压下的反向泄漏高，而被批评为是具有强表面电场的严重势垒降低器件，对于低势垒高度和低反向电压肖特基器件而言尤其如此。另一方面，PN结构二极管通常具有比肖特基二极管低的反向泄漏性能。因此，由于器件中的PN结中的内建电势的性质，即使在低电流密度下也无法避免高正向电压降的缺点。于是整流器的应用就变成了受正向传导损耗或反向功率损耗限制的电路设计师的折衷决定。
结果，在诸如硬盘控制电路设计的应用中，例如，并联连接较高额定电压的肖特基整流器和较低反向额定电压的瞬态电压抑制器(TVS)以实现低的正向电压降(极性保护)并同时防止两端处的反向浪涌。肖特基器件的存在主要是用于极性保护，以通过其较低的正向电压降确保两端的连接在正确的方向上。然而，由于在控制电路中需要两种实际器件，即肖特基整流器和反向额定电压TVS(瞬态电压抑制器)，而使这种电路的制造成本很高。因此，希望在技术上做出改进以降低这种器件的成本。
鉴于上述问题，本发明的主要目的、特征或优点是在目前技术水平上做出改进。
本发明的另一目的、特征或优点是提供一种低正向电压降的瞬态电压抑制器及其制造方法。
本发明的另一目的、特征或优点是低反向泄漏器件和用于低额定反向击穿电压肖特基整流器的方法。
本发明的另一目的、特征或优点是提供低势垒高度和低反向泄漏器件以及用于肖特基整流器的方法。
本发明的另一目的、特征或优点是提供高额定电流的肖特基整流器。
本发明的另一目的、特征或优点是提供一种低正向电压降的瞬态电压抑制器及其制造方法，其利用了单极二极管来降低双极二极管的正向电压间隙(voltage gap)。
本发明的另一目的、特征或优点是提供一种低正向电压降的瞬态电压抑制器，其制造成本低、耐用且工作高效。
本发明的另一目的、特征或优点是提供一种制造改进的低正向电压降的瞬态电压抑制器的方法。
通过以下说明书和权利要求可以明了本发明的这些和/或其他特征或优点的一个或多个。应该理解的是，没有任何单个实施例需要展现出所有或任意的这些目的、特征或优点。
发明内容
一种低正向电压降的瞬态电压抑制器由低反向额定电压PN二极管和在单个集成电路器件中与该PN二极管并联电连接的高反向额定电压的肖特基整流器构成。
根据另一特征，本发明由电连接到抑制器的电路构成，该抑制器用于保护该电路不受反向极性和反向电源浪涌的影响。
根据本发明的另一特征，将硬盘组件电连接到所述电路，以使瞬态电压抑制器对硬盘进行电保护。
根据本发明的另一特征，该电压抑制器是与P-I-N肖特基整流器合并的肖特基整流器。
根据本发明的另一特征，该肖特基整流器具有主要用于在正向偏置期间的载流子注入的P区。
根据本发明的另一特征，该肖特基整流器具有用于电压控制和浪涌保护的PN扩散分布。
根据本发明的另一特征，该集成电路器件构造在硅衬底上。
根据本发明的另一特征，该衬底具有注入掺杂。
根据本发明的另一特征，该PN二极管具有扩大的保护环，该保护环由于远离瞬态电压抑制器的管芯表面的PN二极管的结区处的电场而支配反向电压性能。
根据本发明的另一特征，该瞬态电压抑制器是利用具有用于形成肖特基势垒的高电阻外延的第一和第二外延层构造的，但抑制器的额定电压是由第一外延层的PN界面得出的。
根据本发明的另一特征，所述第一外延层的浓度高于所述第二外延层的浓度。
根据本发明的另一特征，所述瞬态电压抑制器是利用通过压缩基区(base)实现的PN二极管的击穿设计(punched through design)构造的，其中所述肖特基整流器具有比所述PN二极管长的基区宽度。
根据本发明的另一特征，所述肖特基整流器的瞬态电压抑制器具有并联连接的PN二极管的反向额定电压，使得在所述PN二极管处于击穿状态时所述肖特基的表面电场将比所述PN二极管的临界场低得多。
本发明的方法包括如下步骤：在衬底上形成低反向额定电压的PN二极管，以及在衬底上形成与所述PN二极管并联电连接的高反向额定电压的肖特基整流器。
根据上述方法的另一特征，对电压抑制器进行封装以将所述电压抑制器自动放置在电路中。
根据该方法的另一特征，在所述抑制器内形成第一和第二外延层以具有用于所述肖特基整流器的高电阻外延，所述抑制器从与所述第一外延层的PN界面产生额定电压。
根据本发明的方法，利用所述PN二极管的击穿设计制造抑制器，使得所述肖特基整流器具有比所述PN二极管的基区宽度长的基区宽度，其中所述击穿设计利用了基区宽度压缩。
根据本发明的另一方法，将所述肖特基整流器形成为具有比并联连接的PN二极管的反向电压高的反向电压。
根据本发明的另一特征，将所述瞬态电压抑制器构造成使得所述抑制器在低电流密度下具有通过所述肖特基整流器的正向传导，并且反向击穿仅由所述PN二极管控制。
附图说明
图1为屏幕显示，其示出了低反向泄漏肖特基的截面图(左)、肖特基的SRP曲线(中)和低反向额定电压PN(右)。
图2为屏幕显示，其示出了在PN二极管击穿时的反向偏压下的肖特基。对于肖特基，临界电场出现在PN结的底部(中，Ec～4.5e5V/cm)，并且肖特基势垒的表面电场仅大约为Ec的1/3(底部，Es～1.5e5V/cm)。
图3示出了当器件处于正向偏压下时仅肖特基发生的电流线(左，VF＜0.7V)和施加反向偏压时通过PN结的电流线(右)。
图4为屏幕显示，其示出了具有120分钟、180分钟和240分钟驱入时间的MPS芯片的性能(从左到右)以及反向I-V特性。当驱入时间增大时，结的深度增大且反向电压降低。
图5为示出了13V和50V肖特基单元(模拟)之间的反向泄漏比较的曲线图。
图6示出了本发明的一个实施例的功能框图，该实施例在单个IC器件中具有与低反向额定电压的瞬态电压抑制器并联电连接的高反向额定电压肖特基整流器。
图7到图14示出了用于本发明的集成电路的制造工艺的一个实施例。
具体实施方式
本发明提供一种单集成电路TVS(瞬态电压抑制器)，其组合了与高反向额定电压肖特基整流器并联的低反向额定电压PN二极管。可以将本发明应用于STD(标准偏差)肖特基产品以防止反向泄漏并提高额定Tj(器件的结温)。根据测试结果，本发明可以通过Tj＝150C HTRB(其中Tj为器件的结温，HTRB为高温反向偏压，这是一种用于反向加速和老化器件的器件鉴定试验方法)测试而没有失败。通常，肖特基整流器需要势垒高度超过770毫电子伏特的高势垒(BH＞770meV)和低浓度外延以通过同样的Hi-rel测试。本发明可高效地工作以保护控制电路，例如但不限于硬盘组件或其他敏感电子器件需要得到保护以免受电压瞬变影响的应用。本发明保护CMOS(互补金属氧化物半导体)集成电路使其不受两种极性的电压尖峰的影响，具有特定的低正向电压降以便进行保护而不受负尖峰信号的影响。
在现代硬盘控制电路设计中，利用分立元件将较高额定电压的肖特基整流器和较低反向额定电压的瞬态电压抑制器并联连接以实现低的正向电压降极性保护并同时防止电路两端处的反向浪涌。使用肖特基整流器主要是为了极性保护，以及通过其较低的正向电压降保护电路两端的连接在正确的方向上。本发明通过将所有电特性要求融合到单个模块中而制造改进的集成电路器件。
通常，在合并的P-I-N肖特基(MPS)整流器中，P区主要用于正向偏置期间的载流子注入以获得更好的导电性能。然而，在本发明中，将P/N扩散分布用于反向电压控制和较低反向额定电压的瞬态电压抑制器的浪涌保护。较高VR(反向电压降)的肖特基整流器利用低正向电压降下的电流传导用作极性保护装置。本发明被用作低VF(正向电压降)瞬态电压抑制器装置以便作为极性和反向浪涌保护来对电路进行保护。必须将器件的掺杂浓度控制在一定的范围内，优选使用注入掺杂，以确保可以得到满足正向和反向要求的扩散分布和电流传导能力。因为将并联连接的肖特基整流器设计成具有比瞬态电压抑制器高得多的额定反向电压性能，所以肖特基整流器的势垒高度可以尽量低，以实现最佳的正向性能和低电流密度，而不会使反向泄漏增加过大。由于肖特基二极管由瞬态电压抑制器所围绕，因此不需要额外的端接设计。
构造和操作
表面电场的减小
对于大多数商用肖特基整流器而言，芯片表面大部分被金属阻挡层覆盖并由边缘的一个或多个端接设计如PN保护环或场极板所围绕。然而，在本发明中，PN保护环的扩散深度和面积大大增加并由于远离管芯表面的PN界面的结区处的临界电场而支配反向电压性能。
可以通过一些方法来实现PN整流器的低反向电压，这些方法例如为使用浓度较高的外延层位于底部的双外延层或使用通过基区宽度压缩实现的PN二极管的击穿设计。第一种方法保留高电阻外延以形成肖特基势垒，但芯片的额定电压由底部集中的外延层的PN界面决定。第二种方法允许肖特基整流器具有比PN长的基区宽度。两种方法都实现了相同的效果；肖特基的反向电压必须比并联连接的PN高。因此，芯片在低电流密度下具有通过肖特基整流器的正向传导(金属阻挡层在正向电压降到达0.7V的PN内建电势之前传导电流)，并且反向击穿由PN结控制。
该肖特基整流器具有比并联连接的PN二极管高的反向额定电压，在PN二极管击穿时肖特基的表面电场将比PN二极管的临界场低得多。势垒降低现象变得不明显，并且在PN二极管击穿之前出乎意料地导致低反向泄漏电流。
电压控制
图1、图2和图3提供了对使用浓度较高的外延层位于底部的双外延层的第一种方法的计算机模似。图1示出了外延构造以及如何将肖特基整流器并联连接到PN二极管。图2示出了在芯片处于反向偏压下时的电场模拟和SRP。如图2所示，当硅中的临界电场出现在PN结的底部时(Ec＝4.5e5)，其中Ec为硅中的临界电场，肖特基表面上的电场仅约为Ec的1/3(Es，Schottky＝1.5e5)，其中Es为硅中的表面电场。图3示出了在处于正向偏压下(VF＜0.7V)时芯片的一个实施例的电流线，其中VF为正向电压降，V为反向偏压。模拟得到的电流线清楚地展示了两个并联连接的二极管的功能。
图4示出了利用通过基区宽度压缩实现的PN二极管的击穿设计的第二种方法的电压控制。随着驱入时间的增加(1100C/120分钟、1100C/180分钟、1100C/240分钟)，击穿电压下降(43V、34V和25V)。除电压控制之外，临界电场的位置、正向和反向偏压下的电流流动以及肖特基表面处的较低电场都与第一种方法相同。
一个芯片中的整个肖特基面积
肖特基势垒高度和电流密度是本发明的正向电压降性能的主要关注方面。为了不影响浪涌性能，利用安全保护带减小肖特基面积以满足特定电流密度下的正向电压降要求。
由于势垒性质，肖特基整流器被认为具有比PN结二极管高的反向泄漏性能。肖特基的泄漏正比于芯片中的肖特基面积，因此减小肖特基的接触面积也是抑制反向泄漏的一种有效方式。泄漏的抑制不仅来自于表面电场的减小，而且来自于肖特基接触面积的减小。还发现，通过减小肖特基面积而增加PN面积，击穿电压不会受到影响，而反向泄漏大大减小。
表1提供了利用第二种方法制备的样品的测量结果，其中使用了击穿电压控制。样品具有80mil×80mil的芯片尺寸，并且该器件的特殊额定电压的目标为Vz@1mA＝14V，其中Vz为反向电流为1mA下的反向电压。表1例示出了性能。从表1中可以明确看出，由于并联连接的肖特基的协助，该WS的VF性能非常小，VF@1A＝0.448也打破了PN结的内建电势的固有极限0.7V。
表1
表1样品具有IR@12V＝0.668uA且VF@1.0A＝0.448V的能力
通过肖特基初始性能(50V肖特基)、13V肖特基和发明(肖特基+PN)的泄漏比较可以看出泄漏改善的证据。图5示出了通过模拟得到的单元(unitcell)反向泄漏比较。从该数据可以看出，13V肖特基在12V反向偏压下具有7.89e-12A/um2的泄漏(对于80mil的芯片而言等于32.57uA)，50V肖特基在同样的反向击穿电压下具有8.03e-13A/um2的泄漏(对于80mil×80mil的芯片而言等于3.31uA)。
在相同的反向偏压(12V)下，常规的13V肖特基的泄漏比50V肖特基高9.78倍。通过在本实施例中适当地减小肖特基的面积，当在12V下测量泄漏电流时，该实施例为常规的50V肖特基的20.18％(0.668/3.31)，仅为常规的13V肖特基的2.05％(0.668/32.57)。
图7到图14示出了构造本发明器件的方法的一个实例。在图7中，提供EPI晶片，其具有N型衬底22和N型外延层，该外延层具有大约0.5到0.6Ohm-cm的电阻率和大约3.4到3.8μm的厚度。在图8中，进行初始氧化，由此形成初始氧化物层24A、24B。在图9中进行离子注入，以形成瞬态电压抑制区域(TVS)26。接下来，如图10所示，进行硼驱入步骤以形成肖特基(SKY)氧化物30。接下来，在图11中进行蚀刻步骤，例如光刻，以蚀刻氧化物层。在图12中，在烧结之后进行清洁步骤，并施加例如由NiCr/Pt合金制成的阻挡层32。接下来，如图13所示，进行Ti/Ni/Ag蒸镀，并可以进行额外的蚀刻，以形成端子36A、36B和层34。可以对背面进行研磨、金属化，或可以进行其他常规的制造步骤。图14提供了单个集成电路器件10的一个实施例的侧视图，其中在单个封装中提供瞬态电压抑制功能部件14和肖特基功能部件12。
已经利用优选实施例对本发明进行了展示和描述，应该理解的是，可以在本发明的期望精神和范围内进行很多修改、替换和增加。本发明不限于所述的特定实施例，因为可以想到设计方法、尺寸、额定值和特性、应用的变化以及其他变化。
Claims (20)
1.一种低正向电压降的瞬态电压抑制器，包括：
低反向额定电压的PN二极管；以及
在单个集成电路器件中与所述PN二极管并联电连接的高反向额定电压的肖特基整流器；
其中将所述PN二极管配置成支配反向电压性能，使得在低电流密度下通过所述肖特基整流器进行正向传导，而反向击穿由所述PN二极管控制。
2.根据权利要求1所述的瞬态电压抑制器，还包括电连接到所述抑制器的电路，所述抑制器用于保护所述电路不受反向极性和反向电源浪涌的影响。
3.根据权利要求2所述的瞬态电压抑制器，还包括电连接到所述电路的硬盘组件，以使所述瞬态电压抑制器对所述硬盘进行电保护。
4.根据权利要求1所述的瞬态电压抑制器，其中所述肖特基整流器为合并的P-I-N肖特基整流器。
5.根据权利要求4所述的瞬态电压抑制器，其中所述肖特基整流器具有主要用于正向偏置期间的载流子注入的P区。
6.根据权利要求4所述的瞬态电压抑制器，其中所述肖特基整流器具有用于反向电压控制和浪涌保护的P/N扩散分布。
7.根据权利要求1所述的瞬态电压抑制器，其中所述集成电路器件构造在硅酮衬底上。
8.根据权利要求7所述的瞬态电压抑制器，其中所述衬底具有注入掺杂。
9.根据权利要求1所述的瞬态电压抑制器，其中所述PN二极管具有扩大的保护环，所述保护环由于远离所述瞬态电压抑制器的管芯表面的所述PN二极管的结区处的电场而支配反向电压性能。
10.根据权利要求1所述的瞬态电压抑制器，其中所述瞬态电压抑制器是利用具有用于形成肖特基势垒的高电阻外延的第一和第二外延层构造的，但所述抑制器的额定电压是由所述第一外延层的PN界面得到的。
11.根据权利要求10所述的瞬态电压抑制器，其中所述第一外延层的浓度高于所述第二外延层的浓度。
12.根据权利要求1所述的瞬态电压抑制器，其中所述瞬态电压抑制器是利用通过基区宽度压缩实现的PN二极管的击穿设计构造的，其中所述肖特基整流器具有比所述PN二极管长的基区宽度。
13.根据权利要求1所述的瞬态电压抑制器，其中所述肖特基整流器具有比并联连接的PN二极管高的反向额定电压，使得在所述PN二极管处于击穿状态时所述肖特基的表面电场将比所述PN二极管的临界场低得多。
14.一种单芯片低正向电压降的瞬态电压抑制器，包括：具有PN结的PN二极管；以及与所述PN二极管并联电连接的肖特基整流器，其中所述PN二极管用于支配反向电压性能，使得在低电流密度下通过所述肖特基整流器进行正向传导，而反向击穿由所述PN结控制。
15.一种制造低正向电压降的瞬态电压抑制器的方法，包括如下步骤：
在衬底上形成低反向额定电压的PN二极管；以及
在所述衬底上形成与所述PN二极管并联电连接的高反向额定电压的肖特基整流器；
其中将所述PN二极管配置成支配反向电压性能，使得在低电流密度下通过所述肖特基整流器进行正向传导，而反向击穿由所述PN二极管控制。
16.根据权利要求15所述的方法，还包括对所述电压抑制器进行封装以将所述电压抑制器自动放置在电路中。
17.根据权利要求15所述的方法，还包括在所述抑制器内形成第一和第二外延(epi)层以具有用于所述肖特基整流器的高电阻外延，所述抑制器从与所述第一外延层的PN界面产生额定电压。
18.根据权利要求15所述的方法，其中利用所述PN二极管的击穿设计制造抑制器，使得所述肖特基整流器具有比所述PN二极管的基区宽度长的基区宽度，其中所述击穿设计利用了基区宽度压缩。
19.根据权利要求15所述的方法，其中将所述肖特基整流器形成为具有比并联连接的PN二极管的反向电压高的反向电压。
20.根据权利要求15所述的方法，其中将所述瞬态电压抑制器构造成使得所述抑制器在低电流密度下具有通过所述肖特基整流器的正向传导，而反向击穿仅由所述PN二极管控制。
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