CN112018026B - 一种沟槽的形成方法 - Google Patents
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Abstract
本发明提供了一种沟槽的形成方法,包括:提供一衬底,所述衬底包括像素区和逻辑区,所述衬底上依次形成有第一氧化层和第一硬掩膜层;进行第一干法刻蚀工艺,所述第一硬掩膜层形成有第一开口,所述第一开口位于所述像素区;沉积第二氧化层,在所述第一开口内形成第一开口阻挡结构;进行第二次干法刻蚀工艺和第三次干法刻蚀工艺,以形成不同深度的像素区的第一沟槽和逻辑区的第二沟槽。通过第二干法刻蚀工艺和第三次干法刻蚀工艺对第一开口阻挡结构、第一氧化层、第一掩膜层和衬底的刻蚀选择比不同,形成不同深度差的像素区第一沟槽和逻辑区第二沟槽。
Description
技术领域
本发明涉及半导体技术领域,特别涉及一种沟槽的形成方法。
背景技术
图像传感器通常包括逻辑区域以及像素区域,在现有的STI(shallow trenchisolation,浅沟槽隔离)工艺中,在逻辑区域以及像素区域采用不同的STI形成方法,其中,像素区的STI(浅沟槽隔离)深度通常较浅,以避免干法刻蚀(dry etch)残留的等离子体对像素区域的光电转换性能产生影响,而逻辑区的STI需要经过二次刻蚀以达到较深的深度。具体而言,首先,逻辑区域和像素区域通过第一干法刻蚀工艺,刻蚀得到第一深度的两个STI沟槽;进而,在逻辑区域继续通过第二干法刻蚀工艺,在逻辑区第一深度的所述STI沟槽内刻蚀得到第二深度的STI沟槽(又称为STI延伸沟槽或者深槽隔离);接着,在像素区域,通过离子注入工艺形成PN结隔离。其中,第二深度大于第一深度。
然而,由于逻辑区域采用两次干法刻蚀工艺以形成更深的STI沟槽,在形成STI沟槽之后,逻辑区域与像素区域的STI沟槽的顶部表面存在高度差,容易导致在后续采用刻蚀工艺形成栅极结构时逻辑区域与像素区域发生多晶硅残留的问题,多晶硅残留会导致STI隔离失效;还会在逻辑区域发生多晶硅过刻蚀的问题,导致衬底过刻,破坏衬底表面,会影响产品电学性能。
发明内容
本发明的目的在于提供一种沟槽的形成方法,以解决逻辑区域与像素区域发生多晶硅残留的问题,或者在逻辑区域发生多晶硅过刻蚀的问题。
为解决上述技术问题,本发明提供一种沟槽的形成方法,包括:
提供一衬底,所述衬底包括像素区和逻辑区,所述衬底上依次形成有第一氧化层和第一硬掩膜层;
进行第一干法刻蚀工艺,在所述第一硬掩膜层中形成第一开口,所述第一开口位于所述像素区上;
沉积第二氧化层,在所述第一开口内形成第一开口阻挡结构,所述第二氧化层与所述第一硬掩膜层的材质不同;
进行第二干法刻蚀工艺,刻蚀所述像素区的第一开口阻挡结构和所述逻辑区上的第一硬掩膜层和第一氧化层,在所述像素区上形成第二开口,同时在所述逻辑区上形成第三开口,所述第三开口暴露所述衬底的表面;
进行第三干法刻蚀工艺,刻蚀所述第二开口下方的第一开口阻挡结构、第一氧化层和部分厚度的衬底,并刻蚀所述第三开口下方的部分厚度的衬底,所述第二开口向下延伸在所述像素区形成第一沟槽,所述第三开口向下延伸在所述逻辑区上形成第二沟槽。
可选的,所述第二干法刻蚀工艺中,所述第一开口阻挡结构和所述第一硬掩膜层的刻蚀选择比为1:2~1:5。
可选的,所述第三干法刻蚀工艺中,所述第一开口阻挡结构与所述衬底的刻蚀选择比为1:5~1:20,所述第一氧化层与所述衬底的刻蚀选择比为1:5~1:20。
可选的,形成所述第一沟槽和第二沟槽之后,还包括:
对所述第一开口阻挡结构、所述第一氧化层和所述第一硬掩膜层进行回刻工艺。
可选的,所述回刻工艺为湿法刻蚀工艺。
可选的,形成所述第一沟槽和第二沟槽之后,还包括:
沉积第三氧化层,在所述第一沟槽内形成第一沟槽隔离结构,在所述第二沟槽内形成第二沟槽隔离结构。
可选的,所述第三氧化层采用高深宽比工艺生长形成。
可选的,进行第一干法刻蚀工艺之前,还包括:
在所述第一氧化层和第一硬掩膜层上形成图形化的第一光刻胶层,所述第一光刻胶层形成有第一光刻胶层开口。
可选的,进行第二干法刻蚀工艺之前,还包括:
在所述第一开口阻挡结构和所述第一硬掩膜层上形成图形化的第二光刻胶层,所述第二光刻胶层形成有第二光刻胶层开口和第三光刻胶层开口。
可选的,所述第二光刻胶层开口的宽度小于所述第一光刻胶层开口的宽度。
与现有技术相比,本发明的有益效果如下:
本发明提供一种沟槽的形成方法,通过第一次干法刻蚀工艺,先在像素区的第一硬掩膜层上形成第一开口,并在所述第一开口中填充第二氧化层形成第一开口阻挡结构,对所述像素区的所述第一开口阻挡结构和所述逻辑区的第一掩膜层、第一氧化层和衬底进行第二干法刻蚀工艺和第三干法刻蚀工艺,以形成深度不同的像素区第一沟槽和逻辑区第二沟槽。通过第二干法刻蚀工艺和第三干法刻蚀工艺对所述第一开口阻挡结构、第一氧化层、第一硬掩膜层和衬底的刻蚀选择比不同,形成不同深度差的像素区第一沟槽和逻辑区第二沟槽,还可以通过调整第一硬掩膜层的厚度,形成不同深度差的像素区第一沟槽和逻辑区第二沟槽。本发明中的像素区第一沟槽和逻辑区第二沟槽的形成顺序不可以调换。采用本发明提供的沟槽的形成方法,能够解决逻辑区与像素区发生多晶硅残留的问题,进而解决沟槽隔离失效的问题;以及解决在逻辑区域发生多晶硅过刻蚀的问题,提高了图像传感器的性能。
附图说明
图1是本发明实施例的沟槽的形成方法流程图;
图2至图10是本发明实施例的沟槽的形成方法对应的结构示意图;
附图标记,
100-衬底;101-第一氧化层;102-第一掩膜层;103-第一光刻胶层;104-第一光刻胶层开口;105-第一开口;106-第一开口阻挡结构;107-第二光刻胶层,108-第二光刻胶层开口;109-第三光刻胶层开口;110-第二开口;111-第三开口;112-第四开口;113-第五开口;114-第六开口;115-第一沟槽;116-第二沟槽;117-第一沟槽阻挡结构;118-第二沟槽阻挡结构。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种沟槽的形成方法作进一步详细说明。根据下面说明,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
图1是本发明实施例的沟槽的形成方法流程图。如图1所示,本发明提供一种沟槽的形成方法,包括:
步骤S10,提供一衬底,所述衬底包括像素区和逻辑区,所述衬底上依次形成有第一氧化层和第一硬掩膜层;
步骤S20,进行第一干法刻蚀工艺,所述第一硬掩膜层形成有第一开口,所述第一开口位于所述像素区;
步骤S30,沉积第二氧化层,在所述第一开口内形成第一开口阻挡结构,所述第二氧化层与所述第一硬掩膜层的材质不同;
步骤S40,进行第二干法刻蚀工艺,刻蚀所述像素区的第一开口阻挡结构和所述逻辑区上的第一硬掩膜层和第一氧化层,在所述像素区上形成第二开口,同时在所述逻辑区上形成第三开口,所述第三开口暴露所述衬底的表面;
步骤S50,进行第三干法刻蚀工艺,刻蚀所述第二开口下方的第一开口阻挡结构、第一氧化层和部分厚度的衬底,并刻蚀所述第三开口下方的部分厚度的衬底,所述第二开口向下延伸在所述像素区形成第一沟槽,所述第三开口向下延伸在所述逻辑区上形成第二沟槽。
本发明所提供的一种沟槽的形成方法,所述像素区第一沟槽和所述逻辑区第二沟槽的形成顺序不可调换,是因为逻辑区内第二沟槽的数量较多,每个第二沟槽的开口较小,假设第二沟槽内形成第二沟槽阻挡结构,需要更小的开口以防止第二沟槽被破坏,而更小的开口在生产中不容易控制。
图2至图10是本发明实施例的沟槽的形成方法对应的结构示意图。下面结合附图2~图10对本实施例提供的沟槽的形成方法其各个步骤进行详细说明。
在步骤S10中,提供一衬底100。其中,所述衬底100可以包括半导体材料、绝缘材料、导体材料或者它们的任意组合,其可以为单层结构,也可以包括多层结构。因此,衬底100可以是诸如Si、SiGe、SiGeC、SiC、GaAs、InAs、InP和其它的III/V或II/VI化合物半导体的半导体材料,也可以包括诸如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底。
本实施例中,所述衬底100用于形成CMOS图像传感器(CIS),所述衬底100包括像素区A1和逻辑区B1,其中,像素区A1后续用以形成用来检测光的光电二极管,而逻辑区B1后续用来将检测的光处理为电信号以获取光学数据。
本实施例中,在所述衬底100上依次形成第一氧化层101和第一硬掩膜层102。由于所述第一硬掩膜层102与所述衬底100的晶格常数和热膨胀系数差异较大,需要沉积所述第一氧化层101在所述第一硬掩膜层102与所述衬底100中间,以作为缓冲层,消除所述第一硬掩膜层102与所述衬底100之间的应力。所述第一硬掩膜层102用于作为后续机械研磨的停止层,还用于控制所述第一硬掩膜层102的开口的宽度。
所述第一氧化层101的材质例如是二氧化硅,可通过热氧化或化学气相沉积(CVD)工艺形成。所述工艺气体例如为H2和O2,H2的气体流量和O2的气体流量比例如为10:4-6:1,所述第一氧化层101的厚度例如为100Å-300 Å。
所述第一硬掩膜层102的材质例如是氮化硅,可通化学气相沉积(CVD)工艺形成。在沉积第一硬掩膜层102的工艺中,所述工艺气体例如为NH3和DCS(SiH2Cl2,二氯二氢硅),所述工艺气体NH3的气体流量例如为0.3slm-0.5slm,所述工艺气体DCS的气体流量例如是50sccm-100sccm;所述工艺温度例如为500℃-1000℃;所述第一硬掩膜层102的厚度例如为1000Å-2000Å。
在步骤S20中,请参考图2-图4,进行第一干法刻蚀工艺,所述第一硬掩膜形成有第一开口105,所述第一开口105位于所述像素区A1。
具体的,形成所述第一开口105的方法包括以下步骤:
请参考图2,在所述第一硬掩膜层102上形成图形化的第一光刻胶层103,所述第一光刻胶层103上具有第一光刻胶层开口104,所述第一光刻胶层开口104位于所述像素区A1上;图形化的第一光刻胶层103可通过旋涂、曝光、显影等常规工艺形成。
接着,请参考图3,以所述图形化的光刻胶层103为掩膜,刻蚀所述第一硬掩膜层102,形成第一开口105。
进一步的,形成第一开口105后,所述图形化的第一光刻胶层103可能被消耗殆尽,也可能还有残留;如果图形化的第一光刻胶层103还未消耗殆尽,还需要进行去除光刻胶工艺,通常采用灰化工艺或者剥离的方式去除残留的图形化的光刻胶。
在步骤S30中,请参考图4,沉积第二氧化层,所述第二氧化层填充在第一开口105内,并覆盖所述第一硬掩膜层102,随后去除所述第一硬掩膜层102上覆盖的第二氧化层,在所述第一开口105内形成第一开口阻挡结构106。
本实施例中,所述第二氧化层采用高深宽比工艺(HARP,High Aspect RatioProcess)形成。在所述高深宽比沉积工艺中,所述工艺气体包括TEOS(正硅酸乙酯)和O3,优选地,TEOS流量为500sccm-3000sccm,O3流量为10000sccm-30000sccm。
所述第一硬掩模层102与所述第二氧化层的材质不同,具体实施时,所述第二氧化层可以是上述介绍的采用高深宽比工艺形成,也可以采用HDP-CVD(高密度等离子体化学气相淀积)的工艺形成,还可以采用SOD(spin on dielectric,旋转涂覆法)的工艺形成,在此不予限制。
在步骤S40中,请参考图5-图6,进行第二干法刻蚀工艺,刻蚀所述像素区A1上的第一开口阻挡结构106和所述逻辑区B1上的第一硬掩膜层102和第一氧化层101,在所述像素区A1上形成第二开口110,同时在所述逻辑区B1上形成第三开口111,所述第三开口111暴露所述衬底100的表面;
在进行第二干法刻蚀工艺步骤之前包括:
请参考图5,在所述第一开口阻挡结构106和所述第一硬掩膜层102上形成图形化的第二光刻胶层107,所述第二光刻胶层107上具有第二光刻胶层开口108和第三光刻胶层开口109,所述第二光刻胶层开口108位于所述像素区A1上且位于所述第一开口阻挡结构106上方,所述第三光刻胶层开口109位于逻辑区B1上。所述第二光刻胶层开口108小于所述第一开口105的宽度。
接着,如图6所示,以图形化的第二光刻胶层107为掩膜,执行第二干法刻蚀工艺,在所述逻辑区B1上形成暴露所述衬底100的第三开口111,在所述像素区A1上形成第二开口110。所述第二干法刻蚀工艺的刻蚀气体例如为CH2F2和CHF3,所述气体CH2F2的气体流量均为小于150sccm,所述气体CHF3的气体流量均为50sccm-150sccm;上述气体流量对高深宽比工艺形成的第一开口阻挡结构106和对第一硬掩膜层102的刻蚀选择比为1:2-1:5;因此,第二开口110的深度小于第三开口111的深度。
在步骤S50中,请参考图7-图9,进行第三干法刻蚀工艺,刻蚀所述像素区A1的第二开口110下方的第一开口阻挡结构106、第一氧化层101和部分厚度的衬底100,并刻蚀所述第三开口111下方的部分厚度的衬底100,所述第二开口110向下延伸在像素区形成第一沟槽115,所述第三开口111向下延伸在所述逻辑区B1上形成第二沟槽116。
本实施中,如图7所示,所述第三干法刻蚀工艺,所述第二开口110向下延伸至所述衬底100形成第四开口112;所述第三开口111向下延伸至所述衬底100中以形成第五开口113。所述第四开口112的深度小于所述第就开口113的深度。所述第三干法刻蚀工艺的刻蚀气体为HBr和O2,所述气体HBr的气体流量为100sccm-500sccm,所述气体O2的气体流量小于50sccm,上述气体流量对高深宽比工艺形成的第一氧化层106和对所述衬底100的刻蚀选择比为1:10;因此,第五开口113的深度大于第四开口112的深度。也就是说所述第二沟槽116的深度大于所述第一沟槽115的深度。
发明人研究发现,所述第一沟槽115的深度和所述第二沟槽116的深度差可以通过调整第一硬掩膜层102的厚度调整,还可以通过调整干法刻蚀工艺的刻蚀选择比来调整,如此可以达到期望的深度差。
进一步的,形成第四开口112和第五开口113后,所述图形化的第二光刻胶层103可能被消耗殆尽,也可能还有残留;如果图形化的第一光刻胶层103还未消耗殆尽,还需要进行去除光刻胶工艺,通常采用灰化工艺或者剥离的方式去除残留的图形化的光刻胶。
在进行第三次干法刻蚀工艺之后还包括:
请参考图8和图9,采用湿法刻蚀的方式对所述第四开口112和第五开口113进行回刻。具体的,首先,如图8所示,对第五开口113内的第一硬掩膜层102进行回刻,增大所述第五开口113的宽度,形成第六开口114;接着,如图9所示,对第四开口112内的第一开口阻挡结构106和第一氧化层101进行回刻形成第一沟槽115,同时对第五开口113内的第一氧化层101进行回刻形成第二沟槽116。回刻后,所述第一沟槽115和所述第二沟槽116的上部宽度大于下部宽度,即,第一硬掩膜层102和第一氧化层101的开口宽度大于衬底的顶部的开口宽度。形成该结构,避免所述第一沟槽隔离结构117和所述第二沟槽隔离结构118在后续的刻蚀工艺中被侧向钻蚀的问题,进而影响电信号的传输,造成图像传感器电性能变差。具体实施时,可以先对第一硬掩膜层102进行回刻,也可以先对第一氧化层101和第一开口阻挡结构106进行回刻,在此不予限制。
形成所述第一沟槽115和所第二沟槽116后,还包括以下步骤:
请参考图10,在所述第一沟槽115和所第二沟槽116内沉积第三氧化层,并对所述第三氧化层进行平坦化,以形成第一沟槽隔离结构117和第二沟槽隔离结构118。
其中,所述第三氧化层采用高深宽比工艺形成。在所述高深宽比沉积工艺中,所述工艺气体包括TEOS(正硅酸乙酯)和O3,优选地,TEOS流量为500sccm-3000sccm,O3流量为10000sccm-30000sccm。
其中,对所述第三氧化层进行平坦化,例如通过化学机械研磨工艺(CMP)进行平坦化,从而使其具有平坦的表面。
综上所述,本发明提供一种沟槽的形成方法,通过第一干法刻蚀工艺,先在所述像素区的所述第一硬掩膜层上形成第一开口,并在所述第一开口中填充第二氧化层形成第一开口阻挡结构,对所述像素区的所述第一开口阻挡结构、第一氧化层、衬底和所述逻辑区的第一掩膜层、第一氧化层和衬底进行第二干法刻蚀工艺和第三干法刻蚀工艺,以形成深度不同的像素区第一沟槽和逻辑区第二沟槽。通过第二干法刻蚀工艺和第三干法刻蚀工艺对第一开口阻挡结构、第一氧化层、第一硬掩膜层和衬底的刻蚀选择比不同,形成不同深度差的像素区第一沟槽和逻辑区第二沟槽,还可以通过调整第一硬掩膜层的厚度,形成不同深度差的像素区第一沟槽和逻辑区第二沟槽。本发明中的像素区第一沟槽和逻辑区第二沟槽的形成顺序不可以调换。采用本发明提供的沟槽的形成方法,能够解决逻辑区与像素区发生多晶硅残留的问题,以及在逻辑区域发生多晶硅过刻蚀的问题,提高了图像传感器的性能。此外,回刻工艺形成所述第一沟槽和所述第二沟槽的上部宽度大于下部宽度的结构,即,第一硬掩膜层和第一氧化层的开口宽度大于衬底的顶部的开口宽度,避免所述第一沟槽隔离结构和所述第二沟槽隔离结构在后续的刻蚀工艺中被侧向钻蚀的问题,进而影响电信号的传输,造成图像传感器电性能变差。
上述描述仅是对本发明较佳实施例的描述,并非对本发明范围的任何限定,本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰,均属于权利要求书的保护范围。
Claims (8)
1.一种沟槽的形成方法,其特征在于,包括:
提供一衬底,所述衬底包括像素区和逻辑区,所述衬底上依次形成有第一氧化层和第一硬掩膜层;
进行第一干法刻蚀工艺,在所述第一硬掩膜层中形成第一开口,所述第一开口位于所述像素区上;
沉积第二氧化层,在所述第一开口内形成第一开口阻挡结构,所述第二氧化层与所述第一硬掩膜层的材质不同;
进行第二干法刻蚀工艺,刻蚀所述像素区的第一开口阻挡结构和所述逻辑区上的第一硬掩膜层和第一氧化层,在所述像素区上形成第二开口,同时在所述逻辑区上形成第三开口,所述第三开口暴露所述衬底的表面;
进行第三干法刻蚀工艺,刻蚀所述第二开口下方的第一开口阻挡结构、第一氧化层和部分厚度的衬底,并刻蚀所述第三开口下方的部分厚度的衬底,所述第二开口向下延伸在所述像素区形成第一沟槽,所述第三开口向下延伸在所述逻辑区上形成第二沟槽;
其中,所述第二干法刻蚀工艺中,所述第一开口阻挡结构和所述第一硬掩膜层的刻蚀选择比为1:2~1:5;
所述第三干法刻蚀工艺中,所述第一开口阻挡结构与所述衬底的刻蚀选择比为1:5~1:20,所述第一氧化层与所述衬底的刻蚀选择比为1:5~1:20。
2.如权利要求1所述的沟槽的形成方法,其特征在于,形成所述第一沟槽和第二沟槽之后,还包括:
对所述第一开口阻挡结构、所述第一氧化层和所述第一硬掩膜层进行回刻工艺。
3.如权利要求2所述的沟槽的形成方法,其特征在于,所述回刻工艺为湿法刻蚀工艺。
4.如权利要求2所述的沟槽的形成方法,其特征在于,形成所述第一沟槽和第二沟槽之后,还包括:
沉积第三氧化层,在所述第一沟槽内形成第一沟槽隔离结构,在所述第二沟槽内形成第二沟槽隔离结构。
5.如权利要求4所述的沟槽的形成方法,其特征在于,所述第三氧化层采用高深宽比工艺生长形成。
6.如权利要求1所述的沟槽的形成方法,其特征在于,进行第一干法刻蚀工艺之前,还包括:
在所述第一氧化层和第一硬掩膜层上形成图形化的第一光刻胶层,所述第一光刻胶层形成有第一光刻胶层开口。
7.如权利要求6所述的沟槽的形成方法,其特征在于,进行第二干法刻蚀工艺之前,还包括:
在所述第一开口阻挡结构和所述第一硬掩膜层上形成图形化的第二光刻胶层,所述第二光刻胶层形成有第二光刻胶层开口和第三光刻胶层开口。
8.如权利要求7所述的沟槽的形成方法,其特征在于,所述第二光刻胶层开口的宽度小于所述第一光刻胶层开口的宽度。
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CN105161450A (zh) * | 2015-07-30 | 2015-12-16 | 上海华力微电子有限公司 | 一种双浅沟槽隔离形成方法 |
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