CN111204704B - 一种台阶结构的制造方法 - Google Patents

一种台阶结构的制造方法 Download PDF

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Abstract

本申请公开了一种台阶结构的制造方法，包括：在衬底的第一表面上形成第一掩膜层；图形化第一掩膜层以形成贯穿第一掩膜层的第一开口，第一开口暴露第一表面的部分区域；在第一掩膜层以及第一开口上形成第二掩膜层；图形化第二掩膜层以形成贯穿第二掩膜层的多个第二开口，每个第二开口至少暴露第一开口的部分边界；以及分别以第一掩膜层和第二掩膜层为掩膜对衬底进行刻蚀，以在衬底中形成台阶结构，上述制造方法在第一次刻蚀过程中形成两个小开孔比的深槽，这两个深槽在第二次刻蚀过程中可平衡大面积开口时应力释放的翘曲，改善大开孔比的深硅刻蚀中的翘曲问题，可有效提高产品良率，降低生产成本。

Description

一种台阶结构的制造方法
技术领域
本发明涉及MEMS技术领域，更具体地涉及一种台阶结构的制造方法。
背景技术
采用表面工艺制作的微机电(Micro-Electro-Mechnic System，MEMS)系统是以硅片为基体，通过多次薄膜淀积和图形加工制备形成的集微型机构、微型传感器、信号处理电路、信号控制电路以及微型执行器接口、通信和电源于一体的三维微机械结构。
随着MEMS的发展，对器件上的微结构的要求也越来越高，硅基衬底的加工从之前的单一的表面结构向更复杂的三维空间立体结构加工方向发展，高深宽比结构的加工则是其中的一个重要方向。高深宽比是指在一个三维结构中较长维度与较短维度之间的比值，MEMS中的高深宽比结构则是指微结构的高度与宽度比值或孔的深度与宽度比值较大的有垂直侧壁的结构，因此深硅刻蚀技术在MEMS器件中得到重要的发展。
深硅刻蚀技术(High Aspect Ratio Etching，大深宽比刻蚀)，又称等离子体刻蚀，与传统的反应离子刻蚀(Reactive Ion Etching，RIE)、电子回旋共振(Electron SpinResonance，ESR)等刻蚀技术相比，具有更大的各向异性刻蚀速率比和更高的刻蚀速率，且系统结构简单。
现有的干法刻蚀工艺的深硅刻蚀方法在实现较大开孔比(即刻蚀去除的面积占衬底面积的比例)的结构时，衬底会因为去除面积过大而发生翘曲(wafer warpage)，影响后续制程的正常进行。
发明内容
有鉴于此，本发明的目的在于提供一种台阶结构的制造方法，解决了刻蚀过程中大面积开口引起的翘曲的问题，可有效提高产品良率，降低生产成本。
根据本发明实施例，提供了一种台阶结构的制造方法，包括：
在衬底的第一表面上形成第一掩膜层；
图形化所述第一掩膜层以形成贯穿所述第一掩膜层的第一开口，所述第一开口暴露所述第一表面的部分区域；
在所述第一掩膜层以及所述第一开口上形成第二掩膜层；
图形化所述第二掩膜层以形成贯穿所述第二掩膜层的多个第二开口，每个所述第二开口至少暴露所述第一开口的部分边界；以及
分别以所述第一掩膜层和所述第二掩膜层为掩膜对所述衬底进行刻蚀，以在所述衬底中形成所述台阶结构。
优选地，所述多个第二开口的开口面积小于所述衬底面积的20％。
优选地，所述第一掩膜层为硅的氧化物，所述第二掩膜层为光刻胶。
优选地，所述分别以所述第一掩膜层和所述第二掩膜层为掩膜对所述衬底进行刻蚀，以在所述衬底中形成所述台阶结构包括：
以所述第二掩膜层为掩膜对所述衬底进行刻蚀，在所述衬底中形成多个第一深槽；
去除所述第二掩膜层；
以所述第一掩膜层为掩膜对所述衬底进行刻蚀，在所述衬底中形成预定深度的第二深槽，同时将所述多个第一深槽向下延伸至所述预定深度，所述多个第一深槽和所述第二深槽在所述衬底中形成所述台阶结构；以及
在形成所述台阶结构之后去除所述第一掩膜层。
优选地，所述第一掩膜层和所述第二掩膜层为硅的氧化物。
优选地，所述分别以所述第一掩膜层和所述第二掩膜层为掩膜对所述衬底进行刻蚀，以在所述衬底中形成台阶结构包括：
以所述第二掩膜层为掩膜对所述衬底进行刻蚀，在所述衬底中形成多个第一深槽；
去除所述第一掩膜层和所述第二掩膜层；
对所述衬底进行刻蚀，在所述衬底中形成预定深度的第二深槽，同时将所述多个第一深槽向下延伸至所述预定深度，所述多个第一深槽和所述第二深槽在所述衬底中形成所述台阶结构。
优选地，所述衬底还包括与所述第一表面相背且包括结构图形的第二表面，所述制造方法还包括：
在形成所述台阶结构前在所述衬底的第二表面形成一牺牲层；所述第一深槽和所述第二深槽贯穿所述衬底，暴露所述牺牲层的表面；以及
在形成所述台阶结构之后去除所述牺牲层。
优选地，所述控制方法还包括采用湿法刻蚀工艺或者氢氟酸蒸汽刻蚀去除所述第一掩膜层、所述牺牲层以及硅的氧化物材质的所述第二牺牲层。
优选地，所述控制方法还包括采用干法等离子去胶去除光刻胶材质的所述第二掩膜层。
优选地，所述控制方法还包括采用干法刻蚀工艺形成所述台阶结构。
本发明实施例的台阶结构的制造方法，首先在第一掩膜层上形成贯穿第一掩膜层的第一开口，然后在第二掩膜层上形成贯穿第二掩膜层的多个第二开口，多个第二开口位于第一开口的边界位置，最后分别以第一掩膜层和第二掩膜层为掩膜对衬底进行刻蚀，在衬底中形成台阶结构。与现有台阶结构的干法刻蚀工艺的制造方法相比，本发明实施例的制造方法可以在光刻机允许的景深高度内精确地在两层掩膜层中制作出各有开口图形的掩膜，通过控制干法刻蚀工艺中的刻蚀时间，得到需要的台阶高度，避免了深腔曝光的问题。同时本发明实施例的制造方法在第一次刻蚀过程中形成两个小开孔比的深槽，这两个深槽在第二次刻蚀过程中可平衡大面积开口时应力释放的翘曲，改善大开孔比的深硅刻蚀中的翘曲问题，可有效提高产品良率，降低生产成本。
此外，本发明实施例的制造方法仅需要在第二次刻蚀过程中使用一个硬掩膜来消除大面积开口引起的翘曲问题，与现有的制造方法相比减少了硬掩膜的数量，有利于降低生产成本，提高工艺的可量产性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1示出根据本发明实施例的台阶结构的制造方法的流程示意图；
图2至图9分别示出根据本发明实施例的台阶结构的制造方法的各个阶段的截面示意图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。
在下文中描述了本发明的许多特定的细节，例如部件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
图1示出根据本发明实施例的台阶结构的制造方法的流程示意图。如图1所示，本发明实施例的台阶结构的制造方法包括步骤S110-S160。
在步骤S110中，在衬底的第一表面上形成第一掩膜层。
如图2所示，在衬底101上沉积绝缘材料，从而形成第一掩膜层102。优选地，该衬底101可以为半导体衬底。更优选地，半导体衬底101例如为硅衬底。
优选地，衬底101包括相背的第一表面和第二表面，在第一表面上通过深硅刻蚀处理形成高台阶结构，在第二表面上制作需要的结构图形。更优选地，在衬底101的第二表面上制作需要的结构图形，然后在结构图形的表面均匀涂抹光刻胶，可避免在第一表面上进行深硅刻蚀处理过程中对第二表面的结构图形的刮伤。
第一掩膜层102由绝缘材料组成，例如硅的氧化物(包括二氧化硅等)。例如，可以采用低压化学气相沉积(LP-CVD)或者等离子增强型化学气相沉积(PECVD)等方法，在半导体衬底101上形成二氧化硅材质的第一掩膜层102。例如，当第一掩膜层102的厚度小于/等于1微米时，优选低压化学气相沉积的方法在半导体衬底101上形成二氧化硅材质的第一掩膜层102；当第一掩膜层102的厚度大于1微米时，优选等离子增强型化学气相沉积的方法在半导体衬底101上形成二氧化硅材质的第一掩膜层102。
在步骤S120中，图形化第一掩膜层以形成贯穿第一掩膜层的第一开口，第一开口暴露所述第一表面的部分区域。
如图3所示，采用光刻和刻蚀工艺进行图形化，从而形成穿过第一掩膜层102到达衬底101的第一开口112a和112b，所述第一开口112a和112b暴露衬底101的第一表面的部分区域。
在图形化步骤中，首先在第一掩膜层102的表面形成抗蚀剂层，采用光刻工艺在抗蚀剂层中形成包含开口的图案，然后以抗蚀剂层作为掩膜，采用选择性的蚀刻剂去除第一掩膜层102的暴露部分，从而在第一掩膜层102的表面形成第一开口112。
在该步骤的刻蚀工艺中，可以选择合适的蚀刻剂，利用蚀刻剂对于衬底101选择性去除第一掩膜层102的暴露部分的特性，使得刻蚀在衬底101的表面停止。因而通过蚀刻剂的选择性刻蚀，可以控制刻蚀深度，使得第一开口112a和112b恰好穿过第一掩膜层102到达衬底101的表面。在替代的实施例中，通过控制刻蚀的时间来控制刻蚀的深度，使得第一开口112恰好穿透第一掩膜层102到达衬底101的表面。在刻蚀之后，可以通过灰化或溶剂中溶解来去除抗蚀剂层。该图形化步骤的刻蚀工艺例如是各向异性刻蚀。
进一步的，本实施例的第一开口112a和112b分别用于形成不同的结构。示例的，本实施例在第一开口112b中制作本实施例所述的台阶结构。更进一步的，可根据所述台阶结构的最大结构高度来确定第一开口112b的开口面积。
在步骤S140中，在第一掩膜层和第一开口上形成第二掩膜层。
如图4所示，在第一掩膜层102和衬底101的暴露表面形成第二掩膜层103，第二掩膜层103由绝缘材料组成，例如光刻胶和硅的氧化物(包括二氧化硅等)。例如，对于光刻胶材质的第二掩膜层103，可以采用旋涂的方法将光刻胶均匀涂抹到第一掩膜层102和衬底101的暴露表面以形成第二掩膜层103。而对于二氧化硅材质的第二掩膜层103，可以采用低压化学气相沉积(LP-CVD)或者等离子增强型化学气相沉积(PECVD)等方法，在第一掩膜层102和衬底101的暴露表面形成二氧化硅材质的第二掩膜层103。例如，当第二掩膜层103的厚度小于/等于1微米时，优选低压化学气相沉积的方法在保护层103上形成二氧化硅材质的第二掩膜层103；当第二掩膜层103的厚度大于1微米时，优选等离子增强型化学气相沉积的方法在保护层103上形成二氧化硅材质的第二掩膜层103。
优选地，可以在形成二氧化硅材质的第二掩膜层103之后，进行化学机械平面化(CMP)处理，以获得平整的结构表面，将第二掩膜层103的厚度一致性提高至10nm以上。
在步骤S140中，图形化第二掩膜层以形成贯穿第二掩膜层的多个第二开口，每个第二开口至少暴露第一开口的部分边界。
如图5所示，对于光刻胶材质的第二掩膜层103，可以采用掩膜版对第二掩膜层103进行曝光，将需要形成的图形转移到第二掩膜层103上，然后将第二掩膜层103置于显影化学溶剂中，在显影化学溶剂中去除掉第二掩膜层103中未曝光的部分，从而形成穿过第二掩膜层103的多个第二开口114。
对于二氧化硅材质的第二掩膜层103，可以采用光刻和刻蚀工艺进行图形化，从而形成穿过第二掩膜层103的多个第二开口114。
在图形化步骤中，首先在第二掩膜层103的表面形成抗蚀剂层，采用光刻工艺在抗蚀剂层中形成包含开口的图案，然后以抗蚀剂层作为掩膜，采用选择性的蚀刻剂去除第二掩膜层103的暴露部分，从而在第二掩膜层103的表面形成多个第二开口114。
在该步骤的刻蚀工艺中，可以选择合适的蚀刻剂，利用蚀刻剂对于衬底101选择性去除第二掩膜层103的暴露部分的特性，使得刻蚀在衬底101的表面停止。因而通过蚀刻剂的选择性刻蚀，可以控制刻蚀深度，使得多个第二开口114恰好穿过第二掩膜层103到达衬底101的表面。在替代的实施例中，通过控制刻蚀的时间来控制刻蚀的深度，使得多个第二开口114恰好穿透第二掩膜层103到达衬底101的表面。在刻蚀之后，可以通过灰化或溶剂中溶解来去除抗蚀剂层。该图形化步骤的刻蚀工艺例如是各向异性刻蚀。
进一步的，每个第二开口114至少暴露第一开口112b的部分边界。如图5所示，图形化第二掩膜层103之后形成两个第二开口114，且两个第二开口114分别位于第一开口112b的左右边界的位置，即图形化后的第二掩膜层103部分覆盖第一开口112b暴露的区域，且第二掩膜层103未覆盖的区域为第一开口112b的边界区域。更进一步的，多个第二开口的开口面积小于衬底面积的20％。
在步骤S160中，分别以第一掩膜层和第二掩膜层为掩膜对衬底进行刻蚀，以在所述衬底中形成台阶结构。
在本发明实施例中，通过两次刻蚀即可在所述衬底101的中形成所述台阶结构，避免了深腔曝光的问题。优选地，采用干法刻蚀工艺在衬底中形成所述台阶结构。更优选地，采用感应耦合等离子体刻蚀(Inductively Coupled Plasma，ICP)和深反应离子刻蚀(DeepReactive Ion Etching，DRIE)形成所述的台阶结构。
具体地，如图6所示，以第二掩膜层103为掩膜对衬底101进行刻蚀，从而在衬底101中形成多个(例如两个)第一深槽115。
在该步骤的刻蚀工艺中，以第二掩膜层103为深槽刻蚀保护层，利用蚀刻剂选择性去除衬底101的暴露部分，以形成多个所述第一深槽115。优选地，多个第一深槽115的深度大于衬底厚度的1/4。
如图7所示，去除光刻胶材质的第二掩膜层103。优选地，采用干法等离子去胶的方式去掉光刻胶材质的第二掩膜层103。
如图8所示，以第一掩膜层102为掩膜对所述衬底101进行刻蚀，在所述衬底101中形成预定深度的第二深槽116，同时将所述第一深槽115向下延伸至所述预定深度，所述第一深槽115和所述第二深槽116构成所述台阶结构。
如图9所示，在形成所述台阶结构之后采用湿法刻蚀工艺或者氢氟酸(VHF)蒸汽刻蚀去除第一掩膜层102。
优选地，可使用BOE(Buffered Oxide Etch，缓冲氧化物刻蚀液)溶液去除第一掩膜层102。
需要说明的是，上述实施例所示的分开去除第一掩膜层102和第二掩膜层103的步骤并非本发明实施例中必须的。在优选地实施例中，可在第一掩膜层102和第一开口112b上沉积二氧化硅材质的第二掩膜层103，则可在后续的刻蚀步骤中，可在图7的步骤中同时去除第一掩膜层102和第二掩膜层103，省略图9的步骤，仅通过一次去除工艺即可将第一掩膜层102和第二掩膜层103同时去除。
在优选地实施例中，上述的制造方法还包括在所述衬底101的第二表面上形成一牺牲层(图中未示出)，这样可以在后续的步骤中，使得第一深槽115和第二深槽116贯穿所述衬底101，以暴露所述牺牲层的表面，然后在去除第一掩膜层102的步骤中同时去除所述牺牲层。
综上所述，本发明实施例提供的台阶结构的制造方法，首先在第一掩膜层上形成贯穿第一掩膜层的第一开口，然后在第二掩膜层上形成贯穿第二掩膜层的多个第二开口，多个第二开口位于第一开口的边界位置，最后分别以第一掩膜层和第二掩膜层为掩膜对衬底进行刻蚀，在衬底中形成台阶结构。与现有台阶结构的干法刻蚀工艺的制造方法相比，本发明实施例的制造方法可以在光刻机允许的景深高度内精确地在两层掩膜层中制作出各有开口图形的掩膜，通过控制干法刻蚀工艺中的刻蚀时间，得到需要的台阶高度，避免了深腔曝光的问题。同时本发明实施例的制造方法在第一次刻蚀过程中形成两个小开孔比的深槽，这两个深槽在第二次刻蚀过程中可平衡大面积开口时应力释放的翘曲，改善大开孔比的深硅刻蚀中的翘曲问题，可有效提高产品良率，降低生产成本。
此外，本发明实施例的制造方法仅需要在第二次刻蚀过程中使用一个硬掩膜来消除大面积开口引起的翘曲问题，与现有的制造方法相比减少了硬掩膜的数量，有利于降低生产成本，提高工艺的可量产性。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种台阶结构的制造方法，其特征在于，包括：
在衬底的第一表面上形成第一掩膜层；
图形化所述第一掩膜层以形成贯穿所述第一掩膜层的第一开口，所述第一开口暴露所述第一表面的部分区域；
在所述第一掩膜层以及所述第一开口上形成第二掩膜层；
图形化所述第二掩膜层以形成贯穿所述第二掩膜层的多个第二开口，所述多个第二开口分别位于所述第一开口的边界的位置；以及
分别以所述第一掩膜层和所述第二掩膜层为掩膜对所述衬底进行刻蚀，以在所述衬底中形成所述台阶结构。
2.根据权利要求1所述的台阶结构的制造方法，其特征在于，所述多个第二开口的开口面积小于所述衬底面积的20%。
3.根据权利要求1所述的台阶结构的制造方法，其特征在于，所述第一掩膜层为硅的氧化物，所述第二掩膜层为光刻胶。
4.根据权利要求3所述的台阶结构的制造方法，其特征在于，所述分别以所述第一掩膜层和所述第二掩膜层为掩膜对所述衬底进行刻蚀，以在所述衬底中形成所述台阶结构包括：
以所述第二掩膜层为掩膜对所述衬底进行刻蚀，在所述衬底中形成多个第一深槽；
去除所述第二掩膜层；
以所述第一掩膜层为掩膜对所述衬底进行刻蚀，在所述衬底中形成预定深度的第二深槽，同时将所述多个第一深槽向下延伸至所述预定深度，所述多个第一深槽和所述第二深槽在所述衬底中形成所述台阶结构；以及
在形成所述台阶结构之后去除所述第一掩膜层。
5.根据权利要求1所述的台阶结构的制造方法，其特征在于，所述第一掩膜层和所述第二掩膜层为硅的氧化物。
6.根据权利要求5所述的台阶结构的制造方法，其特征在于，所述分别以所述第一掩膜层和所述第二掩膜层为掩膜对所述衬底进行刻蚀，以在所述衬底中形成台阶结构包括：
以所述第二掩膜层为掩膜对所述衬底进行刻蚀，在所述衬底中形成多个第一深槽；
去除所述第一掩膜层和所述第二掩膜层；
对所述衬底进行刻蚀，在所述衬底中形成预定深度的第二深槽，同时将所述多个第一深槽向下延伸至所述预定深度，所述多个第一深槽和所述第二深槽在所述衬底中形成所述台阶结构。
7.根据权利要求4或6所述的台阶结构的制造方法，其特征在于，所述衬底还包括与所述第一表面相背且包括结构图形的第二表面，所述制造方法还包括：
在形成所述台阶结构前在所述衬底的第二表面形成一牺牲层；所述第一深槽和所述第二深槽贯穿所述衬底，暴露所述牺牲层的表面；以及
在形成所述台阶结构之后去除所述牺牲层。
8.根据权利要求7所述的台阶结构的制造方法，其特征在于，采用湿法刻蚀工艺或者氢氟酸蒸汽刻蚀去除所述第一掩膜层、所述牺牲层以及硅的氧化物材质的所述第二掩膜层。
9.根据权利要求7所述的台阶结构的制造方法，其特征在于，采用干法等离子去胶去除光刻胶材质的所述第二掩膜层。
10.根据权利要求1所述的台阶结构的制造方法，其特征在于，采用干法刻蚀工艺形成所述台阶结构。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102067289A (zh) * 2008-06-17 2011-05-18 株式会社爱发科 多段型衬底的制造方法
CN105655286A (zh) * 2016-02-04 2016-06-08 上海华虹宏力半导体制造有限公司 半导体结构的形成方法
CN106032268A (zh) * 2015-03-20 2016-10-19 中芯国际集成电路制造(上海)有限公司 一种mems器件的制作方法
CN106328498A (zh) * 2015-06-23 2017-01-11 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN106653751A (zh) * 2015-11-04 2017-05-10 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
CN109956446A (zh) * 2019-03-08 2019-07-02 武汉耐普登科技有限公司 一种台阶结构及其制造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102067289A (zh) * 2008-06-17 2011-05-18 株式会社爱发科 多段型衬底的制造方法
CN106032268A (zh) * 2015-03-20 2016-10-19 中芯国际集成电路制造(上海)有限公司 一种mems器件的制作方法
CN106328498A (zh) * 2015-06-23 2017-01-11 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN106653751A (zh) * 2015-11-04 2017-05-10 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
CN105655286A (zh) * 2016-02-04 2016-06-08 上海华虹宏力半导体制造有限公司 半导体结构的形成方法
CN109956446A (zh) * 2019-03-08 2019-07-02 武汉耐普登科技有限公司 一种台阶结构及其制造方法

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