DE10296911T5 - Leistungs-MOSFET mit verbesserter Durchbruchspannung - Google Patents

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Ganesh Shankar Samudra
Kian Paau Gan
Xin Yang
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Abstract

Leistungs-Metalloxid-Halbleiter-Feldeffekt-Transistor (MOSFET) mit
einem Source-Gebiet;
einem Drain-Gebiet;
einem Gate;
einem Körpergebiet;
einem Drift-Gebiet, das sich zwischen dem Körpergebiet und dem Drain-Gebiet erstreckt, um mindestens teilweise Strom von dem Drain-Gebiet zu dem Source-Gebiet zu leiten;
einem Dielektrikum, das entgegensetzte Seiten hat, wobei eine seiner entgegensetzten Seiten sich entlang des Drift-Gebiets erstreckt, und eine entgegengesetzte Seite seiner entgegengesetzten Seiten mit einem leitenden Gebiet verbunden ist, so daß eine Spannung parallel zu dem Dielektrikum zwischen seinen entgegengesetzten Seiten ein elektrisches Feld auf das Drift-Gebiet ausübt, um freie Träger in dem Drift-Gebiet neu zu verteilen und dadurch die elektrische Feldverteilung in dem Drift-Gebiet zu beeinflussen, um die Durchbruchspannung einer in Sperrrichtung betriebenen Halbleiterzone zwischen dem Drift-Gebiet und dem Körpergebiet zu erhöhen.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung nimmt die Vorteile der provisorischen US-Patentanmeldung Nr. 60/295,581, die am 5. Juni 2001 eingereicht wurde, in Anspruch, wobei deren Inhalt hiermit durch Verweis miteinbezogen ist.
  • GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft im Allgemeinen Leistungshalbleiter-Bauelemente und spezieller Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs) für Hochspannungs- und Hochstromanwendungen.
  • HINTERGRUND DER ERFINDUNG
  • In Anwendungen der Leistungselektronik sind MOSFETs die bevorzugten Bauteile zum Schalten von hohen Spannungen und Strömen geworden. Im Vergleich zu bipolaren Bauelementen haben sie schnelle Schaltzeiten und eine einfache Gateansteuerschaltung. Insbesondere wird die doppeltdiffundierende MOSFET-Struktur bevorzugt, weil sie eine leichte Herstellung und Selbstausrichtung der Kanallängensteuerung erlaubt. Bei einem solchen MOSFET fließt Strom zwischen dem Transistor-Drain und der Source durch ein leicht gedoptes Drift-Gebiet und einen Leitungskanal, der im Körper des Transistors elektrisch gebildet ist.
  • Die Stromleitung zwischen dem Drain und der Source wird durch eine Spannung elektrisch gesteuert, die an ein Gate angelegt ist, das ein elektrisches Feld auf den Transistorkörper ausübt, um den Kanal zu bilden. Die Größe der Gatespannung ändert die Kanaltiefe und seine Leitfähigkeit. Das Anlegen einer Gatespannung kann somit zum Schalten des Transistors zwischen seinem Ein- und Aus-Zustand verwendet werden. In seinem Ein-Zustand schließt der Widerstand von der Source zu dem Drain den Wider stand des Drift-Gebiets des Transistors ein. In der Tat, ist bei den meisten Leitungs-MOSFETs der Widerstand des Drift-Gebiets die dominierende Komponente des Gesamtwiderstands im Ein-Zustand, da MOSFETs Majoritätsträgerbauelemente sind und nur begrenzte Überschußträger in das Drift-Gebiet injiziert werden, um seinen Widerstand im Ein-Zustand des MOSFETs zu modulieren. Natürlich ist eine hohe Leitfähigkeit (und daher ein geringer Widerstand) dieses Drift-Gebiets für eine Hochstromleitung äußerst erwünscht. Da ein effektiver Modulationsmechanismus, der den Widerstand beeinflußt, nicht vorhanden ist, ist die Leitfähigkeit des Drift-Gebiets hauptsächlich abhängig von und proportional zu der Hintergrunddotierkonzentration dieses Gebiets.
  • Im Aus-Zustand des MOSFETs verhindert die Übergangszone vom Körpergebiet zum Drift-Gebiet die Stromleitung, vorausgesetzt, der Potentialunterschied parallel zu dieser Übergangszone übertrifft nicht die Lawinen- oder Durchgriff-Durchbruchspannung der Übergangszone. Fast der gesamte Potentialabfall liegt im Drift-Gebiet auf der Drainseite dieser Übergangszone. Der Potentialabfall parallel zu dem Körpergebiet und dem Source-Gebiet ist aufgrund der viel höheren Dotierkonzentration des Körpergebiets und des Source-Gebiets erheblich kleiner als der des Drift-Gebiets. Das Profil des elektrisches Feldes in dem Drift-Gebiet hat seine maximale Amplitude an der Übergangszone und nimmt beim Wegbewegen von der Übergangszone linear bis letztlich auf Null ab. Wie schnell das Feld beim Wegbewegen von der Übergangszone abfällt, wird von der Hintergrunddotierkonzentration des Drift-Gebiets stark beeinflußt. Die gesamte integrierte Fläche unter dieser Feldverteilung ist gleich der Spannung parallel zu der Übergangszone. Eine höhere Dotierkonzentration läßt das Feld schneller abfallen, wobei es ein Übergangszonenfeld mit einer höheren Spitze bei dem gleichen Betrag der angelegten Spannung im Vergleich zu einem. Gebiet niedriger Dotierung erzeugt.
  • Somit macht eine höhere Dotierung in dem Drift-Gebiet den Widerstand im Ein-Zustand nicht nur niedriger, sondern sie verringert auch die Durchbruchspannung der Übergangszone vom Körpergebiet zum Drift-Gebiet im Aus-Zustand. Bei herkömmlichen doppeltdiffundierten Silizium-MOSFETs besteht eine Kompromißgrenze zwischen dem spezifischen Widerstand Ron,sp im Ein-Zustand und der Durchbruchspannung BVdss im Aus-Zustand, d.h. Ron,sp ∝ BVdss 2,5 wie z.B. von C. Hue in "Optimales Dotierprofil für minimalen Ohm'schen Widerstand und hohe Durchbruchspannung", IEEE Transactions on Electron Devices, Band ED-26(3), Seiten 243–245, 1979, beschrieben wurde. An sich suchen Leistungs-MOSFET-Designer ständig nach Wegen, wie der Drift-Gebietswiderstand abgesenkt werden kann ohne die Durchbruchspannung der Übergangszone vom Körpergebiet zum Drift-Gebiet zu verringern.
  • In jüngerer Zeit wurden MOSFET-Designs vorgeschlagen, bei denen p- und n-Schichten abwechselnd gestapelt werden, um die Silizium-Kompromißgrenze zu überwinden,.. wie z.B. in den US-Patenten 5 216 275, 5 438 215 und dem europäischen Patent EP 0 053 854 dargestellt ist. All diese offenbarten Bauelemente beruhen auf dem Ladungskompensationsprinzip der sich abwechselnden p- und n-Schichten, um das zulässige Dotieren des Bauelements zu erhöhen, so daß die Beziehung zwischen dem Widerstand im Ein-Zustand und der Durchbruchspannung im Aus-Zustand verbessert werden kann.
  • Eine andere im US-Patent 5 637 898 offenbarte Vorgehensweise schlägt ein linear abgestuftes Dotierprofil zum Modulieren der Feldverteilung im Drift-Gebiet vor. Die Weite des Drift-Gebiets ist begrenzt, da das lineare Profil durch die winkelige Implantation von den mit Gräben versehenen Seitenwänden erzielt wird.
  • All diese vorgeschlagenen MOSFETs sind jedoch schwierig herzustellen, da sie ein teures Multi-Epitaxieverfahren erfordern, wie z.B. von G. Deboy, M. Marz, J.-P. Stengl, H. Strack, J. Tihanyi und H. Weber in "Eine neue Generation von Hochspan nungs-MOSFETs durchbricht die Grenzlinie von Silizium", IEEE IEDM Technical Digest, Seiten 683–685, 1998, dargelegt wurde.
  • Nachfolgende Entwicklungen zielten auf das Erreichen der Ladungskompensation durch andere Verfahren, wie z.B. von T. Nitta, T. Minato, M. Yano, A. Uenisi, M. Harada und S. Hine in "Experimentelle Ergebnisse und Simulationsanalyse von 250 V Supergrabenleistungs-MOSFET (STM)", Proc. 12th Int. Symp. Power Semiconductor Device and ICs, Seiten 77–80, 2000, T. Minato, T. Nitta, A. Uenisi, M. Yano, M. Harada und S. Hine in "Was ist cooler, Graben oder Multi-Epitaxie?", Proc. 12th International Symposium on Power Semiconductor Device and ICs, Seiten 73–76, 2000, und von J. Glenn und J. Siekkinen in "Ein VDMOS vertikaler tiefer Graben RESURF DMOS (VTR-DMOS)", Procedure 12th International Symposium on Power Semiconductor Device and ICs, Seiten 197–200, 2000, dargelegt wurde. Diese neueren Verfahren sind im Allgemeinen durch das kleine Fenster begrenzt, das von dem präzisen Ladungsausgleich auferlegt wird, der zum Erzielen des optimalen Ein-Widerstands und der p/n-Schicht-Inter-Diffusion benötigt wird, wie z.B. von P.M. Shenoy, A. Bhalla und G. M. Dolny in "Analyse der Auswirkung des Ladungsungleichgewichts auf die statischen und dynamischen Merkmale des Superzonen-MOSFETS", Proc. 11th International Symposium on Power Semiconductor Device and ICs, Seiten 99–102, 1999, erläutert wurde.
    •
  • Demzufolge besteht ein Bedarf an einem verbesserten Leistungs-MOSFET, der eine verbesserte Beziehung zwischen der Durchbruchspannung und dem Widerstand im Ein-Zustand hat.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die vorliegende Erfindung schlägt eine neue Vorgehensweise zum Erhöhen der MOSFET-Durchbruchspannung vor, die leichter zu verwirklichen ist und somit eine bessere Kontrolle ergibt, als bestehende MOSFET-Designs. Gemäß einem Aspekt der vorliegenden Erfindung enthält ein MOSFET ein Dielektrikum, vorzugsweise in Form einer Metall-Dickoxidschicht, die sich entlang des Drift- Gebiets des MOSFETs erstreckt. Eine Spannung parallel zu diesem Dielektrikum zwischen seinen gegenüberliegende Seiten übt ein elektrisches Feld auf das Drift-Gebiet aus, um die Durchbruchspannung einer in Sperrrichtung betriebenen Halbleiterzone zwischen dem Drift-Gebiet und dem Körpergebiet zu erhöhen. Dies gestattet eine höhere Dotierung des Drift-Gebietes für eine gegebene Durchbruchspannung im Vergleich zu herkömmlichen MOSFETs.
  • Gemäß einem ersten Aspekt der Erfindung enthält ein Leistungs-MOSFET ein Source-Gebiet; ein Drain-Gebiet; ein Gate; ein Körpergebiet; und ein Drift-Gebiet, das sich zwischen dem Körpergebiet und dem Drain-Gebiet erstreckt, um zumindest teilweise Strom von dem Drain-Gebiet zu dem Source-Gebiet und einem Dielektrikum, das sich gegenüberliegende Seiten hat, zu leiten. Eine dieser sich gegenüberliegenden Seiten erstreckt sich entlang des Drift-Gebiets, und eine gegenüberliegende, dieser sich gegenüberliegenden Seiten ist mit einem leitenden Gebiet verbunden, so daß eine Spannung parallel zu dem Dielektrikum zwischen seinen gegenüberliegenden Seiten ein elektrisches Feld auf das Drift-Gebiet ausübt, um freie Träger in dem Drift-Gebiet neu zu verteilen und dadurch die elektrische Feldverteilung in dem Drift-Gebiet zu beeinflussen, um die Durchbruchspannung einer in Sperrrichtung betriebenen Halbleiterzone zwischen dem Drift-Gebiet und dem Körpergebiet zu erhöhen.
  • Gemäß einem weiteren Aspekt der Erfindung enthält ein Verfahren zum Bilden eines Metalloxid-Halbleitertransistors (MOSFET) in einer Halbleiter-Wafer das Bilden von sich gegenüberliegenden, vertikal verlaufenden Gräben in der Halbleiter-Wafer; das Bedecken der Innenwände eines jeden Grabens mit einem dielektrischen Material einer definierten Dicke; das Befüllen eines Volumens eines jeden Grabens zwischen dem dielektrischen Material mit einem leitenden Material; das Bilden einer doppeltdiffundierten MOSFET-Struktur zwischen den sich gegenüberliegenden vertikalen Gräben, wobei die MOSFET-Struktur ein Drift-Gebiet hat, das an dem dielektrischen Material entlang mindestens einem Teil seines vertikalen Ausmaßes anliegt.
  • Zweckmäßigerweise gestattet dies einen niedrigeren spezifischen Widerstand im Ein-Zustand, Ron,sp bei einer gegebenen Drain-zu-Source-Spannung BVdss als er durch die konventionelle Grenze diktiert wird, ohne teure und komplizierte Prozeßtechnologie zu verwenden.
  • Eine präzise Ladungskompensation ist nicht erforderlich. Stattdessen ist es die Oxiddicke, die für eine optimale Leistung gesteuert wird.
  • Weitere Aspekte und Merkmale der vorliegenden Erfindung ergeben sich dem Fachmann bei einer Durchsicht der folgenden Beschreibung von speziellen Ausführungsformen der Erfindung in Verbindung mit den beiliegenden Zeichnungen.
    •
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • In den Zeichnungen, die nur beispielhaft Ausführungsformen der vorliegenden Erfindung zeigen, zeigen
  • 1 einen konventionellen planaren Gate-MOSFET;
  • 2A einen planaren Gate-MOSFET, der beispielhaft für eine Ausführungsform der vorliegenden Erfindung ist;
  • 2B eine elektrische Feldverteilung für die MOSFETs der 1 und 2A;
  • 3 einen Grabengate-MOSFET, der beispielhaft für eine andere Ausführungsform der vorliegenden Erfindung ist;
  • 4, 5A–5B, 6A–6B, 7, 8 und 8A–8C beispielhafte Stufen in den Verfahren zum Bilden eines MOSFETs, der beispielhaft für eine Ausführungsform der vorliegenden Erfindung auf einer Halbleiter-Wafer ist;
  • 9 die Beziehung des spezifischen Widerstands im Ein-Zustand als eine Funktion der Durchbruchspannung für den MOSFET von 2A;
  • 10 die Beziehung zwischen der Durchbruchspannung und der dielektrischen Säulenweite für den MOSFET von 2A;
  • 11 einen Schnitt der p-i-n-Struktur, die verwendet wird, um die Leistung der MOSFETs der 2A und 3 anzunähern;
  • 12 gemessene Sperrrichtungsströme von äquivalenten p-in-Strukturen für konventionelle MOSFETs und den MOSFET von 2A;
  • 13 einen weiteren Grabengate-MOSFET, der beispielhaft für eine weitere Ausführungsform der vorliegenden Erfindung ist;
  • 14 die Beziehung zwischen der Durchbruchspannung und der Steuerspannung für den MOSFET von 13;
  • 15 den spezifischen Widerstand im Ein-Zustand zu der Durchbruchspannung für den MOSFET von 13; und
  • 16 und 17 die Beziehung von Kleinsignal-Durchgangsleitwertverstärkungen und der Bandbreite zu der Gate-Spannung für die MOSFETs von 2A und 13.
  • DETAILLIERTE BESCHREIBUNG
  • 1 zeigt einen herkömmlichen Planar-Gate, n-Kanal-Leistungs-MOSFET 10. Der MOSFET 10 ist auf einem stark gedopten n+ Halbleitersubstrat 12 gebildet. Eine leichter" gedopte Epitaxie-Schicht, die ein Drift-Gebiet 14 bildet, ist auf dem Substrat 12 gezogen. An der Oberseite der Epitaxie-Schicht sind p-Typ-Körpergebiete 18 gebildet. n+ Source-Gebiete 20 sind innerhalb der Körpergebiete 18 gebildet. Ein Gate 16 ist auf dem Gebiet 14 gebildet und überlappt die p-Typ-Körpergebiete 18. Das Gate 16 ist gegen das Drift-Gebiet 14 und die p-Typ-Körpergebiete 17 durch eine Oxidschicht 22 isoliert. Das Gate 16 ist vorzugsweise aus einem stark gedopten Polysilizium gebildet. Metallkontakte 24 und 26 sind für eine elektrische Verbindung zwischen den Source-Gebieten 20 und dem Substrat 12 gebildet, um diesen zu gestatten, als Source- bzw. Drain-Kontakt zu wirken.
  • Es versteht sich, daß Strom zwischen dem Drain und der Source in Anwesenheit eines n-Kanals zwischen dem Source-Gebiet und dem n-Drift-Gebiet 14 fließen kann. Eine am Gate 16 angelegte Spannung übt ein Feld aus, das eine dünne mobile Inversionsladungszone unter der Gate-Oxidschicht 22 in den p-Typ-Körpergebieten 18 schafft, wobei der leitende n-Kanal von dem Source-Gebiet 20 in das Drift-Gebiet 14 gebildet wird. Der Widerstand von dem Source-Kontakt 24 zu dem Drain-Kontakt 26 ist zu einem großen Teil dem Widerstand des Drift-Gebiets 14 zurechenbar. Der Widerstand des Drift-Gebiets 14 ist seinerseits umgekehrt proportional zu den verfügbaren freien Trägern und daher zu der Konzentration der Dotiermittel Nd in dem Drift-Gebiet 14.
  • Liegt keine Spannung an dem Gate 16 an, ist der MOSFET 10 in seinem Aus-Zustand und die p-n-Zone zwischen dem p-Körpergebiet 18 und dem n-Drift-Gebiet 14 ist gesperrt. Unter einer Durchbruchspannung hält diese Übergangszone die Drain-zu-Source-Spannung aufrecht und verhindert, abgesehen von einem kleinen Leckstrom, den Stromfluß vom Drain zur Source. Es versteht sich, daß der Durchbruch dieser Übergangszone auftritt, wenn das elektrische Feld an der Übergangszone einen bestimmten Lawinenenwert, E0 übersteigt. Für Silizium ist E0 = 8 × 105 V/cm bei Raumtemperatur.
  • Für die beschriebene pn-Übergangszone kann die Durchbruchspannung, Vbr in Bezug auf den elektrischen Feld-Lawinenwert, E0 und die n-Dotierung, Nd ausgedrückt werden als
    Figure 00090001
    wobei εsi die dielektrische Konstante des Siliziummaterials und q die Elektronenladung ist. Während offensichtlich die Leitfähigkeit proportional zu der Hintergrunddotierung des Drift-Gebiets 14 ist, ist die Durchbruchspannung der Übergangszone von dem Körpergebiet zu dem Drift-Gebiet umgekehrt proportional zu dem gleichen Dotiergrad.
  • 2A zeigt einen MOSFET 100, der beispielhaft für eine Ausführungsform der vorliegenden Erfindung ist. Ebenso wie ein herkömmlicher MOSFET 10 (1) ist der MOSFET 100 auf einem stark gedopten n+ Halbleitersubstrat 102 gebildet. Eine leichter gedopte Epitaxie-Schicht, die ein Drift-Gebiet 104 bildet, ist auf dem Substrat 102 gezogen. An der Oberseite des Gebietes 104 sind p-Typ-Körpergebiete 108 gebildet. n+ Source-Gebiete 110 sind innerhalb der Körpergebiete 108 gebildet. Ein Gate 106 ist auf der Epitaxie-Schicht quer zu den p-Körpergebieten gebildet, um die Source-Gebiete 110 zu erreichen, und ist dagegen durch eine Oxidschicht 112 isoliert. Metallkontakte 114 und 116 sind für eine elektrische Verbindung zwischen den Source-Gebieten 110 und dem Substrat 102 gebildet, um als Source- bzw. Drain-Kontakt zu wirken.
  • Zusätzlich enthält der MOSFET 100 Seitenwand-Metall-Dickoxid (MTO)-dielektrische Säulen 118. Jede der dielektrischen Säulen 118 erstreckt sich vertikal an den entgegengesetzten Rändern des n-Drift-Gebiets 104. Als solches ähnelt das Drift-Gebiet 104 einer Säule mit einer Weite 2w. Ein Rand einer jeden dielektrischen Säule 118 ist angrenzend an das n-Drift-Gebiet 104 des MOSFETs 100. Der entgegengesetzte Rand einer jeden Säule 118 wird von einem vertikal verlaufenden leitenden Gebiet 120 begrenzt. Vorzugsweise ist jedes leitende Gebiet 120 aus einem p+/n+ Poly-Silizium-Halbleiter gebildet. Auch sind die leitenden Gebiete 120 elektrisch mit dem Source-Metallkontakt 114 verbunden.
  • 2B zeigt die elektrische Feldverteilung als eine Funktion des Abstandes von der Übergangszone von dem Körpergebiet zu dem Drift-Gebiet für den MOSFET 100 und den MOSFET 10 in ihrem Aus-Zustand. In funktioneller Hinsicht gilt für den MOSFET 100 in seinem Aus-Zustand, daß die Spannung quer zu jeder Säule 118 eine Ladung an dem Rand einer jeden Säule 118 ablagert. Diese' Ladung übt ihrerseits ein elektrisches Feld auf das Drift-Gebiet 104 aus, das freie Träger in der n-Säule des Drift-Gebiets 104 seitwärts verarmt. Das heißt, daß freie Träger innerhalb des Drift-Gebiets 104 neu verteilt werden. Dies verändert die ursprüngliche vertikale Feldverteilung innerhalb des Drift-Gebiets 104 so, daß sie eine Form erhält, wie sie in 2B dargestellt ist. Das heißt, daß die vertikale Feldgröße nicht mehr eine lineare dreiecksförmige Verteilung, wie die beim MOSFET 10 ist, sondern eine quadratförmige Verteilung, wie gezeigt. Wie erwähnt, ist die Spannung quer zu der Übergangszone gleich dem Integral der Feldverteilung. Als solche ist für die gleiche Spannung die Spitzengröße des Feldes quer zu der Übergangszone des MOSFETs 100 geringer als die Spitzengröße des Feldes quer zu der Übergangszone des MOSFETs 10.
  • Vorzugsweise wird das Seitenwandoxid thermisch gezogen, um die höchste Durchbruchqualität zu erhalten, oder wenn irgendein anderes dielektrisches Material gewählt wird, um das Oxid zu ersetzen, sollte es eine Durchbruchfeldstärke haben, die gleich oder größer als die des thermischen Oxids ist. Die dielektrische Dicke muß genau gesteuert werden, wie unten beschrieben ist.
  • In quantitativer Hinsicht kann der Spannungsabfall quer zu der Säule 118 (d.h. der laterale Abfall) angenähert werden, als
    Figure 00100001

    wobei Q die Ladung an der Oberfläche der Säule 118 ist, tox die Oxid-Dicke ist, εox die dielektrische Konstante des Oxids ist, A die Seitenwandfläche ist und q die Elektronenladung ist. Q an der Oberfläche der Säule 118 verarmt ihrerseits freie Träger von dem n-Drift-Gebiet 104.
  • Um Idealerweise eine optimale Wirkung auf die Durchbruchspannung in dem Körper zu haben, sollte die Ladung an der Oberfläche der Säule 118 das gesamte n-Drift-Gebiet kurz vor dem Durchbruch verarmen, womit das Auflösen der Gleichungen (1) und (2) ergibt
    Figure 00110001
  • Gleichung (3) definiert die mathematische Beziehung zwischen der Dotierkonzentration des Drift-Gebietes 104, der Seitenwand-Oxid-Dicke der Säule 118 und der halben Weite (w) des Drift-Gebiets 104, um an ihrer bevorzugten Durchbruchspannung zu funktionieren.
  • Der MOSFET 100 hat eine gewünschte optimale Durchbruchspannung für eine bestimmte Nd solange wie irgendeine Kombination der drei Design-Parameter Nd, tox und w die Gleichung (3) erfüllen.
  • Der spezifische Ein-Zustand-Widerstand zwischen dem Drain und der Source Ron,sp wird berechnet, um ein Verhältnis zu (w + wMTO)/Nd × w) zu sein, wobei die Halbweite der Grabensäule, wMTO die Summe der Seitenwand-Oxiddicke und der Halbweite der Elektrode, welec, wMTO = tox + welec ist. Es kann gezeigt werden, daß ein optimales Verhältnis von wMTO zu w von 4:3 für einen minimalen Ron ,sp existiert . Die Dicke des Bodenoxids dox kann gewählt werden, so daß sie die gleiche ist wie oder vorzugsweise größer als tox ist.
  • Dank dieser zusätzlichen Feldmodulation durch laterale Verarmung kann die Dotierung in dem Drift-Gebiet 104 auf einen Wert angehoben werden, der viel höher ist als der, der bei herkömmlichen MOSFETs wie der MOSFET 10 zulässig, womit die Beziehungskurve zwischen dem spezifischen Ein-Widerstand zu der Durchbruchspannung für den Silizium-MOSFET 100 verbessert wird. Im Gegensatz zu bekannten Wegen, auf denen die Durchbruchspannung erhöht wird, wie z. B . in den US-Patenten 5 216 275 und 5 438 215 vorgeschlagen wird, wird kein präzises Zusammenpassen der Dotierung bei dem MOSFET 100 benötigt. Stattdessen ist es für eine spezielle Drift-Gebietsweite 2w und Dotierung Nd (wie in 2A gezeigt) hauptsächlich die Seitenwanddicke einer jeden Säule 118, tox die gesteuert werden muß, um den optimalen Feldeffekt zu schaffen, um die Säule des n-Drift-Gebietes 104 ganz während des Aus-Zustands zu verarmen.
  • Da die Oxiddickensteuertechnologie gut bekannt ist, kann bequemerweise der MOSFET 100 leichter und präziser als bekannte Ladungskompensationsstrukturen hergestellt werden, die die schwierige Aufgabe einer präzisen Dotiersteuerung und eines multiplen Epidaxiewachstums erfordern.
  • Es versteht sich, daß MOSFETs, die beispielhaft für die Erfindung sind, entweder Planar-Gate-MOSFETs (wie der MOSFET 100, der in 2A dargestellt ist) oder Graben-Gate-MOSFETs (wie der MOSFET 140, der in 3 dargestellt ist) sein können. Elemente des MOSFETs 140 sind zu denjenigen des MOSFETs 100 (2) ähnlich und werden daher mit ähnlichen Ziffern bezeichnet, die ein Doppelstrich (")-Symbol in 3 tragen.
  • Wie in 4 dargestellt, wird eine epi-Wafer 150 mit einer geeigneten Si (100) n-epi Dicke und einer Dotierung Nd als Ausgangs-Wafer verwendet. Geeignete Maskierungsmaterialien, z.B. Oxid- und Nitridschichten 152 bzw. 154 werden zuerst abgelagert.
  • Danach werden vertikal verlaufende Gräben 160 zum Unterbringen von Säulen 118 (2A) mit geeigneten Abmessungen auf die Wafer 150 geätzt, wie in 5A dargestellt ist. Vorzugsweise werden die Gräben 160 seitwärts gespiegelt.
  • Das Gebiet zwischen den Gräben 160 definiert das Drift-Gebiet 104. Wenn die Ausgangs-Wafer eine unterschiedliche Hintergrunddotierung haben muß, wie sie z.B. von einigen smarten Leistungs-ICs benötigt werden, dann kann eine optionale geneigte Implantation, wie in 5B gezeigt, durchgeführt werden, um die Hintergrunddotierung in der n-Drift-Gebietsäule nach Bedarf einzustellen.
  • Als Nächstes wird ein geeigneter Naßoxidationsschritt, der die erforderliche Dicke tox der Säule 118 ergibt, durchgeführt, und alle Maskiermaterialien werden dann abgezogen, wie in 6A dargestellt ist. Dies bedeckt die Innenseitenwände und die Böden der Gräben 160 mit einem dicken Dielektrikum, wie das vorgeschlagene Oxid. Als Alternative dazu, wenn eine direkte Naßoxidation die erforderliche Dielektrikumsdicke nicht ergeben kann, können mehrere dünne Gräben 162 und der anschließende Siliziumsäulenverbrauch, wie in 6B dargestellt, eingesetzt werden, um eine dickere Seitenwanddicke zu erhalten.
  • Ein stark gedopter n+ oder p+ Poly-Siliziumniederschlag (zum Beispiel POCl3-Dotierung) wird verwendet, um den Rest der Gräben 160, wie in 7 gezeigt; aufzufüllen. Dieses Poly-Silizium liefert das Kontaktgebiet 120 zu dem Source-Metall für die Säulen 118. Der Poly-Silizium-Rückätzschritt wird durchgeführt, um jegliches überschüssiges Poly-Silizium an der oberen Oberfläche zu entfernen. Danach wird der herkömmliche Leistungs-MOSFET zwischen den Gräben unter Verwendung von herkömmlichen Verfahrensschritten gebildet, wobei sich die endgültige MOSFET-Bauelementstruktur, wie in 2A (Planar-Gate) oder 3 (Graben-Gate) gezeigt, ergibt.
  • Zweckmäßigerweise kann jeder Graben 360 zwei Säulen 118 unterbringen, von denen jede einen Teil von einem von zwei benachbarten Transistoren, die auf der Wafer 150 gebildet sind, bilden können.
  • Um die Säulenweite des n-Drift-Gebiets 104 für eine größere Nd zu verringern, kann das Körperkontakt p+ Gebiet, das gewöhnlich seitlich neben dem n+ Source-Gebiet angeordnet ist, vertikal (d.h. aufwärts, aber immer noch nächstens zu dem n+ Source-Gebiet) bewegt werden. Die sich ergebende segmentierte Source hat eine kleinere Weite. Die Layout-Ansicht für dieses segmentierte Source-Design ist in den 8, 8A bis 8C gezeigt. Es ist zu beachten, daß sowohl Planar- als auch Graben-Gate-Strukturen dieses segmentierte Source-Design benutzen können, um die Weite des Drift-Gebiets 104 zu verringern.
  • Die Betriebsprinzipien der MOSFETs 100 und 140 (2A und 3) , wie sie oben vermutet wurden, wurden sowohl durch Simulation als auch Experiment verifiziert. Wie bemerkt, haben die MOSFETs 100 und 140 eine verbesserte Durchbruchspannung für eine gegebene Dotierung des Drift-Gebiets, solange wie irgendeine Kombination der drei Design-Parameter Nd, tox und w die Gleichung (3) erfüllen. Eine numerische Analyse bestätigt die Existenz eines optimalen Verhältnisses der halben dielektrischen Grabensäulenweite der Säule 118 zu w von 4:3 für den niedrigsten Ron,sp.
  • Unter Befolgung der oben genannten Bedingungen wurden numerische Simulationen durchgeführt, und die in 9 dargestellten Simulationsergebnisse zeigen, daß beispielhafte MOSFETs 100, 140 die Kompromißkurve des spezifischen Ein-Widerstands, Ron,sp zu der Durchbruchspannung im Vergleich zum herkömmlichen Fall verbessert haben. In der Tat wurde festgestellt, daß die Kompromißkurve der MOSFETs 100, 140 eine ähnliche Abhängigkeit wie die der idealen Siliziumgrenze, aber mit einem kleineren Koeffizienten, hat, um einen niedrigeren Ein-Zustand-Widerstand zu ergeben. Dies ist im Unterschied zu den Ladungskompen sationsstrukturen, die in den US-Patenten 5 216 275 und 5 438 215 offenbart sind, wobei Ron, sp sich bei verschiedenen Abhängigkeiten mit BVdss ändert, wobei sein Koeffizient von w, der halben Weite von p- und n-Säulen, abhängig ist. Gegenwärtig kann aufgrund von Technologiezwängen und Interdiffusionsproblemen die Weite des Drift-Gebiets bei bekannten Ladungskompensationsstrukturen nicht willkürlich kleinskaliert werden, besonders nicht bei einer hohen Durchbruchspannung, wo eine dicke Epi (z. B. 50 μm für 600 V) benötigt wird . Somit würde gegenwärtig ein praktischer Wert von w um 10 μm herum sein, und bei diesem Wert hat der MOSFET 100 (oder der MOSFET 140) eine Ein-Zustand-Leistung, die mit einer Ladungskompensations (Superzone)-Struktur bei einer ungefähr 500 V-Bauelementgröße vergleichbar ist. Eine noch bessere Leistung kann für eine Spannungsgröße von unter 400 V erhalten werden. Es ist zu beachten, daß die Superzonenstruktur eine schlechtere Leistung als die herkömmliche Siliziumgrenze bei einer Spannungsgröße unter 280 V V hat.
  • Wie zuvor festgestellt, beeinflußt die Seitenwandoxiddicke tox der Säule 118 die Leistung der MOSFETs 110, 140. Eine Empfindlichkeitsanalyse von tox zu BVdss bei einem Nominalwert von 1 μm wurde durchgeführt, und die Ergebnisse sind in 10 gezeigt. Wie dargestellt, war eine BVdss über 200 V mit einer tox-Toleranz von über ±10% für Designs mit dox > tox erreichbar. Es ist zu beachten, daß eine Verfahrensvereinfachung, die nur zu einer kleinen heruntergestuften Durchbruchleistung führt, durch Annahme eines dox = tox-Designs, das nur in einem einzigen Naßoxidationsschritt verwirklicht werden kann, gemacht werden kann.
  • Da ein MOSFET, wie die MOSFETs 100, 140, in ihrem Aus-Zustand im wesentlichen eine p-i-n-Struktur ist, wurde eine p-i-n-Struktur mit tox = dox = 1 μm, w = 2 μm hergestellt, um die MOSFETs 100, 140 experimentell zu verifizieren. Die p-i-n-Struktur wurde auf die Nd = 7 × 1045 cm–3 n-Epiausgangs-Wafer durch Befolgen des oben beschriebenen Prozeßablaufes, zusammen mit der herkömmlichen p-i-n-Struktur ohne das Oxid auf die gleichen Wafer hergestellt. Beide Bauelemente haben identische Flächen. Gräben von 4 μm Weite und 15 μm Tiefe wurden zuerst auf die Wafer geätzt. Dem folgte ein 1 μm Naßoxidationsschritt, der ein dox = tox = 1 μm-Design ergab. Als Nächstes wurde ein Polysilizium-Niederschlag mit einer POCl3-Dotierung verwendet, um die Gräben zu füllen. Nach dem Polyrückätzschritt folgten herkömmliche p-i-n-Diodenverfahrensschritte wie gewöhnlich, wodurch sich die endgültige Bauelementstruktur wie in dem Abtastelektronenmikroskopbild von 11 gezeigt ist, ergab. Es ist erwähnenswert, daß nur eine zusätzliche Maske nötig war, um den gesamten Prozeß im Vergleich zu dem herkömmlichen Fall zu vervollständigen.
  • 12 zeigt einen Vergleich der gemessenen Aus-Zustand-Ergebnisse von beiden MOSFETs 100, 140 (wie gleichgesetzt durch die p-i-n mit der dielektrischen Oxidsäule von 11) mit herkömmlichen Bauelementen. Es ist klar, daß die gemessene Durchbruchspannung von 170 V für die MOSFETs 110, 140, wie simuliert, mehr als das Zweifache derjenigen von einem herkömmlichen Bauelement bei 67 V war. In Wirklichkeit, um 170 V zu erzielen, wäre eine Dotierung von 2 × 1015 cm–3 für herkömmliche MOSFETs erforderlich, wogegen eine Dotierung von 7 × 1015 cm–3 für die MOSFETs 100, 140 ausreichend sein kann. Eine Ron,sp-Verringerung von ungefähr dem Zweifachen wird somit für den MOSFET 100 mit einer ähnlichen Spannungsgröße vorhergesagt, nachdem die Verringerung der Leitfläche aufgrund des Seitenwandoxids berücksichtigt worden ist. Eine weitere Verbesserung in Ron,sp wird erwartet, wenn die von der dielektrischen Säule in 11 besetzte Fläche verringert werden kann, ohne die Oxiddicke zu verringern, indem Grabentechniken mit einem hohen Aspektverhältnis verwendet werden.
  • 13 zeigt einen weiteren MOSFET 200, der beispielhaft ist für eine weitere Ausführungsform der Erfindung. Wie dargestellt, ist der MOSFET 200 ein Grabengate-MOSFET. Bauteile, die zu denen der MOSFETs 100 und 140 ähnlich sind, sind daher mit Ziffern gekennzeichnet, die zum Beschreiben der MOSFETs 100 und 140 verwendet wurden, aber ein Strich (')-Symbol tragen, und werden nicht nochmals ausdrücklich beschrieben. Bei dem MOSFET 200 ist jedoch der Source-Kontakt 114' nicht elektrisch mit der Säule 118' oder dem leitenden Gebiet 120' verbunden. Stattdessen ist das leitende Gebiet 120' elektrisch mit seinem eigenen Kontakt 122, der auf dem leitenden Gebiet 120 gebildet ist, elektrisch verbunden. Kein Kontakt ist mit der Säule 118' verbunden. Als Ergebnis kann der Spannungsabfall quer zu der Säule 118' unabhängig durch die Anlegung einer Steuerspannung an dem Kontakt 122 gesteuert werden. Die Steuerung der Spannung quer zu der Säule 118' steuert ihrerseits die Ladung und das Lateralfeld an der Schnittstelle zwischen der Säule 118' und dem Drift-Gebiet 104'. Eine Sperrspannung kann ihrerseits fein eingestellt werden, falls die Spannung hinter der Spezifikation aufgrund von Verfahrensschwankungen nach der Herstellung durch die Anlegung einer geeigneten Steuerspannung an dem Kontakt 122 zurückbleibt.
  • 14 zeigt ihrerseits die vorhergesagte Durchbruchspannung von dem Beispiels-MOSFET 200, die durch eine numerische Simulation als eine Funktion der angelegten Einstellspannung für ein Beispielsbauelement, das Nd = 3 × 1015 cm–3; tox = 1,5 μm und w = 1,5 μm hat, bestimmt wird.
  • Gleichzeitig kann die Leistung des MOSFETs 200 in seinem Ein-Zustand besser als die des MOSFETs 140 sein. Insbesondere ist in seinem Ein-Zustand eine vertikale Anhäufschicht an der Schnittstelle zwischen der Säule 118' und dem N-Drift-Gebiet aufgrund des lateralen elektrischen Feldes gebildet, das von der positiven Spannung von dem leitenden Gebiet 120' erzeugt wird. Diese Anhäufschicht liefert einen zusätzlichen Weg für den Stromfluß in dem Drift-Gebiet 104' und führt zu einer Verringerung des Ein-Widerstands.
  • 15 zeigt die Beziehung zwischen BVdss und dem spezifischen Ein-Widerstand (Ron,sp) der MOSFETs, wie der Beispiels-MOSFET 200, bei verschiedenen Nd-Dotierwerten unter verschiedenen Steuervorspannungen am Kontakt 122, wie durch die numerischen Simulationen vorhergesagt. Wie dargestellt, wenn die Steuervorspannung in 10 V-Stufen von 0 V für jeden Beispiels-MOSFET erhöht wird, ändern sich die Durchbruchspannung und der Ein-Zustand-Widerstand. BVdss kann um ungefähr 48 V erhöht werden und Ron, sp kann um ungefähr 1,5 mΩ-cm2 reduziert werden. Wie dargestellt, ist der minimale Ron, sp, der unter einer 20 V Seiten-Polyvorspannung bei Nd = 6 × 1015 cm–3 erhalten wird, viel kleiner als die ideale Siliziumgrenze und Superzonen-Bauelemente bei einer viel höheren BVdss Er geht auch von der idealen Silizium-Grenzlinie im Vergleich zu den ursprünglichen MOSFETs 100, 140 der 2A und 3 weiter weg.
  • Auch wird im Sättigungsgebiet des Betriebs eine kleine Signaltransleitungsverstärkung eines MOSFETs wie dem MOSFET 200 durch die Kanal- und Gate-Struktur und die Vorspannung bestimmt. Wenn der MOSFET 200 unter einer positiven Steuervorspannung ist, wirkt das laterale elektrische Feld, das von der externen Vorspannung erzeugt wird, auf den Kanal und zieht die Elektronen in Richtung auf die Säule 118' . Als Folge davon wird die Inversionsschichttiefe erhöht, wobei der Kanalwiderstand verringert wird, und das elektrische Feld senkrecht zu dem Gate-Oxid innerhalb des Kanals wird vermindert, wodurch sich eine verbesserte Kanalmobilität ergibt. Dies führt zu einer höheren und weiteren Gm-Kurve.
  • Gemäß der Gleichung FT = Gm/(2πCiss), wobei Ciss die Summe der Gate-Source und der Gate-Drain Miller-Kapazität ist, erhöht sich die Bandbreite FT entsprechend mit der Zunahme von Gm, wenn es keine ausgeprägte Änderung in Ciss gibt. Simulationsergebnisse zeigen, daß die Verbesserung von FT die gleichen Trends wie die von Gm hat.
  • 16 und 17 zeigen eine Gm gegen V (Gate)-Kurve und eine FT gegen V (Gate)-Kurve die MOSFETs 100, 140 mit Nd = 7 × 1015 cm–3 und der MOSFET 200 für verschiedene Steuerspannungen, mit Nd = 5 × 1015 cm–3, bei einer gegebenen Vds = 30 V und einer Kleinsignal-Source-Frequenz von 1 MHz. Wie dargestellt, zeigen beide Kurvenfamilien einen größeren Betriebsbereich der Gate-Spannung unter einer höheren Steuervorspannung.
  • Natürlich sollen die oben beschriebenen Ausführungsformen nur erläuternd und keinesfalls beschränkend sein. Die beschriebenen Ausführungsformen zum Ausführen der Erfindung eignen sich für viele Modifikationen in der Form, der Anordnung von Teilen, den Einzelheiten und der Reihenfolge der Leistung.
  • Die Erfindung kann zum Beispiel sowohl in vertikal angeordneten MOSFET-Strukturen, wie beschrieben oder ähnlichen, oder auch in lateralen Strukturen verwendet werden, wobei beide, die Drain und die Source, auf der Wafer-Oberfläche angeordnet sind. Zur Anwendung bei lateralen Strukturen kann die dielektrische Säule in lateraler Orientierung plaziert werden, so daß sie entlang des lateralen Drift-Gebietes ist. Ungeachtet der Orientierung des Dielektrikums bleiben die funktionellen Prinzipien auf der Seitenwandfeldausübung und Modulation des Durchbruchfeldes in dem Drift-Gebiet die gleichen.
  • Die vorgeschlagene Erfindung kann bei Leistungs-MOSFETs angewendet werden, die aus anderen Materialien als Silizium hergestellt sind. Sie kann auch bei p-Kanal MOSFETs verwendet werden.
  • Die Erfindung ist vielmehr dafür bestimmt, alle diese Modifikationen innerhalb ihres Umfanges, der durch die Ansprüche definiert ist, einzuschließen.
  • Zusammenfassung
  • Ein MOSFET (100) enthält ein Dielektrikum, vorzugsweise in Form einer Metall-Dickoxidschicht (118), die sich entlang des Driftgebiets (104) des MOSFETs erstreckt. Eine zu diesem Dielektrikum parallele Spannung zwischen seinen sich gegenüberliegenden Seiten übt ein elektrisches Feld auf das Drift-Gebiet aus, um die Verteilung des elektrischen Feldes des Drift-Gebietes zu modulieren, um die Durchbruchspannung einer in Sperrrichtung betriebenen Halbleiterzone zwischen dem Drift-Gebiet und dem Körpergebiet (108) zu erhöhen. Die Spannung wird an dem leitenden Gebiet (120) angelegt. Dies erlaubt ein höheres Dotieren des Drift-Gebietes bei einer gegebenen Durchbruchspannung im Vergleich zu herkömmlichen MOSFETs. Der MOSFET wird hergestellt durch Bilden von sich gegenüberliegenden vertikalen Gräben in einer Halbleiter-Wafer, Bedecken der Wände der Gräben mit einem Dielektrikum (118), Füllen der Gräben zwischen dem Dielektrikum mit einem leitenden Material (120) und Bilden einer doppeltdiffundierten MOSFET-Struktur zwischen den beiden sich gegenüberliegenden vertikalen Gräben derart, daß ein Drift-Gebiet an dem dielektrischen Material (118) anliegt.

Claims (25)

  1. Leistungs-Metalloxid-Halbleiter-Feldeffekt-Transistor (MOSFET) mit einem Source-Gebiet; einem Drain-Gebiet; einem Gate; einem Körpergebiet; einem Drift-Gebiet, das sich zwischen dem Körpergebiet und dem Drain-Gebiet erstreckt, um mindestens teilweise Strom von dem Drain-Gebiet zu dem Source-Gebiet zu leiten; einem Dielektrikum, das entgegensetzte Seiten hat, wobei eine seiner entgegensetzten Seiten sich entlang des Drift-Gebiets erstreckt, und eine entgegengesetzte Seite seiner entgegengesetzten Seiten mit einem leitenden Gebiet verbunden ist, so daß eine Spannung parallel zu dem Dielektrikum zwischen seinen entgegengesetzten Seiten ein elektrisches Feld auf das Drift-Gebiet ausübt, um freie Träger in dem Drift-Gebiet neu zu verteilen und dadurch die elektrische Feldverteilung in dem Drift-Gebiet zu beeinflussen, um die Durchbruchspannung einer in Sperrrichtung betriebenen Halbleiterzone zwischen dem Drift-Gebiet und dem Körpergebiet zu erhöhen.
  2. MOSFET nach irgendeinem der Ansprüche 1, bei dem das Dielektrikum einen Metalloxidinsolator umfaßt.
  3. MOSFET nach Anspruch 2, bei dem der Metalloxidisolator einen Einzel- oder Mehrschichtoxidinsolator umfaßt.
  4. MOSFET nach irgendeinem der Ansprüche 1 bis 3, bei dem das Dielektrikum mit einer Dicke tox gebildet ist, so daß die Beziehung Nd ≈ [( εsi. E0 2. εox 4/3)/(2.q7/3)]3/7.[tox. w]–4/7 erfüllt ist, wobei Nd die Konzentration des Dotiermittels in dem Drift-Gebiet, 2w eine Dicke des Drift-Gebietes, εox die dielektrische Konstante für das Dielektrikum; εsi die dielektrische Konstante für das Drift-Gebiet, E0 der elektrische Feld-Lawinenwert für das Drift-Gebiet und q die Elektronenladung ist.
  5. MOSFET nach Anspruch 4, bei dem ein Verhältnis der Weite des Dielektrikums und eine halbe Weite des leitenden Gebiets zu einer halben Weite des Drift-Gebietes annähernd 4:3 ist.
  6. MOSFET nach irgendeinem der Ansprüche 1 bis 4, bei dem das leitende Gebiet eine Poly-Siliziumschicht entlang eines Ausmaßes der entgegengesetzten Seite der entgegengesetzten Seiten des Dielektrikums aufweist.
  7. MOSFET nach irgendeinem der Ansprüche 1 bis 6, bei dem die Halbleiter-Wafer aus Silizium gebildet ist.
  8. MOSFET nach Anspruch 7, bei dem die Halbleiter-Wafer aus einem n-Typ-Silizium gebildet ist.
  9. MOSFET nach irgendeinem der Ansprüche 1 bis 8, bei dem das leitende Gebiet ein Polysilizium aufweist.
  10. MOSFET nach irgendeinem der Ansprüche 1 bis 9, ferner mit einem weiteren Dielektrikum, das entgegengesetzte Seiten hat, von denen eine seiner entgegengesetzten Seite sich entlang einer zweiten Seite des Drift-Gebiets erstreckt und eine entgegengesetzte Seite seiner entgegengesetzten Seiten mit einem leitenden Gebiet verbunden ist, so daß eine Spannung quer zu dem Dielektrikum zwischen seinen entgegengesetzten Seiten ein elektrisches Feld auf das Drift-Gebiet ausübt, um freie Träger in dem Drift-Gebiet neu zu verteilen und dadurch die elektrische Feldverteilung in dem Drift-Gebiet zu beeinflußen, um die Durchbruchspannung einer in Sperrrichtung betriebenen Halbleiterzone zwischen dem Drift-Gebiet und dem Körpergebiet zu erhöhen.
  11. MOSFET nach irgendeinem der Ansprüche 1 bis 10, ferner mit einem elektrischen Kontakt, der das Source-Gebiet und das leitende Gebiet elektrisch verbindet.
  12. MOSFET nach irgendeinem der Ansprüche 1 bis 10, ferner mit einem elektrischen Kontakt, der mit dem Source-Gebiet verbunden ist und von dem leitenden Gebiet und dem Dielektrikum isoliert ist; mit einem zweiten elektrischen Kontakt, der elektrisch mit dem leitenden Gebiet verbunden ist, um das Anlegen einer Steuerspannung zu gestatten, um eine Spannung quer zu dem Dielektrikum zu steuern und dadurch die Durchbruchspannung der in Sperrrichtung betriebenen Halbleiterzone zwischen dem Drift-Gebiet und dem Körpergebiet zu beeinflußen.
  13. Verfahren zum Bilden eines Metalloxid-Halbleitertransistors (MOSFET) in eine Halbleiter-Wafer, mit den Schritten: Bilden von entgegengesetzten vertikal verlaufenden Gräben in die Halbleiter-Wafer; Bedecken der inneren Wände eines jeden Grabens mit einem dielektrischen Material einer definierten Dicke; Füllen eines Volumens eines jeden Grabens zwischen dem dielektrischen Material mit einem leitenden Material; Bilden einer doppeltdiffundierten MOSFET-Struktur zwischen gegenüberliegenden vertikalen Gräben, wobei die MOSFET-Struktur so gebildet ist, daß sie ein Drift-Gebiet hat, das an dem dielektrischen Material entlang mindestens eines Teiles seines vertikalen Ausmaßes anliegt.
  14. Verfahren nach Anspruch 13, bei dem die definierte Dicke des Dielektrikums tox ist, und tox gewählt wird, so daß die Beziehung Nd ≈ [(εsi. E0 2. εox 4/3)/(2.q7/3)]3/7.[tox. w]–4/7 erfüllt ist, wobei Nd die Konzentration des Dotiermittels in dem Drift-Gebiet, 2w der Abstand zwischen vertikal verlaufenden Gräben; εox die dielektrische Konstante für das Dielektrikum; εsi die dielektrische Konstante für das Drift-Gebiet, E0 der elektrische Feld-Lawinenwert für das Drift-Gebiet und q die Elektronenladung ist.
  15. Verfahren nach Anspruch 13 oder 14, bei dem das Bedecken durch Naßoxidation gebildet wird.
  16. Verfahren nach irgendeinem der Ansprüche 13 oder 15, bei dem die Wafer aus Silizium gebildet wird.
  17. Verfahren nach irgendeinem der Ansprüche 13 bis 16, bei dem das leitende Material ein Polysilizium umfaßt.
  18. Verfahren nach Anspruch 17, bei dem das Polysilizium ein POCl3 dotiertes Silizium umfaßt.
  19. Verfahren nach irgendeinem der Ansprüche 13 bis 18, bei dem jeder der Gräben durch Bilden und Vereinigen einer Vielzahl von nahe beieinanderliegenden Gräben gebildet wird, die dünner als jeder der entgegengesetzten vertikalen Gräben sind.
  20. Verfahren nach irgendeinem der Ansprüche 13 bis 19, bei dem die doppeltdiffundierte MOSFET-Struktur ein Planar-Gate umfaßt.
  21. Verfahren nach irgendeinem der Ansprüche 13 bis 19, bei dem die doppeltdiffundierte MOSFET-Struktur ein Graben-Gate umfaßt.
  22. Verfahren nach irgendeinem der Ansprüche 13 bis 21, ferner mit dem Dotieren des Gebietes zwischen den Gräben mit gewünschten Verunreinigungen unter Verwendung eines geneigten Implantationsverfahrens.
  23. N-Kanal oder p-Kanal Leistungs-Metalloxid-Halbleiter-Feldeffekt-Transistor (MOSFET) mit: einem Source-Gebiet; einem Drain-Gebiet; einem Gate; einem Körpergebiet; einem Drift-Gebiet, das sich zwischen dem Körpergebiet und dem Drain-Gebiet erstreckt, um mindestens teilweise Strom von dem Source-Gebiet zu dem Drain-Gebiet zu leiten; zwei dielektrischen Säulen, von denen jede entgegensetzte Seiten hat, von denen eine entgegengesetzte Seite einer jeden der beiden dielektrischen Säulen sich entlang des Drift-Gebietes erstreckt und eine entgegengesetzte Seite der entgegengesetzten Seiten einer jeden der dielektrischen Seiten elektrisch mit einem leitenden Gebiet verbunden ist, so daß eine Spannung quer zu jeder der beiden dielektrischen Säulen zwischen seinen entgegengesetzten Seiten ein elektrische s. Feld auf das Drift-Gebiet ausübt, um freie Träger in dem Drift-Gebiet neu zu verteilen, und dadurch die elektrische Feldverteilung in dem Drift-Gebiet zu beeinflussen, um die Durchbruchspannung einer in Sperr richtung betriebenen Halbleiterzone zwischen dem Drift-Gebiet und dem Körpergebiet zu erhöhen.
  24. MOSFET nach Anspruch 23, bei dem sich das Drift-Gebiet vertikal zwischen dem Source-Gebiet und dem Drain-Gebiet erstreckt.
  25. MOSFET nach Anspruch 23, bei dem sich das Drift-Gebiet seitwärts zwischen dem Source-Gebiet und dem Drain-Gebiet erstreckt.
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