DE112007001578T5 - Lateraler Fet mit Trench-Gate mit direktem Source-Drain-Strompfad - Google Patents

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Chang-ki Pungnyun Jeon
Gary Dolny
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Abstract

Feldeffekttransistor (FET), umfassend:
ein Trench-Gate, das sich in ein Halbleitergebiet erstreckt, wobei das Trench-Gate eine Stirnwand, die einem Drain-Gebiet eines ersten Leitfähigkeitstyps zugewandt ist, und eine Seitenwand aufweist, die zu der Stirnwand senkrecht ist;
ein Kanalgebiet, das entlang der Seitenwand des Trench-Gate ausgebildet ist; und
ein Driftgebiet, das sich zumindest zwischen dem Drain-Gebiet und dem Trench-Gate erstreckt, wobei das Driftgebiet einen Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp umfasst.

Description

  • Die Erfindung betrifft die Halbleiterleistungsvorrichtungstechnologie und insbesondere einen Aufbau und ein Verfahren zum Ausbilden eines verbesserten lateral diffundierten FET mit Trench-Gate.
  • Leistungs-MOSFET-Vorrichtungen sind in zahlreichen elektronischen Einrichtungen weit verbreitet, die Fahrzeugelektronik, Laufwerke und Stromquellen umfassen. Im Allgemeinen arbeiten diese Einrichtungen als Schalter und werden verwendet, um eine Stromquelle mit einer Last zu verbinden. Einer der Bereiche, in dem MOSFET-Vorrichtungen verwendet werden, umfasst Hochfrequenzanwendungen (HF-Anwendungen). Solche HF-MOSFET-Vorrichtungen sind laterale Transistoren. Die jüngsten Fortschritte bei lateralen (oder lateral diffundierten) MOSFET-Vorrichtungen (LDMOS-Vorrichtungen) verbesserten deren Leistungs- und Kosteneigenschaften im Vergleich zu vertikalen MOSFET-Vorrichtungen für HF-Leistungsverstärker in Basisstationsanwendungen.
  • Hochspannungs-LDMOS-Vorrichtungen gemäß dem Prinzip eines reduzierten Oberflächenfelds (RESURF von Reduced Surface Field) liefern ein erweitertes Drain-Gebiet, das verwendet wird, um die hohe Spannung im Aus-Zustand zu ermöglichen, während der Ein-Widerstand reduziert wird. Das niedrig dotierte, erweiterte Drain-Gebiet dient als Driftgebiet zum Transferieren von Trägern, wenn sich die Vorrichtung im "Ein"-Zustand befindet. Andererseits wird das erweiterte Drain-Gebiet, wenn sich die Vorrichtung im "Aus"-Zustand befindet, zu einem Verarmungsgebiet, um das daran angelegte elektrische Feld zu reduzieren, was zu einer Erhöhung der Durchbruchspannung führt.
  • Der Driftwiderstand des erweiterten Drain-Gebiets, und somit der Ein-Widerstand RDSon der Vorrichtung, können durch Erhöhen der Konzentration von Störstellen in dem niedrig dotierten Drain-Gebiet weiter reduziert werden. Ferner helfen weitere Schichten in dem erweiterten Driftgebiet dabei, das Driftgebiet zu verarmen, wenn das Driftgebiet eine hohe Spannung führt. Diese weiteren Schichten vom wechselnden Leitfähigkeitstyp werden Ladungsausgleichs- oder Feldformungsschichten genannt und führten in einer Anzahl von RESURF-LDMOS-Technologien zum Einsatz von Super-Junction-Strukturen.
  • Wegen der Problematik beim Erweitern der Grenzen der Verarmungsschicht hinsichtlich der höheren Ladungsdichte, die durch die erhöhte Störstellenkonzentration verursacht wird, muss jedoch zwischen dem Ein-Widerstand und der Durchbruchspannung VBD abgewogen werden. Kürzlich wurden mehrere RESURF-LDMOS-Vorrichtungen unter Verwendung von Super-Junction-Strukturen vorgeschlagen, um den RDSon zu senken, ohne VDB zu verringern. Diese LDMOS-Vorrichtungen des Stands der Technik, die Super-Junction-Strukturen verwenden, weisen jedoch eine Anzahl von Nachteilen auf. Beispielsweise haben die vorgeschlagenen LDMOS-Vorrichtungen mit mehren p-leitenden Ladungsausgleichsschichten in dem Silizium-Bulk-Gebiet und einer Oberflächen-Gate-Elektrode aufgrund des langen Strompfads von dem Oberflächen-Gate zu den Ladungsausgleichsschichten den Nachteil eines hohen JFET-Widerstands, der RDSon erhöht. Andere vorgeschlagene LDMOS-Vorrichtungen mit mehreren p-leitenden Feldformungsschichten in dem Silizium-Bulk-Gebiet verwenden Trench-Gate-Elektroden, bei denen der Strom um das Trench- Gate und durch die Inversionsschichten fließt. Der Stromfluss um das Gate und durch die Inversionsschichten führt jedoch zu einem hohen Inversionskanalwiderstand, der RDSon erhöht.
  • Es werden Aufbauten und Verfahren benötigt, die einen verbesserten LDMOS gemäß dem RESURF-Prinzip bereitstellen. Insbesondere wird eine LDMOS-Vorrichtung mit reduziertem Ein-Widerstand benötigt, die auch eine sorgfältige Steuerung der Ladungen in dem erweiterten Drain-Gebiet ermöglicht, um eine hohe Durchbruchspannung VBD aufrechtzuerhalten.
  • KURZZUSAMMENFASSUNG DER ERFINDUNG
  • Gemäß einer Ausführungsform der Erfindung umfasst ein Feldeffekttransistor ein Trench-Gate, das sich in ein Halbleitergebiet erstreckt. Das Trench-Gate weist eine Stirnwand, die einem Drain-Gebiet zugewandt ist, und eine Seitenwand senkrecht zu der Stirnwand auf. Ein Kanalgebiet erstreckt sich entlang der Seitenwand des Trench-Gate, und ein Driftgebiet erstreckt sich zumindest zwischen dem Drain-Gebiet und dem Trench-Gate. Das Driftgebiet umfasst einen Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp.
  • Gemäß einer Ausführungsform fließt ein Strom, wenn sich der FET in einem Ein-Zustand befindet, lateral von dem Kanalgebiet durch jene Siliziumschichten des Stapels, die den ersten Leitfähigkeitstyp aufweisen, zu dem Drain-Gebiet.
  • Gemäß einer anderen Ausführungsform ist ein Body-Gebiet vom zweiten Leitfähigkeitstyp benachbart zu der Seitenwand des Trench-Gate angeordnet und ist ein Source-Gebiet vom ersten Leitfähigkeitstyp in dem Body-Gebiet angeordnet. Das Kanalgebiet erstreckt sich in dem Body- Gebiet zwischen einem äußeren Umfang des Source-Gebiets und einem äußeren Umfang des Body-Gebiets.
  • Gemäß einer anderen Ausführungsform ist ein Heavy-Body-Gebiet benachbart zu dem Source-Gebiet angeordnet.
  • Gemäß noch einer anderen Ausführungsform erstreckt sich der Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp über einem Substrat eines zweiten Leitfähigkeitstyps, und erstreckt sich das Heavy-Body-Gebiet vertikal durch den Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp und endet in dem Substrat.
  • Gemäß noch einer anderen Ausführungsform sind jene Siliziumschichten des Stapels, die einen zweiten Leitfähigkeitstyp aufweisen, von dem Kanalgebiet beabstandet, um einem Strom zu ermöglichen, das Kanalgebiet zu verlassen, um durch jene Siliziumschichten des Stapels zu fließen, die den ersten Leitfähigkeitstyp aufweisen.
  • Gemäß einer anderen Ausführungsform sind jene Siliziumschichten des Stapels, die einen zweiten Leitfähigkeitstyp aufweisen, direkt unter dem Kanalgebiet diskontinuierlich, um einem Strom, der das Kanalgebiet verlässt, zu ermöglichen, durch jene Siliziumschichten des Stapels zu fließen, die den ersten Leitfähigkeitstyp aufweisen.
  • Gemäß einer anderen Ausführungsform der Erfindung wird ein Feldeffekttransistor wie folgt ausgebildet. Es wird ein Driftgebiet ausgebildet, das einen Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp umfasst. Es wird ein Drain-Gebiet eines ersten Leitfähigkeitstyps ausgebildet, das sich in den Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp erstreckt. Es wird ein Trench-Gate ausgebildet, das sich in den Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp erstreckt, sodass das Trench-Gate eine nicht aktive Seitenwand und eine aktive Seitenwand aufweist, die senkrecht zueinander sind. Es wird ein Body-Gebiet eines zweiten Leitfähigkeitstyps benachbart zu der aktiven Seitenwand des Trench-Gate ausgebildet. Das Trench-Gate und das Drain-Gebiet werden derart ausgebildet, dass die nicht aktive Seitenwand des Trench-Gate dem Drain-Gebiet zugewandt ist.
  • Gemäß einer Ausführungsform wird in dem Body-Gebiet ein Source-Gebiet vom ersten Leitfähigkeitstyp derart ausgebildet, dass ein Kanalgebiet in dem Body-Gebiet zwischen einem äußeren Umfang des Source-Gebiets und einem äußeren Umfang des Body-Gebiets ausgebildet wird.
  • Gemäß einer anderen Ausführungsform wird ein Heavy-Body-Gebiet benachbart zu dem Source-Gebiet ausgebildet.
  • Gemäß noch einer anderen Ausführungsform wird der Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp über einem Substrat eines zweiten Leitfähigkeitstyps ausgebildet, und wird das Heavy-Body-Gebiet derart ausgebildet, dass es sich vertikal durch den Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp erstreckt und in dem Substrat endet.
  • Gemäß einer anderen Ausführungsform wird der Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp derart ausgebildet, dass jene Siliziumschichten des Stapels, die einen zweiten Leitfähigkeitstyp aufweisen, von dem Kanalgebiet beabstandet sind, um einem Strom, der das Kanalgebiet verlässt, zu ermöglichen, durch jene Siliziumschichten des Stapels zu fließen, die den ersten Leitfähigkeitstyp aufweisen.
  • Gemäß einer anderen Ausführungsform wird der Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp derart ausgebildet, dass jene Siliziumschichten des Stapels, die einen zweiten Leitfähigkeitstyp aufweisen, direkt unter dem Kanalgebiet diskontinuierlich sind, um einem Strom, der das Kanalgebiet verlässt, zu ermöglichen, durch jene Siliziumschichten des Stapels zu fließen, die den ersten Leitfähigkeitstyp aufweisen.
  • Ein weiteres Verständnis der Natur und der Vorteile der hierin offenbarten Erfindung kann durch Bezugnahme auf die restlichen Teile der Beschreibung und die beigefügten Zeichnungen deutlich werden.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 zeigt eine isometrische Ansicht eines LDMOS mit Trench-Gate gemäß einer Ausführungsform der Erfindung;
  • 2 zeigt eine Grundrissansicht eines LDMOS mit Trench-Gate gemäß einer Ausführungsform der Erfindung;
  • 3 zeigt die Querschnittsansicht bei Schnittlinie 3-3' in 2;
  • 4 zeigt die Querschnittsansicht bei Schnittlinie 4-4' in 2;
  • 5 zeigt die Querschnittsansicht bei Schnittlinie 5-5' in
  • 2;
  • 6 zeigt die Querschnittsansicht bei Schnittlinie 6-6' in 2; und
  • 7 zeigt eine Draufsicht entlang einer Ebene durch eine Ladungsausgleichsschicht gemäß einer Ausführungsform der Erfindung; und
  • 8 zeigt eine isometrische Ansicht des LDMOS mit Trench-Gate von 2.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Die folgende Beschreibung liefert spezifische Details, um ein vollständiges Verständnis der Erfindung zu unterstützen. Der Fachmann würde jedoch verstehen, dass die Erfindung ohne den Einsatz dieser spezifischen Details ausgeführt werden kann. Die Erfindung kann durch Modifizieren des dargestellten Aufbaus und Verfahrens ausgeführt werden und kann in Verbindung mit Einrichtungen und Techniken verwendet werden, die in der Industrie herkömmlich verwendet werden.
  • RESURF-LDMOS-Vorrichtungen mit Ladungsausgleichsstrukturen im Driftgebiet weisen im Vergleich zu LDMOS-Vorrichtungen ohne Ladungsausgleichsstrukturen bei der gleichen Durchbruchspannung einen geringeren Ein-Widerstand RDSon auf. Bei einer Ausführungsform der Erfindung sind sich lateral erstreckende ineinandergreifende Siliziumschichten vom wechselnden Leitfähigkeitstyp optimal in einem LDMOS mit Trench-Gate integriert. Die Gesamtladung jeder der Ladungsausgleichsschichten ist mit der deren benachbarten Schicht vom entgegengesetzten Leitfähigkeitstyp in Übereinstimmung gebracht, wodurch die Verwendung eines Driftgebiets mit hoher Konzentration mit reduziertem RDSon ermöglicht ist, während durch Verarmen der Ladungen von dem Driftgebiet und den vergrabenen Schichten ein hinreichendes Sperren im Aus-Zustand erhalten wird. Ferner führt jede weitere vergrabene Schicht, da der Widerstand der Kanäle zu der Gesamtladung in den Kanälen umgekehrt proportional ist, zu einer Reduzierung des Ein-Widerstands der Vorrichtung.
  • 1 zeigt gemäß einer Ausführungsform der Erfindung eine isometrische Ansicht eines Abschnitts eines LDMOS 100 mit Trench-Gate mit einem Driftgebiet 110, das mehrere ineinandergreifende Schichten umfasst, wobei benachbarte Schichten einen wechselnden Leitfähigkeitstyp aufweisen. In 1 ist das Gepräge verschiedener Schichten (die ein Source-Gebiet 106, ein Body-Gebiet 106, n-Schichten 112, p-Schichten 114 umfassen) an einer Seitenwand eines Trench-Gate 115 gezeigt. Die wechselnden n-leitenden Schichten 112 und p-leitenden Schichten 114 erstrecken sich in dem Driftgebiet 110. Bei der gezeigten Ausführungsform sind die ineinandergreifenden n-leitenden Schichten 112 die Schichten, durch die der Strom fließt, wenn sich der Transistor im Ein-Zustand befindet, während die p-leitenden Schichten 114 zusammen mit ihren benachbarten n-leitenden Schichten 112 die Ladungsausgleichsstruktur bilden.
  • Das Trench-Gate 115 umfasst eine Dielektrikumschicht 103, die sich entlang seinen Seitenwänden und seiner Unterseite erstreckt. Bei einer Ausführungsform ist die Dicke der Dielektrikumschicht entlang der Unterseite des Trench bzw. Grabens größer als die der Dielektrikumschicht entlang den Seitenwänden des Grabens. Dies hilft dabei, die Gate-Drain-Kapazität zu reduzieren. Eine Gate-Elektrode 102 (die z. B. Polysilizium umfasst) füllt den Graben 115. Bei einer Abwandlung ist die Gate-Elektrode in dem Graben 115 vertieft.
  • Ein stark dotiertes n-leitendes Drain-Gebiet 104 ist lateral von dem Trench-Gate 115 beabstandet und erstreckt sich durch die ineinandergreifenden n-p-Schichten 112, 114, wodurch die n-Schichten 112 elektrisch miteinander kurzgeschlossen werden. Während gezeigt ist, dass sich das Drain-Gebiet 104 bis zu der gleichen Tiefe wie die unterste n-Schicht 112 der ineinandergreifenden Schichten erstreckt, kann es alternativ derart ausgebildet sein, dass es sich bis zu einer tieferen oder weniger tiefen Tiefe erstreckt. Die stark dotierten n-leitenden Source-Gebiete 106 und die p-leitenden Body-Gebiete 108 sind entlang den Seiten des Grabens ausgebildet, die dem Drain-Gebiet 104 nicht zugewandt sind. Das heißt, die Source- und Body-Gebiete sind nicht zwischen dem Trench-Gate 115 und dem Drain-Gebiet 104 angeordnet. Diese Ausgestaltung ist insbesondere vorteilhaft, da sie einen direkten Pfad für den Stromfluss zwischen dem Source-Gebiet 106 und dem Drain-Gebiet 104 bereitstellt und somit den RDSon der Vorrichtung verbessert.
  • Wenn sich der LDMOS 100 im Ein-Zustand befindet, ist in dem Body-Gebiet entlang der Grabenseitenwand ein Kanalgebiet ausgebildet. Der Stromfluss ist in 1 durch gestrichelte Pfeile gezeigt. Wie es zu sehen ist, fließen Träger von den Source-Gebieten 106 entlang der Grabenseitenwand in vielen Richtungen in das Body-Gebiet 108, breiten sich dann durch die n-Schichten 112 der ineinandergreifenden Schichten aus und erreichen schließlich gesammelt das Drain-Gebiet 104. Der Widerstand in diesem Strompfad ist dadurch reduziert, dass verhindert wird, dass sich die p-Schichten 114 unter dem Kanalgebiet erstrecken. Bei einer alternativen Ausführungsform sind die p-Schichten 114 jedoch unter dem Kanalgebiet erweitert, was vorteilhafterweise die Prozessschritte beseitigt, die notwendig sind, um zu verhindern, dass sich die p-Schichten 114 unter dem Kanalgebiet erstrecken.
  • 2 zeigt einen Grundriss eines LDMOS mit Trench-Gate gemäß einer Ausführungsform der Erfindung. Zwei Trench-Gates 215 sind vertikal voneinander beabstandet, wobei sich ein p-leitendes Body-Gebiet 208 dazwischen erstreckt. Jedes Trench-Gate umfasst eine Gate-Elektrode 202, die durch eine Dielektrikumschicht 203 von benachbarten Siliziumgebieten isoliert ist. In dem Body-Gebiet 208 sind n+-Source-Gebiete 206 benachbart zu jedem Graben angeordnet. Zwischen den beiden benachbarten Source-Gebieten 206 ist ein p+-Heavy-Body-Gebiet 216 angeordnet, das sich in horizontaler Richtung über die Ränder des Body-Gebiets 208 hinaus erstreckt. Das Heavy-Body-Gebiet 216 dient dazu, den Basiswiderstand eines parasitären n-p-n-Bipolartransistors zu reduzieren, der zwischen dem n-leitenden Source-Gebiet 206, dem p-leitenden Body-Gebiet 208 und dem n-leitenden Drain-Gebiet 204 ausgebildet ist. Dies stellt sicher, dass der parasitäre n-p-n niemals eingeschaltet wird und dass die Vorrichtung während Ereignissen, wie beispielsweise eines Lawinendurchbruchs oder eines ungeklemmten induktiven Schaltens (UIS), stabil bleibt. Das Heavy-Body-Gebiet 216 führt diese Funktion effektiver aus, wenn es sich über die Ränder des Body-Gebiets 208 hinaus erstreckt.
  • Eine Source-Verbindungsschicht (nicht gezeigt) steht mit den Source- und Heavy-Body-Gebieten in Kontakt. Die n+-Drain-Gebiete 204 sind von den Trench-Gates 202 lateral beabstandet, wobei eine Drain-Verbindungsschicht (nicht gezeigt) mit dem Drain-Gebiet 204 in Kontakt steht. Das in 2 gezeigte Anordnungsmuster wird viele Male in allen vier Richtungen wiederholt und gespiegelt.
  • Wie es zu sehen ist, sind das Source-Gebiet 206, das Body-Gebiet 208 und das Heavy-Body-Gebiet 216 jeweils an jenen Seiten der Gräben 215 ausgebildet, die von den Drain-Gebieten 204 weg gewandt sind. Diese Seiten der Gräben 215 werden hierin nachfolgend als die "aktiven Seiten" oder "aktiven Seitenwände" bezeichnet, und die Seiten ohne Source- und Body-Gebiete (d. h. die Seiten, die den Drain-Gebieten 204 zugewandt sind), werden als "nicht aktive Seiten" oder "nicht aktive Seitenwände" bezeichnet. Bei einer Ausführungsform weist die Dielektrikumschicht 203 in den Gräben 215 entlang der Unterseite und/oder den nicht aktiven Seiten der Trench-Gates 215 eine größere Dicke auf als entlang deren aktiven Seiten. Dies hilft dabei, die Gate-Drain-Kapazität Cgd zu minimieren. Bei anderen Ausführungsformen sind die Source- und Body-Gebiete entlang nur einer Seitenwand oder zwei Seitenwänden oder drei Seitenwänden oder allen vier Seitenwänden jedes Trench-Gate 215 ausgebildet (d. h. jeder Graben kann eine, zwei, drei oder vier aktive Seitenwände aufweisen). Die Ausführungsformen mit mehr aktiven Seitenwänden liefern einen höheren Nennstrom der Vorrichtung.
  • In 2 ist der Stromfluss, wenn sich der LDMOS im Ein-Zustand befindet, durch die gestrichelten Pfeile 213 gezeigt. Wie es gezeigt ist, fließt der Strom von den Source-Gebieten 206 entlang den aktiven Seiten der Gräben 215 durch das Body-Gebiet 208 und breitet sich dann, wenn er das Body-Gebiet verlässt, aus. Der Strom fließt dann durch die n-Schichten der ineinandergreifenden Schichten (nicht gezeigt) in Richtung der Drain-Gebiete 204 und wird schließlich an den Drain-Gebieten 204 gesammelt. Somit bildet die Ausgestaltung in 2 vorteilhafterweise einen Strompfad von den Source-Gebieten 206 zu den Drain-Gebieten 204 aus, der frei von jeglichen konstruktiven Barrieren ist, wodurch der Transistor-Ein-Widerstand reduziert wird. Der Aufbau des LDMOS in 2 wird nachstehend unter Verwendung von Querschnittsansichten entlang den Linien 3-3, 4-4', 5-5' und 6-6' in 3, 4, 5 und 6 ausführlicher beschrieben. Der Grundriss in 2 ist direkt über jeder der 3–6 reproduziert, um eine bessere Darstellung der konstruktiven Merkmale des LDMOS zu ermöglichen.
  • 3 zeigt die Querschnittsansicht bei Schnittlinie 3-3' des Grundrisses in 2. In 3 würde, wenn man eine vertikale Linie entlang der Mitte des Trench-Gate 215 ziehen würde, die die Querschnittsansicht in eine rechte und eine linke Hälfte teilt, die rechte Hälfte der isometrischen Ansicht in 1 entsprechen. Das Trench-Gate 215 umfasst eine vertiefte Gate-Elektrode 202, wobei sich eine Dielektrikumschicht 203 entlang den Seitenwänden und der Unterseite des Grabens sowie über der Gate-Elektrode 202 erstreckt. Bei einer alternativen Ausführungsform ist die Gate-Elektrode 202 nicht vertieft, und dadurch ist jedes Trench-Gate 215 vollständig gefüllt. In dem Driftgebiet 210 erstrecken sich wechselnde Ladungsausgleichsschichten 212, 214 horizontal zwischen den nicht aktiven Seiten des Trench-Gate 215 und den Drain-Gebieten 204. Der Aufbau ist über einem p-leitenden Substrat 201 ausgebildet. Die Drain-Gebiete 204 erstrecken sich tief, um in das p-Substrat 201 zu reichen, und schließen die n-leitenden Schichten 212 der Ladungsausgleichsstruktur elektrisch kurz.
  • 4 zeigt die Querschnittsansicht bei Schnittlinie 4-4' in 2. Die wechselnden Ladungsausgleichsschichten 212, 214 erstrecken sich an jeder Seite des Heavy-Body-Gebiets 216 horizontal zwischen dem Heavy-Body-Gebiet 216 und den Drain-Gebieten 204. Das Heavy-Body-Gebiet 216 erstreckt sich durch die ineinandergreifenden Schichten und erreicht das Substrat 201. Dies stellt sicher, dass alle p-Schichten 214 der ineinandergreifenden Schichten einen direkten Pfad zum Massepotenzial (d. h. Substratpotenzial) aufweisen.
  • 5 zeigt die Querschnittsansicht bei Schnittlinie 5-5' in 2, die entlang Grabenseitenwänden verläuft, an denen das Kanalgebiet ausgebildet ist (d. h. den aktiven Seiten des Grabens). Das Source-Gebiet 206 ist in dem Body-Gebiet 208 ausgebildet. Das Stück des Body-Gebiets entlang der Grabenseitenwand zwischen dem äußeren Umfang des Source-Gebiets 206 und dem äußeren Umfang des Body-Gebiets 208 bildet das Kanalgebiet. Die Tiefen der Source- und Body-Gebiete bestimmen die Kanallänge. Die p-leitenden Schichten 214 der ineinandergreifenden Schichten, die sich zwischen den Drain-Gebieten 204 erstrecken, weisen direkt unter dem Body-Gebiet 208 eine Diskontinuität auf. Die Diskontinuität ist in 5 durch das Bezugszeichen 223 gekennzeichnet und ist auch in der in 7 gezeigten Draufsicht entlang einer Ebene durch eine p-Schicht 214 gekennzeichnet. Die Diskontinuität 223 in der Nähe der aktiven Seiten des Grabens ermöglicht dem Strom (in 5 durch gestrichelte Pfeillinien gezeigt) vorteilhafterweise, sich auszubreiten und durch die n-Schichten 212 der ineinandergreifenden Schichten zu fließen, wodurch RDSon minimiert wird.
  • 6 zeigt die Querschnittsansicht bei Schnittlinie 6-6' in 2, die ein zu den Querschnitten von 3–5 senkrechter Querschnitt ist. Die Abmessungen einiger der Gebiete in 6 sind zur Verdeutlichung breiter als die entsprechenden Gebiete in der Draufsicht von 2. Beispielsweise erscheinen die Source-Gebiete 206 und die Body-Gebiete 208 in 6 breiter als in 2. In 6 erstrecken sich die Trench-Gates 215 deutlich an dem Body-Gebiet 208 vorbei und enden tief in dem Driftgebiet. Während es nicht erforderlich ist, dass das Trench-Gate 215 so tief in dem Driftgebiet endet (d. h. es könnte kurz nach dem Body-Gebiet 203 enden), wird, wenn dies der Fall ist, der Ein-Widerstand der Vorrichtung verbessert. Bei einer Ausführungsform, bei der eine niedrigere Gate-Drain-Kapazität Cgd erwünscht ist, erstrecken sich die Trench-Gates 215 bis zu einer geringern Tiefe. Die Source-Gebiete 206 erstrecken sich zwischen dem zentral angeordneten Heavy-Body-Gebiet 216 und den aktiven Seiten der Trench-Gates 215. Das Body-Gebiet 208 erstreckt sich entlang dem gesamten Abstand zwischen den aktiven Seiten der Trench-Gates 215. Das Heavy-Body-Gebiet 216 erstreckt sich durch die ineinandergreifenden Schichten nach unten und erreicht das Substrat 201.
  • Die ineinandergreifenden Schichten erstrecken sich durch das Gebiet zwischen den aktiven Seiten der Trench-Gates 215, sind jedoch eine Distanz 220 von den Trench-Gates 215 beabstandet. Die Breite des Abschnitts der p-Schichten 214, die sich zwischen den Trench-Gates 215 erstrecken, ist durch das Bezugszeichen 222 gekennzeichnet. Der Abstand 220 und die p-Schicht-Breite 222 sind auch in der Draufsicht in 7 gekennzeichnet. In 7 sind die Aussparungen in der p-Schicht 214, die durch die Abstände 220 und 223 definiert sind, um die Kanalgebiete ausgebildet, um dem Strom vorteilhafterweise zu ermöglichen, sich auszubreiten und durch die n-Schichten der ineinandergreifenden Ladungsausgleichsschichten mit minimalem Widerstand zu fließen. Bei einer Ausführungsform weisen die Aussparungen in der p-leitenden Schicht 214 die gleiche Größe auf wie die Source-Gebiete 206. Dies ermöglicht das Verwenden der gleichen Maske, die zum Definieren der Source-Gebiete 206 verwendet wird, um auch die Aussparungen in den p-Schichten 214 zu definieren, wodurch eine Maskierungsschicht/ein Maskierungsschritt beseitigt wird. Bei einer anderen Ausführungsform sind die Aussparungen in den p-Schichten 214 beseitigt, sodass sich die p-Schichten 214 unter dem Kanalgebiet erstrecken. Dies beseitigt die Prozessschritte, die notwendig sind, um die Aussparungen in den p-Schichten 214 auszubilden.
  • In 8 ist eine isometrische Ansicht gezeigt, die der Querschnittsansicht in 6 entspricht. Die Source-Gebiete 206, das Body-Gebiet 208 und das Heavy-Body-Gebiet 206 erstrecken sich zwischen den aktiven Seiten der Gräben 215. Die gestrichelten Linien zeigen, wie sich das Heavy-Body- Gebiet 216 durch die ineinandergreifenden Schichten 212, 214 und in das Substrat 201 erstreckt.
  • Als Nächstes wird ein Verfahren zum Ausbilden des durch 1–8 gezeigten LDMOS beschrieben. Die ineinandergreifenden Schichten 112, 114 können über dem Substrat 201 unter Verwendung einer beliebigen einer Anzahl von bekannten Techniken ausgebildet werden. Diese Techniken umfassen typischerweise die Verwendung von Photolithographie und Ionenimplantation von n-leitenden Dotiermitteln, wie beispielsweise Arsen oder Phosphor, und p-leitenden Dotiermitteln. Die physikalischen Abmessungen der ineinandergreifenden Schichten und die Dosierung und Energie für jede der Ionenimplantationen werden derart ausgewählt, dass ein Ladungsausgleich sichergestellt wird.
  • Bei einer Ausführungsform wird das erste n-p-Paar von Schichten an der Unterseite des Stapels von ineinandergreifenden Schichten in einer ersten n-leitenden Epitaxiesiliziumschicht ausgebildet, die sich über einem p-leitenden Substrat erstreckt, indem p-leitende Dotiermittel in die erste Epitaxieschicht implantiert werden. Nachfolgend wird eine zweite n-leitende Epitaxiesiliziumschicht über den ersten Epitaxieschichten ausgebildet und dann mit p-leitenden Dotiermitteln implantiert, um ein zweites n-p-Paar von Schichten in der zweiten Epitaxieschicht auszubilden. Diese Schritte werden wiederholt, bis die gewünschte Anzahl von ineinandergreifenden n-p-Schichten ausgebildet ist. Bei einer anderen Ausführungsform werden die ineinandergreifenden Schichten durch Ausbilden mehrerer p-leitender Epitaxieschichten und Implantieren von n-leitenden Dotiermitteln in die p-leitenden Epitaxieschichten ausgebildet.
  • Bei noch einer anderen Ausführungsform können die ineinandergreifenden Schichten durch Aufwachsen einer nicht dotierten Epitaxieschicht über einem Substrat, Implantieren von n-leitenden Dotiermitteln zum Ausbilden einer ersten n-leitenden Schicht und nachfolgend Implantieren von p-leitenden Dotiermitteln zum Ausbilden einer p-leitenden Schicht über der ersten n-leitenden Schicht ausgebildet werden. Dann wird eine zweite nicht dotierte Epitaxieschicht über der ersten Epitaxieschicht aufgewachsen, und die Schritte werden wiederholt, bis die gewünschte Anzahl von ineinandergreifenden n-p-Schichten ausgebildet ist.
  • Bei noch einer anderen Ausführungsform werden die ineinandergreifenden Schichten durch Aufwachsen einer einzelnen, nicht dotierten Epitaxieschicht und dann Dotieren der Epitaxieschicht mit mehreren energiereichen Implantaten von wechselnden Leitfähigkeitstypen ausgebildet. Alternativ werden die ineinandergreifenden Schichten durch Aufwachsen einer ersten n-leitenden Epitaxieschicht über einem Substrat und nachfolgend Aufwachsen einer p-leitenden Epitaxieschicht über der ersten n-leitenden Epitaxieschicht ausgebildet. Das Aufwachsen von Epitaxieschichten vom wechselnden Leitfähigkeitstyp wird wiederholt, bis die gewünschte Anzahl von ineinandergreifenden Schichten ausgebildet ist.
  • Nach dem Ausbilden der Ladungsausgleichsstruktur werden stark dotierte n-leitende Drain-Gebiete 204, die sich durch die ineinandergreifenden Schichten erstrecken und das Substrat erreichen, unter Verwendung von bekannten Techniken, wie beispielsweise einer Sinker-Diffusion-Technik, ausgebildet. Dann werden die Gräben 215, die sich durch die ineinandergreifenden Schichten erstrecken, unter Verwendung von herkömmlichen Verfahren ausgebildet. Bei einer Ausführungsform werden das Trench-Gate und die tiefe Drain-Diffusion in umgekehrter Reihenfolge ausgebildet. Nach dem Ausbilden der Gräben 215 wird unter Verwendung von bekannten Techniken eine Gate-Dielektrikumschicht 203 ausgebildet, die die Seitenwände und die Unterseite des Grabens auskleidet. Bei einer Ausführungsform wird unter Verwendung von bekannten Techniken vor dem Ausbilden des Gate-Dielektrikums ein dickes Bodendielektrikum (TBD) entlang eines unteren Abschnitts des Grabens 215 ausgebildet. Bei noch einer anderen Ausführungsform wird entlang den aktiven Seitenwänden der Gräben eine Gate-Dielektrikumschicht ausgebildet und wird entlang den nicht aktiven Seitenwänden der Gräben eine dickere Dielektrikumschicht ausgebildet. Das TBD und das dickere Dielektrikum entlang den nicht aktiven Grabenseitenwänden helfen dabei, die Gate-Drain-Kapazität zu reduzieren. Bei all diesen verschiedenen Ausführungsformen kann eine Maske verwendet werden, um die Aussparungen in den p-Schichten, die in 7 gezeigt sind, auszubilden. Da sich die Aussparungen in den p-Schichten ungefähr um das Kanalgebiet erstrecken sollen, erfordert der Maskierungsschritt keine genaue Ausrichtung.
  • Nach dem Ausbilden der Dielektrikumschicht 203 in den Gräben füllt die Gate-Elektrode 202 (die z. B. dotiertes Polysilizium umfasst) die Gräben 215. Bei einer Ausführungsform wird die Gate-Elektrode 202 in die Gräben 215 vertieft. Als Nächstes wird unter Verwendung einer herkömmlichen Implantation von Dotiermitteln das Body-Gebiet 208, das sich zwischen benachbarten Gräben erstreckt, ausgebildet. Dann werden die Source-Gebiete 206 in dem Body-Gebiet 208 durch Implantieren von n-leitenden Dotiermitteln ausgebildet. Schließlich wird das stark dotierte Heavy-Body-Gebiet 216 durch Implantieren von Dotiermitteln mit p-Leitfähigkeit in dem Gebiet zwischen den Source-Gebieten 206 ausgebildet. Es werden herkömmliche Prozessschritte ausgeführt, um die verbleibenden Schichten und Gebiete des LDMOS auszubilden, die die darüber liegenden Dielektrikum- und Verbindungsschichten umfassen.
  • Während oben eine vollständige Beschreibung der bevorzugten Ausführungsformen der Erfindung bereitgestellt ist, sind viele Alternativen, Ab wandlungen und Äquivalente möglich. Fachleute werden erkennen, dass die gleichen Techniken auf andere Typen von Super-Junction-Strukturen sowie breiter auf andere Arten von Vorrichtungen angewandt werden können. Beispielsweise müssen die Super-Junction-Strukturen nicht die Form von ineinandergreifenden Schichten aufweisen und können sie andere Schichtformen annehmen, wie beispielsweise Faser- oder Wabenstrukturen. Bei einem anderen Beispiel kann der Leitfähigkeitstyp der verschiedenen Gebiete in den hierin beschriebenen Ausführungsformen umgekehrt werden, um einen p-Kanal-LDMOS zu erhalten. Aus diesen und anderen Gründen sollte die obige Beschreibung daher nicht als den Schutzumfang der Erfindung, der durch die beigefügten Ansprüche definiert ist, einschränkend betrachtet werden.
  • Zusammenfassung
  • Ein Feldeffekttransistor umfasst ein Trench-Gate, das sich in ein Halbleitergebiet erstreckt. Das Trench-Gate weist eine Stirnwand, die einem Drain-Gebiet zugewandt ist, und eine Seitenwand auf, die zu der Stirnwand senkrecht ist. Entlang der Seitenwand des Trench-Gate erstreckt sich ein Kanalgebiet, und ein Driftgebiet erstreckt sich zumindest zwischen dem Drain-Gebiet und dem Trench-Gate. Das Driftgebiet umfasst einen Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp.

Claims (46)

  1. Feldeffekttransistor (FET), umfassend: ein Trench-Gate, das sich in ein Halbleitergebiet erstreckt, wobei das Trench-Gate eine Stirnwand, die einem Drain-Gebiet eines ersten Leitfähigkeitstyps zugewandt ist, und eine Seitenwand aufweist, die zu der Stirnwand senkrecht ist; ein Kanalgebiet, das entlang der Seitenwand des Trench-Gate ausgebildet ist; und ein Driftgebiet, das sich zumindest zwischen dem Drain-Gebiet und dem Trench-Gate erstreckt, wobei das Driftgebiet einen Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp umfasst.
  2. FET nach Anspruch 1, wobei, wenn sich der FET in einem Ein-Zustand befindet, Strom lateral von dem Kanalgebiet durch jene Siliziumschichten des Stapels, die den ersten Leitfähigkeitstyp aufweisen, zu dem Drain-Gebiet fließt.
  3. FET nach Anspruch 1, ferner umfassend: ein Body-Gebiet vom zweiten Leitfähigkeitstyp benachbart zu der Seitenwand des Trench-Gate; und ein Source-Gebiet vom ersten Leitfähigkeitstyp in dem Body-Gebiet, wobei sich das Kanalgebiet in dem Body-Gebiet zwischen einem äußeren Umfang des Source-Gebiets und einem äußeren Umfang des Body-Gebiets erstreckt.
  4. FET nach Anspruch 3, wobei das Source-Gebiet und das Drain-Gebiet durch separate Verbindungsschichten, die an einer Oberseite des FET ausgebildet sind, elektrisch kontaktiert sind.
  5. FET nach Anspruch 3, ferner umfassend ein Substrat vom zweiten Leitfähigkeitstyp, wobei sich der Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp über dem Substrat erstreckt, wobei sich das Trench-Gate in den Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp erstreckt und bei einer Tiefe innerhalb einer unteren Hälfte einer Distanz zwischen einer Unterseite des Body-Gebiets und einer Oberseite des Substrats endet.
  6. FET nach Anspruch 3, ferner umfassend ein Heavy-Body-Gebiet benachbart zu dem Source-Gebiet.
  7. FET nach Anspruch 6, ferner umfassend ein Substrat vom zweiten Leitfähigkeitstyp, wobei sich der Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp über dem Substrat erstreckt, wobei sich das Heavy-Body-Gebiet vertikal durch den Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp erstreckt und in dem Substrat endet.
  8. FET nach Anspruch 6, wobei sich das Heavy-Body-Gebiet vertikal durch den Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp erstreckt und jene Siliziumschichten des Stapels elektrisch kurzschließt, die den zweiten Leitfähigkeitstyp aufweisen.
  9. FET nach Anspruch 1, wobei das Trench-Gate umfasst: eine Dielektrikumschicht, die die Stirn- und Seitenwände des Trench-Gate auskleidet; und eine Gate-Elektrode, die das Trench-Gate zumindest teilweise füllt.
  10. FET nach Anspruch 9, wobei die Dielektrikumschicht entlang der Unterseite des Trench-Gate dicker ist als entlang seiner Wände.
  11. FET nach Anspruch 9, wobei die Dielektrikumschicht entlang der Unterseite und der Stirnwand des Trench-Gate dicker ist als entlang seiner Seitenwand.
  12. FET nach Anspruch 1, wobei jene Siliziumschichten des Stapels, die einen zweiten Leitfähigkeitstyp aufweisen, von der Seitenwand des Trench-Gate lateral beabstandet sind, um sich nicht unter dem Kanalgebiet zu erstrecken.
  13. FET nach Anspruch 1, wobei sich jene Siliziumschichten des Stapels, die einen zweiten Leitfähigkeitstyp aufweisen, nicht unter dem Kanalgebiet erstrecken.
  14. FET nach Anspruch 1, wobei sich das Drain-Gebiet vertikal durch den Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp erstreckt und jene Siliziumschichten des Stapels, die den ersten Leitfähigkeitstyp aufweisen, elektrisch kurzschließt.
  15. FET nach Anspruch 1, ferner umfassend ein Substrat vom zweiten Leitfähigkeitstyp, wobei sich der Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp über dem Substrat erstreckt, wobei sich das Drain-Gebiet vertikal durch den Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp erstreckt und in dem Substrat endet.
  16. FET nach Anspruch 1, ferner umfassend ein Kanalgebiet, das entlang der Stirnwand des Trench-Gate ausgebildet ist.
  17. FET nach Anspruch 16, ferner umfassend: ein Body-Gebiet vom zweiten Leitfähigkeitstyp benachbart zu der Stirnwand des Trench-Gate; und ein Source-Gebiet vom ersten Leitfähigkeitstyp in dem Body-Gebiet, wobei sich das Kanalgebiet entlang der Stirnwand in dem Body-Gebiet zwischen einem äußeren Umfang des Source-Gebiets und einem äußeren Umfang des Body-Gebiets erstreckt.
  18. Lateraler Feldeffekttransistor (FET), umfassend: mehrere Trench-Gates, die sich in ein Halbleitergebiet erstrecken, wobei die mehreren Trench-Gates entlang Spalten angeordnet sind, wobei jedes Trench-Gate zwei aktive Seitenwände und zwei nicht aktive Seitenwände aufweist, wobei die beiden nicht aktiven Seitenwände zu den beiden aktiven Seitenwänden senkrecht sind; mehrere Drain-Gebiete eines ersten Leitfähigkeitstyps, wobei jedes Drain-Gebiet zwischen jeweils zwei benachbarten Spalten von Trench-Gates angeordnet ist, sodass jede nicht aktive Seitenwand jedes Trench-Gate dem benachbarten Drain-Gebiet zugewandt ist, wobei jedes Drain-Gebiet von den benachbarten Spalten von Trench-Gates lateral beabstandet ist; ein Kanalgebiet, das entlang den aktiven Seitenwänden jedes Trench-Gate ausgebildet ist; und ein Driftgebiet, das sich zwischen den Drain-Gebieten und ihren benachbarten Spalten von Trench-Gates und zwischen benachbarten Trench-Gates erstreckt, wobei das Driftgebiet einen Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp umfasst.
  19. Lateraler FET nach Anspruch 18, wobei, wenn sich der laterale FET in einem Ein-Zustand befindet, ein Strom lateral von jedem Kanalgebiet durch jene Siliziumschichten des Stapels, die den ersten Leitfähigkeitstyp aufweisen, zu seinen benachbarten Drain-Gebieten fließt.
  20. Lateraler FET nach Anspruch 18, ferner umfassend: ein Body-Gebiet vom zweiten Leitfähigkeitstyp, das benachbart zu jeder aktiven Seitenwand jedes Trench-Gate angeordnet ist; und ein Source-Gebiet vom ersten Leitfähigkeitstyp in jedem Body-Gebiet, wobei sich jedes Kanalgebiet in einem entsprechenden Body-Gebiet zwischen einem äußeren Umfang des Source-Gebiets und einem äußeren Umfang des Body-Gebiets erstreckt.
  21. Lateraler FET nach Anspruch 20, wobei die Source-Gebiete und die Drain-Gebiete durch separate Verbindungsschichten, die an einer Oberseite des lateralen FET ausgebildet sind, elektrisch kontaktiert sind.
  22. Lateraler FET nach Anspruch 20, ferner umfassend ein Heavy-Body-Gebiet zwischen jeweils zwei benachbarten Source-Gebieten.
  23. Lateraler FET nach Anspruch 20, ferner umfassend ein Substrat vom zweiten Leitfähigkeitstyp, wobei sich der Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp über dem Substrat erstreckt, wobei sich jedes Heavy-Body-Gebiet vertikal durch den Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp erstreckt und in dem Substrat endet.
  24. Lateraler FET nach Anspruch 20, wobei sich jedes Heavy-Body-Gebiet vertikal durch den Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp erstreckt und jene Siliziumschichten des Stapels elektrisch kurzschließt, die den zweiten Leitfähigkeitstyp aufweisen.
  25. Lateraler FET nach Anspruch 18, wobei jedes Trench-Gate umfasst: eine Dielektrikumschicht, die die aktiven Seitenwände, die nicht aktiven Seitenwände und die Unterseite des Grabens auskleidet; und eine Gate-Elektrode, die das Trench-Gate zumindest teilweise füllt.
  26. Lateraler FET nach Anspruch 25, wobei die Dielektrikumschicht entlang der Unterseite des Trench-Gate dicker ist als entlang seiner aktiven und nicht aktiven Seitenwände.
  27. Lateraler FET nach Anspruch 25, wobei die Dielektrikumschicht entlang der Unterseite und den nicht aktiven Seitenwänden des Trench-Gate dicker ist als entlang seinen aktiven Seitenwänden.
  28. Lateraler FET nach Anspruch 18, wobei jene Siliziumschichten des Stapels, die einen zweiten Leitfähigkeitstyp aufweisen, lateral von jeder aktiven Seitenwand beabstandet sind, um sich nicht unter dem Kanalgebiet zu erstrecken.
  29. Lateraler FET nach Anspruch 18, wobei sich jene Siliziumschichten des Stapels, die einen zweiten Leitfähigkeitstyp aufweisen, nicht unter jedem Kanalgebiet erstrecken.
  30. Lateraler FET nach Anspruch 18, wobei sich jedes Drain-Gebiet vertikal durch den Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp erstreckt und jene Siliziumschichten des Stapels, die den ersten Leitfähigkeitstyp aufweisen, elektrisch kurzschließt.
  31. Lateraler FET nach Anspruch 1, ferner umfassend ein Substrat vom zweiten Leitfähigkeitstyp, wobei sich der Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp über dem Substrat erstreckt, wobei sich jedes Drain-Gebiet vertikal durch den Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp erstreckt und in dem Substrat endet.
  32. Verfahren zum Ausbilden eines Feldeffekttransistors (FET), das umfasst, dass ein Driftgebiet ausgebildet wird, das einen Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp umfasst; ein Drain-Gebiet eines ersten Leitfähigkeitstyps ausgebildet wird, das sich in den Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp erstreckt; ein Trench-Gate ausgebildet wird, das sich in den Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp erstreckt, wobei das Trench-Gate eine nicht aktive Seitenwand und eine aktive Seitenwand aufweist, die zueinander senkrecht sind; und ein Body-Gebiet eines zweiten Leitfähigkeitstyps benachbart zu der aktiven Seitenwand des Trench-Gate ausgebildet wird, wobei das Trench-Gate und das Drain-Gebiet derart ausgebildet werden, dass die nicht aktive Seitenwand des Trench-Gate dem Drain-Gebiet zugewandt ist.
  33. Verfahren nach Anspruch 32, das ferner umfasst, dass in dem Body-Gebiet ein Source-Gebiet vom ersten Leitfähigkeitstyp ausgebildet wird, sodass ein Kanalgebiet in dem Body-Gebiet zwischen einem äußeren Umfang des Source-Gebiets und einem äußeren Umfang des Body-Gebiets ausgebildet wird.
  34. Verfahren nach Anspruch 33, das ferner umfasst, dass über einer Oberseite des FET eine Verbindungsschicht ausgebildet wird, wobei die Verbindungsschicht einen Source-Verbindungsabschnitt, der das Source-Gebiet elektrisch kontaktiert, und einen Drain-Verbindungsabschnitt umfasst, der das Drain-Gebiet elektrisch kontaktiert.
  35. Verfahren nach Anspruch 33, das ferner umfasst, dass benachbart zu dem Source-Gebiet ein Heavy-Body-Gebiet ausgebildet wird.
  36. Verfahren nach Anspruch 35, wobei der Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp über einem Substrat eines zweiten Leitfähigkeitstyps ausgebildet wird, wobei das Heavy-Body-Gebiet derart ausgebildet wird, dass es sich vertikal durch den Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp erstreckt und in dem Substrat endet.
  37. Verfahren nach Anspruch 35, wobei das Heavy-Body-Gebiet derart ausgebildet wird, dass es sich vertikal durch den Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp erstreckt und jene Siliziumschichten des Stapels elektrisch kurzschließt, die den zweiten Leitfähigkeitstyp aufweisen.
  38. Verfahren nach Anspruch 34, das ferner umfasst, dass eine Dielektrikumschicht ausgebildet wird, die die aktive Seitenwand, die nicht aktive Seitenwand und eine Unterseite des Trench-Gate auskleidet; und eine Gate-Elektrode ausgebildet wird, die das Trench-Gate zumindest teilweise füllt.
  39. Verfahren nach Anspruch 33, wobei der Schritt des Ausbildens einer Dielektrikumschicht umfasst, dass entlang der Unterseite des Trench-Gate eine Bodendielektrikumschicht ausgebildet wird; und entlang den Stirn- und Seitenwänden des Trench-Gate ein Seitenwanddielektrikum ausgebildet wird, wobei das Bodendielektrikum dicker ist als das Seitenwanddielektrikum.
  40. Verfahren nach Anspruch 32, wobei der Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp derart ausgebildet wird, dass jene Siliziumschichten des Stapels, die einen zweiten Leitfähigkeitstyp aufweisen, lateral von der Seitenwand des Trench-Gate beabstandet sind, um sich nicht unter dem Body-Gebiet zu erstrecken.
  41. Verfahren nach Anspruch 32, wobei der Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp derart ausgebildet wird, dass sich jene Siliziumschichten des Stapels, die einen zweiten Leitfähigkeitstyp aufweisen, nicht unter dem Body-Gebiet erstrecken.
  42. Verfahren nach Anspruch 32, wobei das Drain-Gebiet derart ausgebildet wird, dass es sich vertikal durch den Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp erstreckt und jene Siliziumschichten des Stapels elektrisch kurzschließt, die den ersten Leitfähigkeitstyp aufweisen.
  43. Verfahren nach Anspruch 32, wobei der Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp über einem Substrat des zweiten Leitfähigkeitstyps ausgebildet wird, wobei das Drain-Gebiet derart ausgebildet wird, dass es sich vertikal durch den Stapel von Siliziumschichten vom wechselnden Leitfähigkeitstyp erstreckt und in dem Substrat endet.
  44. Verfahren nach Anspruch 32, wobei der Schritt des Ausbildens eines Driftgebiets umfasst, dass eine Epitaxieschicht vom ersten Leitfähigkeitstyp über einem Substrat eines zweiten Leitfähigkeitstyps ausgebildet wird; und Dotiermittel eines zweiten Leitfähigkeitstyps in die Epitaxieschicht implantiert werden, um ein oberes Gebiet der Epitaxieschicht in den zweiten Leitfähigkeitstyp umzuwandeln.
  45. Verfahren nach Anspruch 32, wobei der Schritt des Ausbildens eines Driftgebiets umfasst, dass eine Epitaxieschicht der ersten Leitfähigkeit über einem Substrat eines zweiten Leitfähigkeitstyps ausgebildet wird; und eine zweite Epitaxieschicht der zweiten Leitfähigkeit über der ersten Epitaxieschicht ausgebildet wird.
  46. Verfahren nach Anspruch 32, wobei der Schritt des Ausbildens eines Driftgebiets umfasst, dass eine Epitaxieschicht über einem Substrat eines zweiten Leitfähigkeitstyps ausgebildet wird; Dotiermittel vom ersten Leitfähigkeitstyp in die Epitaxieschicht implantiert werden, um einen unteren Abschnitt der Epitaxieschicht in den ersten Leitfähigkeitstyp umzuwandeln; und Dotiermittel vom zweiten Leitfähigkeitstyp in die Epitaxieschicht implantiert werden, um einen oberen Abschnitt der Epitaxieschicht in den zweiten Leitfähigkeitstyp umzuwandeln.
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