JP2023552153A - パワー半導体デバイス及び電子機器 - Google Patents

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Abstract

この出願は、パワー半導体デバイス及び電子機器を提供する。当該パワー半導体デバイスは、エピタキシャル層と、２つの電界効果トランジスタとを含む。 １つのトレンチがエピタキシャル層に配置され、２つの電界効果トランジスタは鏡面対称である。各電界効果トランジスタが、直列に接続された第１のＭＯＳ構造及び第２のＭＯＳ構造を含む。第１のＭＯＳ構造の第１チャネル及び第２のＭＯＳ構造の第２チャネルがトレンチの深さ方向に沿って間隔をあけて配置されるとともに、第１のＭＯＳ構造の第１ゲート及び第２のＭＯＳ構造の第２ゲートがトレンチの深さ方向に沿って間隔をあけて配置される。上述の技術的ソリューションでは、第１ゲート及び第２ゲートがトレンチの深さ方向に沿って上下に配置され、それ故に、水平方向において各電界効果トランジスタによって占有されるサイズが減少する。第１のＭＯＳ構造及び第２のＭＯＳ構造がドリフト領域を共有し、それ故に、ドリフト領域の抵抗が低減される。さらに、２つの同じ電界効果トランジスタが並列に背中合わせで対称的に接続されることで、パワー半導体デバイスの単位面積当たりの固有オン抵抗が低減される。

Description

この出願は、“パワー半導体デバイス及び電子機器”と題されて２０２０年１１月３０日に中国国家知的所有権管理局に出願された中国特許出願第２０２０１１３７９６８４．２号に対する優先権を主張するものであり、それをその全体にてここに援用する。
この出願は、回路技術の分野に関し、特に、パワー半導体デバイス及び電子機器に関する。
パワー集積回路及びデバイスの小型化に向けての技術開発に伴い、パワー集積回路のコアエレクトロニクスのうちの１つとして、パワー半導体デバイスもまた、高集積化、小型化、高性能化、及び低コスト化の開発要件を提示している。例えば、電子機器におけるバッテリ管理及び充電システムの保護回路のコアコンポーネントとして、パワー半導体デバイスは、バッテリ及び充電負荷の過放電、過充電、及び過電流から効果的に防止することができ、それにより出力短絡保護を実現し得る。
バッテリ管理及び充電システムの保護回路におけるパワー半導体デバイスは、主に、シリコン材料で製造された金属酸化膜半導体電界効果トランジスタ（Metal Oxide Semiconductor Field Effect Transistor，ＭＯＳＦＥＴ）からなるスイッチデバイスである。加えて、バッテリ管理及び充電システムの保護回路に使用される電界効果トランジスタは、リチウム電池及び負荷回路に対して双方向保護を提供するために、双方向阻止機能及び双方向ターンオン機能を持つ必要がある。業界における一般的なソリューションは、同じ構造の２つのＭＯＳＦＥＴを共通ドレインモードで対称的に直列接続して、共通ドレインパワー半導体デバイスを形成するものである。図１は、２つの縦型ＭＯＳＦＥＴが共通ドレインモードで直列に接続された半導体デバイスである。このパワー半導体デバイスの主要構造は、基板４と、基板４上に配置されたエピタキシャル層３とを含み、基板４はシリコン基板であり、エピタキシャル層３はシリコンエピタキシャル層である。各ＭＯＳＦＥＴ構造は、エピタキシャル層３の表面上に配置されたゲート１及びソース２と、エピタキシャル層３に位置するチャネル（図示せず）とを含む。２つのＭＯＳＦＥＴの共通ドレインとして基板の底面にバックメタルが配置される。各ＭＯＳＦＥＴに対応するドリフト領域（図示せず）がエピタキシャル層３に配置される。２つのソース２が、それぞれ、パワー半導体デバイスの入力端及び出力端として使用され、２つのゲート１が、それぞれ、入力端のＭＯＳＦＥＴ及び出力端のＭＯＳＦＥＴをターンオン又はターンオフするように制御する。
ターンオフの場合、出力端（又は入力端）のＭＯＳＦＥＴのゲートはハイレベルにあり、入力端（又は出力端）のＭＯＳＦＥＴはターンオンするが、入力端（又は出力端）のＭＯＳＦＥＴのゲートはローレベルにあり、入力端（又は出力端）のＭＯＳ構造がターンオフして、一方の（出力端の）ＭＯＳＦＥＴのソースから他方の（入力端の）ＭＯＳＦＥＴのソースへの双方向耐電圧阻止を実現する。ターンオンの場合、入力端のＭＯＳＦＥＴのゲート及び出力端のＭＯＳＦＥＴのゲートの両方がハイレベルにあり、入力端のＭＯＳＦＥＴ及び出力端のＭＯＳＦＥＴの両方がターンオンする。図１に示す矢印によって指し示される電流の流れ方向において、電流は、一方のＭＯＳＦＥＴのソース２からチャネル及びドリフト領域（エピタキシャル層３に位置するが図示せず）を通って基板４に流れ、そして、他方のＭＯＳＦＥＴのドリフト領域及びチャネルを通ってソース２に流れる。
上述のパワー半導体デバイスがターンオンするとき、電流は、エピタキシャル層３にあるドリフト領域を２回流れるとともに基板４を１回流れる。エピタキシャル層３にあるドリフト領域の抵抗及び基板４の基板抵抗は、パワー半導体デバイス全体のオン抵抗を増加させる。加えて、金属酸化膜半導体電界効果トランジスタのプロセスサイズが継続的に縮小されるにつれて、全抵抗に対する抵抗ドリフト領域の抵抗と基板の抵抗の割合も増加する。さらに、例えばゲート１及びソース２などの構造がエピタキシャル層の表面上に配置されて水平方向に配置されるため、それがパワー半導体デバイスのチップ面積の無駄を生じさせ、デバイスの単位面積当たりの固有オン抵抗及び単位面積当たりのコストを更に増加させ、パワー半導体デバイスを小型化するのを困難にする。同じデバイス面積では、バッテリ管理及び充電システム保護回路の損失及び温度上昇が増大され、充電効率が低下する。
この出願は、パワー半導体デバイスが小型化に向かって発展するように、デバイスの固有耐電圧要求を満たしながらパワー半導体デバイスの単位面積当たりの固有オン抵抗を改善するためのパワー半導体デバイス及び電子機器を提供する。
第１の態様によれば、パワー半導体デバイスが提供される。当該パワー半導体デバイスは、第１ドーピング型のエピタキシャル層と、２つの共通ドレイン金属酸化膜半導体電界効果トランジスタとを含み、第１ドーピング型のエピタキシャル層にトレンチが配置され、２つの共通ドレイン金属酸化膜半導体電界効果トランジスタが、並列に背中合わせで対称的に接続されてセルを形成する。各共通ドレイン金属酸化膜半導体電界効果トランジスタが、トレンチの深さ方向に沿って配置された第１の金属酸化膜半導体構造及び第２の金属酸化膜半導体構造を含み、第１の金属酸化膜半導体構造及び第２の金属酸化膜半導体構造は、ドレインを共通として直列に接続される。第１の金属酸化膜半導体構造は、第１ソース、第１チャネル、及び第１ゲートを含む。第１チャネルは第１ドーピング型のエピタキシャル層に配置され、第１ソースは第１チャネルに接続され、第１ソース及び第１チャネルはトレンチの同じ側に位置する。第１チャネルは、第１ドーピング型のエピタキシャル層に配置された第２ドーピング型の領域である。第１ゲートは、トレンチ内に配置され、ターンオンするよう第１チャネルを制御するように構成される。第２の金属酸化膜半導体構造は、第２ソース、第２チャネル、及び第２ゲートを含む。第２ソースはトレンチの底に位置し、該第２チャネルは、第１ドーピング型のエピタキシャル層に位置して第２チャネルに接続される。第２チャネルは、第１ドーピング型のエピタキシャル層に配置された第２ドーピング型の領域である。第２ゲートは、トレンチ内に配置され、ターンオンするよう第２チャネルを制御するように構成される。上述の構造が具体的に配置されるとき、第１チャネル及び第２チャネルは、トレンチの深さ方向に沿って間隔をあけて上下に配置され、第１チャネルと第２チャネルとの間の第１ドーピング型のエピタキシャル層の部分がドリフト領域であり、ドリフト領域及び第１チャネルは、トレンチの同じ側に位置し、第１チャネルと上下に配置される。第２ゲート及び第１ゲートは、トレンチの深さ方向に沿って間隔をあけて上下に配置される。第１ゲート及び第２ゲートが、それぞれ、第１チャネル及び第２チャネルをターンオンするように制御するとき、第１ソース、第１チャネル、第１チャネルと第２チャネルとの間の第１ドーピング型のエピタキシャル層の部分（ドリフト領域）、第２チャネル、及び第２ソースの配置方向に沿って又はその反対方向に沿って電流が流れる。また、２つの共通ドレイン金属酸化膜半導体電界効果トランジスタが具体的に配置されるとき、２つの共通ドレイン金属酸化膜半導体電界効果トランジスタは第２ソースを共有し、２つの共通ドレイン金属酸化膜半導体電界効果トランジスタの２つの第１チャネルが、トレンチの両側に配置され、２つの第１ソースが、トレンチの両側に配置される。上述の技術的ソリューションでは、第１ゲート及び第２ゲートがトレンチの深さ方向に沿って上下に配置されることで、水平方向において各共通ドレイン金属酸化膜半導体電界効果トランジスタによって占有されるサイズを減少させる。さらに、第１の金属酸化膜半導体構造及び第２の金属酸化膜半導体構造がドリフト領域を共有し、それによりドリフト領域の抵抗を低減させ、単位面積当たりのパワー半導体デバイスの固有オン抵抗を更に低減させる。
特定の一実装ソリューションにおいて、各共通ドレイン金属酸化膜半導体電界効果トランジスタが更に、第１チャネルを第１ゲートから絶縁する第１ゲート酸化物層と、第２チャネルを第２ゲートから絶縁する第２ゲート酸化物層とを含み、第１ゲート酸化物層の厚さと第２ゲート酸化物層の厚さは基本的に同じである。第１ゲート酸化物層及び第２ゲート酸化物層は、ゲートのリークを低減させるため、ゲートの耐電圧能力を向上させるため、及びゲートの駆動能力を向上させるために使用される。
特定の一実装可能ソリューションにおいて、第１ゲート酸化物層及び第２ゲート酸化物層は、トレンチの側壁上に配置される。トレンチの側壁上に配置された第１ゲート酸化物層を用いて、トレンチの深さに沿って配置された第１ゲート構造が形成され、それによってパワー半導体デバイスの水平方向のサイズが縮小される。
特定の一実装可能ソリューションにおいて、トレンチは、第１ゲート、第２ゲート、及び第２ソースを包む充填層で充たされる。第１ゲート、第２ゲート、及び第２ソースが、充填層によって絶縁される。
特定の一実装可能ソリューションにおいて、第２ソースは充填層の外側に露出され、充填層の外側に露出された第２ソースの部分が接続端として使用されて、外部回路への接続を容易にする。
特定の一実装可能ソリューションにおいて、第１ソース部分は第１ドーピング型のエピタキシャル層の外側に露出され、第１ドーピング型のエピタキシャル層の外側に露出された第１ソースの部分が接続端として使用されて、外部回路への接続を容易にする。
特定の一実装ソリューションにおいて、第１ドーピング型のエピタキシャル層に第１ソースコンタクト領域が配置され、該第１ソースコンタクト領域を介して第１チャネルが第１ソースに接続される。配置された第１ソースコンタクト領域を使用することにより、第１ソースと第１チャネルとの間の接触の効果が改善される。
特定の一実装可能ソリューションにおいて、第１ソースコンタクト領域は、第１ドーピング型の高濃度ドープ領域と、第２ドーピング型の高濃度ドープ領域とを含む。
特定の一実装ソリューションにおいて、第１ドーピング型のエピタキシャル層に第２ソースコンタクト領域が配置され、該第２ソースコンタクト領域を介して第２チャネルが第２ソースに接続される。配置された第２ソースコンタクト領域を使用することにより、第２ソースと第２チャネルとの間の接触の効果が改善される。
特定の一実装可能ソリューションにおいて、第２ソースコンタクト領域は、第１ドーピング型の高濃度ドープ領域と、第２ドーピング型の高濃度ドープ領域とを含む。
特定の一実装ソリューションにおいて、第２ソースコンタクト領域内の第２ドーピング型の高濃度ドープ領域は第２ソースのトレンチの底の下に位置し、第２ソースコンタクト領域内の第１ドーピング型の高濃度ドープ領域は第２ソースの片側に位置する。
特定の一実装可能ソリューションにおいて、共通ドレイン金属酸化膜半導体電界効果トランジスタのサイズを小さくし、デバイスの配置密度を向上させるために、トレンチは直線状のトレンチであり、第１ゲート及び第２ゲートは、トレンチの深さ方向に沿って上下に配置される。
特定の一実装可能ソリューションにおいて、第１ゲート及び第２ゲートは、トレンチの深さ方向に沿ってスタガード配置される。これは、第１ゲート酸化物層、第２ゲート酸化物層、第１ゲート、及び第２ゲートの配置を容易にする。
特定の一実装ソリューションにおいて、トレンチはＴ字形トレンチであり、第２ゲートはＴ字形トレンチの底に配置され、第１ゲートはＴ字形トレンチの段差面に配置される。これは、第１ゲート及び第２ゲートの配置を容易にする。
第２の態様によれば、電子機器が提供される。当該電子機器は、バッテリと、該バッテリに接続された充電保護回路とを含み、充電保護回路は、上述のパワー半導体デバイスのうちのいずれかのパワー半導体デバイスを含む。上述の技術的ソリューションでは、ドリフト領域、第１ゲート、及び第２ゲートがトレンチの深さ方向に沿って上下に配置されることで、水平方向において各共通ドレイン金属酸化膜半導体電界効果トランジスタによって占有されるサイズを減少させる。さらに、第１の金属酸化膜半導体構造及び第２の金属酸化膜半導体構造がドリフト領域を共有し、それによりドリフト領域の抵抗を低減させ、単位面積当たりのパワー半導体デバイスの固有オン抵抗を更に低減させる。
従来技術におけるパワー半導体デバイスの構造の概略図である。 この出願の一実施形態に従ったパワー半導体デバイスの適用シナリオの概略図である。 この出願の一実施形態に従ったパワー半導体デバイスの断面図である。 この出願の一実施形態に従ったパワー半導体デバイスの上面図である。 この出願の一実施形態に従ったパワー半導体デバイスの電流の概略図である。 この出願の一実施形態に従ったパワー半導体デバイスの適用シナリオの概略図である。 この出願の一実施形態に従ったパワー半導体デバイスのシミュレーション構造の概略図である。 この出願の一実施形態に従った第２のＭＯＳ構造から第１のＭＯＳ構造へのブレイクダウン特性を示している。 この出願の一実施形態に従った第１のＭＯＳ構造から第２のＭＯＳ構造へのブレイクダウン特性を示している。 この出願の一実施形態に従った第２のＭＯＳ構造から第１のＭＯＳ構造への切替スイッチ特性を示している。 この出願の一実施形態に従った第１のＭＯＳ構造から第２のＭＯＳ構造への切替スイッチ特性を示している。 この出願の一実施形態に従ったパワー半導体デバイスの断面図である。 この出願の一実施形態に従ったパワー半導体デバイスの上面図である。 この出願の一実施形態に従ったパワー半導体デバイスの電流の概略図である。 この出願の一実施形態に従ったパワー半導体デバイスのシミュレーション構造の概略図である。 この出願の一実施形態に従った第２のＭＯＳ構造から第１のＭＯＳ構造へのブレイクダウン特性を示している。 この出願の一実施形態に従った第１のＭＯＳ構造から第２のＭＯＳ構造へのブレイクダウン特性を示している。 この出願の一実施形態に従った第２のＭＯＳ構造から第１のＭＯＳ構造への切替スイッチ特性を示している。 この出願の一実施形態に従った第１のＭＯＳ構造から第２のＭＯＳ構造への切替スイッチ特性を示している。
以下、添付の図面を参照して、さらに、この出願の実施形態を詳細に説明する。
この出願の実施形態で使用されるパワー半導体デバイスの理解を容易にするために、先ず、この出願の実施形態で提供されるパワー半導体デバイスの適用シナリオを説明する。この出願の実施形態で提供されるパワー半導体デバイスは、例えばスマートフォン、スマートウォッチ、又はタブレットコンピュータなどのポータブル電子機器のバッテリ管理及び充電保護システムに適用されることができ、あるいは、例えば保護電流変換システム及び電源ＩＣなどの異なるシナリオに更に適用され得る。図２に示すバッテリ保護システムのシナリオにおいて、バッテリ５は、負荷６に電力を供給するように構成され、バッテリ５と負荷６との間に保護回路が配置される。保護回路は、パワー半導体デバイス７及び制御チップ８を含み、パワー半導体デバイス７は、直列に接続された２つのＭＯＳ構造９を含む。使用時、制御チップ８は、ターンオンするように２つのＭＯＳ構造９を制御するよう構成され得る。パワー半導体デバイス７は、バッテリを過放電、過充電、及び過電流（電流が設計範囲を超える）から効果的に防ぐことができる。しかしながら、従来技術におけるパワー半導体デバイスは、過度に大きいサイズ、及び比較的大きな単位面積当たりの固有オン抵抗を持つ。これに鑑み、この出願の実施形態は、パワー半導体デバイスの小型化を容易にするとともに、単位面積当たりの固有オン抵抗を改善すべく、パワー半導体デバイスの構造及びレイアウトを適切に改善するためのパワー半導体デバイスを提供する。以下、具体的な添付図面及び実施形態を参照して、当該パワー半導体デバイスを詳細に説明する。
この出願の実施形態で提供されるパワー半導体デバイスの理解を容易にするために、以下にて先ず、この出願に関連する用語を説明する。
ＰＮ接合： 拡散を通じた異なるドーピングプロセスを用いることによって、同一の半導体基板（通常、シリコン又はゲルマニウム）にＰ型半導体とＮ型半導体が製造され、Ｐ型半導体とＮ型半導体との間の界面に空間電荷領域が形成される。空間電荷領域はＰＮ接合（PN junction）として知られており、ＰＮ接合は一方向の導電性を持つ。
チャネル： フィールドパワー半導体デバイス内のソース領域とドレイン領域との間の薄い半導体層。
ドリフト領域： ドリフト運動及び拡散の両方の影響下で非常に少量のキャリアのみが存在する、パワー半導体デバイス内の高抵抗領域。
エピタキシャル層： 基板上にエピタキシャル成長された半導体層。
オン抵抗： 線形領域で動作しているパワー半導体デバイスの抵抗値。
閾値電圧： 一般に、パワー半導体デバイスの伝達特性カーブにおいて、入力電圧に伴って出力電流が急峻に変わる変化領域の中点に対応する入力電圧を閾値電圧と称する。
この出願のこの実施形態における第１ドーピング型及び第２ドーピング型は、それぞれ、Ｐ型及びＮ型である。例えば、パワー半導体デバイスが電子導通型である場合、第１ドーピング型はＮ型であり、第２ドーピング型はＰ型であり、あるいは、パワー半導体デバイスが正孔導通型である場合、第１ドーピング型はＰ型であり、第２ドーピング型はＮ型である。この出願の以下の例では、第１ドーピング型がＮ型であり、第２ドーピング型がＰ型である例を説明のために使用する。第１ドーピング型がＰ型であり、第２ドーピング型がＮ型である場合にも、この出願の実施形態の説明が適用可能である。
この出願の実施形態で提供されるパワー半導体デバイスの理解を容易にするために、横方向及び縦方向を定義する。縦方向は、パワー半導体デバイスの層構造の積層方向を指し、パワー半導体デバイスの厚さ方向としても参照され得る。横方向は、縦方向に対して垂直であって、パワー半導体デバイスにおける２つの共通ドレイン金属酸化膜半導体電界効果トランジスタの配置方向に平行な方向を指す。
図３は、パワー半導体デバイスの断面図である。当該パワー半導体デバイスは、少なくとも、基板１１と、基板１１上に配置されたエピタキシャル層１２とを含み、基板１１及びエピタキシャル層１２は、パワー半導体デバイスが積層される２つの主要な層構造である。この出願のこの実施形態で提供されるパワー半導体デバイスは更に、従来から配置されている他の層構造（例えばパッシベーション層、相互接続メタル層、及びバックメタル層など）を含み得る。当該パワー半導体デバイスの構造を説明するのを容易にするため、この出願では他の層構造を省略する。
基板１１及びエピタキシャル層１２は上下に配置され、基板１１は第１ドーピング型の基板であり、エピタキシャル層１２は第１ドーピング型のエピタキシャル層である。エピタキシャル層１２にトレンチ３１が配設され、トレンチ３１の深さは縦方向（パワー半導体デバイスの厚さ方向）に延びる。基板１１及びエピタキシャル層１２はパワー半導体デバイスのデバイスボディを形成し、エピタキシャル層１２はパワー半導体デバイスを担持するための主な機械的部分として用いられる。
機能分割によれば、この出願のこの実施形態で提供されるパワー半導体デバイスは、２つの共通ドレイン金属酸化膜半導体電界効果トランジスタ（略して電界効果トランジスタ）を含む。説明を容易にするために、それら２つの共通ドレイン金属酸化膜半導体電界効果トランジスタを、それぞれ、第１の電界効果トランジスタ１００及び第２の電界効果トランジスタ１０１と呼ぶ。一例において、第１の電界効果トランジスタ１００及び第２の電界効果トランジスタ１０１が配置されるとき、第１の電界効果トランジスタ１００及び第２の電界効果トランジスタ１０１は、トレンチ３１の中心線に沿って対称に配置され、第１の電界効果トランジスタ１００及び第２の電界効果トランジスタ１０１が並列に接続されて、パワー半導体デバイスの１セル（図３には示さず）構造を形成する。理解されるべきことには、図３は１セル構造のみを示しているが、この出願のこの実施形態で提供されるパワー半導体デバイスは複数のセルを含むことができ、それら複数のセルが周期的に配置され得る。この出願のこの実施形態では、説明のための例として１つのセルのみを用いる。
この出願のこの実施形態における第１の電界効果トランジスタ１００及び第２の電界効果トランジスタ１０１は準対称構造のものである。従って、第１の電界効果トランジスタ１００を説明のための例として用いる。
図３を参照されたい。電界効果トランジスタ１００は、第１の金属酸化膜半導体構造（1st Metal-Oxide-Semiconductor Structure，略して第１のＭＯＳ構造）及び第２の金属酸化膜半導体構造（2nd Metal-Oxide-Semiconductor Structure，略して第２のＭＯＳ構造）を含み、第１のＭＯＳ構造１０と第２のＭＯＳ構造２０とが直列に接続される。第１のＭＯＳ構造１０及び第２のＭＯＳ構造２０が配置されるとき、第１のＭＯＳ構造１０及び第２のＭＯＳ構造２０は上下に配置される。第１のＭＯＳ構造１０と第２のＭＯＳ構造２０との間に、第１ドーピング型のエピタキシャル層の部分が存在する。第１ドーピング型のエピタキシャル層の該部分は、ドリフト領域３０として使用され、第１のＭＯＳ構造１０及び第２のＭＯＳ構造２０によって共有される。
第１のＭＯＳ構造１０は、第１ゲート５１、第１ソース６１、及び第１チャネル２１を含み、第１ゲート５１は、第１のＭＯＳ構造１０に接続された制御コンポーネントとして用いられ、制御チップに接続されるように構成される。第１ゲート５１は、制御チップの制御下で、第１チャネル２１をオン又はオフにするように制御するよう構成される。
第１のＭＯＳ構造１０の第１ソース６１は、第１のＭＯＳ構造１０の接続端子として用いられ、金属材料又は金属ライクな材料（例えばＴｉＮ又はシリサイドなど）材料で製造され得る。配設する際、第１ソース６１は、エピタキシャル層１２の表面上に配置されてもよいし、エピタキシャル層１２に部分的に又は完全に埋められてもよい。図３は、第１ソース６１がエピタキシャル層１２に完全に埋め込まれた構造の概略図に過ぎない。他の方式についてここで１つずつ説明することはしない。第１ソース６１がエピタキシャル層１２に完全に埋め込まれるとき、第１ソース６１の表面はエピタキシャル層１２の外側に露出され、該表面が、他のメタル層又は相互接続メタル（図３には図さず）に接続するために、第１ソース６１の接続表面として用いられる。
第１チャネル２１はエピタキシャル層１２に配置され、第１チャネル２１及び第１ソース６１がトレンチ３１の同じ側に配置される。第１チャネル２１はトレンチ３１の側壁に近く、第１ソース６１はトレンチ３１の側壁から遠く離れている。
第１チャネル２１は第２ドーピング型の領域である。第１チャネル２１が形成されるとき、トレンチ３１の側壁上のエピタキシャル層１２に第２ドーピング型のドープ領域が配置されて第１チャネル２１を形成する。第１チャネル２１は、トレンチ３１の側壁に沿って縦方向に延び、ドリフト領域３０に接する。第１チャネル２１は第２ドーピング型の領域であり、ドリフト領域３０は第１ドーピング型の領域であるので、ドリフト領域３０と第１チャネル２１とでＰＮ接合を形成することができる。第１ゲート５１に電圧が印加されないとき、又は第１ソース６１に対して０の電圧若しくは負の電圧が第１ゲート５１に印加されるとき、第１チャネル２１とドリフト領域３０との間のＰＮ接合はオフとなり、それ故に、第１ソース６１から第１チャネル２１への及びひいてはドリフト領域３０への導通チャネルが閉じられる。第１ゲート５１によって印加される電圧の作用下で、トレンチ３１の側壁に近い第１チャネル２１の領域の部分が反転層を形成し、第２ドーピング導電型が第１ドーピング導電型に転換されることで、第１チャネル２１からドリフト領域３０への導通チャネルがオンとなり得る。この場合、第１ソース６１、第１チャネル２１、及びドリフト領域３０がターンオンする。
第１ゲート５１は、トレンチ３１内に配置され、第１チャネル２１に対向する。第１ゲート５１に電圧が印加されるとき、第１チャネル２１がターンオンするように制御され得る。
オプションの一ソリューションにおいて、第１のＭＯＳ構造１０は更に、第１チャネル２１を第１ゲート５１から絶縁する第１ゲート酸化物層４１を含む。第１ゲート酸化物層４１は、トレンチ３１の側壁上に配置され、第１ゲート５１と第１チャネル２１との間に位置する。配置された第１ゲート酸化物層４１は、第１チャネル２１と第１ゲート５１との間でのリーク電流の増加を抑制し、ゲートの耐電圧能力を向上させる。
オプションの一ソリューションにおいて、エピタキシャル層１２に更に第１ソースコンタクト領域（図示せず）が配設され、該第１ソースコンタクト領域を介して第１ソース６１が第１チャネル２１に接続される。第１ソースコンタクト領域は、第１ドーピング型の高濃度ドープ領域１３と、第２ドーピング型の高濃度ドープ領域２３とを含む。
第１ドーピング型の高濃度ドープ領域１３は、第１ソース６１とトレンチ３１との間に位置して、且つ第１ソース６１と第１チャネル２１との間に位置して、エピタキシャル層１２に配置される。第１ドーピング型の高濃度ドープ領域１３は、第１ソース６１及び第１チャネル２１の両方と接触して、第１ソース６１、第１ドーピング型の高濃度ドープ領域１３、第１チャネル２１、及びドリフト領域３０を含む導通チャネルを形成する。第１ドーピング型の高濃度ドープ領域１３のドーピング濃度は、金属が半導体に接続されるときの抵抗を改善することができるように、一般に、他のドープ領域（例えば、エピタキシャル層１２）のドーピング濃度よりも少なくとも１桁高い大きさである。第１ドーピング型の高濃度ドープ領域１３が第１ソース６１及び第１チャネル２１の両方に接続されるとき、第１ドーピング型の高濃度ドープ領域１３を使用することによって、第１ソース６１とエピタキシャル層１２との間のオーミックコンタクト抵抗が低減され得る。
第２ドーピング型の高濃度ドープ領域２３は、第１ソース６１と第１チャネル２１との間に位置して、且つトレンチ３１とは接触せずに、エピタキシャル層１２に置かれる。第２ドーピング型の高濃度ドープ領域２３は、第１ソース６１及び第１チャネル２１の両方と接触する。第２ドーピング型の高ドープ領域２３のドーピング濃度は、一般に、他のドープ領域（例えば、第１チャネル２１）のドーピング濃度よりも少なくとも１桁高い大きさである。第２ドーピング型の高濃度ドープ領域２３を使用することによって、第１ソース６１と第１チャネル２１との間の接触が改善され得る。
第２のＭＯＳ構造２０及び第１のＭＯＳ構造１０が上下に配置される。第２のＭＯＳ構造２０は、第２ゲート５２、第２ソース６２、及び第２チャネル２２を含む。第２ゲート５２は、第２のＭＯＳ構造２０に接続された制御コンポーネントとして用いられ、第２チャネルを制御するように構成される。第２ゲート５２は、制御チップの制御下で、第２チャネル２２をオン又はオフにするように制御するよう構成される。
第２のＭＯＳ構造２０の第２ソース６２は、第２のＭＯＳ構造２０の端子として用いられ、金属材料又は金属ライクな材料で製造され得る。第２ソース６２が配設されるとき、第２ソース６２は、トレンチ３１内に配置され、トレンチ３１の底に沿ってトレンチ３１の外部まで延在し、エピタキシャル層１２の表面に露出される。第２ソース６２は、第２ソース６２の接続表面としてエピタキシャル層１２の表面まで延びる。
第２チャネル２２は第２ドーピング型の領域である。第２チャネル２２が形成されるとき、トレンチ３１の底の下のエピタキシャル層１２に第２ドーピング型のドープ領域が配置されて、第２チャネル２２を形成する。第２チャネル２２は第２ドーピング型の領域であり、ドリフト領域３０は第１ドーピング型の領域であるので、ドリフト領域３０と第２チャネル２２とでＰＮ接合を形成することができる。第２ゲート５２に電圧が印加されないとき、又は第２ソース６２に対して０の電圧若しくは負の電圧が第２ゲート５２に印加されるとき、第２チャネル２２とドリフト領域３０との間のＰＮ接合はオフとなり、それ故に、第２ソース６２から第２チャネル２２、ドリフト領域３０への導通チャネルが閉じられる。第２ゲート５２によって印加される電圧の作用下で、トレンチ３１の底及び側壁に近い第２チャネル２２の領域の部分に反転層が形成され、第２ドーピング導電型が第１ドーピング導電型に転換されることで、第２ソース６２から第２チャネル２２、ドリフト領域３０への導通チャネルがオンとなり得る。第１のＭＯＳ構造１０における第１チャネル２１がオンになる場合を参照するに、第１ゲート５１が第１チャネル２１をターンオンするように制御し、且つ第２ゲート５２が第２チャネル２２をターンオンするように制御するとき、第１ソース６１、第１チャネル２１、ドリフト領域３０、第２チャネル２２、及び第２ソース６２を含む導通チャネルが形成される。
第２ゲート５２は、トレンチ３１内に配置され、第２チャネル２２に対向する。第２ゲート５２に電圧が印加されるとき、第２チャネル２２がターンオンするように制御され得る。
オプションの一ソリューションにおいて、第２のＭＯＳ構造２０は更に、第２チャネル２２を第２ゲート５２から絶縁する第２ゲート酸化物層４３を含む。第２ゲート酸化物層４３は、トレンチ３１の側壁上及び底上に配置され、第２ゲート５２と第２チャネル２２との間に位置する。配置された第２ゲート酸化物層４３は、第２チャネル２２と第２ゲート５２との間でのリーク電流の増加を抑制し、ゲートの耐電圧能力を向上させる。
オプションの一ソリューションにおいて、エピタキシャル層１２に更に第２ソースコンタクト領域（図示せず）が配設され、該第２ソースコンタクト領域を介して第２ソース６２が第２チャネル２２に接続される。第２ソースコンタクト領域は、第１ドーピング型の高濃度ドープ領域１４と、第２ドーピング型の高濃度ドープ領域２４とを含む。
第１ドーピング型の高濃度ドープ領域１４は、トレンチ３１の底でエピタキシャル層１２に配置され、第２ソース６２の片側に位置する。第１ドーピング型の高濃度ドープ領域１４は、第２ソース６２及び第２チャネル２２の両方と接触して、第２ソース６２、第１ドーピング型の高濃度ドープ領域１４、第２チャネル２２、及びドリフト領域３０を含む導通チャネルを形成する。第１ドーピング型の高濃度ドープ領域１４のドーピング濃度は、金属が半導体に接続されるときの抵抗を改善することができるように、一般に、他のドープ領域（例えば、エピタキシャル層１２）のドーピング濃度よりも少なくとも１桁高い大きさである。第１ドーピング型の高濃度ドープ領域１４が第２ソース６２及び第２チャネル２２の両方に接続されるとき、第１ドーピング型の高濃度ドープ領域１４を使用することによって、第２ソース６２とエピタキシャル層１２との間のオーミックコンタクト抵抗が低減され得る。
第２ソースコンタクト領域の第２ドーピング型の高濃度ドープ領域２４は、第２ソース６２の底に配置され、第２ドーピング型の高濃度ドープ領域２４は、第２ソース６２及び第２チャネル２２の両方と接触する。第２ドーピング型の高ドープ領域２４のドーピング濃度は、一般に、他のドープ領域（例えば、第２チャネル２２）のドーピング濃度よりも少なくとも１桁高い大きさである。第２ドーピング型の高濃度ドープ領域２４を使用することによって、第２ソース６２と第２チャネル２２との間の接触が改善され得る。
オプションの一ソリューションにおいて、上述のコンポーネントを絶縁して保護するために、トレンチ３１が、第１ゲート５１、第２ゲート５２、及び第２ソース６２を包む充填層４２で充たされる。理解されるべきことには、充填層４２がある場合、第２ソース６２は、別の回路への接続を容易にするために、充填層の外側に露出される。
図３を参照するに、分かることには、第１のＭＯＳ構造１０及び第２のＭＯＳ構造２０が具体的に配置されるとき、第１のＭＯＳ構造１０及び第２のＭＯＳ構造２０が上下に配置され、それ故に、電界効果トランジスタの横方向サイズを小さくすることができる。加えて、第１ゲート５１及び第２ゲート５２がトレンチ３１の深さ方向に沿って上限に配置され、それ故に、第１のＭＯＳ構造１０及び第２のＭＯＳ構造２０が、縦方向に配置されたドリフト領域３０を共有することができる。さらに、ドリフト領域３０が第１チャネル２１と第２チャネル２２との間に位置して、パワー半導体デバイスの横方向サイズを占有しないことで、パワー半導体デバイスのサイズが更に縮小され、デバイスの配置密度が向上される。
また、第２の電界効果トランジスタ１０１の構造は、第１の電界効果トランジスタ１００の構造と同じである。これら２つの共通ドレイン金属酸化膜半導体電界効果トランジスタの２つの第１チャネルがトレンチの両側に配置され、２つの第１ソースがトレンチの両側に配置される。オプションの一ソリューションにおいて、配置するデバイスを小さくするために、第１の電界効果トランジスタ１００及び第２の電界効果トランジスタ１０１は、一部のコンポーネントを共有する。図３に示すように、２つの電界効果トランジスタは第２ソース６２を共有する。また、２つの電界効果トランジスタの第２チャネル２２は互いに接続され得るが、２つの異なる第２ゲート５２を用いることにより、対応して２つの電界効果トランジスタの第２チャネル２２は別々に制御される。
図４は、パワー半導体デバイスの上面図である。図３及び図４を参照するに、分かることには、当該パワー半導体デバイスの複数のコンポーネントが横方向に配置され、互いに隣接する第１の電界効果トランジスタ１００及び第２の電界効果トランジスタ１０１は（トレンチの中心線に沿って）鏡面対称である。第１ソース６１、第１ドーピング型の高濃度ドープ領域１３、第１ゲート酸化物層４１、充填層４２、及び第２ソース６２が、横方向に沿ってエピタキシャル層１２の表面上に順に広がる。隣接する２つの電界効果トランジスタが鏡面対称となってセルを形成する。複数のセルが存在するとき、それら複数のセルが横方向に沿って周期的に繰り返し配置され得る。
図５は、この出願の実施形態に従ったパワー半導体デバイスの電流の概略図である。図５の参照符号については、図３における同じ符号を参照されたい。第１ゲート５１及び第２ゲート５２は、当該パワー半導体デバイスの制御ポートである。第１ソース６１は当該パワー半導体デバイスの出力ポートであり、第２ソース６２は当該パワー半導体デバイスの入力ポートである。第１ゲート５１及び第２ゲート５２に正電圧が印加されると、第１ソース６１及び第２ソース６２のレベルに対して第１ゲート５１及び第２ゲート５２のレベルが高くなり、第１チャネル２１及び第２チャネル２２の両方が開かれる。図５に破線矢印で示すように、第１経路に沿って電流が流れることができ、第１経路は、第１ソース６１、第１チャネル２１、第１チャネル２１と第２チャネル２２との間のドリフト領域、第２チャネル２２、及び第２ソース６２を順に通る経路を指す。あるいは、図５に実線の矢印で示すように、第２経路に沿って電流が流れ、第２経路は、第２ソース６２、第２チャネル２２、第１チャネル２１と第２チャネル２２との間のドリフト領域、第１チャネル２１、及び第１ソース６１を順に通る経路を指す。第１ゲート５１に正電圧が印加されないとき、第１ゲート５１のレベルは第１ソース６１に対して低いレベルであり、第１チャネル２１が閉じられ、あるいは、第２ゲート５２に正電圧が印加されないとき、第２ゲート５２のレベルは第１ソース６１に対して低いレベルであり、第２チャネル２２が閉じられる。
上述の説明から分かることには、この出願のこの実施形態で提供されるパワー半導体デバイスでは、第１のＭＯＳ構造１０及び第２のＭＯＳ構造２０は、ドリフト領域を共有する構造であり、第２ドーピング型の２つの注入ボディ領域（第１チャネル２１及び第２チャネル２２）と第１ドーピング型の中間ドリフト領域とで、Ｐ－Ｎ－Ｐ共通カソードの背中合わせのダイオードを形成することができ、それ故に、第１のＭＯＳ構造１０及び第２のＭＯＳ構造２０は、共通ドレイン金属酸化膜半導体電界効果トランジスタを形成するとともに、双方向の耐電圧を実現することができる。この出願のこの実施形態で提供されるパワー半導体デバイスは、縦型ドリフト領域及び２つのゲートが上下に配置される構造設計を用いており、それにより、横方向において各電界効果トランジスタによって占有されるサイズが小さくなる。また、第１のＭＯＳ構造１０及び第２のＭＯＳ構造２０が縦型ドリフト領域を共有し、その結果、電流が流れるときに基板を通らない。従って、当該パワー半導体デバイスがオンになっているとき、当該パワー半導体デバイスは、基板抵抗を持たずに、より小さいチャネル抵抗を持ち、それにより当該パワー半導体デバイスの抵抗が低減される。
図６は、この出願の実施形態に従ったパワー半導体デバイスの適用シナリオの概略図である。バッテリ２００のカソードが、バッテリ管理及び充電保護回路を介して負荷３００に接続される。この出願のこの実施形態で提供されるパワー半導体デバイスは、バッテリ３００を保護するための構造として回路上に配置される。該回路内でパワー半導体デバイスの第１の電界効果トランジスタ１００と第２の電界効果トランジスタ１０１とが並列に接続され、第１の電界効果トランジスタ１００の第１のＭＯＳ構造１０と第２のＭＯＳ構造２０とが直列に接続される。第１のＭＯＳ構造１０及び第２のＭＯＳ構造２０の両方が、制御チップ４００によって制御される。制御チップ４００は、第１ゲート及び第２ゲートのレベルを制御して、第１のＭＯＳ構造１０及び第２のＭＯＳ構造２０をターンオン又はターンオフするように制御する。
また、この出願のこの実施形態で提供されるパワー半導体デバイスは、（図４に示したような）平面デバイス構造を使用し、ＷＬＣＳＰ（Wafer Level Chip Scale Packaging，ウエハレベルチップスケールパッケージング）パッケージングを実現するために、第２のＭＯＳ構造２０はＬＤＭＯＳ（Laterally Diffused Metal Oxide Semiconductor，横方向拡散金属酸化膜半導体）構造設計を用いてもよい。
この出願のこの実施形態で提供されるパワー半導体デバイスの技術的効果を検証するために、この出願のこの実施形態で提供されるパワー半導体デバイスを、半導体ＴＣＡＤ（Technology Computer Aided Design，これは、半導体プロセスシミュレーション及びデバイスシミュレーションに用いられるツールである）を用いてシミュレーションする。
１５Ｖの双方向阻止電圧を持つＮ型共通ドレイン電界効果トランジスタを用いてシミュレーションを行う例において、電界効果トランジスタの構造パラメータを表１及び図７に示す。単一の共通ドレイン効果トランジスタの横方向サイズ１は０．５μｍであり、すなわち、パワー半導体デバイスのセルのサイズは１μｍである。１．８ｅ１９ｃｍ－３の濃度及び１μｍの厚さ２を持つＮ型基板上に、１．３ｅ１７ｃｍ－３のドーピング濃度及び３μｍの厚さ３を持つＮ型エピタキシャル層が配設されて、パワー半導体デバイスのボディを形成する。電界効果トランジスタの該ボディの表面に、１μｍの深さ１２及び０．３５μｍのハーフ幅を持つトレンチが形成される。デバイスボディの表面に、Ｐ型イオン注入により、０．２８μｍのポテンシャルウェル深さ４及び０．１６μｍのポテンシャルウェル幅６を持つ第１のＰ型チャネル（第１チャネル）が形成され、注入量は１．３５ｅ１３ｃｍ－３である。Ｎ型イオン注入及びエッチングプロセスを用いて、０．１５μｍの深さ８及び０．１μｍの幅１０を持つＮ型高濃度ドープ領域が形成され、Ｐ型イオン注入及びエッチングプロセスを用いて、０．１５μｍの深さ９及び０．１μｍの幅１１を持つＰ型高濃度ドープ領域が形成される。トレンチの底に、Ｐ型イオン注入により、０．４５μｍのポテンシャルウェル深さ５、約０．３５μｍのポテンシャルウェルのハーフ幅１３、及び０．１８μｍのチャネル長７を持つ第２のＰ型チャネル（第２チャネル）が形成され、注入量は１．２ｅ１３ｃｍ－３及び６ｅ１３ｃｍ－３ある。２５０Åの厚さを持つゲート酸化物層（これは図７には記しておらず、Ｇ１／Ｇ２とトレンチの側壁との間に位置する）がトレンチの側壁上に配設され、０．３５μｍの深さ１４及び０．１８μｍの幅１６を持つ多結晶シリコン、並びに０．１８μｍの深さ１５及び０．１８μｍの幅１０を持つ多結晶シリコンが充填されて、それぞれ、ゲートＧ１（第１ゲート）及びゲートＧ２（第２ゲート）を形成する。ゲートＧ１とゲートＧ２は、０．３μｍの厚さ１７を持つ充填層を介して絶縁される。電力用電界効果トランジスタの閾値電圧、すなわち、当該パワー半導体デバイスの閾値電圧は、ゲート酸化物層の厚さ及びＰ型チャネルの濃度に依存する。電力用電界効果トランジスタのブレイクダウン電圧及びオン抵抗、すなわち、当該パワー半導体デバイスのブレイクダウン電圧及びオン抵抗は、例えばＮ型ドリフト領域の濃度、深さ、及び長さ、Ｐ型チャネル領域の濃度及び長さ、酸化物層の厚さ、並びにトレンチ深さなどのファクタによって決定される。
Figure 2023552153000002
表１のパワー半導体デバイスについてシミュレーションを行い、シミュレーション結果を図８ａ及び図８ｂに示す。図８ａ及び図８ｂは、デバイスのブレイクダウン電圧特性のシミュレーションカーブ図である。第１ゲート及び第１ソース（ソースＳ１）の電位がローレベルにあるときに、第２ソース及び第２ゲートの電圧が０Ｖから徐々に上昇し、第２ソース（ソースＳ２）の電流が徐々に読み出される。第２ソースの電流が突然１μＡ／ｍｍに変化するとき、対応する第２ソースの電圧が、第２のＭＯＳ構造のブレイクダウン電圧、すなわち、第２ソースから第１ソースへのブレイクダウン電圧である。図８ａから分かることには、第２のＭＯＳ構造のブレイクダウン電圧は１５Ｖである。同様に、第１のＭＯＳ構造のブレイクダウン電圧は、第１ソースから第２ソースへのブレイクダウン電圧である。図８ｂから分かることには、第１のＭＯＳ構造のブレイクダウン電圧は１５Ｖである。
図９ａ及び図９ｂは、パワー半導体デバイスの切替スイッチ特性のシミュレーションカーブ図である。第１ソースの電位がローレベルにあり、且つ第２ソースが０．１Ｖの固定電圧に接続されるとき、第１ゲートの電流及び第２ゲートの電流が、それぞれ、０Ｖ及び０．１Ｖから徐々に上昇し、第２ソースの電流が徐々に読み出される。第２ソースの電流が突然１μＡ／ｍｍまで上昇するときの対応する第１ゲートの電圧が、第１のＭＯＳ構造の閾値電圧である。図９ａに示されるように、第１のＭＯＳ構造の閾値電圧のシミュレーション結果は０．８Ｖである。第１ソース電流が突然１μＡ／ｍｍまで上昇するときの対応する第２ゲートの電圧が、第２のＭＯＳ構造の閾値電圧である。図９ｂに示されるように、第２のＭＯＳ構造の閾値電圧のシミュレーション結果は０．８Ｖである。
また、図９ａ及び図９ｂに示されるように、パワー半導体デバイスのゲート－ソースバイアス電圧が３．１Ｖであるとき、この出願の実施形態における共通ドレインパワー半導体デバイスの固有オン抵抗は、たったの約５ｍΩ・ｍｍ２である。
上述の実験検証から分かることには、この出願の実施形態で提供されるパワー半導体デバイスにおいて、第１のＭＯＳ構造及び第２のＭＯＳ構造が縦型ドリフト領域を共有し、第１ゲート及び第２ゲートが上下に分布されると、デバイスのブレイクダウン特性は１５Ｖを満たすことができ、単位面積当たりのオン抵抗はたったの５ｍΩ・ｍｍ２である。一方で、業界で現在用いられている、２つのＭＯＳＦＥＴが共通ドレインモードで背中合わせに直列接続されるパワー半導体デバイスにおいては、ブレイクダウン電圧が１２Ｖであるとき、パワー半導体デバイスの単位面積当たりの固有オン抵抗は１０．６ｍΩ・ｍｍ２である（データソース： パナソニック製品データＦＣＡＢ２１４９０Ｌ － Gate resistor installed Dual N-channel MOSFET For lithium-ion secondary battery protection circuits，２０１６年）。従って、業界における既存のパワー半導体デバイスと比較して、この出願の実施形態で提供されるパワー半導体デバイスの単位面積当たりのオン抵抗が５３％低減され得るとともに、ブレイクダウン電圧が１５Ｖ又はそれより高くまで上昇され得る。
この出願の実施形態で提供されるパワー半導体デバイスの理解を容易にするために、以下、当該パワー半導体デバイスの製造プロセスを詳細に説明する。電界効果トランジスタの形成を一例として用いる。当該パワー半導体デバイスは、従来からのディスクリートトレンチＭＯＳ又は集積ＢＣＤ（Bipolar CMOS DMOS，バイポーラ・相補型金属酸化膜半導体・二重拡散金属酸化膜半導体）プロセス技術に基づいて製造され得る。図３に示した構造を参照するに、具体的な製造方法は以下の通りである。
Ｎ型基板１１上に、特定のドーピング濃度を持つＮ型ドープエピタキシャル層１２がエピタキシャル成長され、そして、エピタキシャル層１２がエッチングされてトレンチ３１を形成する。
トレンチ３１の底の下のエピタキシャル層１２に、イオン注入によりＰ型ドープ領域が形成されて第２チャネル２２を形成し、トレンチ３１の上部の外側のエピタキシャル層１２に、Ｐ型ドープ領域が形成されて第１チャネル２１を形成する。
熱酸化によりトレンチ３１内にゲート酸化物層が形成され、該ゲート酸化物層がトレンチ３１の底及び側壁を覆う。
トレンチが多結晶シリコンで充填され、エッチングプロセスを用いて第２ゲート５２が形成される。第２ゲート５２は、第２チャネル２２がターンオンするように制御され得るように、第２チャネル２２に対向する。また、ゲート酸化物層のうち、第２ゲート５２を第２チャネル２２から絶縁する部分が、第２ゲート酸化物層４３である。
エピタキシャル層１２に、イオン注入により、Ｎ型高濃度ドープ領域１３及びＮ型高濃度ドープ領域１４が形成される。化学気相成長によってトレンチ３１内に充填層４２が堆積され、ＣＭＰ（化学機械研磨）プロセスを用いてトレンチ内のみに酸化物層４２が埋められる。例えば、充填層４２は酸化物層とし得る。
充填層４２の一部がエッチングによって除去され、エッチング後に残った充填層の表面が、第１ゲート５１を担持するための表面である。充填層４２がエッチングされるとき、ゲート酸化物層の一部もエッチング除去される。
熱酸化によりトレンチ３１の側壁にゲート酸化物層が再生成され、該ゲート酸化物層が第１ゲート酸化物層４１である。第１ゲート酸化物層４１の厚さは第２ゲート酸化物層４３の厚さと基本的に同じである。トレンチ３１の側壁に付与されると、配置された第１ゲート酸化物層４１は、第１ゲート５１を第１チャネル２１から絶縁するために使用され得る。
エッチング後に残っている充填層に多結晶シリコンが堆積され、エッチングプロセスを用いて第１ゲート５１が形成される。化学気相成長及びエッチングにより、充填層はトレンチ内に連続して堆積される。
トレンチ内のオーミックコンタクト領域の上の充填層がエッチングにより除去され、エピタキシャル層１２の表面に、及びトレンチ３１の底のオーミックコンタクト領域に、イオン注入により、Ｐ型高濃度ドープ領域２３及びＰ型高濃度ドープ領域２４が分離して形成される。最後に、メタルが堆積されて第１ソース６１及び第２ソース６２を形成する。
Ｐ型高濃度ドープ領域２３は、イオン注入によってエピタキシャル層１２の表面のオーミックコンタクト領域に形成され、最後にメタルが堆積されて第１ソース６１を形成する。
図１０は、この出願の実施形態に従った他のパワー半導体デバイスの構造の概略図である。図１０に示すパワー半導体デバイスの構造は、図３に示すパワー半導体デバイスの構造に類似しており、デバイスの内部構造の配置のみが異なる。
図１０の一部の参照符号については、図３における同じ参照符号を参照されたい。詳細をここで再び説明することはしない。図１０に示すトレンチはＴ字形トレンチであり、該Ｔ字形トレンチは、第１トレンチ３２及び第２トレンチ３３を含む。第２ゲート５２はＴ字形トレンチの底（第２トレンチ３３の底）に配置され、第１ゲート５１はＴ字形トレンチの段差面（第１トレンチ３２の底）に配置される。
図１０から分かることには、第１ゲート５１及び第２ゲート５２は、トレンチの深さ方向に沿ってスタガード配置されている。図３に示したパワー半導体デバイスと比較して、第１ゲート５１は、第１トレンチ３２の底に直接配置されることができ、その結果、配置する際の第１ゲート５１の位置決めが容易になり、第１ゲート５１を配置する精度が向上される。また、図１０に示すトレンチが使用される場合、ゲート酸化物層が製造されるときに、第１ゲート５１及び第２ゲート５２を一度の多結晶シリコンエッチング処理によって同時に形成することができ、それにより製造プロセスを単純化し得る。
図１１は、パワー半導体デバイスの上面図である。図１０及び図１１を参照するに、分かることには、当該パワー半導体デバイスの複数のコンポーネントが横方向に配置され、互いに隣接する第１の電界効果トランジスタ１００及び第２の電界効果トランジスタ１０１は（トレンチの中心線に沿って）鏡面対称である。第１ソース６１、第１ドーピング型の高濃度ドープ領域１３、第１ゲート酸化物層４１、充填層４２、及び第２ソース６２が、横方向に沿ってエピタキシャル層１２の表面上に順に広がる。隣接する２つの電界効果トランジスタが鏡面対称となってセルを形成する。複数のセルが存在するとき、それら複数のセルが横方向に沿って周期的に繰り返し配置され得る。
図１２は、この出願の実施形態に従ったパワー半導体デバイスの電流の概略図である。第１ゲート５１及び第２ゲート５２は、当該パワー半導体デバイスの制御ポートである。第１ソース６１は当該パワー半導体デバイスの入力ポートであり、第２ソース６２は当該パワー半導体デバイスの出力ポートである。第１ゲート５１及び第２ゲート５２に電圧が印加されると、第１ソース６１及び第２ソース６２のレベルに対して第１ゲート５１及び第２ゲート５２のレベルが高くなり、第１チャネル２１及び第２チャネル２２の両方が開かれる。図５に破線矢印で示すように、第１経路に沿って電流が流れることができ、第１経路は、第１ソース６１、第１チャネル２１、第１チャネル２１と第２チャネル２２との間のドリフト領域、第２チャネル２２、及び第２ソース６２を順に通る経路を指す。あるいは、図５に実線の矢印で示すように、第２経路に沿って電流が流れ、第２経路は、第２ソース６２、第２チャネル２２、第１チャネル２１と第２チャネル２２との間のドリフト領域、第１チャネル２１、及び第１ソース６１を順に通る経路を指す。第１ゲート５１に正電圧が印加されないとき、第１ゲート５１のレベルは第１ソース６１に対して低いレベルであり、第１チャネル２１が閉じられ、あるいは、第２ゲート５２に正電圧が印加されないとき、第２ゲート５２のレベルは第１ソース６１に対して低いレベルであり、第２チャネル２２が閉じられる。
本発明の技術的効果を検証するために、この出願のこの実施形態におけるデバイスの構造パラメータ及び性能パラメータを、半導体ＴＣＡＤを用いることによってシミュレーションする。電界効果トランジスタの構造パラメータを表２及び図１３に示す。１．８ｅ１９ｃｍ－３の濃度を持つＮ型基板上に、１．３ｅ１７ｃｍ－３のドーピング濃度及び３μｍの厚さを持つＮ型エピタキシャル層が配設されて、デバイスボディを形成する。該デバイスボディの表面に、０．６μｍの深さ及び０．５５μｍの幅を持つ第１トレンチが形成される。第１トレンチの底を更にエッチングして、０．３μｍの深さ及び０．３５μｍの幅を持つ第２トレンチを形成する。デバイスボディの表面に、Ｐ型イオン注入により、０．２８μｍのポテンシャルウェル深さ及び１４μｍのチャネル長を持つ第１のＰ型チャネル（第１チャネル）が形成され、注入量は１．３５ｅ１３ｃｍ－３であり、Ｎ型イオン注入により、０．１５μｍの深さ及び０．１μｍの幅を持つ第１ドーピング型の高濃度ドープ領域が形成され、Ｐ型イオン注入により、０．１５μｍの深さ及び０．１μｍの幅を持つ第２ドーピング型の高濃度ドープ領域が形成される。第２トレンチの底に、Ｐ型イオン注入により、０．５５μｍのポテンシャルウェル深さ及び０．２１μｍのチャネル長を持つ第２のＰ型チャネル（第２チャネル）が形成される。第１トレンチ及び第２トレンチの中に、２５０Åの厚さを持つゲート酸化物層が配置される。０．４μｍの深さ及び０．１８μｍの幅を持つ多結晶シリコン、並びに０．２μｍの深さ及び０．１８μｍの幅を持つ多結晶シリコンが充填されて、それぞれ、第１ゲート（ゲートＧ１）及び第２ゲート（ゲートＧ２）を形成する。当該パワー半導体デバイスの閾値電圧は、ゲート酸化物層の厚さ及びＰ型ウェル領域の濃度に依存する。当該デバイスのブレイクダウン電圧及びオン抵抗は、例えばＮ型ドリフト領域の濃度、深さ、及び長さ、Ｐ型チャネル領域の濃度及び長さ、酸化物層の厚さ、並びにトレンチ深さなどのファクタによって決定される。
Figure 2023552153000003
表２のパワー半導体デバイスについてシミュレーションを行い、シミュレーション結果を図１４ａ及び図１４ｂに示す。図１４ａ及び図１４ｂは、パワー半導体デバイスのブレイクダウン電圧のシミュレーションカーブ図である。第１ゲート及び第１ソース（ソースＳ１）の電位がローレベルにあるときに、第２ソース及び第２ゲートの電圧が０Ｖから徐々に上昇し、第２ソース（ソースＳ２）の電流が徐々に読み出される。第２ソースの電流が突然１μＡ／ｍｍに変化するとき、対応する第２ソースの電圧が、第２のＭＯＳ構造のブレイクダウン電圧、すなわち、第２ソースから第１ソースへのブレイクダウン電圧である。図１４ａから分かることには、第２のＭＯＳ構造のブレイクダウン電圧は１５Ｖである。同様に、第１のＭＯＳ構造のブレイクダウン電圧は、第１ソースから第２ソースへのブレイクダウン電圧である。図１４ｂから分かることには、第１のＭＯＳ構造のブレイクダウン電圧は１５Ｖである。
図１５ａ及び図１５ｂは、パワー半導体デバイスの切替スイッチ特性のシミュレーションカーブ図である。第１ソースの電位がローレベルにあり、且つ第２ソースが０．１Ｖの固定電圧に接続されるとき、第１ゲートの電流及び第２ゲートの電流が、それぞれ、０Ｖ及び０．１Ｖから徐々に上昇し、第２ソースの電流が徐々に読み出される。第２ソースの電流が突然１μＡ／ｍｍまで上昇するときの対応する第１ゲートの電圧が、第１のＭＯＳ構造の閾値電圧である。図１５ａに示されるように、第１のＭＯＳ構造の閾値電圧のシミュレーション結果は０．９Ｖである。第２ソース電流が突然１μＡ／ｍｍまで上昇するときの対応する第２ゲートの電圧が、第２のＭＯＳ構造の閾値電圧である。図１５ｂに示されるように、第２のＭＯＳ構造の閾値電圧のシミュレーション結果は０．９Ｖである。
また、パワー半導体デバイスのブレイクダウン電圧が１５Ｖであり、そのゲート－ソースバイアス電圧が３．１Ｖであるとき、この出願のこの実施形態における第１のＭＯＳ構造及び第２のＭＯＳ構造のどちらの固有オン抵抗も、たったの約７ｍΩ・ｍｍ２である。
上述の実験検証から分かることには、この出願のこの実施形態で提供されるパワー半導体デバイスにおいて、２つのＭＯＳ構造が縦型ドリフト領域を共有し、第１ゲート及び第２ゲートがスタガード方式でずらして分布され、横方向のトレンチが使用されると、単位面積当たりのオン抵抗は７ｍΩ・ｍｍ２である。一方で、業界で現在用いられている、２つのＭＯＳ構造が背中合わせの共通ドレインモードで直列接続されるパワー半導体デバイスにおいては、ブレイクダウン電圧が１２Ｖであるとき、パワー半導体デバイスの単位面積当たりの固有オン抵抗は１０．６ｍΩ・ｍｍ２である（データソース： パナソニック製品データＦＣＡＢ２１４９０Ｌ － Gate resistor installed Dual N-channel MOSFET For lithium-ion secondary battery protection circuits，２０１６年）。従って、業界における既存のパワー半導体デバイスと比較して、この出願の実施形態で提供されるパワー半導体デバイスの単位面積当たりのオン抵抗が３３％低減され得るとともに、ブレイクダウン電圧が１５Ｖ又はそれより高くまで上昇され得る。また、第１ゲート及び第２ゲートがスタガード方式で配置される。これは、製造プロセスを単純化して生産効率を向上させることができる。
この出願の一実施形態は更に、例えばノートブックコンピュータ、携帯電話、ウェアラブル機器、又はタブレットコンピュータなどの電子機器を提供する。当該電子機器は、バッテリと、該バッテリに接続された出力回路とを含み、該出力回路は、上述のパワー半導体デバイスのうちのいずれかのパワー半導体デバイスを含む。上述の技術的ソリューションでは、水平方向において各共通ドレイン金属酸化膜半導体電界効果トランジスタによって占有されるサイズを減少させるように、第１ゲート及び第２ゲートがトレンチの深さ方向に沿って上下に配置される。加えて、第１の金属酸化膜半導体構造及び第２の金属酸化膜半導体構造がドリフト領域を共有し、それによりドリフト領域の抵抗を低減させる。さらに、２つの同じ共通ドレイン金属酸化膜半導体電界効果トランジスタが並列に背中合わせで対称的に接続されることで、パワー半導体デバイスの抵抗が、パワー半導体デバイスが単一の共通ドレイン金属酸化膜半導体を使用する場合の抵抗の半分になり、それによってパワー半導体デバイスの単位面積当たりの固有オン抵抗が低減される。
明らかなことには、当業者は、この出願の精神及び範囲から逸脱することなく、この出願に対して様々な変更及び変形を為すことができる。この出願は、この出願の以下の請求項及びそれらと均等な技術によって定められる保護範囲に入る限り、この出願に対するそれらの変更及び変形に及ぶことを意図している。

Claims (12)

  1. パワー半導体デバイスであって、当該パワー半導体デバイスは、第１ドーピング型のエピタキシャル層と、２つの共通ドレイン金属酸化膜半導体電界効果トランジスタとを有し、前記第１ドーピング型の前記エピタキシャル層に１つのトレンチが配置され、
    各共通ドレイン金属酸化膜半導体電界効果トランジスタが、前記トレンチの深さ方向に沿って配置された第１の金属酸化膜半導体構造及び第２の金属酸化膜半導体構造を有し、
    前記第１の金属酸化膜半導体構造は、前記第１ドーピング型の前記エピタキシャル層に配置された第１チャネルと、該第１チャネルに接続された第１ソースとを有し、該第１ソース及び該第１チャネルは前記トレンチの同じ側に位置し、該第１ソースは該第１チャネルに接続され、該第１チャネルは、前記第１ドーピング型の前記エピタキシャル層に配置された第２ドーピング型の領域であり、
    前記第１の金属酸化膜半導体構造は更に、前記トレンチ内に配置されて前記第１チャネルの導通を制御するように構成された第１ゲートを有し、
    前記第２の金属酸化膜半導体構造は第２ソース及び第２チャネルを有し、該第２ソースは前記トレンチの底に位置し、該第２チャネルは、前記第１ドーピング型の前記エピタキシャル層に位置して該第２チャネルに接続され、該第２チャネルは、前記第１ドーピング型の前記エピタキシャル層に配置された前記第２ドーピング型の領域であり、
    前記第２の金属酸化膜半導体構造は更に、前記トレンチ内に配置されて前記第２チャネルの導通を制御するように構成された第２ゲートを有し、
    前記第１チャネル及び前記第２チャネルは、前記トレンチの前記深さ方向に沿って間隔をあけて配置され、前記第２ゲート及び前記第１ゲートは、前記トレンチの前記深さ方向に沿って間隔をあけて配置され、
    前記第１ゲート及び前記第２ゲートが、それぞれ、前記第１チャネル及び前記第２チャネルをターンオンするように制御するとき、前記第１ソース、前記第１チャネル、前記第１チャネルと前記第２チャネルとの間の前記第１ドーピング型の前記エピタキシャル層の部分、前記第２チャネル、及び前記第２ソースの配置方向に沿って又はその反対方向に沿って電流が流れ、
    前記２つの共通ドレイン金属酸化膜半導体電界効果トランジスタは第２ソースを共有し、前記２つの共通ドレイン金属酸化膜半導体電界効果トランジスタの２つの第１チャネルが、前記トレンチの両側に配置され、２つの前記第１ソースが、前記トレンチの両側に配置される、
    パワー半導体デバイス。
  2. 各共通ドレイン金属酸化膜半導体電界効果トランジスタが更に、
    前記第１チャネルを前記第１ゲートから絶縁する第１ゲート酸化物層と、
    前記第２チャネルを前記第２ゲートから絶縁する第２ゲート酸化物層と、
    を有する、請求項１に記載のパワー半導体デバイス。
  3. 前記第１ゲート酸化物層及び前記第２ゲート酸化物層は、前記トレンチの側壁上に配置される、請求項２に記載のパワー半導体デバイス。
  4. 前記トレンチは、前記第１ゲート、前記第２ゲート、及び前記第２ソースを包む充填層で充たされている、請求項３に記載のパワー半導体デバイス。
  5. 前記第１ドーピング型の前記エピタキシャル層に第１ソースコンタクト領域が配置され、該第１ソースコンタクト領域を介して前記第１チャネルが前記第１ソースに接続される、請求項１乃至４のいずれか一項に記載のパワー半導体デバイス。
  6. 前記第１ソースコンタクト領域は、第１ドーピング型の高濃度ドープ領域と、第２ドーピング型の高濃度ドープ領域とを有する、請求項５に記載のパワー半導体デバイス。
  7. 前記第１ドーピング型の前記エピタキシャル層に第２ソースコンタクト領域が配置され、該第２ソースコンタクト領域を介して前記第２チャネルが前記第２ソースに接続される、請求項１乃至６のいずれか一項に記載のパワー半導体デバイス。
  8. 前記第２ソースコンタクト領域は、第１ドーピング型の高濃度ドープ領域と、第２ドーピング型の高濃度ドープ領域とを有する、請求項７に記載のパワー半導体デバイス。
  9. 前記トレンチは、直線状のトレンチであり、前記第１ゲート及び前記第２ゲートは、前記トレンチの前記深さ方向に沿って上下に配置されている、請求項１乃至８のいずれか一項に記載のパワー半導体デバイス。
  10. 前記第１ゲート及び前記第２ゲートは、前記トレンチの前記深さ方向に沿ってスタガード配置されている、請求項１乃至８のいずれか一項に記載のパワー半導体デバイス。
  11. 前記トレンチはＴ字形トレンチであり、前記第２ゲートは前記Ｔ字形トレンチの底に配置され、前記第１ゲートは前記Ｔ字形トレンチの段差面に配置されている、請求項１０に記載のパワー半導体デバイス。
  12. バッテリと該バッテリに接続された出力回路とを有する電子機器であって、前記出力回路は、請求項１乃至１１のいずれか一項に記載のパワー半導体デバイスを有する、電子機器。
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* Cited by examiner, † Cited by third party
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US20070032029A1 (en) * 2005-04-19 2007-02-08 Rensselaer Polytechnic Institute Lateral trench power MOSFET with reduced gate-to-drain capacitance
DE102006030631B4 (de) * 2006-07-03 2011-01-05 Infineon Technologies Austria Ag Halbleiterbauelementanordnung mit einem Leistungsbauelement und einem Logikbauelement
DE102011079747A1 (de) * 2010-07-27 2012-02-02 Denso Corporation Halbleitervorrichtung mit Schaltelement und Freilaufdiode, sowie Steuerverfahren hierfür
US9166028B2 (en) * 2011-05-31 2015-10-20 Infineon Technologies Austria Ag Circuit configured to adjust the activation state of transistors based on load conditions
US8507978B2 (en) * 2011-06-16 2013-08-13 Alpha And Omega Semiconductor Incorporated Split-gate structure in trench-based silicon carbide power device
CN202454560U (zh) * 2011-12-20 2012-09-26 成都芯源系统有限公司 沟槽金属氧化物半导体场效应晶体管器件
US9960157B2 (en) * 2015-10-15 2018-05-01 Infineon Technologies Austria Ag Bidirectional normally-off III-V high electron mobility transistor (HEMT)devices and circuits
US10446545B2 (en) * 2016-06-30 2019-10-15 Alpha And Omega Semiconductor Incorporated Bidirectional switch having back to back field effect transistors

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