JPH03157937A - Ｍｉｓトランジスタを具備する半導体デバイスを製造する方法 - Google Patents
Ｍｉｓトランジスタを具備する半導体デバイスを製造する方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は少なくとも１個のＭＩＳ型トランジスタを有
する半導体デバイスを製造する方法であって、該トラン
ジスタが弱めにドーピングされた部分と該部分に対して
横方向に僅かにずらされると共に高度にドーピングされ
た部分とを各々有するドレイン及びソース領域を具備す
る一方、上記の弱めにドーピングされた部分を覆うと共
に前記の高度にドーピングされた部分に向かって延びる
ゲート電極を具備し、絶縁ゲート層により覆われた半導
体基体上に、 ドーピングにより導電化される第１の多結晶層を付着す
る工程と、 後にエツチングストッパとして使用するための薄い第１
の絶縁層を形成する工程と、 前記第１の多結晶層よりも厚い第２の多結晶導電層を付
着する工程と、 前記第１の絶縁層よりも厚い第２の絶縁層を形成する工
程と、 各ゲート島を前記第２の絶縁層と前記第２の多結晶層と
をこれら島の外側において部分エツチングすることによ
り規定する工程と、 上記各ゲート島を打ち込みマスクとして用いて前記ソー
ス及びドレイン領域のうちの弱めにドーピングされた部
分をイオン打ち込みにより作成する工程と、 第３の絶縁層を付着すると共に核層の主要な部分を異方
性エツチングすることにより前記各ゲート島の縁部上に
絶縁スペーサを各々形成する工程であって、これら絶縁
スペーサが拡幅されたゲート島をそれらの局部で限定し
ているような工程と、上記の拡幅されたゲート島の外側
において前記各結晶材料を選択的にエツチングすること
により除去する工程と、 前記の拡幅されたゲート島を打ち込みマスクとして用い
て前記ソース及びドレイン領域のうちの前記の高度にド
ーピングされた部分をイオン打ち込みにより作成する工
程と、 当該トランジスタの能動領域及びゲートとの接触接続部
及び相互接続部を設けるに必要な当該デバイスの仕上げ
工程と、 を順次実行するような方法に関する。
する半導体デバイスを製造する方法であって、該トラン
ジスタが弱めにドーピングされた部分と該部分に対して
横方向に僅かにずらされると共に高度にドーピングされ
た部分とを各々有するドレイン及びソース領域を具備す
る一方、上記の弱めにドーピングされた部分を覆うと共
に前記の高度にドーピングされた部分に向かって延びる
ゲート電極を具備し、絶縁ゲート層により覆われた半導
体基体上に、 ドーピングにより導電化される第１の多結晶層を付着す
る工程と、 後にエツチングストッパとして使用するための薄い第１
の絶縁層を形成する工程と、 前記第１の多結晶層よりも厚い第２の多結晶導電層を付
着する工程と、 前記第１の絶縁層よりも厚い第２の絶縁層を形成する工
程と、 各ゲート島を前記第２の絶縁層と前記第２の多結晶層と
をこれら島の外側において部分エツチングすることによ
り規定する工程と、 上記各ゲート島を打ち込みマスクとして用いて前記ソー
ス及びドレイン領域のうちの弱めにドーピングされた部
分をイオン打ち込みにより作成する工程と、 第３の絶縁層を付着すると共に核層の主要な部分を異方
性エツチングすることにより前記各ゲート島の縁部上に
絶縁スペーサを各々形成する工程であって、これら絶縁
スペーサが拡幅されたゲート島をそれらの局部で限定し
ているような工程と、上記の拡幅されたゲート島の外側
において前記各結晶材料を選択的にエツチングすること
により除去する工程と、 前記の拡幅されたゲート島を打ち込みマスクとして用い
て前記ソース及びドレイン領域のうちの前記の高度にド
ーピングされた部分をイオン打ち込みにより作成する工
程と、 当該トランジスタの能動領域及びゲートとの接触接続部
及び相互接続部を設けるに必要な当該デバイスの仕上げ
工程と、 を順次実行するような方法に関する。
［背景技術］
突出ゲート（逆Ｔ字状ゲートととも呼ばれる）を有する
ＭＩＳトランジスタは、１９８８年１２月発行の雑誌Ｉ
ＢＢＢｒ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ 旧ｅ
ｃｔｒｏｎＤｅｖｉｃｅｓ Ｊ第３５巻、第１２号に掲
載されたＲ、 ｌｚａｗａ、Ｔ、 Ｋｕｒｅ及びＢ、
Ｔａｋｅｄａによるｒ Ｉｍｐａｃｔ ｏｆ ｔｈｅ
Ｇａｔｅ−Ｄｒａｉｎ ０ｖｅｒｌａｐｐｅｄ Ｄｅｖ
ｉｃｅ （ＧＯＬＤ） ｆｏｒ ｄｅｅｐｓｕｂｍｉｃ
ｒｏｍｅｔｅｒ ＶＬＳＩ 」なる文献がら既知である
。
ＭＩＳトランジスタは、１９８８年１２月発行の雑誌Ｉ
ＢＢＢｒ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ 旧ｅ
ｃｔｒｏｎＤｅｖｉｃｅｓ Ｊ第３５巻、第１２号に掲
載されたＲ、 ｌｚａｗａ、Ｔ、 Ｋｕｒｅ及びＢ、
Ｔａｋｅｄａによるｒ Ｉｍｐａｃｔ ｏｆ ｔｈｅ
Ｇａｔｅ−Ｄｒａｉｎ ０ｖｅｒｌａｐｐｅｄ Ｄｅｖ
ｉｃｅ （ＧＯＬＤ） ｆｏｒ ｄｅｅｐｓｕｂｍｉｃ
ｒｏｍｅｔｅｒ ＶＬＳＩ 」なる文献がら既知である
。
非常に高い集積密度を持つ集積回路を構成することを企
図するこの種のトランジスタの製造方法も上記の文献に
示されている。
図するこの種のトランジスタの製造方法も上記の文献に
示されている。
上記文献の著者は、ザブミクロンの寸法のＭＩＳトラン
ジスタのドレイン降服電圧、ホットキャリアの放出及び
／又は不充分な相互コンダクタンスに関する特性の限界
を、ソース及びドレイン領域のうちの弱めにドーピング
された部分を覆うと共にこれら領域の高度にドーピング
された部分に向かって適化されるべき距離にわたり延び
るようなゲート電極を用いることにより取り除くことが
できることを示している。
ジスタのドレイン降服電圧、ホットキャリアの放出及び
／又は不充分な相互コンダクタンスに関する特性の限界
を、ソース及びドレイン領域のうちの弱めにドーピング
された部分を覆うと共にこれら領域の高度にドーピング
された部分に向かって適化されるべき距離にわたり延び
るようなゲート電極を用いることにより取り除くことが
できることを示している。
上記のトランジスタのゲートは多結晶シリコンの２つの
別の層から形成され、これにより逆′丁゛宇の特徴的形
状を得るようにしている。この既知の方法によれば、−
１−記の２つの多結晶層は０．５ｎｍないし１ ｎｍ程
度の極端に薄い酸化物層により、核層がゲート島を形成
する際に第２の多結晶層のエツチングを阻止する基準と
して作用し得るが、それでもなおかつ完成デバイスの拡
幅されたゲート島の内部における前記第１及び第２の多
結晶層の間の充分な電気伝導を保、＜ＤＥするように、
分離されている。
別の層から形成され、これにより逆′丁゛宇の特徴的形
状を得るようにしている。この既知の方法によれば、−
１−記の２つの多結晶層は０．５ｎｍないし１ ｎｍ程
度の極端に薄い酸化物層により、核層がゲート島を形成
する際に第２の多結晶層のエツチングを阻止する基準と
して作用し得るが、それでもなおかつ完成デバイスの拡
幅されたゲート島の内部における前記第１及び第２の多
結晶層の間の充分な電気伝導を保、＜ＤＥするように、
分離されている。
上記の既知の方法に固有な不利な点は、同じような薄い
厚さを持つ酸化物層を再現性を以て得ることが困難であ
るということにある。この場合、上記のような層を得る
には、そのエツチングストッパとしての機能の有効性と
、当該トランジスタの動作に、即ち広い周波数スペクト
ルにわってのゲートの下部への電圧の伝達の有効性に寄
生効果が入り込まないようにするだめの核層の高電気伝
０ 導性と、の間の非常に幅の狭い妥協が要求される３゜従
って、この発明は既知の方法の」二連したような不利な
点を除去する改善策を提案する。この発明は、完成デバ
イスの拡幅されたゲート島の内部における前記第１及び
第２の多結晶層間の電気伝導が所謂第１の絶縁層の厚さ
とは独立した手段により得ることができるというアイデ
アと、従って当該層としてかなり厚い厚さの選択の自由
度があるので、核層はエツチングストッパとして使用す
べく再現性を以てかつより余裕度を以−Ｃ容易に得るこ
とができるというアイデアとに基づいている。
厚さを持つ酸化物層を再現性を以て得ることが困難であ
るということにある。この場合、上記のような層を得る
には、そのエツチングストッパとしての機能の有効性と
、当該トランジスタの動作に、即ち広い周波数スペクト
ルにわってのゲートの下部への電圧の伝達の有効性に寄
生効果が入り込まないようにするだめの核層の高電気伝
０ 導性と、の間の非常に幅の狭い妥協が要求される３゜従
って、この発明は既知の方法の」二連したような不利な
点を除去する改善策を提案する。この発明は、完成デバ
イスの拡幅されたゲート島の内部における前記第１及び
第２の多結晶層間の電気伝導が所謂第１の絶縁層の厚さ
とは独立した手段により得ることができるというアイデ
アと、従って当該層としてかなり厚い厚さの選択の自由
度があるので、核層はエツチングストッパとして使用す
べく再現性を以てかつより余裕度を以−Ｃ容易に得るこ
とができるというアイデアとに基づいている。
［発明の概要］
この発明によるＭＩＳトランジスタを有する半導体デバ
イスを製造する方法によれば、本明細書の冒頭で述べた
ような種類の半導体デバイスを製造する方法において、 前記第１の絶縁層が、前記第１の多結晶層と前記第２の
多結晶層との間の電気伝導を得ることができる厚さを越
えるような厚さを有し、ソース及びドレイン領域のうち
の前記の弱めにドーピングされる部分のイオン打ち込み
を実行した後、上記第１の絶縁層における各ゲート島の
外側に位置する部分がエツチングにより各々除去され、 次いで、当該組立体１に第３の多結晶層を付着し、この
第３の多結晶層は前記絶縁スペー勺が形成される前にド
ーピングにより導電化される、ことを特徴としている。
イスを製造する方法によれば、本明細書の冒頭で述べた
ような種類の半導体デバイスを製造する方法において、 前記第１の絶縁層が、前記第１の多結晶層と前記第２の
多結晶層との間の電気伝導を得ることができる厚さを越
えるような厚さを有し、ソース及びドレイン領域のうち
の前記の弱めにドーピングされる部分のイオン打ち込み
を実行した後、上記第１の絶縁層における各ゲート島の
外側に位置する部分がエツチングにより各々除去され、 次いで、当該組立体１に第３の多結晶層を付着し、この
第３の多結晶層は前記絶縁スペー勺が形成される前にド
ーピングにより導電化される、ことを特徴としている。
この発明の方法によれば、拡幅された各ゲート島内の電
気的連続性が、これらゲート島の周部に存在すると共に
一方においては当該層における第２の多結晶層の残存部
分の表面と、他方においては第１の多結晶層における前
記絶縁スペーサの下方に位置する部分と各々接触する前
記第３の多結晶層の小部分により確実なものとされる。
気的連続性が、これらゲート島の周部に存在すると共に
一方においては当該層における第２の多結晶層の残存部
分の表面と、他方においては第１の多結晶層における前
記絶縁スペーサの下方に位置する部分と各々接触する前
記第３の多結晶層の小部分により確実なものとされる。
従って、第１の絶縁層は当該層が導通するほど薄い厚さ
を持つように選定する必要がなく、かくしてその結果は
容易に再現性が摺られる工程となる。
を持つように選定する必要がなく、かくしてその結果は
容易に再現性が摺られる工程となる。
本発明による方法の他の利点は、前記絶縁ゲト層が当該
半導体デバイスの製造工程の主要な部１ ２ 分において少なくとも一つの多結晶層により保護される
、ということにある。
半導体デバイスの製造工程の主要な部１ ２ 分において少なくとも一つの多結晶層により保護される
、ということにある。
また、前記第１の絶縁層が５ ｎｍを越え好ましくは２
０ｎｍ以下の例えば１０ｎｍの厚さを有し、前記第２の
絶縁層が４０ｎｍを越える厚さを有するようにするのが
有利である。このようにすると、ゲート島の外側に位置
する第１の絶縁層を、エツチングマスクを用いずにこれ
らゲート高上の第２の絶縁層の厚さの一部を残存させた
ままで除去することができる。何故なら、第２の絶縁層
が極めて厚く、エツチング処理の期間を制限することに
よ・り残存させることができるからである。
０ｎｍ以下の例えば１０ｎｍの厚さを有し、前記第２の
絶縁層が４０ｎｍを越える厚さを有するようにするのが
有利である。このようにすると、ゲート島の外側に位置
する第１の絶縁層を、エツチングマスクを用いずにこれ
らゲート高上の第２の絶縁層の厚さの一部を残存させた
ままで除去することができる。何故なら、第２の絶縁層
が極めて厚く、エツチング処理の期間を制限することに
よ・り残存させることができるからである。
上記の場合、第２の絶縁層のこのように残存する部分は
後で、第３の多結晶層の主要部分を除去する際にエツチ
ングストッパとして使用される。
後で、第３の多結晶層の主要部分を除去する際にエツチ
ングストッパとして使用される。
したがって、本発明による方法は、全ての絶縁層が例え
ば酸化シリコンのような同一の材料で形成されている場
合にも当該方法を簡単な方法で実行することができると
いう利点を有している。
ば酸化シリコンのような同一の材料で形成されている場
合にも当該方法を簡単な方法で実行することができると
いう利点を有している。
本発明による方法の一変形例によれば、前記絶縁ゲート
層、前記第１の絶縁層及び前記第３の絶縁層が酸化シリ
コンから形成され、前記第２の絶縁層が窒化シリコン層
により覆われた酸化シリＪ」ン層１から形成される。こ
のようにすれば、第１の絶縁層をゲート島の外側におい
て選択的な方法により除去することができ、該ゲート高
上の第２の絶縁層の＝一体性が信頼性をもっ−ＣＣ持持
れる３、また、本発明による方法によれば、当該半導体
デバイス上に既知の技術に基づく感光性マスクにより位
置決めされた接触窓を開口することにより接触接続部を
設けることが可能である。
層、前記第１の絶縁層及び前記第３の絶縁層が酸化シリ
コンから形成され、前記第２の絶縁層が窒化シリコン層
により覆われた酸化シリＪ」ン層１から形成される。こ
のようにすれば、第１の絶縁層をゲート島の外側におい
て選択的な方法により除去することができ、該ゲート高
上の第２の絶縁層の＝一体性が信頼性をもっ−ＣＣ持持
れる３、また、本発明による方法によれば、当該半導体
デバイス上に既知の技術に基づく感光性マスクにより位
置決めされた接触窓を開口することにより接触接続部を
設けることが可能である。
しかしながら、上記のような接触接続部は、接触窓を形
成するためのマスクを必要としないような例えばケイ化
金属を用いたセルフアライメント技術により設けること
ができるようにすることも望ましい。
成するためのマスクを必要としないような例えばケイ化
金属を用いたセルフアライメント技術により設けること
ができるようにすることも望ましい。
上記の場合は、当該トランジスタのかなりの１１法の低
減が可能になり、極めて多数の素子を有する半導体デバ
イスの集積密度を向上させることができる。
減が可能になり、極めて多数の素子を有する半導体デバ
イスの集積密度を向上させることができる。
３
４
この様な可能性は本発明による方法の特定の実施例によ
り達成することができ、該実施例は、前記絶縁スペーサ
を形成した後、多結晶材料のうちの保護されていない部
分の選択的エツチングによる除去工程が等方性エツチン
グ状況下で所〜゛・の期間延長され、これにより前記第
１及び第３の多結晶層の内の−１−記の保護されていな
い部分に溝が各々形成されるようにし、 次いで、当該半導体デバイス上に既に存在する他の絶縁
層に対して選択的なエツチング特性を持つ特定の絶縁材
料を用いて、この特定の絶縁材料の層の付着工程と、核
層のうちの前記谷溝の外側に位置する主要部分の異方性
エツチング工程とを順次実行することにより、前記谷溝
が充填される、ようにしたことを特徴としている。この
場合、上記の溝を充填する工程は例えば窒化シリコンを
用いて実施することができる。
り達成することができ、該実施例は、前記絶縁スペーサ
を形成した後、多結晶材料のうちの保護されていない部
分の選択的エツチングによる除去工程が等方性エツチン
グ状況下で所〜゛・の期間延長され、これにより前記第
１及び第３の多結晶層の内の−１−記の保護されていな
い部分に溝が各々形成されるようにし、 次いで、当該半導体デバイス上に既に存在する他の絶縁
層に対して選択的なエツチング特性を持つ特定の絶縁材
料を用いて、この特定の絶縁材料の層の付着工程と、核
層のうちの前記谷溝の外側に位置する主要部分の異方性
エツチング工程とを順次実行することにより、前記谷溝
が充填される、ようにしたことを特徴としている。この
場合、上記の溝を充填する工程は例えば窒化シリコンを
用いて実施することができる。
次いで、表面に酸化シリコンを有する当該半導体デバイ
スにおける各領域上に接触窓を選択的に開口することが
でき、一方これらの領域の周囲には前記の特定の絶縁材
料の条片が存在し、これら条片が能動領域」二に形成さ
れる各接触表面の間の必要な横方向の絶縁体を形成する
、。
スにおける各領域上に接触窓を選択的に開口することが
でき、一方これらの領域の周囲には前記の特定の絶縁材
料の条片が存在し、これら条片が能動領域」二に形成さ
れる各接触表面の間の必要な横方向の絶縁体を形成する
、。
［実施例］
以下、本発明の実施例を添付図面を参照して詳細に説明
する。
する。
なお、図を明瞭にするため、各図においては寸法の比は
考慮に入れられておらず、特に厚さ方向の寸法は著しく
増大されている。また、異なる図における対応する構成
要素には概ね同様の符号が付与されている。
考慮に入れられておらず、特に厚さ方向の寸法は著しく
増大されている。また、異なる図における対応する構成
要素には概ね同様の符号が付与されている。
第１図は、特にＰ型シリコンの半導体基体１０の表面部
分を示し、該基体１０上には好ましくは酸化シリコンか
らなり約２ （］ ｎ ｍの厚さを持つ絶縁ゲート層１
１が設けられている。この絶縁ゲート層ｌｌ上には、次
いで、５０ｎｍの厚さを持つ第１の多結晶層１２が付着
され、該多結晶層１２は従来の技術により高濃度でドー
ピングすることにより（特に上記付着の際にドーピング
することにより）導電化される。
分を示し、該基体１０上には好ましくは酸化シリコンか
らなり約２ （］ ｎ ｍの厚さを持つ絶縁ゲート層１
１が設けられている。この絶縁ゲート層ｌｌ上には、次
いで、５０ｎｍの厚さを持つ第１の多結晶層１２が付着
され、該多結晶層１２は従来の技術により高濃度でドー
ピングすることにより（特に上記付着の際にドーピング
することにより）導電化される。
上記第１の多結晶層１２０表面には、次いで、１０５
６
ｎｍの厚さの酸化シリコンからなると共に後でエツチン
グストッパとして作用させることを意図する薄い第１の
絶縁層１３が形成される。次いで、この組立体の表面に
は第２の多結晶層１４が付着され、当該層もドーピング
により導電化される。この場合、上記第２の多結晶層１
４は第１の多結晶層１２よりも厚く、例えば２００ ｎ
ｍの厚さを有している。この組立体上には、次いで、第
２の絶縁層１５が形成されるが、この絶縁層は前記第１
の絶縁層１３よりも厚＜ 、４０ｎｍを越える（例えば
６０ｎｍの）厚さを有している。この第２の絶縁層１５
は、前記第２の多結晶層を熱酸化することにより、又は
酸化シリコンの層を化学蒸気相付着することにより得る
ことができる。
グストッパとして作用させることを意図する薄い第１の
絶縁層１３が形成される。次いで、この組立体の表面に
は第２の多結晶層１４が付着され、当該層もドーピング
により導電化される。この場合、上記第２の多結晶層１
４は第１の多結晶層１２よりも厚く、例えば２００ ｎ
ｍの厚さを有している。この組立体上には、次いで、第
２の絶縁層１５が形成されるが、この絶縁層は前記第１
の絶縁層１３よりも厚＜ 、４０ｎｍを越える（例えば
６０ｎｍの）厚さを有している。この第２の絶縁層１５
は、前記第２の多結晶層を熱酸化することにより、又は
酸化シリコンの層を化学蒸気相付着することにより得る
ことができる。
次に、第２図に示すように、従来のマスク及びエツチン
グ技術を使用することにより第２の絶縁層１５と第２の
多結晶層１４との部分エツチング処理を行い、ゲート島
２０を各々形成する。ここで、本発明が、特に上記ゲー
ト島２０の横方向の寸法が１μｍに近いか又はそれ未満
であるようなＭＩＳトランジスタの製造に関するもので
あることに注意されたい。
グ技術を使用することにより第２の絶縁層１５と第２の
多結晶層１４との部分エツチング処理を行い、ゲート島
２０を各々形成する。ここで、本発明が、特に上記ゲー
ト島２０の横方向の寸法が１μｍに近いか又はそれ未満
であるようなＭＩＳトランジスタの製造に関するもので
あることに注意されたい。
次いで、イメン４・］ち込みによりｒｌ僧の低濃度のド
ーピングを行って、ソース領域及びドレイン領域のうち
の弱めにドーピングされた部分２１及び２２を形成する
。上記イオン打ち込みは第１の絶縁層１３、第１の多結
晶層１２及び絶縁ケ−１・層１１を介して行われるが、
この間前記ゲー）、ｌｋ、２０をこのイ］ン打ち込みに
対する保護マスクとして用いる。なお、このイオン打ち
込みは、例えば、燐イオンを用い７０にｅＶのエネルキ
ーにおいて４・Ｈ）”ａｔ／ｃｍ″のドーズ量（線量）
で実現することができる。
ーピングを行って、ソース領域及びドレイン領域のうち
の弱めにドーピングされた部分２１及び２２を形成する
。上記イオン打ち込みは第１の絶縁層１３、第１の多結
晶層１２及び絶縁ケ−１・層１１を介して行われるが、
この間前記ゲー）、ｌｋ、２０をこのイ］ン打ち込みに
対する保護マスクとして用いる。なお、このイオン打ち
込みは、例えば、燐イオンを用い７０にｅＶのエネルキ
ーにおいて４・Ｈ）”ａｔ／ｃｍ″のドーズ量（線量）
で実現することができる。
次に、第１の絶縁層１３のうちの前記ゲート島２０の外
側に位置する各部分を第３図に示すようにエツチングに
より除去する。そして、このようにして形成された組立
体重に、ドーピングにより導電化された第３の多結晶層
２３が付着される。この場合、上記第３の多結晶層２３
は３０ｎｍと１００ ｎｍとの間にあり、好ましくは５
０ｎｍに近い厚さを持つようにするのが有利である。
側に位置する各部分を第３図に示すようにエツチングに
より除去する。そして、このようにして形成された組立
体重に、ドーピングにより導電化された第３の多結晶層
２３が付着される。この場合、上記第３の多結晶層２３
は３０ｎｍと１００ ｎｍとの間にあり、好ましくは５
０ｎｍに近い厚さを持つようにするのが有利である。
７
８
本発明による方法によれば、以下の記載から明らかとな
るように、ゲート島２０内における第１の多結晶層１２
と第２の多結晶層１４との間の電気的連続性は第１の絶
縁層１３を介する導電によっては得られないが、これと
は逆に第３の多結晶層２３により得られる。従って、第
１の絶縁層１３の厚さは電気伝導が得られるような厚さ
よりも厚く選定することができ、例えばｌｌｌｎｍ程度
にするのが有利である。従って、既知の方法に関して言
えば、この第１の絶縁層１３は、ゲート島２０の形成時
における第２の多結晶層１４のエツチング処理の終了段
階でエツチングストッパとしての機能をより効果的に果
たすことになると共に、より余裕をもって得ることがで
きる。
るように、ゲート島２０内における第１の多結晶層１２
と第２の多結晶層１４との間の電気的連続性は第１の絶
縁層１３を介する導電によっては得られないが、これと
は逆に第３の多結晶層２３により得られる。従って、第
１の絶縁層１３の厚さは電気伝導が得られるような厚さ
よりも厚く選定することができ、例えばｌｌｌｎｍ程度
にするのが有利である。従って、既知の方法に関して言
えば、この第１の絶縁層１３は、ゲート島２０の形成時
における第２の多結晶層１４のエツチング処理の終了段
階でエツチングストッパとしての機能をより効果的に果
たすことになると共に、より余裕をもって得ることがで
きる。
各ゲート島２０の外側に位置する第１の絶縁層１３の除
去は、第２の絶縁層１５が第１の絶縁層１３よりも大幅
に厚いという事実と、期間が制御されたエツチング処理
により第２の絶縁層１５の一部１５゛ をゲート島２０
の表面に残したまま該ゲート島２０の外側に位置する第
１の絶縁層１３を完全に除去することが可能であるとい
う事実により、マスクを用いずに実施することができる
。
去は、第２の絶縁層１５が第１の絶縁層１３よりも大幅
に厚いという事実と、期間が制御されたエツチング処理
により第２の絶縁層１５の一部１５゛ をゲート島２０
の表面に残したまま該ゲート島２０の外側に位置する第
１の絶縁層１３を完全に除去することが可能であるとい
う事実により、マスクを用いずに実施することができる
。
前記第３の多結晶層２：）がゲート島２０の各縁部４適
切に覆うようにするため、例えば低圧化学蒸気相付着法
（ＬＰＣＶＯ）等の付着法が用いられ、トポグラフィツ
クな凹凸構造を含む良好な表面被覆を確実なものとする
。
切に覆うようにするため、例えば低圧化学蒸気相付着法
（ＬＰＣＶＯ）等の付着法が用いられ、トポグラフィツ
クな凹凸構造を含む良好な表面被覆を確実なものとする
。
第３の多結晶層２３の原みによる各ゲート島２０の幅の
広がり（拡幅）を考慮に入れて、本発明による方法はこ
の段階においてイオン打ら込みにより第３図に破線２１
’ 、２２“で示すようにＭＩＳトランジスタのソース
及びドレイン領域の相補的なドーピングを行い得るとい
う非常に興味のある可能性を提供する。この場合、上記
のドーピングの程度は前記部分２１及び２２のドーピン
グの程度より高いが、後に形成されるｎ＋に高度にドー
ピングされた各部分のよりも低い。上記の工程は燐イオ
ンを用い７０にｅＶのエネルギーにおいて２ ・１０１
４ａｔ／ｃＩ１１２のドーズ量で実施することができる
。
広がり（拡幅）を考慮に入れて、本発明による方法はこ
の段階においてイオン打ら込みにより第３図に破線２１
’ 、２２“で示すようにＭＩＳトランジスタのソース
及びドレイン領域の相補的なドーピングを行い得るとい
う非常に興味のある可能性を提供する。この場合、上記
のドーピングの程度は前記部分２１及び２２のドーピン
グの程度より高いが、後に形成されるｎ＋に高度にドー
ピングされた各部分のよりも低い。上記の工程は燐イオ
ンを用い７０にｅＶのエネルギーにおいて２ ・１０１
４ａｔ／ｃＩ１１２のドーズ量で実施することができる
。
第４図は、既知の技術によりゲート島２０の各線 ９−
０
部上に絶縁スペーサ２５を形成する本発明における後続
する工程の結果を示している。この場合、上記既知の技
術は、例えば２００ ｎｍの比較的厚い厚さを有しかつ
酸化シリコンからなる第３の絶縁層の付着と、これに次
いでなされる核層の主要部分の異方性エツチングとを用
いるが、該技術に関してはここでは詳細に説明する必要
はないであろう。
する工程の結果を示している。この場合、上記既知の技
術は、例えば２００ ｎｍの比較的厚い厚さを有しかつ
酸化シリコンからなる第３の絶縁層の付着と、これに次
いでなされる核層の主要部分の異方性エツチングとを用
いるが、該技術に関してはここでは詳細に説明する必要
はないであろう。
そして、上記各絶縁スペーサ２５がそれらの周部で、拡
幅された各ゲート島２６を限定している。
幅された各ゲート島２６を限定している。
第５図に概念的に示した下記の工程は、表面に露出した
多結晶材料、即ち拡幅されたゲート島２６の外側に位置
する第１及び第３の多結晶層並びに第３の多結晶層のう
ちの前記ゲート島２０上に位置する部分、を選択的な異
方性エツチングにより除去することにある。このエツチ
ングは塩素に富んだプラズマにより実行することができ
る。マスクを用いずに実施することができるこのエツチ
ング工程の藺、各々が酸化シリコンからなる絶縁ゲート
層１１、絶縁スペーサ２５及び第２の絶縁層の残存厚さ
部分１５’ が対応する各位置においてエツチングスト
ッパを構成することになる。そして、前記第３の多結晶
層２３のうちＬ字状をした各小部分２３“のみが残存す
る。この場合、これらの小部分２３°は前記ゲート島の
周部に位置すると共に、方においては前記ゲート島にお
ける第２の多結晶層１４の残存部分の表面と、他方にお
いては第１の多結晶層１２における絶縁スペーサ２５の
下方に位置する部分とに各々電気的に接触する。次いで
、当該ＭＩＳトランジスタにあけるソース及びドレイン
領域のうちのｎ＋型に高度にドーピングされた領域２８
及び２９のドーピングが、拡幅されたゲート島２６を打
ち込みマスクとして用いてイ」ン打ち込みにより実施さ
れる。このイオン拐ち込みは、砒素を用い１００ＫｅＶ
のエネルギーにおいて２・１０１５ａｔ／ｃｍ”のドー
ズ量で実施することができる。このように、第５図は当
該半導体デバイスの、特にその能動領域（ソース、ドレ
イン及びゲート）との接触接続部を設ける仕上げ工程に
先立つ当該工程において見られる状態を示している。こ
こで、この図においては、ソース及びドレイン領域のう
ちの１ ２ 異なるドーピングを有する部分２１．２１’、 ２８−
２２．２２’、 ２９が、ドレイン−基体間のダイオー
ドの高降服電圧に有利に働く一方、当該接合部を通過す
る際の高エネルギの電荷キャリアの放出を低減すると同
時に、当該デバイスの電気的特性の長期間にわたる改善
された安定性を可能とするのに各々適したような順序で
横方向に階段状に存在することに注意されたい。
多結晶材料、即ち拡幅されたゲート島２６の外側に位置
する第１及び第３の多結晶層並びに第３の多結晶層のう
ちの前記ゲート島２０上に位置する部分、を選択的な異
方性エツチングにより除去することにある。このエツチ
ングは塩素に富んだプラズマにより実行することができ
る。マスクを用いずに実施することができるこのエツチ
ング工程の藺、各々が酸化シリコンからなる絶縁ゲート
層１１、絶縁スペーサ２５及び第２の絶縁層の残存厚さ
部分１５’ が対応する各位置においてエツチングスト
ッパを構成することになる。そして、前記第３の多結晶
層２３のうちＬ字状をした各小部分２３“のみが残存す
る。この場合、これらの小部分２３°は前記ゲート島の
周部に位置すると共に、方においては前記ゲート島にお
ける第２の多結晶層１４の残存部分の表面と、他方にお
いては第１の多結晶層１２における絶縁スペーサ２５の
下方に位置する部分とに各々電気的に接触する。次いで
、当該ＭＩＳトランジスタにあけるソース及びドレイン
領域のうちのｎ＋型に高度にドーピングされた領域２８
及び２９のドーピングが、拡幅されたゲート島２６を打
ち込みマスクとして用いてイ」ン打ち込みにより実施さ
れる。このイオン拐ち込みは、砒素を用い１００ＫｅＶ
のエネルギーにおいて２・１０１５ａｔ／ｃｍ”のドー
ズ量で実施することができる。このように、第５図は当
該半導体デバイスの、特にその能動領域（ソース、ドレ
イン及びゲート）との接触接続部を設ける仕上げ工程に
先立つ当該工程において見られる状態を示している。こ
こで、この図においては、ソース及びドレイン領域のう
ちの１ ２ 異なるドーピングを有する部分２１．２１’、 ２８−
２２．２２’、 ２９が、ドレイン−基体間のダイオー
ドの高降服電圧に有利に働く一方、当該接合部を通過す
る際の高エネルギの電荷キャリアの放出を低減すると同
時に、当該デバイスの電気的特性の長期間にわたる改善
された安定性を可能とするのに各々適したような順序で
横方向に階段状に存在することに注意されたい。
この方法における第５図に示した段階の後、当該デバイ
スは既知の技術に従い感光マスクにより位置決めされた
接触窓を開口することにより仕」二げられるが、これに
関してはここでは詳細に説明する必要はないであろう。
スは既知の技術に従い感光マスクにより位置決めされた
接触窓を開口することにより仕」二げられるが、これに
関してはここでは詳細に説明する必要はないであろう。
第６図は上述した方法の変形例を示し、ここでは前記第
２の絶縁層が窒化シリコン層１５ｂにより覆われた酸化
シリコン層１５ａからなっている。第１図を参照して前
述したような方法に比して、ここで述べている当該変形
例は例えば約５０ｎｍに選定されるような厚さを有する
窒化シリコン層１５ｂを追加することになる。前述した
方法における第２図に示した段階に該当するような段階
における当該デバイスを示す第〔３図は、酸化シリコン
からなる前記第１の絶縁層１３の部分がゲー ト島２０
上にある窒化シリコン層１５ｂに対して選択的にエツチ
ングされ得ることを示しでいる。このようなエツチング
はフッ化水素酸およびフッ化アンモニウムの緩衝液中で
の湿式エツチングにより行うことができる。このエツチ
ングの選択性により、ゲート島２０上に位置する第２の
絶縁層１５ａ 、１５ｂは一体のまま維持することがで
き、したがって当該第２の絶縁層における酸化シリコン
からなる部分１５ａは絶縁スペーサを形成した後各多結
晶層を選択的に除去するためのエツチングストッパとし
て信頼性をもって使用することができる。
２の絶縁層が窒化シリコン層１５ｂにより覆われた酸化
シリコン層１５ａからなっている。第１図を参照して前
述したような方法に比して、ここで述べている当該変形
例は例えば約５０ｎｍに選定されるような厚さを有する
窒化シリコン層１５ｂを追加することになる。前述した
方法における第２図に示した段階に該当するような段階
における当該デバイスを示す第〔３図は、酸化シリコン
からなる前記第１の絶縁層１３の部分がゲー ト島２０
上にある窒化シリコン層１５ｂに対して選択的にエツチ
ングされ得ることを示しでいる。このようなエツチング
はフッ化水素酸およびフッ化アンモニウムの緩衝液中で
の湿式エツチングにより行うことができる。このエツチ
ングの選択性により、ゲート島２０上に位置する第２の
絶縁層１５ａ 、１５ｂは一体のまま維持することがで
き、したがって当該第２の絶縁層における酸化シリコン
からなる部分１５ａは絶縁スペーサを形成した後各多結
晶層を選択的に除去するためのエツチングストッパとし
て信頼性をもって使用することができる。
第７図ないし第１０図は、セルフアライメント技術によ
り、特に金属ケイ化物を使用することにより、当該デバ
イス上に金属接触接続部を設けることができるような本
発明の他の実施例を示している。
り、特に金属ケイ化物を使用することにより、当該デバ
イス上に金属接触接続部を設けることができるような本
発明の他の実施例を示している。
この実施例においては、第１図ないし第５図を ３−
４
参照して説明した方法におけるこれらの始めの方の各段
階は同じである。第７図に示すように、保護されていな
い多結晶材料の選択的エツチングによる除去を、等方性
エツチング条件下において所与の期間にわたり延長し、
これにより各スペーサ２５と第２の絶縁層の残存部分１
５’ との間における前記第３の多結晶層に溝３０を
各々形成する一方、拡幅された前記ゲート島２６の周部
であって上記絶縁スペーサ２５の下部に位置する第１及
び第３の多結晶層に溝３１を形成する。この場合、好ま
しくは多結晶材料の上記エツチングを２つの工程、即ち
溝を形成せずに多結晶材料を除去するための塩素系（ｃ
ｈｌｏｒｉｎｅ−ｂａｓｅｄ）プラズマ中での反応イオ
ンエツチング（Ｒ，ＩＥ）を行う第１の工程と、フッ素
プラズマ中における乾式エツチングか又は例えばフッ化
水素酸及び硝酸の溶液中における湿式エツチングのどち
らかの等方性エツチングを行う第２の工程とで実行する
。ここで、谷溝３１の形成が、ソース及びドレイン領域
のｎ＋ドーピング２８及び２９の横方向の大きさと組み
合わされる当該ＭＩＳトランジスタのゲート電極の大き
さに影響すると共に、ドレイン接合における該接合の高
降服電圧に有利に働くような電界の最適分布か拐られる
ことを可能にすることに注意されたい。
階は同じである。第７図に示すように、保護されていな
い多結晶材料の選択的エツチングによる除去を、等方性
エツチング条件下において所与の期間にわたり延長し、
これにより各スペーサ２５と第２の絶縁層の残存部分１
５’ との間における前記第３の多結晶層に溝３０を
各々形成する一方、拡幅された前記ゲート島２６の周部
であって上記絶縁スペーサ２５の下部に位置する第１及
び第３の多結晶層に溝３１を形成する。この場合、好ま
しくは多結晶材料の上記エツチングを２つの工程、即ち
溝を形成せずに多結晶材料を除去するための塩素系（ｃ
ｈｌｏｒｉｎｅ−ｂａｓｅｄ）プラズマ中での反応イオ
ンエツチング（Ｒ，ＩＥ）を行う第１の工程と、フッ素
プラズマ中における乾式エツチングか又は例えばフッ化
水素酸及び硝酸の溶液中における湿式エツチングのどち
らかの等方性エツチングを行う第２の工程とで実行する
。ここで、谷溝３１の形成が、ソース及びドレイン領域
のｎ＋ドーピング２８及び２９の横方向の大きさと組み
合わされる当該ＭＩＳトランジスタのゲート電極の大き
さに影響すると共に、ドレイン接合における該接合の高
降服電圧に有利に働くような電界の最適分布か拐られる
ことを可能にすることに注意されたい。
拡幅されたゲート島２６ヲ打ち込みマスクとして用いて
イオン打ち込みを行うことによりソース領域及びドレイ
ン領域のうちの高度にドーピングされた部分２８及び２
９を形成した後（これらのドーピングされた部分は前述
したのと同様の方法により得ることができる）、この構
成の組ＮＺ体は少なくとも前記谷溝３０及び３１を充填
するに充分な厚さを持つ窒化シリコン層４０により覆わ
れる。−上記の窒化シリコン層４６を付着するに用いら
れる方法としては、トポグラフィツクな凹凸構造の良好
な被覆が得られるような、例えば低圧化学蒸気相付着法
等を選択しなければならない。また、この窒化シリコン
層４６は、例えば３００ ｎｍの平均厚さで付着される
。
イオン打ち込みを行うことによりソース領域及びドレイ
ン領域のうちの高度にドーピングされた部分２８及び２
９を形成した後（これらのドーピングされた部分は前述
したのと同様の方法により得ることができる）、この構
成の組ＮＺ体は少なくとも前記谷溝３０及び３１を充填
するに充分な厚さを持つ窒化シリコン層４０により覆わ
れる。−上記の窒化シリコン層４６を付着するに用いら
れる方法としては、トポグラフィツクな凹凸構造の良好
な被覆が得られるような、例えば低圧化学蒸気相付着法
等を選択しなければならない。また、この窒化シリコン
層４６は、例えば３００ ｎｍの平均厚さで付着される
。
上記層４６を形成するには窒化シリ−゛ノンの代わりに
他の絶縁材料を用いることもできる。唯一の重５ ６ 要な点は、この目的のために選択される絶縁材料は、前
記層４６が当該工程の後続段階において酸化シリコンが
エツチング除去される時に残存するような選択的なエツ
チング特性を有していなければならないということにあ
る。
他の絶縁材料を用いることもできる。唯一の重５ ６ 要な点は、この目的のために選択される絶縁材料は、前
記層４６が当該工程の後続段階において酸化シリコンが
エツチング除去される時に残存するような選択的なエツ
チング特性を有していなければならないということにあ
る。
次いで、第８図に示すように、上記窒化シリコン層４６
の主要な部分は、前記溝３０及び３１を各々満たす部分
４６′及び４６°°のみを残存させて除去される。この
窒化シリコンを除去する工程は酸化シリコンからなる各
スペーサ２５を形成するために用いた工程と類似のもの
である。上記工程は塩素系プラズマ中での反応イオンエ
ツチングにより実行することができ、該エツチングは酸
化シリコンに対して高度に選択的である。
の主要な部分は、前記溝３０及び３１を各々満たす部分
４６′及び４６°°のみを残存させて除去される。この
窒化シリコンを除去する工程は酸化シリコンからなる各
スペーサ２５を形成するために用いた工程と類似のもの
である。上記工程は塩素系プラズマ中での反応イオンエ
ツチングにより実行することができ、該エツチングは酸
化シリコンに対して高度に選択的である。
この工程においては、絶縁ゲート層１１．各絶縁スペー
サ２５及びゲート島２０上の第２の絶縁層の各部分１５
” （これら３つは全て酸化シリコンからなる）が、こ
れら各層により保護された領域においてエツチングスト
ッパを構成する。
サ２５及びゲート島２０上の第２の絶縁層の各部分１５
” （これら３つは全て酸化シリコンからなる）が、こ
れら各層により保護された領域においてエツチングスト
ッパを構成する。
かくして、マスクを用いることなく選択的なエツチング
により、酸化シリコンからなる絶縁ゲート層１１の露出
部分及び各ゲート島２０を覆う第２の絶縁層１５゛ の
露出部分を除去することが可能である。当該トランジス
タの異なる能動領域、即ちソース、ドレイン及びゲート
、の間の電気的絶縁は、酸化物により覆われた各領域の
上記の選択的エツチングの後に存在している窒化シリコ
ン層４６の各残存部分４６′及び４６″により達成され
る。なお、第９図に示すように、酸化シリコンのエツチ
ング時間を制限することにより前記絶縁スペーサ２５の
充分な部分を残すことができ、これにより窒化シリコン
層４６の各部分４６゛ 及び４６″の間の第３の多結晶
層の各部分２３゛ の絶縁を確実なものとする。
により、酸化シリコンからなる絶縁ゲート層１１の露出
部分及び各ゲート島２０を覆う第２の絶縁層１５゛ の
露出部分を除去することが可能である。当該トランジス
タの異なる能動領域、即ちソース、ドレイン及びゲート
、の間の電気的絶縁は、酸化物により覆われた各領域の
上記の選択的エツチングの後に存在している窒化シリコ
ン層４６の各残存部分４６′及び４６″により達成され
る。なお、第９図に示すように、酸化シリコンのエツチ
ング時間を制限することにより前記絶縁スペーサ２５の
充分な部分を残すことができ、これにより窒化シリコン
層４６の各部分４６゛ 及び４６″の間の第３の多結晶
層の各部分２３゛ の絶縁を確実なものとする。
しかして、ソース接触、ドレイン及びゲート領域５０．
５１及び５２が被覆さると共に、例えばケイ化チタン等
のケイ化物を使用して既知のセルフアライメント技術に
よれば、当該デバイス上に金属接触部を形成するために
使用することができる。また、集積密度を高めるために
はソース及びドレインの各ケイ化物層上に接触部を設け
ることが必要とな７ ８ るであろうが、それらはゲート島２０の上に、該島に接
触はしないが部分的に突出する。
５１及び５２が被覆さると共に、例えばケイ化チタン等
のケイ化物を使用して既知のセルフアライメント技術に
よれば、当該デバイス上に金属接触部を形成するために
使用することができる。また、集積密度を高めるために
はソース及びドレインの各ケイ化物層上に接触部を設け
ることが必要とな７ ８ るであろうが、それらはゲート島２０の上に、該島に接
触はしないが部分的に突出する。
上記の場合には、ゲート島２０との接触は図の断面位置
から移動されて他の場所で行われる。
から移動されて他の場所で行われる。
この構成（図示せず）も、本発明の方法により、金属ケ
イ化物で被覆されるセルファラインされた接触部を用い
る本発明の他の実施例においても達成することができる
。
イ化物で被覆されるセルファラインされた接触部を用い
る本発明の他の実施例においても達成することができる
。
上記を行うには、前記第２の絶縁層１５を金属接触部で
保護されるべき各位置において大幅に厚（すれば充分で
ある。
保護されるべき各位置において大幅に厚（すれば充分で
ある。
上記は前記第２の絶縁層１５が下記の２つの工程で付与
される場合には容易に達成することができる。すなわち
、第１の工程は酸化シリコンの例えば２５０ ｎｍのか
なりの厚さの層を形成する工程で、この場合核層は保護
されるべき位置だけが局部エツチング（ｌｏｃａｌｉｚ
ｅｄ ｅｔｃｈｉｎｇ）により排他的に維持される。そ
して、この第１の工程には当該デバイスの組立体を被覆
する厚さ６０ｎｍの酸化シリコン層を形成する第２の付
着工程が後続する。
される場合には容易に達成することができる。すなわち
、第１の工程は酸化シリコンの例えば２５０ ｎｍのか
なりの厚さの層を形成する工程で、この場合核層は保護
されるべき位置だけが局部エツチング（ｌｏｃａｌｉｚ
ｅｄ ｅｔｃｈｉｎｇ）により排他的に維持される。そ
して、この第１の工程には当該デバイスの組立体を被覆
する厚さ６０ｎｍの酸化シリコン層を形成する第２の付
着工程が後続する。
第９図を参照して１述した工程の間にふいで前記第２の
絶縁層１５のエツチング時間を適切な値に制限すること
により、ゲート島２（）のある部分が酸化物により保護
されたままとなり（第２の絶縁層が極めて厚く設けられ
た場合）、他の保護され一部いない部分が露出されて金
属ケイ化物による接触のために用いられるようにするご
Ｌが容易にできる。
絶縁層１５のエツチング時間を適切な値に制限すること
により、ゲート島２（）のある部分が酸化物により保護
されたままとなり（第２の絶縁層が極めて厚く設けられ
た場合）、他の保護され一部いない部分が露出されて金
属ケイ化物による接触のために用いられるようにするご
Ｌが容易にできる。
第１図ないし第５図は、本発明の第１実施例による方法
の異なる各工程におけるＭＩＳトランジスタの一部を概
念的に示す断面図、 第６図は、同実施例の変形例を第２図に対応させて示す
断面図、 第７図ないし第９図は、本発明の他の実施例における各
工程を示すトランジスタの断面図である。 １０・・・半導体基体、１１・・・絶縁ゲート層、１２
・・・第１の多結晶層、１３・・・第１の絶縁層、１４
・・・第２の多結晶９ ：３０ 層、１５・・・第２の絶縁層、２０・・・ゲート島、２
１．２２・弱めにドーピングされた部分、２１′、２２
′・・・中間にドーピングされた部分、２３・・・第３
の多結晶層、２５・・・絶縁スペーサ、２［ｉ・・・拡
幅されたゲート島、２８．２９・・・高度にドーピング
された部分、３０．３１・・・溝、４６・・・窒化シリ
コンの層。
の異なる各工程におけるＭＩＳトランジスタの一部を概
念的に示す断面図、 第６図は、同実施例の変形例を第２図に対応させて示す
断面図、 第７図ないし第９図は、本発明の他の実施例における各
工程を示すトランジスタの断面図である。 １０・・・半導体基体、１１・・・絶縁ゲート層、１２
・・・第１の多結晶層、１３・・・第１の絶縁層、１４
・・・第２の多結晶９ ：３０ 層、１５・・・第２の絶縁層、２０・・・ゲート島、２
１．２２・弱めにドーピングされた部分、２１′、２２
′・・・中間にドーピングされた部分、２３・・・第３
の多結晶層、２５・・・絶縁スペーサ、２［ｉ・・・拡
幅されたゲート島、２８．２９・・・高度にドーピング
された部分、３０．３１・・・溝、４６・・・窒化シリ
コンの層。
Claims (1)
- 【特許請求の範囲】 １、少なくとも１個のＭＩＳ型トランジスタを有する半
導体デバイスを製造する方法であって、該トランジスタ
が弱めにドーピングされた部分と該部分に対して横方向
に僅かにずれると共に高度にドーピングされた部分とを
各々有するドレイン領域及びソース領域を具備する一方
上記の弱めにドーピングされた部分を覆うと共に前記の
高度にドーピングされた部分に向かって延びるゲート電
極を具備し、絶縁ゲート層により覆われた半導体基体上
に、ドーピングにより導電化される第１の多結 晶層を付着する工程と、 後でエッチングストッパとして使用するた めの薄い第１の絶縁層を形成する工程と、 前記第１の多結晶層よりも厚い第２の多結 晶導電層を付着する工程と、 前記第１の絶縁層よりも厚い第２の絶縁層 を形成する工程と、 各ゲート島を、前記第２の絶縁層と前記第 ２の多結晶層とをこれら島の外側において部分エッチン
グすることにより規定する工程と、上記各ゲート島を打
ち込みマスクとして用 い、前記ソース及びドレイン領域のうちの前記の弱めに
ドーピングされた部分をイオン打ち込みにより作成する
工程と、 第３の絶縁層を付着し、次いで該層の主要 な部分を異方性エッチングすることにより前記各ゲート
島の縁部上に絶縁スペーサを各々形成する工程であって
、これら絶縁スペーサがそれらの周部で拡幅されたゲー
ト島を限定しているような工程と、 拡幅された前記ゲート島の外側において前 記多結晶材料を選択的にエッチングすることにより除去
する工程と、 前記の拡幅されたゲート島を打ち込みマス クとして用い、前記ソース及びドレイン領域のうちの前
記の高度にドーピングされた部分をイオン打ち込みによ
り作成する工程と、 当該トランジスタの能動領域及びゲートと の接触接続部及び相互接続部を設けるのに必要な当該デ
バイスの仕上げ工程と、 を順次実行するような方法において、 前記第１の絶縁層は、前記第１の多結晶層 と前記第２の多結晶層との間の電気伝導を得ることが可
能な厚さを越えるような厚さを有し、 前記ソース及びドレイン領域の弱めにドー ピングされた部分のイオン打ち込みを実行した後、前記
第１の絶縁層における前記各ゲート島の外側に位置する
各部分がエッチングにより除去され、 次いで、当該組立体上に多結晶材料の第３ の層を付着し、この第３の多結晶層は前記絶縁スペーサ
が形成される前にドーピングにより導電化される、 ことを特徴とするＭＩＳトランジスタを有する半導体デ
バイスを製造する方法。 ２、請求項１に記載の方法において、前記第３の多結晶
層を付着した後であって前記絶縁スペーサを形成する前
に、前記ソース及びドレイン領域のうちの中間のドーピ
ングを有する各付加部分を形成することを特徴とするＭ
ＩＳトランジスタを有する半導体デバイスを製造する方
法。 ３、請求項１又は請求項２に記載の方法において、前記
第１の絶縁層が５ｎｍを越え好ましくは２０ｎｍ以下の
厚さを有し、前記第２の絶縁層が４０ｎｍを越える厚さ
を有している、ことを特徴とするＭＩＳトランジスタを
有する半導体デバイスを製造する方法。 ４、請求項１ないし３のいずれか一項に記載の方法にお
いて、前記の第３の多結晶層の厚さは３０ｎｍと１００
ｎｍとの間にあり、好ましくは約５０ｎｍであることを
特徴とするＭＩＳトランジスタを有する半導体デバイス
を製造する方法。 ５、請求項１ないし４のいずれか一項に記載の方法にお
いて、前記絶縁ゲート層、前記第１の絶縁層、前記第２
の絶縁層及び前記第３の絶縁層が酸化シリコンから形成
されることを特徴とするＭＩＳトランジスタを有する半
導体デバイスを製造する方法。 ６、請求項１ないし４のいずれか一項に記載の方法にお
いて、前記絶縁ゲート層、前記第１の絶縁層及び前記第
３の絶縁層が酸化シリコンから形成され、前記第２の絶
縁層が窒化シリコン層により覆われた酸化シリコン層か
らなることを特徴とするＭＩＳトランジスタを有する半
導体デバイスを製造する方法。 ７、請求項５又は請求項６に記載の方法において、 前記絶縁スペーサを形成した後、前記多結 晶材料の保護されていない部分の選択的エッチングによ
る除去工程が等方性エッチング状況下で所与の期間延長
され、これにより前記第１及び第３の多結晶層の内の上
記の保護されていない部分に溝が各々形成されるように
し、 次いで、当該半導体デバイスーヒに既に存在する他の絶
縁層に対して選択的なエッチング特性を有する特定の絶
縁材料を用いて、この特定の絶縁材料の層の付着工程と
、該層の前記各溝の外側に位置する主要部分の異方性エ
ッチング工程とを順次実行することにより、前記各溝が
充填される、 ことを特徴とするＭＩＳトランジスタを有する半導体デ
バイスを製造する方法。 ８、請求項７に記載の方法において、前記の特定の絶縁
材料が窒化シリコンであり、この絶縁材料の付着層が約
１００ｎｍの厚さを有している、ことを特徴とするＭＩ
Ｓトランジスタを有する半導体デバイスを製造する方法
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8914434 | 1989-11-03 | ||
| FR8914434A FR2654257A1 (fr) | 1989-11-03 | 1989-11-03 | Procede pour fabriquer un dispositif a transistors mis ayant une grille debordant sur les portions des regions de source et de drain faiblement dopees. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03157937A true JPH03157937A (ja) | 1991-07-05 |
Family
ID=9387059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2297027A Pending JPH03157937A (ja) | 1989-11-03 | 1990-11-01 | Ｍｉｓトランジスタを具備する半導体デバイスを製造する方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5015599A (ja) |
| EP (1) | EP0426250B1 (ja) |
| JP (1) | JPH03157937A (ja) |
| DE (1) | DE69018374T2 (ja) |
| FR (1) | FR2654257A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7208400B2 (en) | 2003-07-30 | 2007-04-24 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device including a dielectric film formed between first and second electrode layers |
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| FR2663157B1 (fr) * | 1990-06-12 | 1992-08-07 | Thomson Csf | Procede d'autoalignement des contacts metalliques sur un dispositif semiconducteur et semiconducteur autoaligne. |
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- 1990-11-01 JP JP2297027A patent/JPH03157937A/ja active Pending
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