JPH04142040A - 縦型パワートランジスタ及びその製造方法 - Google Patents

縦型パワートランジスタ及びその製造方法

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JPH04142040A
JPH04142040A JP2264701A JP26470190A JPH04142040A JP H04142040 A JPH04142040 A JP H04142040A JP 2264701 A JP2264701 A JP 2264701A JP 26470190 A JP26470190 A JP 26470190A JP H04142040 A JPH04142040 A JP H04142040A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置及びその製造方法に関するもの
である。
〔従来の技術〕
パワーＭＯＳトランジスタ、特に縦方向に電流を流す縦
型ＤＭＯ８（Ｄｏｕｂｌｅ　ｄｉｆｆｕｓｅｄ　　ＭＯ
Ｓ）トランジスタの動作時のオン抵抗Ｒ０４を低下させ
るために各種の技術開発が行われてきている。第１６図
に示すように、縦型ＤＭＯ８）ランジスタのオン抵抗Ｒ
，。は次式のように各成分から成り立っている。
Ｒ６＋１＝　Ｒｃｅｎｔ　＋　Ｒｓ　＋　Ｒｃｂ　＋　
Ｒｏ　＋　ＲＪＦＥＴ＋　Ｒ、、＋　　＋　Ｒ、ｕｂ　
＋　ＲＢ　　・・・　（１）ただし、Ｒｃ　ｏ　ｎ　ｔ
はコンタクト抵抗、Ｒ，はソース抵抗、Ｒｃ　ｈはチャ
ンネル抵抗、Ｒ８はデイプレッション抵抗、ＲＪＦＥＴ
はＪＦＥＴ抵抗、Ｒ８，１はエビ抵抗、Ｒｓ　ｕ　ｂは
サブ抵抗、ＲＢは裏面コンタクト抵抗。
そして、チャンネル抵抗Ｒｅｂは、次のように表される
（１９８０年２月に出版されたＩＥＥＥＴｒａｎｓａｃ
ｔｉｏｎｓ　　ｏｎ　　　　Ｅｌｅｃｔｒｏｎ　　Ｄｅ
ｖｉｃｅｓ、　　Ｖ　○Ｌ、ＥＤ−２７．Ｎｏ、２．Ｐ
、３５６〜３６７に記載されている）。
・　・　・　（２） ただし、Ｗはチャンネル幅、Ｌ　ｅ　Ｉ　Ｌは実効チャ
ンネル長（第１７図参照）であり、Ｌｅ、、　−Ｋ（Ｘ
Ｃｈｐ＋　　ＸＮ＋１　）で表される（たｔどし、Ｘｏ
、。
はＰ−チャンネル領域４１の拡散深さ、Ｘ　Ｎ　＋　４
はＮ＋ソース領域４２の拡散深さ、Ｋは１以下の定数）
　Ｃ０は単位面積当たりのゲート容量、μ。
は移動度、ＶＴＥはスレッシュホールド電圧、Ｖ６はゲ
ート電圧。
又、デイプレッション抵抗ＲＤは次のように表される。
■ ・　・　・　（３） ただし、Ｌ。４．°　　はデイプレッションモート実効
チャンネル長、μ０は蓄積層の移動度、ＶＴＤはデイプ
レッションモートスレッシュホールド電圧。
さらに、ＪＦＥＴ抵抗ＲＪＦＥＴは次のように表される
。
・　・　・　（４） ただし、Ｒ６はポリシリコンゲート電極材４３の線幅（
第１７図参照）、ρはエビの比抵抗。
又、エビ抵抗Ｒ，，１は次のように表される。
そして、オン抵抗Ｒ０゜を低減するには、例えばチャン
ネル抵抗Ｒｃｈの場合、（２）式より第１７図に示すＰ
−チャンネル領域４１の拡散深さＸｃｈ、１を浅くする
、あるいはＮ＋ソース領域４２の拡散深さＸ　Ｎ　＋　
ｉを大きくしてり。７．を小さくすることにより、チャ
ンネル抵抗Ｒｃｂを低減できる。又、ＪＦＥＴ抵抗ＲＪ
ＦＥＴの場合、（４）式よりポリシリコンゲート電極４
３の線幅り。を増加させるか、あるいはエビ濃度を濃く
する（比抵抗ρを下ける）ことにより、ＪＦＥＴ抵抗Ｒ
ＪＦＥＴを低減できる。
さらに、エビ抵抗Ｒ８，１の場合、（５）式よりエビ濃
度を濃くする（比抵抗ρを下ける）ことによりエビ抵抗
Ｒ６，１を低減できる。
〔発明か解決しようとする課題〕
しかし、第１７図に示すＰ″′チャンネル領域４１の拡
散深さＸ　ｃ　ｂ　ｐ　ｊを浅くする、あるいはエビ濃
度を濃くすると素子のソース・トレイン耐圧か低下する
。又、Ｎ＋ソース領域４２の拡散深さＸＮ＋、を深くす
ると、Ｐ−チャンネル領域４１の拡散深さＸ　ｅ　ｈ　
ｐ　ｉが同じ場合、パンチスルー等耐圧か低下する。さ
らに、ポリシリコンゲート電極材４３の線幅Ｌ６を大き
くすると集積度が低下する問題がある。さらに、微細化
のためにＮ＋ソース領域４２の拡散深さＸＮ＋１を浅（
するとＮ＋ソース領域４２のシート抵抗Ｒｓか増大して
しまう。
この発明の目的は、素子性能を確保したまま低オン抵抗
化及び微細化できる半導体装置を提供することにある。
〔課題を解決するための手段〕
第１の発明は、半導体基板上に絶縁膜を介して配置され
、所定の幅を有する電極材と、前記電極材の側面に形成
され、所定の幅を有する絶縁性のマスク体と、前記電極
材とマスク体とをマスクとした第１導電型不純物の導入
にて前記半導体基板における前記電極材の下方にわたり
形成された第１不純物領域と、前記電極材とマスク体と
をマスクとした第２導電型不純物の導入にて前記第１不
純物領域内において当該領域より浅く、かつ狭い範囲に
、前記電極材の下方にわたり形成された第２不純物領域
とを備えた半導体装置を要旨とする。
第２の発明は、半導体基板上に絶縁膜を介して配置され
、所定の幅を有する電極材と、前記半導体基板における
前記電極材の下方にわたり形成された第１導電型の第１
不純物領域と、前記第１不純物領域内において当該領域
より浅く、かつ狭い範囲に、前記電極材の下方にわたり
形成された第２導電型の第２不純物領域と、前記電極材
の側面に形成され、前記第２不純物領域の深さの０．８
５倍以下の幅を有する絶縁性のマスク体とを備えた半導
体装置をその要旨とする。
第３の発明は、半導体基板上に絶縁膜を形成するととも
に、その絶縁膜上に所定幅の電極材を形成する第１工程
と、前記電極材の側面に所定幅の絶縁性マスク体を形成
する第２工程と、前記電極材とマスク体とをマスクとし
た第１導電型不純物の導入により前記半導体基板におけ
る前記電極材の下方にわたり第１不純物領域を形成する
とともに、前記電極材とマスク体とをマスクとした第２
導電型不純物の導入により前記第１不純物領域内におい
て当該領域より浅く、かつ狭い範囲に、前記電極材の下
方にわたり第２不純物領域を形成する第３工程とを備え
た半導体装置の製造方法をその要旨とする。
〔作用〕
第１の発明は、電極材と、電極材の側面に配置したマス
ク体とをマスクとする不純物の二重拡散による第１及び
第２不純物領域か形成されている。
同様に、第２の発明は、マスク体の幅か第２不純物領域
の深さの０．８５倍以下となっており、１９８０年２月
に出版されたＩ　Ｅ　Ｅ　Ｅ　　Ｔ　ｒａｎｓａｃｔｉ
ｏｎｓ　　ｏｎ　　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ
、　ＶＯＬ、　　ＥＤ２７、Ｎｏ、２．Ｐ、３５６〜３
６７に記載されているように、横拡散が縦拡散の０．８
５倍となり、第２不純物領域か電極材の下方にわたり形
成されている。よって、第１及び第２不純物領域の拡散
深さ等のパラメータを変えずにマスク体によるマスク分
だけ電極材の下方での隣接する第１不純物領域端部の間
隔が広くなる。換言すると、第１不純物領域端部の間隔
を一定に保ったままセル寸法を微細化することが可能と
なる。
第３の発明は、第１工程により半導体基板上に絶縁膜が
形成されるとともに、その絶縁膜上に所定幅の電極材が
形成され、第２工程により電極材の側面に所定幅の絶縁
性マスク体か形成され、第３工程により電極材とマスク
体とをマスクとした第１導電型不純物の導入により前記
半導体基板における前記電極材の下方にわたり第１不純
物領域か形成されるとともに、電極材とマスク体とをマ
スクとした第２導電型不純物の導入により前記第１不純
物領域内において当該領域より浅く、かつ狭い範囲に、
前記電極材の下方にわたり第２不純物領域か形成される
。その結果、第１の発明の半導体装置が製造される。
〔第１実施例〕 この発明を具体化した一実施例を図面に従って説明する
。
第１図には、本実施例のＮチャンネルの縦型ＤＭＯＳト
ランジスタ部Ｚ１を有する半導体装置を示し、同図にお
いてはＤＭＯＳトランジスタ部Ｚ１の他にフィールドプ
レート部Ｚ２と外周部（ＥＱＲ部）Ｚ３を示す。又、第
２図〜第１５図にはその製造工程を示す。
第２図に示すように、Ｎ＋シリコン基板ｌを用意し、そ
の上にＮ−エピタキシャル層２を形成する。その後、Ｎ
−エピタキシャル層２上にシリコン酸化膜３を３０００
〜５０００八程度形成する。
そして、第３図に示すように、深いＰ−ウェル形成のた
めにレジスト４を用いてシリコン酸化膜３のホトエッチ
を行う。その後、第４図に示すように、ボロンを３　Ｘ
　１０１３ｃｍ　”ｄｏｓｅ、　　６０　ｋ　ｅＶ程度
イオン注入し、ドライブイン（１１７０°Ｃ１４〜６時
間、Ｎ２）を行い、深いＰ−ウェル層５を形成する。
次に、第５図に示すように、シリコン酸化膜３を除去し
た後に、エピタキシャル層２の表面にパッド酸化膜６を
３００〜５００人程度デポするとともに、その上にシリ
コン窒化膜（Ｓｉ３Ｎ４膜）７を１０００〜２０００八
程度デポし、レジスト８を用いてホトエッチによりシリ
コン窒化膜７をパターニングする。その後、第６図に示
すように、ＬＯＧＯ８酸化を行いフィールド酸化膜９を
９０００〜１００００人程度形成する。その後に、シリ
コン窒化膜７をホットリン酸により除去し、さらに、パ
ッド酸化膜６をＨＦ等により全面エッチして除去する。
引き続き、ゲート酸化膜１０を３００〜１０００人程度
形成する。
次に、第７図に示すように、全面にポリシリコン膜（１
１）を５０００〜１００００人程度デポし、リン拡散を
行い同ポリシリコン膜（１１）をリンドープポリシリコ
ン膜１１にする。そして、そのリンドープポリシリコン
膜１１の上面にポリシリコン酸化膜１２を５００〜１５
００人程度形成し、さらにその上にＣＶＤによるシリコ
ン酸化膜１３を１μｍ程度形成する。
その後、第８図に示すように、レジスト１４を用いたホ
トエッチによりリンドープポリシリコン膜１１とポリシ
リコン酸化膜１２とシリコン酸化膜１３とをパターニン
グする。その結果、第９図に示すように、トランジスタ
形成領域におけるエピタキシャル層２の上にゲート酸化
膜ｌＯを介してリンドープポリシリコンゲート電極材（
以下、単にポリシリコンゲート電極材という）１１ａか
配置されることとなる。
次に、全面にステップカバーの良好なＴＥ０１のＣＶＤ
シリコン酸化膜１５を１μｍ程度形成する。そして、第
１０図に示すように、ＣＶＤシリコン酸化膜１５をエッ
チバックしてリンドープポリシリコン膜１１（ポリシリ
コンゲート電極材ｌｌａを含む）の側面にＣＶＤシリコ
ン酸化膜１５によるマスク体１６を形成する。
このマスク体１６の最下部での幅Ｌｆｆｉは、リンドー
プポリシリコン膜１１とポリシリコン酸化膜１２とシリ
コン酸化膜１３とによる積層膜の膜厚Ｈに依存する。さ
らに、このマスク体１６の幅り、は、第１図におけるＮ
＋ソース領域２１の深さの０．８５倍以下となっている
。つまり、１９８０年２月に出版されたＩ　Ｅ　Ｅ　Ｅ
　　Ｔ　ｒａｎｓａｃｔｉｏｎｓｏｎ　　Ｅｌｅｃｔｒ
ｏｎ　Ｄｅｖｉｃｅｓ、　ＶＯＬ、　　ＥＤ−２７、Ｎ
ｏ、２．Ｐ、３５６〜３６７に記載されているように、
横方向拡散が縦方向拡散の０．８５倍になり、Ｌｆｆｉ
をＮ＋ソース領域２１の深さの０゜８５倍以下にするこ
とが、ポリシリコンゲート電極材１１ａの下方にわたり
Ｎ＋ソース領域２１を形成するための条件となる。
次に、第１１図に示すように、ボロンを６×１０１３〜
９Ｘ１０”’ｃｍ”ｄｏｓｅ、４０ｋｅＶで全面（マス
クレス）にイオン注入を行い、さらに、ドライブインを
１１７０°０１６０分程度行いＰ−チャンネル領域１７
を形成する。その後、第１２図に示すように、ホトでパ
ターニングをしたマスク１８を用いて、リンを５　Ｘ　
１０１５ｃｍ　”ｄｏｄｅ、１３ｋｅＶでイオン注入を
行いＮ＋インプラ領域１９を形成する。
そして、第１３図に示すように、ＤＭＯＳトランジスタ
部Ｚ１でのＰ−チャンネル領域１７とのボディコンタク
ト、及び、フィールドプレート部Ｚ２でのコンタクト形
成のために、ボロンを６×１０１４ｃｍ−２ｄｏｓｅ、
　６０　ｋ　ｅ　Ｖ程度で全面イオン注入行い、Ｐ＋イ
ンプラ領域２０を形成する。
次に、第１４図に示すように、Ｎ２で熱処理を行いＮ＋
ソース領域２１及びＰ＋コンタクト領域２２を形成する
。この時、例えば、１０００°Ｃ〜１０５０°Ｃで１時
間程度行うと、Ｎ＋ソース領域２１及びＰ＋コンタクト
領域２２の深さは０．７〜１．２μｍ程度になる。又、
Ｎ＋ソース領域２１は、ボロンも同時にイオン注入され
ているが、リンの方がボロンに比べて１０倍程度多くな
っており、このドーズ量ではＮ＋ソース領域２１でのボ
ロンの影響はない。
次に、全面にＢＰＳＧ膜２３を配置するとともに、レジ
スト２４を用いたホトエッチ（ウェットあるいはドライ
エッチ）によりＢＰＳＧ膜２３の所定領域を除去しＤＭ
Ｏ８）ランジスタ部Ｚ１のコンタクト及びフィールドプ
レート部Ｚ２のコンタクト部の穴あけを行う。
引き続き、第１５図に示すように、リンドープポリシリ
コン膜１１とのコンタクトのためにレジスト２５を用い
たホトエッチを行う。この時、同時に外周部（ＥＱＲ部
）Ｚ３も穴あけを行う。
尚、ＤＭＯＳトランジスタ部Ｚ１のコンタクトホト（第
１４図に示す）とリンドープポリシリコンコンタクトホ
ト（第１５図に示す）とを分けて行ったのは、第１０図
に示したようにマスク体Ｉ６の幅Ｌｆｆｉを１μｍ程度
形成しようとすると、リンドープポリシリコン膜１１と
ポリシリコン酸化膜１２とシリコン酸化膜１３とによる
積層膜の膜厚Ｈが１．５μｍ程度必要となり、ＤＭＯ３
）ランジスタ部Ｚ１のコンタクト部に比ベリンドープポ
リシリコン膜１１へのコンタクトの方が絶縁膜（ポリシ
リコン酸化膜１２とシリコン酸化膜１３）分だけ厚く、
エツチング条件が大きく異なるためである。
次に、第１５図において、外周部（ＥＱＲ部）Ｚ３のＮ
＋コンタクト形成のためのリンのイオン注入をＮ＋ソー
ス領域２１の形成と同条件で行い、さらに、アニールを
行い第１図に示すＮ＋層２６を形成する。その後、アル
ミ電極２７、パッシベーション膜（図示路）、裏面のド
レイン電極２８を形成する。
このようにして、縦型ＤＭＯＳパワートランジスタを集
積化した半導体装置が完成する。
このように製造された半導体装置においては、半導体基
板としてのエピタキシャル層２上に絶縁膜としてのゲー
ト酸化膜１０を介して所定の幅を有するポリシリコンゲ
ート電極材１１ａが配置され、その電極材１１ａの両側
面に所定の幅を有する絶縁性のマスク体１６が形成され
、第１不純物領域としてのＰ−チャンネル領域１７が電
極材１１ａとマスク体１６とをマスクとしたホロンのイ
オン注入にてエピタキシャル層２におけるポリシリコン
ゲート電極材１１ａの下方にわたり形成され、さらに、
第２不純物領域としてのＮ＋ソース領域２１が電極材１
１ａとマスク体１６とをマスクとしたリンのイオン注入
にてＰ−チャンネル領域１７内において当該領域１７よ
り浅＜、かつ狭い範囲に、ポリシリコンゲート電極材１
１ａの下方にわたり形成されることとなる。
つまり、半導体基板としてのエピタキシャル層２上に絶
縁膜としてのゲート酸化膜１０を介して所定の幅を有す
るポリシリコンゲート電極材１１ａが配置され、第１不
純物領域としてのＰ−チャンネル領域１７がエピタキシ
ャル層２におけるポリシリコンゲート電極材１１ａの下
方にわたり形成されるとともに、第２不純物領域として
のＮ＋ソース領域２１がＰ−チャンネル領域１７内にお
いて当該領域１７より浅く、かつ狭い範囲に、ポリシリ
コンゲート電極材１１ａの下方にわたり形成され、さら
に、ポリシリコンゲート電極材１１ａの側面に、Ｎ＋ソ
ース領域２１の深さの０．　８５倍以下の幅を有する絶
縁性のマスク体１６が配置される。
以下に、本半導体装置を微細化設計する際の設計思想に
ついて説明する。
トランジスタの性能（ソース・ドレイン耐圧、各不純物
のシート抵抗）を確保し、かつ低オン抵抗を実現するた
めに以下のようなシュミレーションを行った。
オン抵抗Ｒｏ　ｆｉは１ｍｍ当たりの抵抗で規格化され
る規格化オン抵抗Ｒ１を一般的に用いるが、Ｒは次のよ
うに表される。
Ｒ，＝γ／Ｗ、　　　　　・・・　（６）ただし、Ｗｏ
は１ｍｒ＆当たりのチャンネル領域の周囲長、γは単位
長さ当たりの抵抗。
今、耐圧を確保することを考える。この際、簡単のため
に第１７図に示す各不純物の拡散深さＸ。ｈＰＩ＋　　
Ｘｐ　ｊ　＋　ＸＮ＋ｊ　＋　Ｘｐ＋）及びエビ厚Ｘ６
Ｐｌ！エビ濃度（比抵抗ρ）は一定とし、セルを微細化
、即ち、セル寸法Ｌ　ｃｅｌｌを小さくする場合を考え
る。
γは、第１７図で紙面に垂直に単位長さをとった時の抵
抗値であり、前記（１）式での単位長さ当たりの各抵抗
値の総和である。
そして、コンタクト抵抗Ｒｃ　ｏイ１は面積に反比例す
るから、面積は小さ（できないので、一定（５μｍ口）
とする。又、同一のホトのアライメント装置を用いた場
合、第１７図に示すポリシリコンゲート電極材４３とコ
ンタクトとの離間距離り、。
１、−０゜。、を一定とする。従って、セル寸法Ｌ　ｃ
ｅ、を小さくするには、第１７図に示すポリシリコンゲ
ート電極材４３の幅（以下、ゲート線幅という）Ｌｃを
小さ（する必要がある。ゲート線幅Ｌ０を小さくすると
、ポリシリコンゲート電極材４３の下方でのＰ−チャン
ネル領域４１の端部の間隔（以下、チャンネル間隔とい
う）Ｌｌが小さくなる。
第１８図には、このチャンネル間隔Ｌ１と抵抗値Ｒ’　
（＝Ｒ，＋Ｒｃｈ＋ＲｒＦＥＴ＋Ｒａｐ＋　）の２次元
シミュレーション結果を示す。この第１８図から、チャ
ンネル間隔Ｌ１を約３．５μｍ以上確保しないとＲ′か
急激に増大する。つまり、セル寸法Ｌｅａ１．（ゲート
線幅り。）を小さくするとチャンネル間隔Ｌ１が減少し
、抵抗値Ｒ’　　（ＲＪＦＥＴ）が急激に増大してしま
う。そこで、チャンネル間隔Ｌ１はある一定以上の値（
例えは、３．８μｍ）を確保しつつセルを微細化する工
夫をすることか低オン抵抗化の際に必要となる。
さらに、低オン抵抗化のためには前記（６）式から３つ
の方法か考えられる。即ち、（１）チャンネル領域の周
囲長Ｗ０を大きくするとともに単位長さ当たりの抵抗γ
を小さくする、（２）周囲長Ｗ０はそのままで抵抗γを
小さくする、（３）抵抗γはそのままで周囲長Ｗ０を大
きくする。そして、この３つの内で（３）の方法が有効
である。
即ち、抵抗γはセルを縮小してもなるべく増加させない
で、Ｗｏを大きくする。
今、第１９．２０図に示すように、ポリシリコンゲート
電極材４３とコンタクトとの離間距離り、。１アー。。
。、を２μｍ、コンタクトの大きさを５μｍ口、ゲート
線幅Ｌ６を６μｍとすると、セル寸法Ｌ　Ｃｅｌ’ｌは
１５μｍとなる。さらに、ＸＮ＋、＝ｌＯｕ　ｍ、Ｘ　
、ｈｐ＋：：　２　、　５　ａ　ｍ、横方向拡散＝縦方
向の拡散深さＸｏ、８５とする。
第１９図ではポリシリコンゲート電極材４３のエツジか
らの拡散のためチャンネル間隔Ｌ１が１゜８μｍとなり
、第１８図のシミュレーション結果から抵抗値Ｒ’　　
（ＲＪＦＥＴ）か３１．２にΩ・μｍとなる。その結果
、Ｌ、が３．８μｍの場合（第１８図参照）に比べ抵抗
値が約１．５倍（−３１’。
２／２１）大きくなってしまう。
そこで、第２１．２２図に示すように、即ち、本実施例
のように、ポリシリコンゲート電極材４４の側面に所定
の幅を有する絶縁性のマスク体４５を形成し、電極材４
４とマスク体４５とをマスクとしたイオン注入によりＰ
−チャンネル領域４６とＮ＋ソース領域４７を形成する
。
このようにすると、ポリシリコンゲート電極材４４の線
幅り。を小さくしてもマスク体４５から不純物を拡散さ
せるため、チャンネル間隔Ｌ１の所定長さ（３，８μｍ
）の確保が可能となる。
換言すると、このマスク体４５の使用により、同じセル
寸法においてゲート電極材４・１とコンタクトとの離間
距離り、。１．−６゜。１か同しである場合、絶縁性の
マスク体４５かゲートルコンタクト絶縁部材の一部をな
し、ポリシリコンゲート電極材４４の幅り。を２倍のマ
スク体幅（２・ｌ、）分たけ長（することかできること
を意味する。
つまり、Ｌｃを微細化しても実質的なゲート電極材４４
の線幅がｌ、、＋２１．となり、第１８図でのＲ’　　
（ＲＪＦＥＴ）を大きくさせないですむ。よって、微細
化することによりＷｏを大きくできるので、低オン抵抗
化することか可能となる。
第２３図には、マスク体を使用した場合と使用しない場
合でのゲート電極材の線幅Ｌｃと単位長さ当たりの抵抗
γの関係を示す。たたし、このときの条件として、コン
タクトの大きさを５μｍ二、ＸＮ＋１＝　１，１　μｍ
ＸＸｃｂｐ＋＝２．５　μｍＸＸｐ３．５μｍ、横方向
の拡散＝縦方向×０．８５、ゲート電極材とコンタクト
との離間距離ＬＰ。
１、−〇。。、＝２μｍ、マスク体の幅Ｌ□＝０．７μ
ｍとした。
次に、１ｍｒｎ’当たりの周囲長Ｗ。について説明する
。
今、第２０図のように、コンタクト幅をり、。、いゲー
ト電極材とコンタクトとの離間距離をＬ　Ｐｏ１ｙｃｏ
ｎ＋　、横方向の拡散＝（縦方向の拡散）×０゜８５と
すると、１セル当たりのチャンネル領域の周囲長４１．
Ｃ１は、正方形のチャンネル領域の横方向拡散端での一
辺の長さ）は、次のように表される。
４１−４・　（Ｌ　ｃｏ＋＋ｔ＋　２　”　Ｌ　Ｐ６１
Ｆ−６゜。
＋２・０．８５・ＸＮ＋、） ・・・　（７） 従って、１ｍｍ当たりの周囲長Ｗ０は次のようになる。
Ｖ１１０＝４β 具体的には、Ｌ。。、、ｌ−５μｍ％　Ｌｐ。１．−６
゜。、＝２μｍ、ＸＮ＋ｉ　＝１．１μｍとすると、Ｌ
　ｃ　ｅ　ｌ　Ｉ　＝Ｌ　Ｇ　＋　Ｌ　ｃｏｎ＋＋　２
　”　Ｌ　Ｐｏ１ｙ−ｅｏｆｉｌ　となるから、（８）
式は、 この（９）式を基に、第２４図にはマスク体を使用しな
い場合でのセル寸法Ｌ　ｃｅｌｌと１ｍｒｎ’当たりの
周囲長Ｗ。との関係を示す。
同様に、マスク体を使用した場合には、第２２図のよう
に、マスク体の幅をしわとすると次のようになる。
４１＝４　”　　（Ｌ−−１１Ｌａ　　２　’　Ｌ、。
＋２・０．８５・ＸＮ＋＋） ・・・　（１０） 又、Ｌ　ｃ　ａ　＋　＋　＝　Ｌ　ａ　＋　Ｌ　ｃ　ｏ
　ｆｉ＋−２・Ｌ　ｐｏｌｙ−ｃｏ＋＋１であり、Ｌｍ
＝０．７．ｃｚｍとし、その他は（９）式で用いたパラ
メータを代入すると、 Ｗｏ−４文 となり、１ｍｍ２当たりの周囲長Ｗ。は次のようになる
。
・　・　・　（ｌ　２） （１２）式を図に表したのか、第２５図である。
Ｗｏについて、第２４．２５図を比較すると、例えば、
Ｌ。＝６μｍではマスク体がない場合（第２４図）のＷ
ｏは１９．３ｘｌＯ’　ａｍ−ｍｍ′に対し、マスク体
を使用した場合（第２５図）は１６．８Ｘ１０’　μｍ
−ｍｒｎ’と１３％（＝１６゜８／１９．３）少ない。
しかし、第２３図に示すように、マスク体を使用しない
場合、γは３１にΩ・μｍ１マスク体を使用した場合は
２１．２にΩ・μｍであり、マスク体を使用した方が有
利である。
結局、（６）式よりＲゎ＝γ／Ｗ。であるからマスク体
を使用しない場合のＲ１は となり、又、マスク体を使用した場合のＲ１はとなり、
マスク体を使用した方が低オン抵抗化になる。
最終的には、第２６図に示すよう・になる。同図におい
て、縦軸はＲｓｕｂ　＝　１２　ｍΩ・ｍｍとした場合
におけるＲ３°　（＝Ｒ，＋１２ｍΩ＊ｍｒｎ’）をと
り、横軸にはセル寸法Ｌ　ｃｓｌｌをとっている。
パラメータは第２３図、第２４図、第２５図で示した値
と同じである。この図から明らかなように、マスク体を
使用しない場合に比ベマスク体を使用すると、セル寸法
を小さくしつつＲ３を１０％（＝１３７／１５２）低減
できる。
このように本実施例では、第１図に示すように、ポリシ
リコンゲート電極材１１ａと、電極材１１ａの側面に配
置したマスク体１６とをマスクとする不純物の二重拡散
により各不純物の拡散深さ等のパラメータを変えずにマ
スク体１６によるマスク分だけ電極材１１ａの下方での
Ｐ−チャンネル領域１７の端部の間隔（チャンネル間隔
）Ｌ＋が広くなる。換言すると、Ｐ−チャンネル領域１
７の端部の間隔Ｌ１を一定に保ったままセル寸法を微細
化することが可能となる。よって、トランジスタ性能（
ソース・ドレイン耐圧、各不純物のシート抵抗）を確保
したまま低オン抵抗化及び微細化できることとなる。
〔第２実施例〕 次に、第２実施例を説明する。本実施例においては第１
実施例との相違点のみ説明し、他は第１実施例と同様で
ある。
第１実施例における第１１図に示した状態から、第２７
図に示すように、Ｎ＋ソース領域形成のためリンを全面
（マスクレス）イオン注入してＮ＋インプラ領域２９を
形成する。次に、第２８図に示すように、全面にＢＰＳ
Ｇ膜３０膜形０し、その後、レジスト３１を用いて、第
２９図に示すように、Ｐ＋ボディコンタクトのためホト
エッチを行う。
次に、ボロンをＮ＋ソース領域３２にイオン注入してＰ
＋コンタクト領域３３を形成する。この注入量はＮ＋ソ
ース領域３２を反転させるほど高ドーズで、例えばＩ　
Ｘ　１０１８ｃｍ　”ｄｏｓｅ、６０ｋｅＶで行う。こ
の際、フィールドプレート部Ｚ２のコンタクト部もＰ＋
層に反転しているからＰ−チャンネル領域１７とのコン
タクトかとれる。次に、レジスト３１が付いた状態でＨ
Ｆ等のウェットのエツチングを行う。その結果、サイド
エッチにより第２９図で破線で示したようになり、Ｎ＋
ソース領域３２とＰ＋コンタクト領域３３がショート可
能なコンタクトの形成を行うことができる。
その後の工程は第１実施例での第１５図及び第１図の工
程と同じである。
このように本実施例によれば、第１実施例に対し、レジ
スト３１を穴あけ用マスク材及びイオン注入用マスク材
として使用することによりホトマスクを１枚削減できる
こととなる。
〔第３実施例〕 次に、第３実施例を説明する。本実施例においても第１
実施例との相違点のみ説明し、他は第１実施例と同様で
ある。
第１実施例のステップカバーの良好な膜としてＴＥ０１
　　ＣＶＤシリコン酸化膜１５を用いたが、本実施例で
は、第３０図に示すように、低応力シリコン窒化膜３４
を用いる。そして、第３１図に示すように、エッチバッ
クによりシリコン窒化膜３４によるマスク体３５を形成
する。
このようにすると、第１実施例ではマスク体１６　（Ｃ
ＶＤシリコン酸化膜１５）とＢＰＳＧ膜２３とが同じ５
ｉＣｈ膜系であり、ＨＦ等のウェットエッチのエッチレ
ートがほぼ同じであり、ポリシリコンゲート電極材１１
ａとアルミ電極２７の絶縁性確保のためにマスク体１６
がＢＰＳＧ膜！：て覆われている必要があった。これに
対し本実施例のシリコン窒化膜３４によるマスク体３５
を使用することによりＨＦ等のウェットエッチのエッチ
レートが非常に遅いため第３２図で破線で示したように
ＢＰＳＧ膜３６かコンタクトエッチ時に仮にオーバエッ
チしてもマスク体３５でエツチングが選択的に止まる。
よって、セル寸法Ｌ　ｅ　ｅ　ｌ　ｌを微細化できる。
つまり）Ｌｐｏｌｙ−ｃ。わ、を「０」にすること（こ
より第２６図でＰＩで示すように１２μｍセルか達成で
き、かつ、同図に示すように最低値での比較においてＲ
，を１５％（−１３０／１５２）低減できる。
尚、この発明は上記各実施例に限定されるものではなく
、例えば、ＰチャンネルのＭＯＳトランジスタや、さら
には、ＭＯＳ）ランジスタの他にもＩＧＢＴやＳＩＴや
Ｓｌサイリスク等に応用してもよい。又、マスク体の形
成は、上記実施例では基板全面にシリコン酸化膜１５を
形成しエッチバックにより行ったが、他にも、例えば、
電極材を含む基板全面に配置したシリコン酸化膜１５を
レジストを用いたホトエッチにて電極材の側部に所定幅
にわたり配置してもよい。
〔発明の効果〕
以上詳述したようにこの発明によれば、素子性能を確保
したまま低オン抵抗化及び微細化できる優れた効果を発
揮する。
【図面の簡単な説明】
第１図は第１実施例の半導体装置の断面図、第２図〜第
１５図は第１実施例の半導体装置の製造工程を示す図、
第１６図は半導体装置を示す図、第１７図は半導体装置
を示す図、第１８図はチャンネル間隔と抵抗との関係を
示す図、第１９図は半導体装置を示す図、第２０図は半
導体装置を示す図、第２１図は半導体装置を示す図、第
２２図は半導体装置を示す図、第２３図はゲート線幅と
抵抗との関係を示す図、第２４図はセル寸法とチャンネ
ル周囲長との関係を示す図、第２５図はセル寸法とチャ
ンネル周囲長との関係を示す図、第２６図はセル寸法と
抵抗との関係を示す図、第２７図〜第２９図は第２実施
例の半導体装置の製造工程を示す図、第３０図〜第３２
図は第３実施例の半導体装置の製造工程を示す図である
。 ２は半導体基板としてのエピタキシャル層、ＩＯは絶縁
膜としてのゲート酸化膜、ｌｌａはポリシリコンゲート
電極材、１６はマスク体、１７は第２不純物領域として
のＰ−チャンネル領域、２１は第１不純物領域としての
Ｎ＋ソース領域。 特許出願人　　日本電装　　株式会社 代　理　人　　弁理士　恩１）博宣（ほか１名）ゝＱ８
５Ｘｃｈｐｊ　−２，ｉｐ’＋ 第２０図 し１・１８μｍ ケート！Ｌキ＆ＬＧ（μｍ） １１２４１！！ ｔルづム １７　１１３　　？９　２０ （＃ｌ）

Claims (1)

  1. 【特許請求の範囲】 １、半導体基板上に絶縁膜を介して配置され、所定の幅
    を有する電極材と、 前記電極材の側面に形成され、所定の幅を有する絶縁性
    のマスク体と、 前記電極材とマスク体とをマスクとした第１導電型不純
    物の導入にて前記半導体基板における前記電極材の下方
    にわたり形成された第１不純物領域と、 前記電極材とマスク体とをマスクとした第２導電型不純
    物の導入にて前記第１不純物領域内において当該領域よ
    り浅く、かつ狭い範囲に、前記電極材の下方にわたり形
    成された第２不純物領域とを備えたことを特徴とする半
    導体装置。 ２、半導体基板上に絶縁膜を介して配置され、所定の幅
    を有する電極材と、 前記半導体基板における前記電極材の下方にわたり形成
    された第１導電型の第１不純物領域と、前記第１不純物
    領域内において当該領域より浅く、かつ狭い範囲に、前
    記電極材の下方にわたり形成された第２導電型の第２不
    純物領域と、前記電極材の側面に形成され、前記第２不
    純物領域の深さの０．８５倍以下の幅を有する絶縁性の
    マスク体と を備えたことを特徴とする半導体装置。 ３、半導体基板上に絶縁膜を形成するとともに、その絶
    縁膜上に所定幅の電極材を形成する第１工程と、 前記電極材の側面に所定幅の絶縁性マスク体を形成する
    第２工程と、 前記電極材とマスク体とをマスクとした第１導電型不純
    物の導入により前記半導体基板における前記電極材の下
    方にわたり第１不純物領域を形成するとともに、前記電
    極材とマスク体とをマスクとした第２導電型不純物の導
    入により前記第１不純物領域内において当該領域より浅
    く、かつ狭い範囲に、前記電極材の下方にわたり第２不
    純物領域を形成する第３工程と を備えたことを特徴とする半導体装置の製造方法。
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