CN112018103A - 承受电气过应力故障条件的应用的耐高压电路架构 - Google Patents

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Abstract

本公开涉及承受电气过应力故障条件的应用的耐高压电路架构。公开一种具有耐高压电过载电路架构的半导体芯片。半导体芯片的一个实施方案包括信号焊盘、接地焊盘、与信号焊盘电连接的核心电路以及堆叠晶闸管保护装置。堆叠的晶闸管包括电堆叠在信号焊盘与接地焊盘之间的第一晶闸管和电阻式晶闸管，相对于仅采用晶闸管的实施方式，这提高了电路的保持电压。另外，所述电阻式晶闸管包括交叉耦合和在所述PNP双极晶体管的集电极和所述NPN双极晶体管的集电极之间的电连接的PNP双极晶体管和NPN双极晶体管。这允许电阻式晶闸管基于电流水平显示晶闸管特性和电阻特性。

Description

承受电气过应力故障条件的应用的耐高压电路架构
相关申请的交叉引用
本申请要求于2019年5月30日提交的题为“承受电气过应力故障条件的应用的耐高压电路架构”的美国临时专利申请No.62/854,793的优先权，其全部内容通过引用合并于此。
技术领域
本发明的实施方案涉及电子系统，并且更具体地，涉及以低压技术实现并且经受系统级电磁兼容性(EMC)故障条件的耐高压电路架构。
背景技术
某些电子系统可承受电超负荷事件，或者承受持续时间短的电压和高功率变化的电信号。电气过应力事件包括，例如，由于电荷从物体或人突然释放到电子系统而引起的电气过应力(EOS)和静电放电(ESD)。此外，电气过应力事件还包括因一件电子设备的运行而产生的EMC故障情况，会对另一件电子设备的运行产生不利影响。
电气过应力事件可能会在IC的相对较小的区域中产生过压状况和高水平的功耗，从而损坏或破坏集成电路(IC)。高功耗会提高IC温度，并可导致许多问题，例如栅氧化层击穿、结损坏、金属损坏和表面电荷积聚。
发明内容
公开了用于经受EMC故障条件的应用的高耐压电路架构。在本公开的某些实施方式中，半导体芯片包括信号焊盘、接地焊盘、与信号焊盘电连接的核心电路以及用于保护核心电路免于过应力的的堆叠晶闸管保护装置。堆叠的晶闸管包括电堆叠在信号焊盘和接地焊盘之间的第一晶闸管和电阻式晶闸管，相对于仅采用晶闸管的实施方式，这提高了电路的保持电压。电阻式晶闸管包括交叉耦合和在所述PNP双极晶体管的集电极和所述NPN双极晶体管的集电极之间的电连接的PNP双极晶体管和NPN双极晶体管。以这种方式连接双极晶体管的集电极使电阻式晶闸管基于电流水平显示出晶闸管特性和电阻特性。此外，通过在堆叠的晶闸管保护结构中包括电阻式晶闸管，相对于仅包括晶闸管的实施方式，堆叠的晶闸管保护结构的保持电压得以提高。此外，可以在几乎不影响触发电压的情况下实现保持电压的提高。
在一方面，半导体芯片包括第一焊盘、第二焊盘、核心电路和堆叠晶闸管保护装置。核心电路电连接到第一焊盘。堆叠晶闸管保护装置被配置为保护所述核心电路免受电过应力的影响，并且包括在所述第一焊盘和所述第二焊盘之间堆叠电连接的第一晶闸管和电阻式晶闸管。堆叠晶闸管保护装置内的电阻式晶闸管包括交叉耦合和在所述PNP双极晶体管的集电极和所述NPN双极晶体管的集电极之间的电连接的PNP双极晶体管和NPN双极晶体管。该实现导致具有高耐压和高电流处理能力的半导体芯片。
在另一方面，电阻式晶闸管包括阳极端子、阴极端子、n-型半导体阱区(NW)和p-型半导体阱区(PW)。NW被配置为作为PNP双极晶体管的基极并且包括p-型有源(P+)阳极区域。P+阳极区域连接到阳极端子并被配置为作为PNP双极晶体管的发射器、连接到阳极端子的n-型有源(N+)阳极区域、和N+旁路区域。PW被配置为作为与所述PNP双极晶体管交叉耦合的NPN双极晶体管的基极。PW包括连接到所述阴极端子并配置为作为NPN双极晶体管的发射器的N+阴极区域、连接到所述阴极端子的P+阴极端子、和P+旁路区域。金属导体将所述P+旁路区域连接到所述N+旁路区域，使得所述PNP双极晶体管的集电极连接到所述NPN双极晶体管的集电极。
在有一方面，堆叠晶闸管保护装置保护高数据速率接口。堆叠晶闸管保护装置包括：晶闸管，具有阳极和阴极；和具有阳极和阴极的电阻式晶闸管。所述电阻式晶闸管的阳极电连接到所述晶闸管的阴极。电阻式晶闸管包括交叉耦合的PNP双极晶体管和NPN双极晶体管。电阻式晶闸管还包括在所述PNP双极晶体管的集电极和所述NPN双极晶体管的集电极之间的电连接。
附图说明
图1是根据各种实施例的多功能高清多媒体接口(HDMI)保护方案的示意图。
图2A是根据一个实施例的移动终端的示意图。
图2B是根据一个实施例的基站的示意图。
图3A是根据一个实施例的芯片接口的示意图。
图3B是根据另一实施例的芯片接口的示意图。
图4是根据一个实施例的电阻式晶闸管的横截面的示意图。
图5是根据一个实施例的晶闸管的横截面的示意图。
图6A是根据一个实施例的堆叠的晶闸管保护装置的横截面的示意图。
图6B是图6A的堆叠的晶闸管保护装置的电路图。
图7A是根据另一实施例的堆叠的晶闸管保护装置的横截面的示意图。
图7B是根据另一实施例的堆叠的晶闸管保护装置的横截面的示意图。
图8A是在低电流密度下堆叠的晶闸管保护装置的模拟电流分布的一个示例。
图8B是在中等电流密度下堆叠的晶闸管保护装置的模拟电流分布的一个示例。
图8C是在高电流密度下堆叠的晶闸管保护装置的模拟电流分布的一个示例。
图9是堆叠的晶闸管保护装置的电流比与总电流的关系曲线图的一个示例。
图10是各种晶闸管保护装置的电容与频率关系图的一个示例。
图11是各种晶闸管保护装置的直流电流与直流电压关系图的一个示例。
图12是用于各种晶闸管保护装置的传输线脉冲(TLP)测试图的一个示例。
图13是用于各种晶闸管保护装置的非常快速的传输线脉冲(VFTLP)测试图的一个示例。
图14是图13的VFTLP测试的瞬态电压波形图的一个示例。
具体实施方式
实施例的以下详细描述呈现了本发明的特定实施例的各种描述。然而，本发明可以以多种不同的方式实施。在该描述中，参考附图，其中相似的参考标号可以指示相同或功能相似的元件。将理解的是，附图中示出的元件不必按比例绘制。而且，将理解的是，某些实施例可以包括比附图中示出的更多的元素和/或附图中示出的元素的子集。此外，一些实施例可以结合来自两个或更多个附图的特征的任何合适的组合。
某些电子系统包括过应力保护电路，以保护电路或组件免受电气过应力事件的影响。为了帮助确保电子系统可靠，制造商可以在定义的压力条件下测试该电子系统，该压力条件可以由各种组织(例如联合电子设备工程委员会(JEDEC)，国际电工委员会(IEC)，以及汽车工程理事会(AEC))制定的标准来描述。这些标准可以涵盖各种电气过应力事件，包括电气过应力(EOS)、静电放电(ESD)和/或电磁兼容性(EMC)故障情况。
图1是根据各种实施例的高清多媒体接口(HDMI)保护方案10的示意图。该图描述了HDMI用例的各种ESD保护方案。
多年来，HDMI规范不断发展以支持新的应用。例如，HDMI 2.1支持一系列高视频分辨率和刷新率，包括60Hz时的8K分辨率，120Hz时的4K分辨率以及通常最高10K的分辨率。此外，HDMI 2.1支持各种高动态范围(HDR)格式，例如动态HDR和具有HDR的未压缩8K分辨率视频。此外，带宽能力提高到48Gbps。
超高速HDMI应用允许自动低延迟模式(ALLM)、增强的音频回传通道(eARC)、快速帧传输(QFT)、快速媒体切换(QMS)、可变刷新率(VRR)和/或低EMI(电磁干扰)，以减少对附近无线设备的干扰。
在诸如HDMI 2.1之类的高数据速率应用中，连接至接口的核心电路的性能会受到连接至接口的电气过应力保护电路的负载效应(包括但不限于寄生电容和/或泄漏电流)的影响。在这样的应用中，过度设计电气过应力保护电路可能是不可行的。
例如，在支持48Gbps带宽的HDMI 2.1的情况下，可以将保护设备指定为具有低负载，同时处理接口上的高应力条件，例如，在低压1.8V互补金属氧化物半导体(CMOS)工艺中，过应力大于3.3V。
向后兼容的问题使提供合适的电气过应力保护电路更加复杂。例如，HDMI 2.1为在较高电源电压下工作的现有HDMI设备基座指定了向后兼容性，从而在将接口连接到旧版HDMI设备时导致具有挑战性的高耐压条件。
在图1中，描绘了第一使用情况，其中没有HDMI的基带系统11耦合到HDMI发送器13，HDMI发送器13又连接到HDMI接口17a。HDMI发送器13使用各种信道在HDMI接口17a上进行发送，包括使用最小化转换差分信号(TMDS)的音频/视频信道，以及携带消费电子控制(CEC)信号的显示数据信道(DDC)。所示的HDMI接口17a还与热插拔检测(HPD)一起操作。HDMI发送器13由保护电路14保护，该保护电路14包括用于DDC、CEC和/或HPD的ESD保护电路以及用于TMDS音频/视频通道的TMDS ESD保护电路。
继续参考图1，描述了第二种使用情况，其中不兼容5伏的HDMI发送器12a连接到HDMI接口17b。如图1所示，不兼容5伏的HDMI发送器12a由保护电路15保护，保护电路15包括用于DDC、CEC和/或HPD的电平转换器ESD保护电路以及用于TMDS音频/视频通道的TMDS ESD保护电路。
如图1进一步所示，描绘了第三种使用情况，其中不兼容5伏的HDMI发送器12b连接到HDMI接口17c，并由同时提供电平转换器ESD保护和TMDS ESD保护的集成保护电路16保护。
尽管已描述了各种HDMI保护方案，但可以多种方式保护HDMI接口。
图2A是根据一个实施例的移动终端26的示意图。移动终端26包括天线21、RF前端/数字块22、用于电源线24的第一ESD保护电路23a和用于数据接口25的第二ESD保护电路23b。
移动终端26示出了通信系统20的另一示例，该通信系统可能遭受高速接口的电过应力保护的约束。例如，移动终端26可以包括数字处理器或模块(例如，RF前端/数字模块22)，其处理与由移动终端26无线发送和接收的信号相关联的高速数字数据流(例如，数据接口25)。
图2B是根据一个实施例的基站36的示意图。基站36包括天线31、RF前端/数据转换器32、数字前端33和用于公共公共无线电接口(CPRI)35的ESD保护电路34。
基站36示出了通信系统30的另一示例，该通信系统可能遭受高速接口的电过应力保护的约束。
参考图2A和2B，诸如第五代(5G)蜂窝网络的无线网络可以包括以高数据速率操作的移动终端和基站，以使得宽带能够支持新兴的用例和应用。在这样的系统中使用的半导体芯片的高速信号引脚对用于保护半导体芯片的核心电路免受损坏的电气过应力保护电路的负载效应和/或操作特性敏感。
用于高数据速率接口的堆叠晶闸管保护装置概述
在本文的某些实施例中，堆叠的晶闸管保护装置向半导体芯片的高速接口提供电过应力保护。堆叠晶闸管保护装置包括在半导体芯片的第一焊盘和第二焊盘之间以堆叠的方式电连接的晶闸管和电阻式晶闸管。例如，第一焊盘可以对应于高速接口的信号焊盘，而第二焊盘可以对应于接地焊盘。晶闸管在本文中也被称为可控硅整流器(SCR)，而电阻式晶闸管在本文中也被称为电阻可控硅整流器(RSCR)。
通过在堆叠晶闸管保护装置中包括电阻式晶闸管，相对于仅将晶闸管连接在焊盘之间的实施方式，堆叠晶闸管保护装置的保持电压得以提高。此外，可以在几乎不影响触发电压的情况下实现保持电压的提高。例如，在某些实施方式中，堆叠晶闸管保护装置以约等于晶闸管的触发电压的触发电压工作，同时保持电压大约等于晶闸管的保持电压与电阻式晶闸管的保持电压之和。
电阻式晶闸管包括交叉耦合的PNP双极晶体管和NPN双极晶体管，其中PNP双极晶体管的基极电连接至NPN双极晶体管的集电极，并且NPN双极晶体管的基极电连接至PNP双极晶体管的集电极。然而，电阻式晶闸管还包括连接在PNP双极晶体管的集电极和NPN双极晶体管的集电极之间的导体(例如，金属化中的连接)。
通过将导体包括在晶体管的集电极之间，电阻式晶闸管在低电流水平下表现为电阻，而在高电流水平下仍表现为晶闸管。因此，基于流过电阻式晶闸管的电流水平，电阻式晶闸管同时具有电阻器特性和晶闸管特性。
例如，在某些实施方式中，PNP双极晶体管的基极由n型半导体阱(NW或n阱)形成，而NPN双极晶体管的基极由p型半导体阱(PW或p阱)形成。另外，在低电流水平下，金属连接用于绕过PW和NW之间的半导体接口或p-n结，因此，电阻式晶闸管的作用是具有基于NW的电阻和PW的电阻之和的电阻。但是，在高电流水平下，电阻式晶闸管会以再生反馈方式工作，并表现为晶闸管。
因此，晶闸管和电阻式晶闸管的堆叠布置提供了高保持电压的益处。此外，晶闸管和电阻式晶闸管的堆叠布置导致焊盘之间的某些结电容串联，这导致电容负载的减小。
因此，堆叠晶闸管保护装置提供每单位面积的快速瞬态电流处理能力，同时展现出减小的寄生电容。这种堆叠晶闸管保护装置适用于高数据速率通信接口的保护信号焊盘，例如，适用于一系列新兴应用的最终市场，包括集成用于汽车、工业和/或通信基础设施的耐高压/高数据速率通信接口。
堆叠晶闸管保护装置的增强的保持电压有助于应对更高的工作电压耐受条件，例如，HDMI 2.1的向后兼容规格。例如，在此类应用中，可以实现3.3V以上的高数据速率通信，而不会因先前的HDMI设备提供较高水平的传统工作电压而引起电感应物理损坏的风险。因此，堆叠晶闸管保护装置可以实现为在较高的保持电压下工作，例如在正常运行中的应力条件下大于3.3V的保持电压，同时将低触发电压和器件快速瞬态电流处理能力保持在超过2.5安培(A)的设计目标。
因此，提供了晶闸管结构的反馈的益处，同时在高应力电流传导导通状态期间保持在高保持电压条件(例如，大于3.3V)。
在某些实施方式中，用于晶闸管和电阻式晶闸管的堆叠布置的布局还提供了附加的晶闸管保护结构，其激活以在高电流水平下提供附加的电流路径。例如，通过在器件架构中构建多条电流传导路径，可以提高电流处理能力并降低导通电阻。
可以使用多种工艺技术来制造本文中的堆叠晶闸管保护装置，包括但不限于亚28nm CMOS工艺技术。
图3A是根据一个实施例的芯片接口50的示意图。芯片接口50包括第一引脚或焊盘41、第二焊盘42、堆叠晶闸管保护装置43和核心电路44。芯片接口50对应于用于半导体管芯或芯片的电接口的一部分。
在某些实施方式中，第一焊盘41对应于信号焊盘，第二焊盘42对应于接地焊盘。例如，第一焊盘41可以对应于诸如HDMI 2.1之类的高性能信号接口的高速信号引脚。堆叠晶闸管保护装置43为核心电路44提供电过应力保护，核心电路44可以是例如接口50的接收器、发送器或收发器。
继续参考图3A，响应于第一焊盘41和第二焊盘42之间的电压差达到堆叠晶闸管保护装置43的触发电压，堆叠晶闸管保护装置43从截止或高阻抗状态转变为导通或低阻抗状态。在接通或激活之后，只要第一焊盘41和第二焊盘42之间的电压差高于堆叠晶闸管保护装置43的保持电压，堆叠晶闸管保护装置43就保持导通状态。
在图示的实施例中，堆叠晶闸管保护装置包括晶闸管45和电阻式晶闸管46，所述晶闸管45和电阻式晶闸管46以堆叠的方式电连接在第一焊盘41和第二焊盘42之间。晶闸管45在本文中也称为可控硅整流器(SCR)，并且电阻式晶闸管46在本文中也称为电阻可控硅整流器(RSCR)。
通过在堆叠晶闸管保护装置43中包括电阻式晶闸管46，相对于仅在第一焊盘41和第二焊盘42之间连接晶闸管45的实施方式，堆叠晶闸管保护装置43的保持电压得以提高。在某些实施方式中，堆叠晶闸管保护装置43以基本等于晶闸管45的触发电压的触发电压工作，同时保持电压基本上等于晶闸管45的保持电压与电阻式晶闸管46的保持电压之和。
因此，晶闸管45和电阻式晶闸管46的堆叠布置提供了保持电压的增强。此外，这种堆叠布置减小了由于第一焊盘41和第二焊盘42之间的结电容的串联布置而引起的电容负载。
因此，堆叠晶闸管保护装置43适合于在表现出减小的寄生电容的同时提供每单位面积的快速瞬态电流处理能力。这种堆叠晶闸管保护装置适用于高数据速率通信的保护信号焊盘。在一个实施例中，焊盘41是HDMI2.1接口或其他高数据速率接口的信号焊盘。
图3B是根据另一实施例的芯片接口70的示意图。芯片接口70包括第一焊盘41、第二焊盘42、堆叠晶闸管保护装置53和核心电路44。
除了芯片接口70示出了晶闸管55和电阻式晶闸管56的特定实施例之外，图3B的芯片接口70类似于图3A的芯片接口50。
如图3B所示，晶闸管55包括交叉耦合的PNP双极晶体管57和NPN双极晶体管58。另外，电阻式晶闸管56包括第一电阻器61、第二电阻器62、第三电阻器63、第四电阻器64、PNP双极晶体管67和NPN双极晶体管68。
在所示的实施例中，第一电阻器61电连接在PNP双极晶体管67的基极-发射极结之间，第三电阻器63电连接在NPN双极晶体管68的基极-发射极结之间。另外，PNP双极晶体管67的基极通过第二电阻器62电连接到NPN双极晶体管68的集电极。此外，NPN双极晶体管68的基极通过第四电阻器64电连接到PNP双极晶体管67的集电极。
因此，通过PNP双极晶体管67和NPN双极晶体管68之间的交叉耦合来实现电阻式晶闸管56。因此，当电阻式晶闸管56以高电流水平工作时，提供了再生反馈。
然而，电阻式晶闸管56还包括在PNP双极晶体管67的集电极与NPN双极晶体管68的集电极之间的电连接69。在某些实施方式中，电连接69被实现为将NPN双极晶体管67的n型半导体集电极区域连接到PNP双极晶体管68的p型半导体集电极区域的金属化。
通过在晶体管的集电极之间包括电连接69，电阻式晶闸管56在高电流水平下充当晶闸管并且在低电流水平下充当电阻器。因此，基于电流的水平，电阻式晶闸管56同时显示晶闸管特性和电阻特性。
图4是根据一个实施例的电阻式晶闸管90的横截面的示意图。电阻式晶闸管90示出了图3B的电阻式晶闸管56的一个实施例。在图4中，示出了电阻式晶闸管90的横截面。当从上方观察时，电阻式晶闸管90可具有以多种方式实现的布局，诸如平面布局构造或环形构造。
在所示的实施例中，电阻式晶闸管90直接形成在p型衬底(PSUB)74中。然而，本文的教导可应用于其他配置，例如衬底在掺杂或未掺杂的支撑衬底上包括p型外延层，并且在p型外延层中制造电阻式晶闸管90的实施方式。尽管未在图4中示出，但是PSUB 74通常包括在其中形成的其他装置或结构。例如，电阻式晶闸管90可以与核心电路和其他保护装置一起制造在共同的衬底中。
电阻式晶闸管90包括在PSUB 74中形成的p型阱区(PW)75和n型半导体阱区(NW)76。此外，已经描述了各种p-型有源(P+)区域和n型有源区域。P+区具有比PW高的掺杂浓度，而PW又比PSUB 74具有高的掺杂浓度。另外，N+区具有比NW高的掺杂浓度。本领域普通技术人员将认识到区域中掺杂剂的各种浓度。
应当理解，因为通过用不同的杂质或不同的杂质浓度掺杂半导体材料的不同部分来限定半导体器件内的区域，所以完整设备中可能实际上并不存在不同区域之间的离散物理边界，而是区域可能从一个过渡到另一个。如此类图所示，某些边界仅作为读者的帮助而显示为突变结构。如本领域普通技术人员将理解的，p型区域可以包括诸如硼的p型半导体材料作为掺杂剂。此外，n型区域可以包括诸如磷的n型半导体材料作为掺杂剂。
尽管使用PSUB 74上的线示意性地示出了电连接，但是本领域普通技术人员将理解，可以部分地使用金属化经由后端处理来形成带注释的电连接。此外，在某些实施方式中，可以包括焊盘或其他结构。为了附图的清楚，省略了这些细节。
电阻式晶闸管90已被示意性地标注以示出某些电连接和装置，包括第一电阻器61、第二电阻器62、第三电阻器63、第四电阻器64、PNP双极晶体管67、NPN双极晶体管68和金属导体69。
PNP双极晶体管67包括与P+区域81a关联的发射极，与NW 76和N+区域82c关联的基极，以及与PW 75和P+区域81b关联的集电极。另外，NPN双极晶体管68包括与N+区域82a关联的发射极，与PW 75和P+区域81c关联的基极，以及与NW 76和N+区域82b关联的集电极。此外，第一电阻器61和第二电阻器62与NW 76的电阻相关联，而第三电阻器63和第四电阻器64与PW 75的电阻相关联。
如图4所示，第一块金属化或金属导体69用于将PW 75中的P+区域81b连接到NW 76中的N+区域82b。此外，第二块金属化用于将NW 76中的P+区域81a和N+区域82c连接到阳极端子(A)。此外，第三部分金属化用于将PW 75中的P+区域81c和N+区域82a连接至阴极端子(C)。这种金属化可以在后端处理期间使用金属层和通孔来进行。
金属导体69用于绕过PW 75和NW 76之间的半导体接口或p-n结。这又通过第一电阻器61、第二电阻器62、第三电阻器63和第四电阻器64的串联组合在阳极端子(A)和阴极端子(C)之间形成电阻来提供电连接。
在某些实施方式中，当PW 75与NW 76之间的p-n结被阻塞时，通过电阻器61-64和导体69的路径是活动的，并且因此电阻式晶闸管90在低电流水平下充当电阻器。然而，在高电流水平下，双极晶体管提供再生反馈，使得电阻式晶闸管90表现为晶闸管。
图5是根据一个实施例的晶闸管100的横截面的示意图。在图5中，示出了晶闸管100的左半部。然而，晶闸管100被实现为相对于该图的右边缘基本对称，使得晶闸管100包括对应的右半部。
如图5所示，晶闸管100包括形成在NW 86中并连接到I/O焊盘的P+区域91a。另外，晶闸管100包括形成在PW 85中并在节点MN处连接到接地或VSS焊盘的N+区域92a。P+区域91a、NW 86、PW 85和N+区域92a形成提供晶闸管操作的PNPN结构。
VSS焊盘还在节点Pbody处连接到PSUB 74中的P+区域91b。因此，PW 85通过节点PBody接地到VSS焊盘。
如图5所示，包括PW保护环87。当从上方看时，PW保护环87可以围绕晶闸管100的周边。PW保护环87通过P+区域91c连接到衬底接地电压。在某些实施方式中，衬底接地电压连接到衬底接地焊盘，该衬底接地焊盘在芯片外连接到VSS焊盘。因此，衬底接地焊盘和VSS焊盘可以在芯片上隔离并在芯片外连接，从而增强了抗闩锁的能力。
晶闸管100还包括额外的结构，包括有源区之间的隔离区93(例如，浅沟槽隔离区)。可以以多种方式形成隔离区93，例如在PSUB 74中蚀刻沟槽，用诸如二氧化硅(SiO2)的电介质填充沟槽，以及使用任何合适的方法(例如化学机械平面化)去除多余的电介质。
晶闸管100还包括形成在P+区域91a和N+区域92b之间的场板或栅极结构95。在工艺、温度和/或电压(PVT)变化的存在下，包括场板结构95提供了对低电容特性的增强控制。
图5的晶闸管100可用于保护某些接口。例如，晶闸管可提供快速的导通速度、抗击穿能力以及适用于耐高压接口的触发电压。
然而，晶闸管100可以具有相对较低的保持电压。因此，单独使用晶闸管100可能不适合在全3.3V下具有高电流处理能力的应用。在诸如HDMI(例如，图1)之类的正常供电操作过程中会遭受电气过应力的应用以及其他带有裸露接口的应用中，这会带来由电气过应力引起的损坏的风险。
图6A是根据一个实施例的堆叠晶闸管保护装置240的横截面的示意图。在图6A中，示出了堆叠晶闸管保护装置240的左半部。然而，堆叠晶闸管保护装置240被实现为相对于图的右边缘基本上对称，使得堆叠晶闸管保护装置240包括对应的右半部。
堆叠晶闸管保护装置240包括在I/O焊盘和VSS焊盘之间以堆叠的方式电连接的晶闸管205和电阻式晶闸管206。特别地，晶闸管205和电阻式晶闸管206在PSUB 74上以公共布局形成为单片堆叠晶闸管结构。晶闸管205类似于图5的晶闸管100。另外，电阻式晶闸管206类似于图4的电阻式晶闸管90，不同之处在于电阻式晶闸管206还包括用于增强隔离的隔离区93和有源区之间的场板结构，用于增强对低电容特性的控制。
通过堆叠晶闸管205和电阻式晶闸管206，相对于图5的晶闸管100提供了增强的保持电压。另外，堆叠晶闸管保护装置240在可比较的区域内提供更高的电流处理能力和更低的电容。例如，在某些实施方式中，在堆叠晶闸管保护装置240的周围包括PW保护环，并且堆叠晶闸管保护装置240从PW保护环的外周开始的总面积与从图5的PW保护环74的外周开始的晶闸管100的总面积大致相同。
电阻式晶闸管206已注释为包括分别与N+区域82c、P+区域81a、N+区域82b、P+区域81b、N+区域82a和P+区域81c的电气端子相对应的端子标签AN、AP、TN、TP、CN和CP。如图6A所示，AN和TN也用作与NW 76的身体接触，而TP和CP也用作与PW 75的身体接触。此外，TP和TN通过金属导体69连接。
晶闸管205用作第一晶闸管结构(SCR1)。另外，电阻式晶闸管206用作电阻SCR(RSCR)。
除了SCR1和RSCR之外，在堆叠晶闸管保护装置240中还存在另外的晶闸管结构，包括第二晶闸管(SCR2)和第三晶闸管(SCR3)。如图6A所示，SCR2是与P+区域91a、NW 86、PSUB74和NW 76/N+区域82b相关联的PNPN结构。另外，SCR3是与P+区域91a、NW 86、PSUB 74/PW75和N+区域82a相关联的PNPN结构。
图6B是图6A的堆叠晶闸管保护装置240的电路图。SCR1被描绘为包括PNP双极晶体管(Q1)和NPN双极晶体管(Q2)。另外，RSCR被描绘为包括PNP双极晶体管(Q3)、NPN双极晶体管(Q4)、第一NW电阻(Rnw1)、第二NW电阻(Rnw2)、第一PW电阻(Rpw1)和第二PW电阻Rpw2。此外，SCR2被描述为包括PNP双极晶体管(Q1′)和NPN双极晶体管(Q5)。另外，SCR3被描述为包括PNP双极晶体管(Q1″)和NPN双极晶体管(Q6)以及对应于PSUB 74的电阻的电阻器。
参考图6A和6B，在截止或低电流状态下，RSCR的阳极(AN和AP)和阴极(CN和CP)通过阱电阻Rnw1、Rnw2、Rpw1和Rpw2连接。当电流足够高以导通Q3和Q4的发射极-基极结时，激活通过AP到CN的晶闸管路径。
在SCR1和RSCR串联组合的触发状态期间，电流过低而无法在RSCR上产生明显的电压降，因此触发电压主要由SCR1确定。
但是，当电流水平达到保持状态时，电流足够高以维持SCR1的电导率调制以及RSCR中的电导率调制，因为SCR1和RSCR具有相同的半导体阱掺杂分布(例如，在制造过程中由于常见的掺杂步骤而产生)。因此，在保持状态下，总保持电压对应于SCR1和RSCR的压降之和。
堆叠晶闸管保护装置240有利地还包括SCR2和SCR3，当流过SCR1的电流足够高以降低NW 86和PSUB 74之间的势垒时，它们会激活。SCR2和/或SCR3的激活有助于降低在应力条件期间的堆叠晶闸管保护装置240的导通电阻并提高其电流处理能力。
图7A是根据另一实施例的堆叠晶闸管保护装置270的横截面的示意图。在图7A中，示出了堆叠晶闸管保护装置270的左半部。然而，堆叠晶闸管保护装置270被实现为相对于图的右边缘基本对称，使得堆叠晶闸管保护装置270包括对应的右半部。
图7A的堆叠晶闸管保护装置270类似于图6A的堆叠晶闸管保护装置240，不同之处在于堆叠晶闸管保护装置270在P+区域81c与N+区域82a之间以及P+区域81a与N+区域82c之间省略栅极结构95。在这些有源区之间包括隔离区93(例如，STI区)。
通过以这种方式实现堆叠晶闸管保护装置270，从AN到TN以及从TP到CP的电阻增加，而对从AP到CN的SCR1路径的影响很小或没有影响。因此，当在低电流水平下运行时(例如，当SCR1触发而RSCR尚未触发时)，RSCR上的电压降以及总保持电压都会增加。另外，在高电流水平下，SCR1、SCR2、SCR3和RSCR的操作类似于图6A的堆叠晶闸管保护装置240的操作。
图7B是根据另一实施例的堆叠晶闸管保护装置280的横截面的示意图。在图7B中，示出了堆叠晶闸管保护装置280的左半部。然而，堆叠晶闸管保护装置280被实现为相对于图的右边缘基本上对称，使得堆叠晶闸管保护装置280包括对应的右半部。
图7B的堆叠晶闸管保护装置280类似于图7A的堆叠晶闸管保护装置270，不同之处在于堆叠晶闸管保护装置280反转P+区域81b和P+区域81c的定位，并且反转N+区域82b和N+区域82c的定位。
因此，CP和TP被交换或反转，而TN和AN被交换或反转。因此，AN位于到CN的SCR路径AP中，这会进一步增加保持电压，因为AN会增加与P+区域81a(AP)、NW 76和PW 75相关的寄生PNP双极晶体管的基极电压。
图8A是在低电流密度下堆叠晶闸管保护装置的模拟电流分布的一个示例。图8B是在中等电流密度下堆叠晶闸管保护装置的模拟电流分布的一个示例。图8C是在高电流密度下堆叠晶闸管保护装置的模拟电流分布的一个示例。
参考图8A-8C，模拟的电流分布表示准静态模拟，其研究图6A的堆叠晶闸管保护装置240在不同电流水平下的一种实现方式的行为。在此示例中，图8A描绘了大约10μA/μm的电流水平，其中RSCR表现为电阻，Rnw1、Rnw2、Rpw1和Rpw2充当通过RSCR的电流路径。此外，在大约10μA/μm的电流水平下，通过SCR1的路径开始触发。图8B描绘了大约1mA/μm的电流水平，其中RSCR导通以激活为晶闸管，从而提高了I/O和VSS之间的总体保持电压。图8C描绘了大约20mA/μm的电流水平，其中SCR2和SCR3也已激活(除了SCR1和RSCR以外)，以提供更深的基板导电路径。
图9是堆叠晶闸管保护装置的电流比与总电流的关系曲线图的一个示例。
从路径中提取电流SCR1和SCR2+SCR3的比率并从模拟中提取出来并作图。SCR2和SCR3仅在高电流水平下传导电流，从而防止对SCR1的触发特性产生负面影响。此外，通过多条电流路径，可以改善整体鲁棒性。
图10是各种晶闸管保护装置的电容与频率关系图的一个示例。绘制了仿真的小信号分析结果，其中堆叠晶闸管保护装置的电容比基线晶闸管低。
图11是各种晶闸管保护装置的直流电流与直流电压关系图的一个示例。绘制了在28nm CMOS中实现的DC扫描结果。该曲线图显示了对高压条件的耐受性，相对于基准晶闸管的击穿电压，堆叠晶闸管保护装置的击穿电压没有下降。
图12是用于各种晶闸管保护装置的传输线脉冲(TLP)测试图的一个示例。
TLP表征使用100ns的脉冲宽度和2ns的上升时间进行。泄漏测试条件设置为3V。导通电阻Ron在保持点之后线性安装。基线晶闸管约为2.5Ω，而具有较高保持电压的堆叠晶闸管保护装置约为2.1Ω。通过受益于SCR2和SCR3提供的额外电流路径，可提供较低的Ron和较高的故障电流。
图13是用于各种晶闸管保护装置的非常快速的传输线脉冲(VFTLP)测试图的一个示例。
该图描述了具有10ns脉冲宽度和100ps上升时间的VFTLP测试。如图13所示，堆叠晶闸管保护装置的采样窗口中的钳位电压高于基准SCR的钳位电压，同时具有大约相同的触发电压。堆叠晶闸管保护装置的故障电流水平也高于基线晶闸管。
图14是图13的VFTLP测试的瞬态电压波形图的一个示例。
描绘了在1A VFTLP脉冲下的VFTLP测试结果的瞬态电压波形。如图14所示，当包含RSCR时，对过冲电压的影响很小甚至没有影响，同时保持电压得到了增强。
尽管图8A-14示出了保护电路仿真结果的一个示例，但其他仿真结果也是可能的，包括取决于实现、应用和/或处理技术的结果。
应用
可以将采用上述方案的设备实现为各种电子设备和多媒体通信系统。电子设备的示例可以包括但不限于消费类电子产品、消费类电子产品的一部分、电子测试设备、通信基础设施应用等。此外，电子设备可以包括未完成的产品，包括用于通信、工业、医疗和汽车应用的未完成的产品。
结论
前述描述可以将元件或特征称为“连接”或“耦合”在一起。如本文所用，除非另有明确说明，否则“连接”是指一个元件/特征直接或间接地连接至另一元件/特征，并且不一定是机械地。同样地，除非另有明确说明，否则“耦合”是指一个元件/特征直接或间接地耦合至另一元件/特征，而不必机械地耦合。因此，尽管在附图中示出的各种示意图描绘了元件和组件的示例布置，但是在实际的实施例中可以存在附加的中间元件、设备、特征或组件(假设所描绘的电路的功能没有受到不利影响)。
尽管已经描述了某些实施例，但是这些实施例仅以示例的方式给出，并且不意图限制本公开的范围。实际上，本文描述的新颖的装置，方法和系统可以以各种其他形式来体现。此外，在不脱离本公开的精神的情况下，可以对本文描述的方法和系统的形式进行各种省略、替换和改变。例如，虽然以给定的布置呈现了公开的实施例，但是替代实施例可以执行具有不同组件和/或电路拓扑的类似功能，并且可以删除、移动、添加、细分、组合和/或修改某些元件。这些元素中的每一个都可以以各种不同的方式实现。可以将上述各种实施例的元件和动作的任何适当组合进行组合以提供其他实施例。

Claims (20)

1.一种具有高耐压和高电流处理能力的半导体芯片，该半导体芯片包括：
第一焊盘和第二焊盘；
电连接到所述第一焊盘的核心电路；和
堆叠晶闸管保护装置，被配置为保护所述核心电路免受电过应力的影响，所述堆叠晶闸管保护装置包括在所述第一焊盘和所述第二焊盘之间堆叠电连接的第一晶闸管和电阻式晶闸管，
其中所述电阻式晶闸管包括交叉耦合和在所述PNP双极晶体管的集电极和所述NPN双极晶体管的集电极之间的电连接的PNP双极晶体管和NPN双极晶体管。
2.权利要求1所述的半导体芯片，其中所述第一晶闸管和所述电阻式晶闸管形成为单片堆叠的晶闸管结构。
3.权利要求1所述的半导体芯片，其中所述堆叠晶闸管保护装置还包括：第一p型半导体阱区(PW)，被配置为作为所述NPN双极晶体管的基极；以及第一n型半导体阱区(NW)，与所述第一PW相邻并且被配置为作为所述PNP双极晶体管的基极。
4.权利要求2所述的半导体芯片，其中所述电连接被配置为绕过所述第一PW和所述第一NW之间的半导体接口。
5.权利要求2所述的半导体芯片，还包括在所述第一PW中的p型有源(P+)区域和在所述第一NW中的n型有源(N+)区域，所述电连接包括将所述P+区域连接到所述N+区域的金属导体。
6.权利要求2所述的半导体芯片，还包括在所述第一PW中并电连接到所述电阻式晶闸管的阴极端子的P+阴极区域和N+阴极区域，以及在所述第一NW中并电连接到所述电阻式晶闸管的阳极端子的P+阳极区域和N+阳极区域。
7.权利要求6所述的半导体芯片，还包括在所述第一PW中的P+集电极区域和在所述第一NW中的N+集电极区域，所述电连接包括将所述P+集电极区域连接到所述N+集电极区域的金属导体。
8.权利要求7所述的半导体芯片，还包括在下列至少一个之间的场板结构：(i)P+阳极区域和N+阳极区域；(ii)P+阴极区域和N+阴极区域；(iii)N+阴极区域和P+集电极区域；或(iv)P+阳极区域和N+集电极区域。
9.权利要求2所述的半导体芯片，其中所述第一晶闸管包括在所述第二NW中形成的P+阳极区域和在所述第二PW中形成的N+阴极区域。
10.权利要求2所述的半导体芯片，其中所述电阻式晶闸管包括通过所述第一NW、所述电连接和所述第一PW的低电流路径、以及通过所述第一PW和所述第一NW之间的半导体接口的高电流路径。
11.权利要求1所述的半导体芯片，其中所述第一焊盘是信号焊盘并且所述第二焊盘是接地焊盘。
12.电阻式晶闸管，包括：
阳极端子和阴极端子；
n-型半导体阱区(NW)，被配置为作为PNP双极晶体管的基极，其中所述NW包括连接到所述阳极端子并被配置为作为所述PNP双极晶体管的发射器的p-型有源(P+)阳极区域、连接到所述阳极端子的n-型有源(N+)阳极区域、和N+旁路区域；
p-型半导体阱区(PW)，被配置为作为与所述PNP双极晶体管交叉耦合的NPN双极晶体管的基极，其中所述PW包括连接到所述阴极端子并配置为作为NPN双极晶体管的发射器的N+阴极区域、连接到所述阴极端子的P+阴极端子、和P+旁路区域；和
金属导体，将所述P+旁路区域连接到所述N+旁路区域，使得所述PNP双极晶体管的集电极连接到所述NPN双极晶体管的集电极。
13.一种用于保护高数据速率接口的堆叠晶闸管保护装置，所述堆叠晶闸管保护装置包括：
第一晶闸管，包括阳极和阴极；和
包括阳极和阴极的电阻式晶闸管，所述电阻式晶闸管的阳极电连接到所述第一晶闸管的阴极，
其中所述电阻式晶闸管包括交叉耦合和在所述PNP双极晶体管的集电极和所述NPN双极晶体管的集电极之间的电连接的PNP双极晶体管和NPN双极晶体管。
14.权利要求13所述的堆叠晶闸管保护装置，还包括：第一p-型半导体阱区(PW)，被配置为作为所述NPN双极晶体管的基极；以及第一n-型半导体阱区(NW)，与所述第一PW相邻并且被配置为作为所述PNP双极晶体管的基极。
15.权利要求14所述的堆叠晶闸管保护装置，其中所述电连接被配置为绕过所述第一PW和所述第一NW之间的半导体接口。
16.权利要求14所述的堆叠晶闸管保护装置，还包括在所述第一PW中的p-型有源(P+)区域和在所述第一NW中的n-型有源(N+)区域，所述电连接包括将所述P+区域连接到所述N+区域的金属导体。
17.权利要求16所述的堆叠晶闸管保护装置，还包括在所述第一PW中并电连接到所述电阻式晶闸管的阴极的P+阴极区域和N+阴极区域、在所述第一NW中并电连接到所述电阻式晶闸管的阳极的P+阳极区域和N+阳极区域、以及在所述第一PW中的P+集电极区域和在所述第一NW中的N+集电极区域，所述电连接包括将所述P+集电极区域连接到所述N+集电极区域的金属导体。
18.权利要求17所述的堆叠晶闸管保护装置，还包括在下列至少一个之间的场板结构：(i)P+阳极区域和N+阳极区域；(ii)P+阴极区域和N+阴极区域；(iii)N+阴极区域和P+集电极区域；或(iv)P+阳极区域和N+集电极区域。
19.权利要求14所述的堆叠晶闸管保护装置，其中所述第一晶闸管包括在所述第二NW中形成的P+阳极区域和在所述第二PW中形成的N+阴极区域。
20.权利要求14所述的堆叠晶闸管保护装置，其中所述电阻式晶闸管包括通过所述第一NW、所述电连接和所述第一PW的低电流路径、以及通过所述第一PW和所述第一NW之间的半导体接口的高电流路径。
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