TWI572028B

TWI572028B - 用於圓化結構的偏壓電漿氧化製程

Info

Publication number: TWI572028B
Application number: TW104119687A
Authority: TW
Inventors: 林昱佑; 李峰旻
Original assignee: 旺宏電子股份有限公司
Priority date: 2015-06-18
Filing date: 2015-06-18
Publication date: 2017-02-21
Also published as: TW201701457A

Description

用於圓化結構的偏壓電漿氧化製程

【0001】

本發明係有關於一種以金屬氧化物作為基底的記憶體元件（devices），以及此些元件的製造方法；尤其是具有以偏壓電漿氧化製程（biased plasma oxidation process）所製造之金屬氧化物為基底的記憶儲存材料的記憶體元件，此偏壓電漿氧化製程可改良記憶體單元（elements）與頂部電極之間的介面，使操作時具有更均勻的電場，可提升元件的可靠度。

【0002】

電阻式隨機存取記憶體（resistive random access memory, RRAM或ReRAM）為一種非揮發式記憶體（nonvolatile memory），可提供小的記憶胞尺寸、可擴充性（scalability）、超快速操作、低功率操作、高耐久性（endurance）、良好的資料保存性（retention）、高開關比（on/off ratio），以及與互補式金屬氧化物半導體（complementary metal-oxide semiconductor, CMOS）的相容性（compatibility）等優點。具有金屬氧化物層的電阻式隨機存取記憶體可藉由施加適於實施於積體電路中的電脈衝（electric pulses），而在二或多個穩定的電阻範圍之間改變電阻值，而這些電阻值可並藉由隨機存取（random access）來讀取或寫入，以顯示出被儲存的數據資料。

【0003】

電阻式隨機存取記憶體可包括位於第一電極與第二電極之間之電流路徑中的金屬氧化物記憶體單元。此電極可為用來存取元件的端點，及/或可耦接至存取線，存取線例如位元線、字元線以及源極線。此些存取線係連接至電路以執行操作，例如設定（SET）操作及重置（RESET）操作，藉由這些操作來改變記憶體元件的狀態以儲存數據資料。

【0004】

在先前技術中，用來在電阻式隨機存取記憶體的記憶胞中形成記憶體單元的方法，使用了化學氣相沉積（chemical vapor deposition, CVD）來沉積金屬插塞，例如是鎢插塞（tungsten plug）。其中，此鎢插塞藉由快速熱氧化（rapid thermal oxidation, RTO）來進行氧化。氧化程序形成了金屬氧化物層，用來作為記憶胞的記憶體單元。頂部電極沉積於被氧化的表面之上。然而，由氧化程序所形成的氧化表面是粗糙的，可能導致操作時電場的不均勻，並影響元件的可靠度。而且，這導致了以此製程所製造而成的記憶胞具有相對低的電阻，並使記憶胞與記憶胞之間的電阻值一致性降低，所以位於單一記憶體元件中的記憶胞具有較廣的電阻值範圍。

【0005】

因此有需要提供一種可於操作時提供均勻的電場的記憶胞以及此種記憶胞的製造方法。更有需要提供一種記憶胞以及記憶胞的製造方法，使位於單一元件中記憶胞具有較高的記憶胞電阻值，並且提升與其他記憶胞的電阻值一致性。

【0006】

描述以金屬氧化物記憶層為基底的記憶體元件，例如以氧化鎢記憶層為基底的記憶體元件，及其製造方法。

【0007】

關於記憶體元件的一個實施例，包括第一電極與第二電極，以及位於第一電極和第二電極之間並且電性耦接至第一電極與第二電極的記憶體單元。於一示範實施例中，記憶體單元包括被圓化（rounded）的邊緣以及與第二電極所構成的平滑弧形（arcuate）界面。

【0008】

提供一種記憶體元件的製造方法的實施例，包括以下步驟。使用化學氣相沉積製程於形成在絕緣層內部的介層窗（via）中沉積層間導體形式的底層單元，例如鎢插塞。此鎢插塞係藉由例如快速熱氧化的製程來進行氧化，並形成金屬氧化物層。鎢插塞的氧化部分相較於原先形成的鎢插塞，具有較大的體積以及較粗糙的表面。進行偏壓電漿氧化製程，減少金屬氧化物層中的氧化物材料的體積，並更進一步氧化金屬氧化物層中剩餘之金屬氧化物中的至少一部份。而且，此一偏壓電漿氧化製程形成了平滑且圓化的弧形表面，用以沉積頂部電極，並改善金屬氧化物層中氧元素的分布。相較於未進行偏壓電漿氧化製程，沉積頂部電極於平滑且圓化的弧形表面使得操作時的電場更均勻。而且也使得由偏壓電漿氧化製程所製造而成的記憶胞具有相較於未採用偏壓電漿氧化製程所製造而成的記憶胞較高的電阻，且記憶胞之間的電阻值一致性也較高。用於製造記憶體元件的方法，可更包括形成用來進行讀取操作以及寫入操作（例如設定及重置操作）的電路。於一些實施例中，記憶體單元可藉由使用上述的偏壓電漿氧化方法以未氧化的層間導體來形成。

【0009】

本發明的結構與方法係揭露如後的詳細描述。本揭露內容之其他方面以及優點，可由圖式及以下的詳細敘述來理解。

【0029】

10：積體電路
14：字元線解碼器與驅動器
16：字元線
18：位元線解碼器
20：位元線
22：匯流排
24：具有感測放大器與資料輸入結構的區塊
26：資料匯流排
28：資料輸入線
30：其他電路
32：資料輸出線
34：控制器
36：偏壓配置電壓供應器
100：記憶胞
102：電晶體
104：第一端點
106：第二端點
108：記憶體單元
110：第一存取線
112：第二存取線
114：第三存取線
202：層間導體
204：絕緣介電層
206：電極表面
208：第一金屬氧化物層
210：第二金屬氧化物層
212：頂部電極
601~618：電阻值分布

【0010】

本發明將針對具體的實施例並參照以下圖式來進行說明，其中：
第1A圖係根據一實施例所繪示之記憶胞的電路示意圖。
第1B圖係根據一實施例所繪示之交叉點（cross-point）記憶胞陣列的電路示意圖。
第2圖係繪示可變電阻記憶單元之第一實施例的簡化結構剖面圖。
第3A至3D圖係根據一實施例所繪示的記憶胞之各個製造步驟的結構剖面示意圖。
第4A圖為對應第3B圖之穿透式電子顯微鏡（transmission electron microscopy, TEM）影像。
第4B圖為對應第3D圖之穿透式電子顯微鏡影像。
第5A圖係繪示可變電阻單元之第二實施例的簡化結構剖面圖。
第5B圖為對應第5A圖之穿透式電子顯微鏡影像。
第6A及6B圖係繪示由不同製程所形成之記憶體單元的電阻值分布圖。
第7圖係根據一實施例所繪示的積體電路陣列的簡化方塊圖。

【0011】

雖然下述揭露的內容係參照特定的結構實施例與方法。但應當理解的是，其並無意將本揭露內容的範圍僅限定於被具體揭露的實施例與方法，本揭露的內容仍可使用其他特徵、元件、方法與實施例來加以實施。所描述的較佳實施例僅係用來作為本揭露內容的例示，但不是用以限制其範圍，本揭露內容的範圍係以後述之申請專利範圍所定義者為準。所屬領域具有通常知識者將可認知到以下內容所述的各種等效變形。在多個不同實施例中，類似的元件通常以類似的元件符號來加以表示。

【0012】

第1A圖根據一實施例之記憶胞100所繪示之電路示意圖。記憶胞100包括電晶體102形式的存取元件，此電晶體102具有第一端點104及第二端點106。記憶胞包括位於第一端點104與第一存取線110之間的記憶體單元108，在本實施例中，第一存取線110是位元線，且更包括第二存取線112，在本實施例中，第二存取線112是連接第二端點106的源極線。在以電晶體102作為存取元件的實施例中，記憶體元件可更包括第三存取線114，在此種實施例中，第三存取線114是連接電晶體102之閘極的字元線。於另一實施例中，存取元件可以為二極體，例如第1B圖中所繪示的記憶胞100交叉點陣列。在本實施例中，不包括第三存取線。

【0013】

第2圖係繪示可變電阻的記憶體單元108之第一實施例的簡化結構剖面圖。層間導體202延伸穿過絕緣介電層204，絕緣介電層204舉例而言為二氧化矽層。層間導體202於一端可耦接至存取元件，例如存取電晶體的汲極端點，或二極體的一端點。於所述的實施例中，層間導體202為鎢插塞。然而，於一些實施例中，層間導體的材料可為其他金屬，例如鈦（titanium, Ti）、鉭（tantalum, Ta）、鋁、氮化鈦、氮化鉭、銅與鉿（hafnium, Hf）。並且於一些實施例中，層間導體層可被一內襯層所圍繞，此內襯層例如是氮化鈦內襯。

【0014】

記憶體單元108係位於層間導體202的電極表面206之上。記憶體單元具有，如第2圖之剖面結構所示的弧形外型所示的，平滑圓化之圓頂狀（domelike）表面。於所示的實施例中，記憶體單元108係可寫入至至少兩種以上的電阻狀態。雖然在第2圖中，記憶體單元被繪示為包括一可清楚區隔的第一金屬氧化物層208與一可清楚區隔的第二金屬氧化物層210。然而，於一些實施例中，第一金屬氧化物層與第二金屬氧化物層可具有或不具有清楚的邊界，此處之所以嘗試將其稱之為第一金屬氧化物層與第二金屬氧化物層，係為了表達如下所述記憶單元的實施例是由兩個不同氧化程序所製造而成。第一金屬氧化物層208與第二金屬氧化物層210可各自包括一或多種鎢的氧化物(WO _x)，舉例而言三氧化鎢(WO ₃)、五氧化二鎢(W ₂O ₅)、二氧化鎢(WO ₂)中的一種或多種。第二金屬氧化物層210係由如下所述的偏壓電漿氧化製程所製造。位於記憶體單元108的頂部，尤其是第二金屬氧化物層210的頂部，為頂部電極212，於此實施例中為存取線。

【0015】

可藉由第3A至3D圖所繪示的製造步驟來形成記憶胞，特別是記憶體單元的部分。此製程的說明強調了記憶胞的記憶體單元組件，並忽略存取元件、記憶胞中針對特定存取元件及存取線的組件，以及陣列配置。

【0016】

如第3A圖所示，層間導體202係穿過位於絕緣介電層204中的介層窗而形成，如此一來層間導體202的底端接觸存取線或是存取元件的端點。於所示的實施例中，層間導體202為鎢插塞。鎢插塞可藉由鎢材料的化學氣相沉積形成在介層窗之中。所形成的插塞係自對準（self-aligned）於介層窗中。於一些實施例中，於形成插塞之後，會進行例如化學機械研磨（chemical mechanical polishing）的平面化步驟。

【0017】

接著，進行氧化步驟使層間導體的頂端部分氧化持續一段第一時間，而形成如第3B圖所繪示的結構。舉例而言，熱氧化製程可藉由將層間導體的頂端部分暴露於溫度為500 ºC，流速為10每分鐘標準公升（standard liters per minute, slm）的氧氣中，持續1分鐘來完成。以此方法於層間導體202之上形成第一金屬氧化物層208，具有於層間導體之上形成自對準的金屬氧化物層的優點。此第一氧化步驟可包括快速熱氧化製程。此一氧化製程可能造成膨脹，使得氧化後的材料之體積至多約為用來產生氧化材料的未氧化材料體積的三倍。而且，氧化後的頂表面比原層間導體202尚未氧化的表面來得粗糙。在第4A圖中可觀察到這種膨脹現象。其中，第4A圖為對應於第3B圖之穿透式電子顯微鏡影像。

【0018】

如第3B圖和第4A圖所繪示的粗糙表面並非所希望的結果，因為將頂部電極212沉積於藉由氧化鎢插塞所形成之記憶體單元108的粗糙表面之上，可能會產生不均勻的介面，結果造成層間導體邊緣的曲率以及頂部電極與底部電極之間橫跨金屬氧化物層的間距，可能於單一記憶胞內或是在記憶胞與記憶胞之間產生變異。間距的變異可在元件的操作時造成不均勻的電場，並影響元件的可靠性。邊緣曲率的變異可能造成角落之電場增益（field enhancement）的變化，並可能影響整個陣列中元件表現的均勻性。因此，使用了可在金屬氧化物記憶體單元的邊緣上形成更均勻圓化的平滑表面的製程。為了形成平滑的表面，可於形成第一金屬氧化物層之後再進行偏壓電漿氧化製程，形成如第3C圖所繪示的結構。如第3C圖所繪示，以轟擊（bombardment）與氧化製程來修飾記憶體單元108，且記憶體單元108可包括由層間導體氧化所形成的第一金屬氧化物層208及由偏壓電漿氧化所形成的第二金屬氧化物層210的組合。

【0019】

偏壓電漿氧化製程包括在同一步驟中產生與濺鍍（sputtering）類似的轟擊效果，可將金屬氧化物層的表面平滑化，並結合可更進一步氧化包含有先前氧化之材料的層間導體頂端部分的氧化製程。轟擊與氧化的結果，使得位於層間導體之上的金屬氧化物記憶體單元108，如第3C圖的弧形外型所繪示，具有圓頂狀表面及圓化的角落。偏壓電漿氧化製程亦可圓化圍繞層間導體202的絕緣介電層204的角落，並製造出一個平滑的表面用來沉積頂部電極。而且，偏壓電漿氧化程序可改善第一金屬氧化物層208中的氧元素分布，進而改善元件的表現。

【0020】

用於偏壓電漿氧化製程的電漿可來自單一種或多種氣體。電漿係用來轟擊、氧化，或兩者的結合。用於轟擊的電漿氣體可為氬氣及/或氧氣，用於氧化的電漿氣體可為氧氣。而例如一氧化二氮（nitrous oxide, N ₂O）氣體可兼用來作為轟擊及氧化所用的電漿氣體。偏壓電漿氧化製程可以單一步驟或多步驟進行，並可包括分開的轟擊步驟與氧化步驟，及/或包括轟擊與氧化同時進行的組合步驟。舉例而言，轟擊效果可來自於用來進行氧化的偏壓氧離子，如此偏壓電漿氧化製程可藉由單一步驟、單一氣體來完成。

【0021】

在包括轟擊步驟的偏壓電漿氧化製程中，傳遞至靶材表面的轟擊總能量，以及靶材表面的初始粗糙度，是決定記憶體單元成品的表面粗糙度（surface roughness）的主要因素，因此也是記憶體單元與頂部電極之間介面均勻性的主要決定因素。轟擊能量係由一個或多個轟擊步驟之轟擊電漿的量與種類、偏壓、功率以及持續的時間所決定。第二金屬氧化物層的厚度係由偏壓電漿氧化製程中的氧化步驟所決定，並可由氧化步驟中的偏壓電壓、製程時間、壓力及/或溫度所控制。於多個實施例中，記憶體單元上的第二金屬氧化物層210的厚度介於約30至50埃（angstrom, Å）之間。

【0022】

在偏壓電漿氧化製程之後，電阻式隨機存取記憶體，其圓化平滑的結構的效益，包括在整個陣列中的層間導體之頂部角落具有更均勻增強的電場。角落的形狀對於操作的條件是重要的，因為操作時的電場會受到角落的形狀影響。圓化結構亦有助於減低角落形狀的變異，並提升元件與操作條件的均勻性。於多個實施例中，有需要使記憶體單元的頂表面具有低於3奈米方均根（root-mean-square, RMS）的表面粗糙度R _A，以提升操作時電場的均勻性。表面粗糙度R _A，為分析記憶體單元的截面所得之值。頂部部分的截面係對應到記憶體單元的頂表面的外型。透過擬合演算法（fitting algorithm），計算出最密切擬合截面之頂部部分的方程式。定義擬合線段的方程式可為任意包括例如弧線或拋物線（parabola）等線性的方程式。接著，粗糙度可被計算為自擬合線至真實的截面頂部外型部分，在與擬合線正交的方向上的平均偏差（average deviation）。

【0023】

第4B圖對應於第3D圖，係繪示以偏壓電漿氧化製程施加於例如第4A圖所示的氧化鎢插塞所形成之部分記憶胞的穿透式電子顯微鏡影像圖。此製程的參數包括：偏壓為100伏特（volt, V）、射頻（radio frequency, RF）功率為600瓦（watt, W）、時間為60秒，並進行2次。元件與製造方法的比較例，包括對未氧化的層間導體進行偏壓電漿氧化，以形成如第5A圖和第5B圖所示的記憶體單元。其中，第5A圖與對應的穿透式電子顯微鏡影像圖第5B圖，其中記憶元件包括由類似於第3A至3D圖所示的實施例所製造的第二金屬氧化物層210。於第5B圖中，鎢插塞層間導體202受到下列參數所設定的偏壓電漿氧化：偏壓為100伏特、射頻功率為600瓦、時間為60秒。

【0024】

第6A圖及第6B圖繪示以不同氧化方法所形成之記憶體單元的電阻值分布。第6A圖繪示僅由快速熱氧化於不同溫度下所製造的記憶體單元的各種電阻值分布601至607。其中601至607所分別代表的溫度為350 ºC、400 ºC、450 ºC、500 ºC、550 ºC、600 ºC、500 ºC。第6B圖繪示如圖中左側由快速熱氧化加上偏壓電漿氧化（以ROT+Biased Plasma Oxidation表示之）於不同製造參數下所製造的記憶體單元的各種電阻值分布612至618，以及如圖中右側僅由偏壓電漿氧化（以Biased Plasma Only表示之）於不同製造參數下所製造的記憶體單元的各種電阻值分布608至611，此些製造參數包括了不同的快速熱氧化溫度，以及電漿氧化的氣壓力、功率及電壓。其中608之偏壓電漿氧化反應條件為氣壓30 毫托（millitorr, mT）、功率600瓦、電壓140伏特；609之反應條件為30 毫托、600瓦、180伏特；610之反應條件為20 毫托、600瓦、100伏特；611之反應條件為30 毫托、700瓦、100伏特。612之快速熱氧化反應條件為溫度450 ºC，偏壓電漿氧化反應條件為30 毫托、600瓦、180伏特；613之反應條件為450 ºC、20 毫托、600瓦、100伏特；614之反應條件為450 ºC、30 毫托、700瓦、100伏特；615之反應條件為500 ºC、30 毫托、600瓦、180伏特；616之反應條件為500 ºC、30 毫托、700瓦、100伏特；617之反應條件為550 ºC、30 毫托、600瓦、180伏特；618之反應條件為550 ºC、30 毫托、700瓦、100伏特。此外612至618之快速熱氧化時間均為30秒，608至618之偏壓電漿氧化的氧氣流速均為400每分鐘標準公升，時間均為60秒。如圖所示，相較於由快速熱氧化加上偏壓電漿氧化所製造者的電阻值分布，僅由快速熱氧化所製造者的電阻分布較低而且較廣。可見，若僅由快速熱氧化所製造者的初始電阻較低，額外的電漿氧化改變了元件的電阻值範圍，使其具有較好的操作條件，並具有較高且更一致的電阻值。並且如圖所示，藉由偏壓電漿氧化步驟促使鎢插塞氧化所形成的記憶體單元，其電阻高於僅由快速熱氧化所製造者以及由快速熱氧化加上偏壓電漿氧化所製造者。初始電阻值的改變使得可用以微調操作條件的範圍擴大，操作條件包括了生成電壓（forming voltage）、設定/重置的電壓與電流，以及耐久性。

【0025】

第7圖為積體電路10的簡化方塊圖，積體電路10包括如第1B圖所繪示，具有以金屬氧化物作為基底之記憶體的記憶胞交叉點陣列。字元線解碼器（decoder）14耦接於並電性連接至複數條字元線16。位元線解碼器（列解碼器）18電性連接於複數條位元線20，用來從陣列中的複數個記憶胞（未繪示）讀取資料以及將資料寫入陣列中的複數個記憶胞中。位址被提供至匯流排（bus）22，再到字元線解碼器與驅動器14，以及位元線解碼器18。具有感測放大器（sense amplifier）與資料輸入結構（data-in structure）的區塊24經由資料匯流排26耦接至位元線解碼器18。來自積體電路10的輸入/輸出埠，或是其他積體電路10內部或外部的資料來源的資料，經由資料輸入線28至區塊24中的資料輸入結構。積體電路10中可包括其他電路30，例如通用處理器（general purpose processor）或特殊用途應用電路（special purpose application circuitry），或提供單晶片系統（system-on-a-chip）功能，並且被記憶胞100組成的陣列所支援的多種模組的組合。來自區塊24中資料輸入結構的資料，經由資料輸出線32至積體電路10的輸入/輸出埠，或是其他積體電路10內部或外部的資料目的地。

【0026】

於此例中實施的控制器34，使用偏壓配置狀態機（bias arrangement state machine）來控制電壓供應器（bias arrangement supply voltages）36偏壓配置的應用，例如讀取電壓、寫入電壓，以及寫入驗證電壓（program verify voltage）。控制器34可藉由使用習知的特殊用途應用電路來實施。於多個替代實施例中，控制器34包括通用處理器，其可在與執行電腦程式控制元件操作相同的積體電路上實施。在其他多個實施例中，控制器34可實施為使用特殊用途應用電路與通用處理器的組合。

【0027】

應當要理解的是，記憶體陣列不應限制於如第1B圖所示的陣列配置，其他另外的陣列配置也可用於上述所揭露的包括記憶單元的記憶胞。

【0028】

雖然本發明係透過上述較佳的實施方案與實施例所詳細揭露，應當要了解的是此些實施例意在說明而非限制。可預期的是，本發明所屬技術領域具有通常知識者能夠輕易想到本發明的改進與組合，此些改進與組合亦在本發明的精神之中，與後述的申請專利範圍之內。

108：記憶體單元

202：層間導體

204：絕緣介電層

206：電極表面

208：第一金屬氧化物層

210：第二金屬氧化物層

212：頂部電極

Claims

【第1項】

一種製造一記憶胞的方法，包括：
形成一層間導體延伸穿過一絕緣層，其中該層間導體之一第一端係耦接至一存取元件之一端點；以及
自該層間導體之一第二端形成一記憶體單元，包括：
　　一轟擊步驟，形成該記憶體單元之一截面的一平滑弧形頂端部分；以及
　　一氧化步驟，於該記憶體單元中產生複數個金屬氧化物。
【第2項】

如申請專利範圍第1項所述之方法，其中該轟擊步驟和該氧化步驟係實施於一金屬氧化物材料之上。
【第3項】

如申請專利範圍第1項所述之方法，其中於該轟擊步驟和該氧化步驟之後，該記憶胞包括一金屬氧化物材料之一弧形頂表面，該弧形頂表面之表面粗糙度小於3奈米。
【第4項】

如申請專利範圍第1項所述之方法，其中該轟擊步驟及該氧化步驟係包括於一偏壓電漿氧化製程中。
【第5項】

如申請專利範圍第4項所述之方法，其中該偏壓電漿氧化製程係實施於一金屬氧化物層之上，該金屬氧化物層係藉由該層間導體的一快速熱氧化製程而形成。
【第6項】

如申請專利範圍第1項所述之方法，其中該轟擊步驟係將緊鄰於該記憶體單元的該絕緣層之邊緣圓化。
【第7項】

如申請專利範圍第1項所述之方法，其中該記憶體單元實質上由該層間導體之金屬材料的複數個氧化物所組成。
【第8項】

如申請專利範圍第1項所述之方法，其中該記憶體單元之特徵在於具有一可寫入之電阻值。
【第9項】

一種製造一記憶胞的方法，包括：
形成一層間導體延伸穿過一絕緣層，其中該層間導體之一第一端係耦接至一存取元件之一端點；以及
自該層間導體之一第二端形成一記憶體單元，包括：
　　氧化該層間導體之該第二端的一部分；
　　於氧化該層間導體時或氧化該層間導體之後使用一轟擊步驟，形成一金屬氧化物層，具有表面粗糙度（surface roughness）小於3奈米的一弧形頂端部分；及
　　於該金屬氧化物層之上沉積一電極材料。
【第10項】

一種記憶胞，包括：
一層間導體，延伸穿過一絕緣層，其中該層間導體之一第一端係耦接至一存取元件之一端點；
一記憶體單元，位於該層間導體之一第二端之上，並包括一氧化部分；以及
一電極，位於該記憶體單元之上，並包括一電極材料，其中在該記憶體單元與該電極之間所形成的一介面，該介面具有表面粗糙度小於3奈米的一弧形截面。
【第11項】

如申請專利範圍第10項所述之記憶胞，其中該氧化部分包括由一第一材料形成之一第一金屬氧化物層，以及由一第二材料形成之一第二金屬氧化物層，該第一材料之組成與該第二材料之組成不相同。
【第12項】

如申請專利範圍第11項所述之記憶胞，其中該第一金屬氧化物層係位於該電極與該第二金屬氧化物層之間，在該第一金屬氧化物層與該第二金屬氧化物層之間所形成的一介面具有一弧形截面。
【第13項】

如申請專利範圍第11項所述之記憶胞，其中該第一金屬氧化物層與該第二金屬氧化物層包括鎢的氧化物的不同組成。
【第14項】

如申請專利範圍第10項所述之記憶胞，其中鄰接於該記憶體單元之該絕緣層的邊緣係被圓化。