JP2007258719A - ブートストラップされた非金属層を用いるフリンジ・キャパシタ - Google Patents
ブートストラップされた非金属層を用いるフリンジ・キャパシタ Download PDFInfo
- Publication number
- JP2007258719A JP2007258719A JP2007072142A JP2007072142A JP2007258719A JP 2007258719 A JP2007258719 A JP 2007258719A JP 2007072142 A JP2007072142 A JP 2007072142A JP 2007072142 A JP2007072142 A JP 2007072142A JP 2007258719 A JP2007258719 A JP 2007258719A
- Authority
- JP
- Japan
- Prior art keywords
- node
- coupled
- capacitor
- transistor device
- capacitor structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
- H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【解決手段】トップ・プレート−ボトム・プレート間フリンジ容量を用いる。ポリシリコン・プレートが、シールドとしてボトム金属層の下に挿入され、トップ・プレート−基板間の寄生容量を最小にし、かつ/または消去するために各キャパシタのトップ・プレートがブートストラップされる。これにより、制限がなくなりボトム金属層を追加のフリンジ容量を形成するのに使用し、それによって容量密度を増やすことができる。トップ・プレートからボトム・プレートまで単独にフリンジ容量に基づいて各容量を形成することによって平行プレート容量は使用されなくなり、それによりキャパシタのミスマッチを減少させることができる。ボトム・プレート−基板間の寄生容量も、小さな容量だけをブートストラップされたポリシリコン・プレートに残して消去することができる。
【選択図】図1
Description
102、104、106、108、202、204 トップ・キャパシタ・プレート
110、112、114、116、206、208 ボトム・キャパシタ・プレート
120、122 金属層
200、406、408、410、412 キャパシタ
210 基板
220 ボトム金属層
312 ポリシリコン・プレート
402 NMOSデバイス
420 ポリシリコン・プレート・ノード
422、424、426 端子
Claims (31)
- 第1ノードと第2ノードとの間に精確な高密度の容量を提供する半導体基板上のキャパシタ構造であって、
1層または複数層の導電ストリップであって、前記1層または複数層の各層内のそれぞれの前記導電ストリップが、前記第1ノードと前記第2ノードに交互に結合される導電ストリップと、
前記導電ストリップの1層または複数層のボトム層の下に配置された低インピーダンス導電プレートであって、前記低インピーダンス導電プレートが、前記第1ノードから前記低インピーダンス導電プレートへの電荷移動を減少させるために前記第1ノードに結合される低インピーダンス導電プレートと
を含むキャパシタ構造。 - 前記低インピーダンス導電プレートが、前記第1ノードから前記低インピーダンス導電プレートへの電荷移動を減少させるとともに、前記第2ノードと前記半導体基板との間の寄生容量を減少させるために前記第1ノードに結合される請求項1に記載のキャパシタ構造。
- 前記第1ノードが第1トランジスタ・デバイスの制御端子に結合され、前記第1トランジスタ・デバイスの出力端子が前記低インピーダンス導電プレートに結合される請求項1に記載のキャパシタ構造。
- 前記第1トランジスタ・デバイスの入力端子が電源電圧に結合される請求項3に記載のキャパシタ構造。
- 前記第1トランジスタ・デバイスの前記出力端子が、前記トランジスタ・デバイスに流れる特定の電流を供給するために配置された電流源に結合される請求項3に記載のキャパシタ構造。
- 前記第1ノードが第2トランジスタ・デバイスの制御端子に結合され、前記第2トランジスタ・デバイスの出力端子が前記第1トランジスタ・デバイスの制御端子に結合される請求項3に記載のキャパシタ構造。
- 前記第2トランジスタ・デバイスが、増幅器の入力段に含まれる請求項6に記載のキャパシタ構造。
- 前記増幅器がスイッチ・キャパシタ回路に含まれる請求項7に記載のキャパシタ構造。
- 前記キャパシタ構造がスイッチ・キャパシタ回路に含まれる請求項8に記載のキャパシタ構造。
- 前記第1ノードに結合されたストリップが前記第1ノードに結合された他のストリップ上に位置するように、前記1層または複数層の導電ストリップが位置合わせされる請求項1に記載のキャパシタ構造。
- 前記第2ノードに結合されたストリップが前記第2ノードに結合された他のストリップ上に位置するように、前記1層または複数層の導電ストリップが位置合わせされる請求項10に記載のキャパシタ構造。
- 低インピーダンス導電プレートが、
固体導電材料平面と、
複数の導電ストリップ
の内の1つを含む請求項1に記載のキャパシタ構造。 - 半導体基板上に構成された複数のキャパシタを含むスイッチ・キャパシタ回路であって、
前記複数のキャパシタのそれぞれが、個別の第1ノードと第2ノードを有し、前記第1ノードと第2ノードとの間に生じた容量を有し、前記複数のキャパシタのそれぞれが、
導電ストリップの1層または複数層であって、前記1層または複数層の各層内のそれぞれの前記導電ストリップが、交互に前記キャパシタの前記個別の第1ノードと、前記キャパシタの前記個別の第2ノードとに結合された、前記導電ストリップの1層または複数層と、
前記1層または複数層の導電ストリップのボトム層の下に配置された低インピーダンス導電プレートとを含む、前記スイッチ・キャパシタ回路と、
制御端子と出力端子を有する第1トランジスタ・デバイスであって、前記第1トランジスタ・デバイスの前記制御端子が前記複数のキャパシタのそれぞれの前記個別の第1ノードに結合され、前記第1トランジスタ・デバイスの前記出力端子が前記低インピーダンス導電プレートに結合される第1トランジスタ・デバイスと
を含む回路。 - 前記第1トランジスタが、さらに電源電圧に結合された入力端子を含み、前記出力端子が、前記第1トランジスタ・デバイスに流れる特定の電流を供給するために配置された電流源に結合される請求項13に記載の回路。
- 前記スイッチ・キャパシタ回路が、第1入力と第2入力を有する差動増幅器をさらに含み、前記第1入力が、前記複数のキャパシタの第1サブセットの各キャパシタの前記個別の第1ノードに結合され、前記第2入力が、前記複数のキャパシタの第2サブセットの各キャパシタの前記個別の第1ノードに結合される請求項14に記載の回路。
- 前記第1入力が反転入力であり、前記第2入力が非反転入力である請求項15に記載の回路。
- 前記差動増幅器が入力段に配置された第2トランジスタ・デバイスと第3トランジスタ・デバイスを含み、前記第1入力が前記第2トランジスタ・デバイスの制御端子であり、前記第2入力が前記第3トランジスタ・デバイスの制御端子であり、前記第2トランジスタ・デバイスの出力と前記第3トランジスタ・デバイスの出力がそれぞれ前記第1トランジスタ・デバイスの前記制御端子に結合される請求項15に記載の回路。
- 前記差動増幅器がオペレーショナル・トランスコンダクタンス増幅器であり、前記第1トランジスタ・デバイスがNMOSデバイスであり、前記第2と第3トランジスタ・デバイスがPMOSデバイスである請求項17に記載の回路。
- 第1ノードと第2ノードの間に生じる容量を有し、半導体基板上に構成された精確な、高密度のキャパシタを得る方法であって、
前記半導体基板上に導電ストリップの1層または複数層を配置するステップであって、前記1層または複数層の各層内のそれぞれの前記導電ストリップが交互に前記第1ノードと前記第2ノードに結合される、前記配置するステップと、
前記1層または複数層の前記導電ストリップのボトム層の下に低インピーダンス導電プレートを配置するステップと、
前記第1ノードから前記低インピーダンス導電プレートへの電荷移動を減少させるステップと
を含む方法。 - 前記第1ノードから前記低インピーダンス導電プレートへの前記電荷移動を減少させるステップが、前記低インピーダンス導電プレートに生じる電圧を前記第1ノードに生じる電圧に追随させるように前記低インピーダンス導電プレートに生じる電圧を調節するステップを含む請求項19に記載の方法。
- 前記調節するステップが、前記第1ノードをトランジスタ・デバイスの制御端子に結合するステップと、前記低インピーダンス導電プレートを前記トランジスタ・デバイスの前記出力端子に結合するステップとを含む請求項20に記載の方法。
- 前記トランジスタ・デバイスがNMOSデバイスであり、前記1層または複数層の導電ストリップが金属層を含み、前記低インピーダンス導電プレートがポリシリコン・プレートを含む請求項21に記載の方法。
- 第1ノードと第2ノードとの間に精確な高密度の容量を提供する半導体基板上のキャパシタ構造であって、
1層または複数層導電ストリップであって、前記1層または複数層の各層内のそれぞれの前記導電ストリップが交互に前記第1ノードと前記第2ノードに結合される、前記導電ストリップと、
前記1層または複数層の前記導電ストリップのボトム層の下に前記半導体基板内に配置された拡散層であって、前記第1ノードから前記拡散層への電荷移動を減少させるために前記第1ノードに結合される、前記拡散層と
を含むキャパシタ構造。 - 前記拡散層が、前記第1ノードから前記拡散層への電荷移動を減少させるとともに、前記第2ノードと前記半導体基板との間の寄生容量を減少させるために前記第1ノードに結合される請求項23に記載のキャパシタ構造。
- 前記第1ノードがNMOSデバイスのゲート端子に結合され、前記NMOSデバイスのソース端子が前記拡散層に結合される請求項23に記載のキャパシタ構造。
- 前記NMOSデバイスのドレイン端子が電源電圧に結合される請求項25に記載のキャパシタ構造。
- 前記NMOSデバイスの前記ソース端子が前記NMOSデバイスに流れる特定の電流を供給するために配置された電流源に結合される請求項25に記載のキャパシタ構造。
- 前記第1ノードがPMOSデバイスのゲート端子に結合され、前記PMOSデバイスのソース端子が前記NMOSデバイスの前記ゲート端子に結合される請求項25に記載のキャパシタ構造。
- 前記PMOSデバイスがオペレーショナル・トランスコンダクタンス増幅器の入力段に含まれる請求項28に記載のキャパシタ構造。
- 前記オペレーショナル・トランスコンダクタンス増幅器と前記キャパシタ構造が共にスイッチ・キャパシタ回路に含まれる請求項29に記載のキャパシタ構造。
- 前記拡散層が、
nウェル拡散層または
pウェル拡散層
の内の1つを含む請求項23に記載のキャパシタ構造。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/384,961 | 2006-03-20 | ||
US11/384,961 US8076752B2 (en) | 2006-03-20 | 2006-03-20 | Fringe capacitor using bootstrapped non-metal layer |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007258719A true JP2007258719A (ja) | 2007-10-04 |
JP4778464B2 JP4778464B2 (ja) | 2011-09-21 |
Family
ID=38516896
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007072142A Expired - Fee Related JP4778464B2 (ja) | 2006-03-20 | 2007-03-20 | ブートストラップされた非金属層を用いるフリンジ・キャパシタ |
Country Status (3)
Country | Link |
---|---|
US (4) | US8076752B2 (ja) |
JP (1) | JP4778464B2 (ja) |
TW (1) | TWI347669B (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7528468B2 (en) * | 2006-09-25 | 2009-05-05 | Freescale Semiconductor, Inc. | Capacitor assembly with shielded connections and method for forming the same |
IT1403475B1 (it) * | 2010-12-20 | 2013-10-17 | St Microelectronics Srl | Struttura di connessione per un circuito integrato con funzione capacitiva |
KR20140005399A (ko) * | 2012-06-27 | 2014-01-15 | 삼성전자주식회사 | 소신호 수신기 및 이를 포함한 집적회로 |
US8902004B2 (en) | 2012-09-27 | 2014-12-02 | Xilinx, Inc. | Reducing the effect of parasitic mismatch at amplifier inputs |
US9450041B2 (en) * | 2012-11-28 | 2016-09-20 | Marvell World Trade Ltd. | Stackable high-density metal-oxide-metal capacitor with minimum top plate parasitic capacitance |
EP3729532B1 (en) | 2017-12-18 | 2023-11-01 | Intel Corporation | Compound capacitor structures |
CN110323334B (zh) * | 2019-07-09 | 2023-03-24 | 四川中微芯成科技有限公司 | 一种用寄生电容做adc电容的结构及方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61263251A (ja) * | 1985-05-17 | 1986-11-21 | Nec Corp | 半導体装置 |
JPH07283076A (ja) * | 1994-04-15 | 1995-10-27 | Nippon Telegr & Teleph Corp <Ntt> | キャパシタ |
JPH07297188A (ja) * | 1994-04-25 | 1995-11-10 | Hitachi Ltd | 半導体集積回路装置 |
JP2004146632A (ja) * | 2002-10-25 | 2004-05-20 | Denso Corp | 半導体装置およびその製造方法 |
JP2005183739A (ja) * | 2003-12-19 | 2005-07-07 | Ricoh Co Ltd | 容量素子 |
JP2005197396A (ja) * | 2004-01-06 | 2005-07-21 | Renesas Technology Corp | 半導体装置 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL9201053A (nl) * | 1992-06-15 | 1994-01-03 | Koninkl Philips Electronics Nv | Switched capacitor ladingspomp, alsmede zaagtandoscillator voorzien van een dergelijke switched capacitor ladingspomp. |
US5208725A (en) | 1992-08-19 | 1993-05-04 | Akcasu Osman E | High capacitance structure in a semiconductor device |
JP3413823B2 (ja) | 1996-03-07 | 2003-06-09 | 日本電気株式会社 | 半導体装置及びその製造方法 |
TW327241B (en) | 1997-07-24 | 1998-02-21 | United Semiconductor Corp | The method for lowing down gate boundary capacitor |
WO2002029836A1 (en) | 2000-10-02 | 2002-04-11 | Andelman Marc D | Fringe-field capacitor electrode for electrochemical device |
US6545854B2 (en) | 2001-05-25 | 2003-04-08 | Presidio Components, Inc. | Fringe-field non-overlapping-electrodes discoidal feed-through ceramic filter capacitor with high breakdown voltage |
US6661638B2 (en) | 2001-12-07 | 2003-12-09 | Avaya Technology Corp. | Capacitor employing both fringe and plate capacitance and method of manufacture thereof |
US6737698B1 (en) | 2002-03-11 | 2004-05-18 | Silicon Laboratories, Inc. | Shielded capacitor structure |
TW541646B (en) * | 2002-07-11 | 2003-07-11 | Acer Labs Inc | Polar integrated capacitor and method of making same |
US7335966B2 (en) * | 2004-02-26 | 2008-02-26 | Triad Semiconductor, Inc. | Configurable integrated circuit capacitor array using via mask layers |
US20070267733A1 (en) * | 2006-05-18 | 2007-11-22 | International Business Machines Corporation | Symmetrical MIMCAP capacitor design |
-
2006
- 2006-03-20 US US11/384,961 patent/US8076752B2/en not_active Expired - Fee Related
-
2007
- 2007-03-20 TW TW096109585A patent/TWI347669B/zh not_active IP Right Cessation
- 2007-03-20 JP JP2007072142A patent/JP4778464B2/ja not_active Expired - Fee Related
-
2011
- 2011-11-23 US US13/303,318 patent/US8299575B2/en not_active Expired - Fee Related
- 2011-11-23 US US13/303,381 patent/US8299576B2/en not_active Expired - Fee Related
- 2011-11-23 US US13/303,437 patent/US8299577B2/en not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61263251A (ja) * | 1985-05-17 | 1986-11-21 | Nec Corp | 半導体装置 |
JPH07283076A (ja) * | 1994-04-15 | 1995-10-27 | Nippon Telegr & Teleph Corp <Ntt> | キャパシタ |
JPH07297188A (ja) * | 1994-04-25 | 1995-11-10 | Hitachi Ltd | 半導体集積回路装置 |
JP2004146632A (ja) * | 2002-10-25 | 2004-05-20 | Denso Corp | 半導体装置およびその製造方法 |
JP2005183739A (ja) * | 2003-12-19 | 2005-07-07 | Ricoh Co Ltd | 容量素子 |
JP2005197396A (ja) * | 2004-01-06 | 2005-07-21 | Renesas Technology Corp | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
TWI347669B (en) | 2011-08-21 |
JP4778464B2 (ja) | 2011-09-21 |
US20120094463A1 (en) | 2012-04-19 |
TW200802792A (en) | 2008-01-01 |
US8299576B2 (en) | 2012-10-30 |
US8076752B2 (en) | 2011-12-13 |
US20070215928A1 (en) | 2007-09-20 |
US20120092068A1 (en) | 2012-04-19 |
US20120092069A1 (en) | 2012-04-19 |
US8299577B2 (en) | 2012-10-30 |
US8299575B2 (en) | 2012-10-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4778464B2 (ja) | ブートストラップされた非金属層を用いるフリンジ・キャパシタ | |
JP4161892B2 (ja) | 半導体装置 | |
JP6800815B2 (ja) | 半導体装置 | |
JP3993473B2 (ja) | 半導体集積回路装置 | |
CN101257021A (zh) | 半导体装置结构及半导体装置 | |
JP2000252428A (ja) | 容量回路および半導体集積回路装置 | |
US9812457B1 (en) | Ultra high density integrated composite capacitor | |
US6388511B1 (en) | Filter circuit | |
US9590579B2 (en) | Wide range transimpedance amplifier | |
US20090014801A1 (en) | Decoupling capacitor circuit and layout for leakage current reduction and esd protection improvement | |
JP2008130683A (ja) | 半導体集積回路装置 | |
JP2005136055A (ja) | 半導体集積回路装置およびデルタ・シグマad変換装置 | |
JP2004327619A (ja) | 半導体集積回路装置及びその製造方法 | |
US10348287B2 (en) | Switched-capacitor circuit, a radio frequency device, and a switched-capacitor circuit manufacturing method | |
JP2005072233A (ja) | 半導体装置 | |
US7292455B2 (en) | Multilayered power supply line for semiconductor integrated circuit and layout method thereof | |
JP4427566B2 (ja) | 半導体装置 | |
US20220416011A1 (en) | Capacitor structure | |
KR102482723B1 (ko) | 디커플링 커패시터들 및 배열들을 포함하는 집적 회로 구조체 | |
WO2018125060A1 (en) | High density metal-insulator-metal decoupling capacitor | |
JP2009117697A (ja) | 半導体集積回路および電子回路 | |
JP2002368117A (ja) | アナログmos半導体装置、その製造方法、製造プログラム及びプログラム装置 | |
JPH08316323A (ja) | 電源配線の形成方法及びそれを用いた回路装置 | |
JP5019059B2 (ja) | スイッチトキャパシタ回路を用いた積分回路、ローパスフィルタおよび電子機器 | |
JP3175678B2 (ja) | 半導体集積回路装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101129 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110104 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110404 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110407 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110506 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110628 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110701 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4778464 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140708 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |