JP4778464B2 - ブートストラップされた非金属層を用いるフリンジ・キャパシタ - Google Patents
ブートストラップされた非金属層を用いるフリンジ・キャパシタ Download PDFInfo
- Publication number
- JP4778464B2 JP4778464B2 JP2007072142A JP2007072142A JP4778464B2 JP 4778464 B2 JP4778464 B2 JP 4778464B2 JP 2007072142 A JP2007072142 A JP 2007072142A JP 2007072142 A JP2007072142 A JP 2007072142A JP 4778464 B2 JP4778464 B2 JP 4778464B2
- Authority
- JP
- Japan
- Prior art keywords
- node
- layer
- capacitor
- conductive
- coupled
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
- H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
102、104、106、108、202、204 トップ・キャパシタ・プレート
110、112、114、116、206、208 ボトム・キャパシタ・プレート
120、122 金属層
200、406、408、410、412 キャパシタ
210 基板
220 ボトム金属層
312 ポリシリコン・プレート
402 NMOSデバイス
420 ポリシリコン・プレート・ノード
422、424、426 端子
Claims (25)
- 半導体基板上に形成され、第1ノードと第2ノードとの間に静電容量を提供するキャパシタであって、
前記半導体基板上に重ねられた1層または複数層の導電ストリップ層であって、前記導電ストリップ層の各層は複数の導電ストリップを含み、前記導電ストリップ層の各層内において隣り合う導電ストリップのペアのそれぞれに対して、前記隣り合う導電ストリップのペアのうちキャパシタのトッププレートに対応する第1の導電ストリップは、前記第2ノードではなく前記第1ノードに結合され、前記隣り合う導電ストリップのペアのうちキャパシタのボトムプレートに対応する第2の導電ストリップは、前記第1ノードではなく前記第2ノードに結合された、1層または複数層の導電ストリップ層と、
前記半導体基板の直上に形成され、前記第1ノードに結合された導電ストリップおよび前記第2ノードに結合された導電ストリップの下側の領域に広がって、前記第2ノードと前記半導体基板との間の寄生容量を減少させる低インピーダンス導電層と
を有し、
この低インピーダンス導電層と前記第1ノードとは、それぞれブーストストラップ回路の一端と他端に接続されて、前記低インピーダンス導電層に生じる電圧を前記第1ノードに生じる電圧に追随させて、前記第1ノードから前記低インピーダンス導電層への電荷移動を減少させる、
キャパシタ。 - 前記第1ノードに結合された導電ストリップが前記第1ノードに結合された他の導電ストリップ上に位置するように、前記導電ストリップ層が位置合わせされる請求項1に記載のキャパシタ。
- 前記第2ノードに結合された導電ストリップが前記第2ノードに結合された他の導電ストリップ上に位置するように、前記導電ストリップ層が位置合わせされる請求項2に記載のキャパシタ。
- 前記低インピーダンス導電層が、
固体低インピーダンス導電材料平面と、
複数の低インピーダンス導電ストリップ
のうちの1つを含む請求項1に記載のキャパシタ。 - 半導体基板上に構成された複数のキャパシタを含み、前記複数のキャパシタのそれぞれが、個別の第1ノードと個別の第2ノードを有し、前記第1ノードと前記第2ノードとの間に生じた静電容量を有する、スイッチ・キャパシタ回路であって、
前記複数のキャパシタのそれぞれは、
前記半導体基板上に重ねられた1層または複数層の導電ストリップ層であって、前記導電ストリップ層の各層は複数の導電ストリップを含み、それぞれの前記導電ストリップ層の各層内において隣り合う導電ストリップのペアのそれぞれに対して、前記隣り合う導電ストリップのペアのうちキャパシタのトッププレートに対応する第1の導電ストリップは、それぞれのキャパシタの個別の前記第2ノードではなく個別の前記第1ノードに結合され、前記隣り合う導電ストリップのペアのうちキャパシタのボトムプレートに対応する第2の導電ストリップは、それぞれのキャパシタの個別の前記第1ノードではなく個別の前記第2ノードに結合された、個別の1層または複数層の導電ストリップ層と、
前記半導体基板の直上に形成され、個別の前記導電ストリップ層のすべての下側の領域に広がって、個別の第2ノードのそれぞれと前記半導体基板との間の寄生容量を減少させる低インピーダンス導電層と、
第1入力と第2入力をもつ入力段を備えた差動増幅器であって、前記第1入力が、前記複数のキャパシタの第1サブセットの各キャパシタの前記個別の第1ノードに結合され、前記第2入力が、前記複数のキャパシタの第2サブセットの各キャパシタの前記個別の第1ノードに結合される、差動増幅器と、
前記差動増幅器の前記入力段に結合された制御端子と、前記低インピーダンス導電層に結合された第1チャネル端子とを備える、第1トランジスタ・デバイスと、
を含むスイッチ・キャパシタ回路。 - 前記第1トランジスタ・デバイスは、さらに電源電圧に結合された入力端子を含み、この第1トランジスタ・デバイスの前記第1チャネル端子が、前記第1トランジスタ・デバイスに流れる特定の電流を供給するために配置された電流源に結合される
請求項5に記載のスイッチ・キャパシタ回路。 - 前記第1入力が反転入力であり、前記第2入力が非反転入力である
請求項5に記載のスイッチ・キャパシタ回路。 - 前記差動増幅器の前記入力段は、第2トランジスタ・デバイスと第3トランジスタ・デバイスとを含み、
前記第1入力は、前記第2トランジスタ・デバイスの制御端子であり、
前記第2入力は、前記第3トランジスタ・デバイスの制御端子であり、
前記第2トランジスタ・デバイスの第1チャネル端子と前記第3トランジスタ・デバイスの第1チャネル端子とは、それぞれ前記第1トランジスタ・デバイスの前記制御端子に結合される
請求項5に記載のスイッチ・キャパシタ回路。 - 前記差動増幅器は、オペレーショナル・トランスコンダクタンス増幅器であり、
前記第1トランジスタ・デバイスは、NMOSデバイスであり、
前記第2と第3トランジスタ・デバイスは、PMOSデバイスである
請求項8に記載のスイッチ・キャパシタ回路。 - 半導体基板上に構成され、第1ノードと第2ノードとの間に生じる容量を有するキャパシタを得る方法であって、
1層または複数層の導電ストリップ層を構成するステップであって、前記導電ストリップ層の各層内において隣り合う導電ストリップのペアのそれぞれに対して、前記隣り合う導電ストリップのペアのうちキャパシタのトッププレートに対応する第1の導電ストリップを前記第2ノードではなく前記第1ノードに結合するステップと、前記隣り合う導電ストリップのペアのうちキャパシタのボトムプレートに対応する第2の導電ストリップを前記第1ノードではなく前記第2ノードに結合するステップとを有し、前記半導体基板上にキャパシタを形成する、前記1層または複数層の導電ストリップ層を構成するステップと、
最下層の前記導電ストリップ層の下に低インピーダンス層を構成するステップであって、前記低インピーダンス層は、前記第1ノードに結合された導電ストリップおよび前記第2ノードに結合された導電ストリップの下側の領域に広がって、前記第2ノードと前記半導体基板との間の寄生容量を減少させる、低インピーダンス層を構成するステップと、
前記低インピーダンス導電層に生じる電圧を前記第1ノードに生じる電圧に追随させて、前記第1ノードから前記低インピーダンス導電層への電荷移動を減少させる、ステップと
を含む方法。 - 前記追随させるステップは、
前記第1ノードをトランジスタ・デバイスの制御端子に結合するステップと、
前記低インピーダンス導電層を前記トランジスタ・デバイスの第1チャネル端子に結合するステップと
を含む請求項10に記載の方法。 - 前記トランジスタ・デバイスがNMOSデバイスであり、
前記導電ストリップ層が金属層を含み、
前記低インピーダンス導電層がポリシリコン・プレートを含む
請求項11に記載の方法。 - 半導体基板上に形成され、第1ノードと第2ノードとの間に静電容量を提供するキャパシタと、ブーストストラップ回路と、を備えた回路であって、
前記キャパシタは、
前記半導体基板上に重ねられた1層または複数層の導電ストリップ層であって、前記導電ストリップ層の各層は複数の導電ストリップを含み、前記1層または複数層の導電ストリップ層の各層内において隣り合う導電ストリップのペアのそれぞれに対して、前記隣り合う導電ストリップのペアのうちキャパシタのトッププレートに対応する第1の導電ストリップは、前記第2ノードではなく前記第1ノードに結合され、前記隣り合う導電ストリップのペアのうちキャパシタのボトムプレートに対応する第2の導電ストリップは、前記第1ノードではなく前記第2ノードに結合された、1層または複数層の導電ストリップ層と、
前記半導体基板と最下層の前記導電ストリップ層との間に構成される低インピーダンス導電層であって、前記第1ノードに結合された導電ストリップおよび前記第2ノードに結合された導電ストリップの下側の領域に広がって、前記第2ノードと前記半導体基板との間の寄生容量を減少させる低インピーダンス導電層と
を有し、
前記ブーストストラップ回路は、
前記第1ノードに結合された第1端子と、前記低インピーダンス導電層に接続された第2端子との間に構成され、前記低インピーダンス導電層に生じる電圧を前記第1ノードに生じる電圧に追随させて、前記第1ノードから前記低インピーダンス導電層への電荷移動を減少させる、
ことを特徴とする回路。 - 前記ブーストストラップ回路は、第1トランジスタ・デバイスを備え、前記第1端子は前記第1トランジスタ・デバイスの制御端子であり、前記第2端子は前記第1トランジスタ・デバイスの第1チャネル端子である、
請求項13に記載の回路。 - 前記第1トランジスタ・デバイスの第2チャネル端子は電源電圧に結合される、
請求項14に記載の回路。 - 前記第2端子は、前記第1トランジスタ・デバイスに流れる特定の電流を供給するために配置された電流源に結合される、
請求項14に記載の回路。 - 前記ブーストストラップ回路は、
第1トランジスタ・デバイスと第2トランジスタ・デバイスとを備え、
前記第1端子は前記第1トランジスタ・デバイスの制御端子に結合され、
前記第1トランジスタ・デバイスの第1チャネル端子は前記第2トランジスタ・デバイスの制御端子に結合され、
前記第2端子は前記第2トランジスタ・デバイスの前記第1チャネル端子である、
請求項13に記載の回路。 - 前記第1トランジスタ・デバイスは、増幅器の入力段に含まれる
請求項17に記載の回路。 - 前記増幅器は、スイッチ・キャパシタ回路に含まれる
請求項18に記載の回路。 - 前記キャパシタは、スイッチ・キャパシタ回路に含まれる
請求項19に記載の回路。 - 前記低インピーダンス導電層は、
最下層の前記導電ストリップ層の下にある前記半導体基板内に構成される拡散層と、
前記半導体基板と最下層の前記導電ストリップ層との間に構成されたポリシリコン層と
のうちいずれかである
請求項13に記載の回路。 - 前記低インピーダンス導電層は前記拡散層であり、
前記ブーストストラップ回路は、NMOSデバイスを備え、このNMOSデバイスのゲート端子は前記第1ノードに結合され、前記NMOSデバイスのソース端子は前記拡散層に結合されている、
請求項13に記載の回路。 - 前記NMOSデバイスのドレイン端子は電源電圧に結合される
請求項22に記載の回路。 - 前記NMOSデバイスの前記ソース端子は前記NMOSデバイスに流れる特定の電流を供給するために配置された電流源に結合される
請求項22に記載の回路。 - 前記低インピーダンス導電層は前記拡散層であり、
この拡散層は、nウェル拡散層またはpウェル拡散層の内の1つを含む請求項21に記載の回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/384,961 | 2006-03-20 | ||
US11/384,961 US8076752B2 (en) | 2006-03-20 | 2006-03-20 | Fringe capacitor using bootstrapped non-metal layer |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007258719A JP2007258719A (ja) | 2007-10-04 |
JP4778464B2 true JP4778464B2 (ja) | 2011-09-21 |
Family
ID=38516896
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007072142A Expired - Fee Related JP4778464B2 (ja) | 2006-03-20 | 2007-03-20 | ブートストラップされた非金属層を用いるフリンジ・キャパシタ |
Country Status (3)
Country | Link |
---|---|
US (4) | US8076752B2 (ja) |
JP (1) | JP4778464B2 (ja) |
TW (1) | TWI347669B (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7528468B2 (en) * | 2006-09-25 | 2009-05-05 | Freescale Semiconductor, Inc. | Capacitor assembly with shielded connections and method for forming the same |
IT1403475B1 (it) * | 2010-12-20 | 2013-10-17 | St Microelectronics Srl | Struttura di connessione per un circuito integrato con funzione capacitiva |
KR20140005399A (ko) * | 2012-06-27 | 2014-01-15 | 삼성전자주식회사 | 소신호 수신기 및 이를 포함한 집적회로 |
US8902004B2 (en) | 2012-09-27 | 2014-12-02 | Xilinx, Inc. | Reducing the effect of parasitic mismatch at amplifier inputs |
US9450041B2 (en) | 2012-11-28 | 2016-09-20 | Marvell World Trade Ltd. | Stackable high-density metal-oxide-metal capacitor with minimum top plate parasitic capacitance |
US11380755B2 (en) | 2017-12-18 | 2022-07-05 | Intel Corporation | Compound capacitor structures |
CN110323334B (zh) * | 2019-07-09 | 2023-03-24 | 四川中微芯成科技有限公司 | 一种用寄生电容做adc电容的结构及方法 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61263251A (ja) * | 1985-05-17 | 1986-11-21 | Nec Corp | 半導体装置 |
NL9201053A (nl) * | 1992-06-15 | 1994-01-03 | Koninkl Philips Electronics Nv | Switched capacitor ladingspomp, alsmede zaagtandoscillator voorzien van een dergelijke switched capacitor ladingspomp. |
US5208725A (en) | 1992-08-19 | 1993-05-04 | Akcasu Osman E | High capacitance structure in a semiconductor device |
JPH07283076A (ja) * | 1994-04-15 | 1995-10-27 | Nippon Telegr & Teleph Corp <Ntt> | キャパシタ |
JPH07297188A (ja) * | 1994-04-25 | 1995-11-10 | Hitachi Ltd | 半導体集積回路装置 |
JP3413823B2 (ja) | 1996-03-07 | 2003-06-09 | 日本電気株式会社 | 半導体装置及びその製造方法 |
TW327241B (en) | 1997-07-24 | 1998-02-21 | United Semiconductor Corp | The method for lowing down gate boundary capacitor |
AU2001296470A1 (en) | 2000-10-02 | 2002-04-15 | Marc D. Andelman | Fringe-field capacitor electrode for electrochemical device |
US6545854B2 (en) | 2001-05-25 | 2003-04-08 | Presidio Components, Inc. | Fringe-field non-overlapping-electrodes discoidal feed-through ceramic filter capacitor with high breakdown voltage |
US6661638B2 (en) | 2001-12-07 | 2003-12-09 | Avaya Technology Corp. | Capacitor employing both fringe and plate capacitance and method of manufacture thereof |
US6737698B1 (en) | 2002-03-11 | 2004-05-18 | Silicon Laboratories, Inc. | Shielded capacitor structure |
TW541646B (en) * | 2002-07-11 | 2003-07-11 | Acer Labs Inc | Polar integrated capacitor and method of making same |
JP2004146632A (ja) * | 2002-10-25 | 2004-05-20 | Denso Corp | 半導体装置およびその製造方法 |
JP4371799B2 (ja) * | 2003-12-19 | 2009-11-25 | 株式会社リコー | 容量素子 |
JP4525965B2 (ja) * | 2004-01-06 | 2010-08-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US7335966B2 (en) * | 2004-02-26 | 2008-02-26 | Triad Semiconductor, Inc. | Configurable integrated circuit capacitor array using via mask layers |
US20070267733A1 (en) * | 2006-05-18 | 2007-11-22 | International Business Machines Corporation | Symmetrical MIMCAP capacitor design |
-
2006
- 2006-03-20 US US11/384,961 patent/US8076752B2/en not_active Expired - Fee Related
-
2007
- 2007-03-20 TW TW096109585A patent/TWI347669B/zh not_active IP Right Cessation
- 2007-03-20 JP JP2007072142A patent/JP4778464B2/ja not_active Expired - Fee Related
-
2011
- 2011-11-23 US US13/303,381 patent/US8299576B2/en not_active Expired - Fee Related
- 2011-11-23 US US13/303,437 patent/US8299577B2/en not_active Expired - Fee Related
- 2011-11-23 US US13/303,318 patent/US8299575B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2007258719A (ja) | 2007-10-04 |
US20120092069A1 (en) | 2012-04-19 |
US8299575B2 (en) | 2012-10-30 |
US8076752B2 (en) | 2011-12-13 |
TWI347669B (en) | 2011-08-21 |
US20120094463A1 (en) | 2012-04-19 |
TW200802792A (en) | 2008-01-01 |
US20070215928A1 (en) | 2007-09-20 |
US8299577B2 (en) | 2012-10-30 |
US8299576B2 (en) | 2012-10-30 |
US20120092068A1 (en) | 2012-04-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4778464B2 (ja) | ブートストラップされた非金属層を用いるフリンジ・キャパシタ | |
US7320482B2 (en) | Semiconductor integrated circuit device | |
JP4161892B2 (ja) | 半導体装置 | |
JP3522144B2 (ja) | 容量回路および半導体集積回路装置 | |
CN101257021A (zh) | 半导体装置结构及半导体装置 | |
JP2008226998A (ja) | 半導体集積回路 | |
US20190378793A1 (en) | Integration of guard ring with passive components | |
US6388511B1 (en) | Filter circuit | |
JP2008130683A (ja) | 半導体集積回路装置 | |
JP2004327619A (ja) | 半導体集積回路装置及びその製造方法 | |
US10348287B2 (en) | Switched-capacitor circuit, a radio frequency device, and a switched-capacitor circuit manufacturing method | |
JP2005072233A (ja) | 半導体装置 | |
US7292455B2 (en) | Multilayered power supply line for semiconductor integrated circuit and layout method thereof | |
US20200259080A1 (en) | Semiconductor device and manufacturing method for same | |
US20220416011A1 (en) | Capacitor structure | |
JP4427566B2 (ja) | 半導体装置 | |
KR102167001B1 (ko) | 반도체 소자의 레이아웃 및 그 방법 | |
WO2018125060A1 (en) | High density metal-insulator-metal decoupling capacitor | |
US6906593B2 (en) | Frequency compensation of wide-band resistive gain amplifier | |
JPH08316323A (ja) | 電源配線の形成方法及びそれを用いた回路装置 | |
JPS61224348A (ja) | 半導体集積回路装置 | |
JP3544799B2 (ja) | レイアウト設計方法、露光用マスク及び半導体装置 | |
JP3175678B2 (ja) | 半導体集積回路装置 | |
KR20010011716A (ko) | 저항 필터를 이용한 전원 잡음 제거 장치 | |
JP3189797B2 (ja) | 半導体集積回路の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101129 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110104 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110404 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110407 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110506 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110628 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110701 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4778464 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140708 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |