TW201911473A - 半導體裝置 - Google Patents

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Abstract

多晶矽電阻在終止模製封裝處理後電阻變動率高。為了要達成高精密度調整，吾人期望實現一種幾乎不受到因模製封裝處理而在基板上產生之應力的影響之電阻。 電阻元件被形成於多數之佈線層，該電阻元件具有形成於第1佈線層的第1導電層51、形成於第2佈線層的第2導電層52以及將第1導電層51與第2導電層52連接的層間導電層53之重複圖案。

Description

半導體裝置
本發明係關於具有採用電阻元件的調整電路之半導體裝置。
半導體裝置設有振盪電時，一般會設置調整電路，用以調整振盪電路的頻率特性。調整電路具有電阻，調整該電阻的電阻值，藉以可對每一半導體裝置(晶片)，將振盪電路的振盪頻率設定在所期望的值。已知有形成電晶體等的電路元件之際使用之多晶矽電阻，作為調整電路使用之電阻元件。已知多晶矽電阻雖具有可在不使半導體裝置的製程變複雜下形成，其電阻率也高且用小面積就可實現高電阻的優異點，但在模製封裝處理後電阻值會變動。這是矽晶片上的電阻元件(多晶矽電阻)承受來自封膠樹脂的應力，因形狀變形或壓電效應等而產生電阻值變動。專利文獻1中使多晶矽電阻承受封膠樹脂的應力極小化，因而限制多晶矽的配置位置。 [習知技術文獻] [專利文獻]
[專利文獻1] 日本特開2013-229509號公報
[發明所欲解決的課題]
依據專利文獻1，係以將多晶矽電阻從晶圓狀態(調整完成的狀態)到模製封裝終止後的多晶矽電阻之電阻變動率抑制在約±0.5％以內，為其目標。但是，近年來調整電路要求的精度提高，期望使電阻變動率盡可能降低。另外，專利文獻1公開的技術，多晶矽電阻可配置的位置受到限制，因而必須降低佈局的自由度。
經由本說明書中的表述和附圖，其他的課題及嶄新的特徵將會更明確。 [解決課題的技術手段]
本發明實現了形成於多數之佈線層，以垂直於半導體基板面的方向作為主電阻之電阻元件，來作為調整電路適用之電阻元件。 [發明功效]
本發明可實現終止模製封裝處理後電阻變動率小的電阻。
以下，參考圖面來說明實施形態。首先，圖1中表示本實施例的半導體裝置1之方塊圖。在半導體裝置1的基板上，形成電晶體等的主動元件、電阻或電容等的被動元件。用這些元件，在半導體裝置1形成各種的功能塊。圖1中表示CPU(中央處理單元)2、RAM3、周邊IP4、不揮發記憶體5，作為功能塊的例子。周邊IP例如列舉有A/D轉換器。這些功能塊間則是透過匯流排10交換位址或資料。時脈產生電路7依據晶片內嵌振盪器8的振盪訊號產生時脈，分配給這些功能塊。晶片內嵌振盪器8具有電阻9。電阻9的電阻值被調整在預定的值，每個半導體裝置1內嵌振盪器8的振盪頻率設定在期望的值。調整電路所必要的調整碼被寫入在不揮發記憶體5或RAM3，根據經由暫存器6讀取之調整碼，電阻9的電阻值被調整在預定的值。
圖2中表示內嵌振盪器8的一個例子也就是震盪電路之電路圖。振盪電路具有：調整電路20、恆定電流產生電路21、電容22和23、電容驅動電路24和25、比較器26和27、閂鎖電路28。電容驅動電路24具有：源極．集極路徑串聯之PMOS電晶體31和NMOS電晶體32。NMOS電晶體32的源極被連接到接地端子，集極被連接到PMOS電晶體31的集極。PMOS電晶體31的集極與NMOS電晶體32的集極之連接點為電容驅動電路24的輸出節點，連接著電容22。PMOS電晶體31的源極輸入恆定電流產生電路21輸出之輸出電流Ir0×m。此外，恆定電流產生電路21在PMOS電晶體41的源極．集極路徑流過之電流為Ir0。恆定電流產生電路21在PMOS電晶體42(43)的電晶體大小成為PMOS電晶體41其電晶體大小的m倍。因而，變成PMOS電晶體31的源極輸入輸出電流Ir0×m。PMOS電晶體31的閘極與NMOS電晶體32的閘極為共同連接，輸入閂鎖電路28的輸出訊號Q。電容22被連接在電容驅動電路24的輸出節點與接地端子之間，藉以依照電容22蓄存的電荷量，在電容驅動電路24的輸出節點產生電壓。在該輸出節點連接電容23之電容驅動電路25也是同樣，其詳細說明省略，但PMOS電晶體33的閘極與NMOS電晶體34的閘極為被共同連接，輸入閂鎖電路28的輸出訊號QN。
在比較器26的非反相輸入端子(＋)輸入振盪基準電壓VREF ，在反相輸入端子(－)輸入電容驅動電路24的輸出節點電壓VCPO 。比較器26依照振盪基準電壓VREF 與輸出節點電壓VCPO 的大小關係切換設定訊號S的邏輯準位。具體而言，比較器26在輸出節點電壓VCPO 大於振盪基準電壓VREF 時，設定訊號S為高準位，在輸出節點電壓VCPO 小於振盪基準電壓VREF 時，設定訊號S為低準位。切換重設訊號R的邏輯準位之比較器27也是同樣，其詳細說明省略，但在比較器27的非反相輸入端子(＋)輸入振盪基準電壓VREF ，在反相輸入端子(－)輸入電容驅動電路25的輸出節點電壓VCP1 。
此外，為了要穩定地切換輸出之設定訊號S(重設訊號R)的邏輯準位，比較器26(27)為磁滯比較器較佳。磁滯比較器在磁滯幅寬設為dh，則在成為輸出節點電壓VCPO (VCP1 )＞振盪基準電壓VREF 時，將設定訊號S(重設訊號R)從低準位切換成高準位，在輸出節點電壓VCPO (VCP1 )＋dh＜振盪基準電壓VREF 時，將設定訊號S(重設訊號R)從高準位切換成低準位。
電阻9與恆定電流產生電路21其PMOS電晶體41的源極．集極路徑串聯著。電阻9的電阻值藉由調整電路20調整。在調整電路20輸入暫存器6中記憶著的調整碼，依照調整碼調整電阻9的電阻值，藉以調整PMOS電晶體41其源極．集極路徑流過之電流量Ir0。藉此調整輸出之時脈的頻率。
圖3中表示本實施例用於電阻9的電阻元件之示意圖。電阻元件形成在半導體裝置的佈線層。半導體元件形成之半導體基板表面設為XY面，與XY面垂直的方向設為Z方向。電阻元件具有：分別在X方向上或在Y方向上延伸之下層導電層51和上層導電層52、及兩端分別連接到下層導電層51和上層導電層52，在Z方向上延伸之層間導電層53；下層導電層51、層間導電層53和上層導電層52串聯著。
此處，電阻元件的電阻值設為R，電阻元件串連著k＋1個下層導電層51、k個上層導電層52和2k個層間導電層53。另外，1個下層導電層51的電阻值設為Rxy_lower，1個上層導電層52的電阻值設為Rxy_upper，1個層間導電層53的電阻值設為Rz。此時，電阻元件的電阻值R以(式子1)表示。 R＝(k＋1)×Rxy_lower＋2k×Rz＋k×Rxy_upper　　(式子1) 這是電阻元件經由上層導電層52與其他的元件連接時的式子。同樣經由下層導電層51與其他的元件連接時以(式子2)表示。 R＝k×Rxy_lower＋2k×Rz＋(k＋1)×Rxy_upper　　(式子2) 另外，電阻元件在Z方向上的成分作為主電阻，因而(式子3)的關係成立。 Rz＞Rxy_lower＋Rxy_upper　　　 (式子3) 如以下所述，本實施例中電阻元件係形成於佈線層並以在Z方向上的成分作為主電阻，幾乎不受模製封裝處理而在半導體基板產生之應力的影響。因而本實施例中電阻元件的配置位置沒有限制，另外，如果下層導電層51、層間導電層53和上層導電層52串聯以使電阻元件變成所期望的電阻值即可，有關各個導電層的配置或個數並沒限制。
圖4中表示電阻元件的實作例。圖中表示圖3的電阻元件已安裝在半導體裝置上時之俯視圖及剖面圖。在本實施例，將形成在半導體裝置之佈線層的結構應用於電阻元件。下層導電層51由佈線層M1形成，上層導電層52由佈線層M4形成，層間導電層53由穿孔V1~V3和佈線層M2、M3形成。以多個導電層形成層間導電層53是因要盡可能大且經由與通常的佈線層相同的處理形成層間導電層53的電阻值之故。層間導電層53a由被串聯之穿孔61、形成於佈線層M2之底座62、穿孔63、形成於佈線層M3之底座64和穿孔65構成。如此藉由安裝層間導電層53，可在不改變半導體裝置的佈線處理下形成電阻元件。
例如，佈線層M1可由W(主導電膜)/TiN的積層膜形成，佈線層M2~M4可由TiN/AlCu(主導電膜)/TiN/Ti的積層膜形成。另外，穿孔V1~V3為在沉積了Ti層71和TiN層72的上面埋置W層73之結構。穿孔的電阻值主要是依據W層與TiN層之間的接觸電阻。此外，本例只是一個例子而已，使用的佈線層並非被限定在佈線層M1~M4，可藉由至少2個佈線層及連接該2個佈線層之穿孔的埋置層來實現。另外，穿孔的埋置層或佈線層M2和佈線層M3中形成之底座並不限於上述的那些，也可用多晶矽等其他的電阻材料。再者，通常穿孔V1~V3經由在貫穿層間絕緣膜之接觸孔埋置金屬形成，但也可經由在穿孔V1~V3的任何一個預先積層金屬或多晶矽等的電阻材料而以絕緣層來充填其間形成。
如此本實施例中的電阻9利用佈線層的結構形成，因而構成電阻元件之各個導電層的電阻值較小。因此必須增多串聯的導電層作為電阻元件，藉以實現所期望的電阻值。圖5A係以電路圖來表示電阻元件91。電阻元件91由下層導電層、層間導電層和上層導電層之重複圖案形成，故此處則是以該重複圖案的1個單位虛擬作為單位電阻81來表述。圖5B係表示以圖5A作為佈局(俯視圖)。髮夾彎且緊密地配置串聯的單位電阻。為了要以小面積來實現盡可能高的電阻，期望盡可能緊密地配置層間導電層。因而在圖5B的佈局則是在形成電阻元件91的區域，佈局成在X方向(此處則是以上層導電層和下層導電層的長邊方向作為X方向)、Y方向上鋪滿呈矩陣狀形成層間導電層之穿孔，藉由下層導電層和上層導電層連接層間導電層。另外，期望相鄰之層間導電層彼此間配置成半導體裝置(晶片)佈局規則所規定穿孔的最小間隔。再者，圖5B的例子中，上層導電層、下層導電層均以X方向作為長邊方向(被配置在折返部位之上層導電層除外)，但例如也可以上層導電層的長邊方向作為X方向，以下層導電層的長邊方向作為Y方向呈鋸齒狀連接，將該形狀進而變成髮夾彎之佈局。
圖6A中表示本實施例中用電阻元件91的調整電路20之電路圖。調整電路20具有：串聯的N個電阻元件91、及為了要將電阻元件91-i(i＝1~N)分路而與電阻元件91-i並聯設置之旁道開關92-i(i＝1~N)。如圖5A所示，電阻元件91由串聯之單位電阻81構成。調整電路20中旁道開關92-i的導通/切斷依照調整碼決定，藉以調整電路20的電阻被設定在所期望的電阻值，與電阻值對應的電位出現在節點NF。此外，本實施例的電阻元件91串聯數很多，因而會有未導通導致不良致使良品率降低之虞。因此對於發生製造瑕疵之電阻元件91-i，可隨時導通相應的旁道開關92-i，藉以防止良品率降低。
圖6B中表示圖6A所示之調整電路20的佈局(俯視圖)。電阻元件91-i(1＝1~N)的佈局與圖5B所示的佈局相同。圖6B中的佈線93W、佈線94W、佈線95W、佈線96W分別對應於圖6A中的節點93、節點94、節點95、節點96。以旁道開關92-1為例來說明旁道開關的構成。期望旁道開關在導通時的電阻為低電阻，因而梳齒狀的閘極電極102形成於半導體基板上形成之擴散區域101上。集極電極103藉由接觸(未圖示)與佈線93W連接，並且被連接到擴散區域101的高濃度區域(集極區域，未圖示)。另一方面，在擴散區域101上，源極電極104被配置在以閘極電極102作為對稱軸而與集極電極103對向的位置，藉由接觸(未圖示)與佈線94W連接，並且被連接到擴散區域101的高濃度區域(源極區域，未圖示)。
圖7中表示調整電路20的救濟流程。如先前的敘述，發生製造瑕疵之電阻元件91存在時，相應的旁道開關92隨時導通而預先從調整電阻中移除，藉以抑制良品率降低。圖7的流程中發生製造瑕疵的電阻元件如果有1個的話救濟調整電路20。另外，控制表110表示以在電阻元件91第2個的電阻元件2(91-2)有瑕疵的情況為例，在重複次數i控制旁道開關SW_i(i＝1~N)的導通(1)/切斷(0)。首先i＝0(S111)，此時所有旁道開關SW切斷(S112)。此時的調整電路20其電阻值(即電阻元件1~N之電阻值的總和)若為在期望值的範圍內(S113)，將電阻元件1~N均正常這樣的資訊寫入記憶體內(S114)。另一方面，如果電阻元件1~N之電阻值的總和超出期望值的範圍(S113)，變成電阻元件1~N中包含著瑕疵的電阻元件。於是增大i的值(S115)，依照控制表110進行旁道開關SW的導通(1)/切斷(0)(S116)。如果在重複次數i時調整電路20的電阻值在期望值的範圍內(S117)，假設電阻元件i為瑕疵的電阻元件，將旁道開關SW_i隨時導通的資訊寫入記憶體內(S118)。此外，步驟S117的期望值為與N－1個電阻的總和相對之期望值，使該值與步驟S113的期望值不同。另一方面，如果電阻的電阻值尚未超出期望值的範圍(S117)，假設電阻元件i為正常的電阻元件，將旁道開關SW_i切斷的資訊寫入記憶體內(S119)。直到重複次數i達到N為止，增大i的值(S115)，重複判定調整電路20的電阻值。假如2個以上的電阻元件為瑕疵時，成為即使重複次數i達到N仍無法認定瑕疵的電阻元件的結果，因而調整電路20可判斷為無法救濟的瑕疵。
藉由圖7的流程，對應於在調整電路20發生製造瑕疵的電阻元件之旁道開關被設定在隨時導通，對應於正常的電阻元件之旁道開關設定在切斷的資訊被儲存在半導體裝置的不揮發記憶體或RAM。可藉由用戶使用時讀入該資訊(S122)，設定用於調整之正常的電阻元件(S123)。
此外，在圖7的步驟S117如果電阻值變成期望值的範圍內，發現只有該電阻元件i有瑕疵，因而在這時候終止流程亦可。另外，基於判斷每個電阻元件的瑕疵之觀點，亦可測量每個電阻元件的電阻值，但經由如同圖7的控制表110控制旁道開關的導通(1)/切斷(0)以實施救濟，可在實際使用調整電路20的狀態下藉由電阻值判定，並可更加提升救濟流程的可靠性。
圖8中表示電阻元件相對於封裝應力之特性變動率。黑色圓點代表本實施例的電阻元件，白色圓點代表比較例中表示之P型多晶矽電阻。因封裝而在晶片中央會承受大於250MPa的高應力。在晶片的多個位置形成本實施例的電阻元件及作為比較例的P型多晶矽電阻，實測形成了電阻的位置(基板)產生的應力顯示在橫軸上，封裝前後的電阻值變動率顯示在縱軸上。該結果得知：本實施例的電阻元件即使形成在晶片的任何位置，電阻的變動率仍被抑制在未達0.2％。
圖9係表示封裝應力在晶片內的分布之圖。曲線圖140係以晶片130的中心作為原點，從原點到晶片的邊緣為止沿著X軸上的箭頭131，因封膠而產生之X方向封裝應力、Y方向封裝應力、Z方向封裝應力藉由模擬求出並予以曲線圖化。曲線圖140中，在X方向上產生的封裝應力為曲線141，在Y方向上產生的封裝應力為曲線142，在Z方向上產生的封裝應力為曲線143。由模擬得到晶片的幾乎所有區域中在X方向、Y方向上均產生強大壓縮應力，相對於此晶片的幾乎所有區域中在Z方向上則未產生應力這樣的結果。藉此被認為本實施例的電阻元件在封裝的前後不會產生電阻變動。
以上，已根據實施形態具體說了本發明者提出的發明，但本發明並不受限於該實施形態，當然可在不脫離該精神的範圍予以各種的變更。例如，應用本實施例的電阻元件並不限於振盪電路，若為搭載圖10所示的線性電磁線圈驅動電路之半導體裝置150亦可。半導體裝置150的端子151與端子152之間連接電感器(未圖示)。電流流到電感器，使與該電流的大小相對應的磁場產生。此時藉由電阻153的兩端產生的電壓監視流到電感器的電流，因而藉由A/D轉換器154偵測電阻153間的電壓，反饋給控制電路155。有關電阻153也可應用用本實施形態的電阻元件之調整電路，藉以準確地控制流到電感器的電流。
1‧‧‧半導體裝置
2‧‧‧CPU
3‧‧‧RAM
4‧‧‧周邊IP
5‧‧‧不揮發記憶體
6‧‧‧暫存器
7‧‧‧時脈產生電路
8‧‧‧內嵌振盪器
9‧‧‧電阻
10‧‧‧匯流排
20‧‧‧調整電路
21‧‧‧恆定電流產生電路
22、23‧‧‧電容
24、25‧‧‧電容驅動電路
26、27‧‧‧比較器
28‧‧‧閂鎖電路
51‧‧‧下層導電層
52‧‧‧上層導電層
53‧‧‧層間導電層
91‧‧‧電阻元件
Rz、Rxy_lower、Rxy_upper‧‧‧電阻值
圖1係半導體裝置之方塊圖。 圖2係振盪電路之電路圖。 圖3係電阻元件之示意圖。 圖4係電阻元件之實作例。 圖5A係電阻元件之電路圖。 圖5B係電阻元件的佈局(俯視圖)。 圖6A係用電阻元件的調整電路之電路圖。 圖6B係電阻元件的佈局(俯視圖)。 圖7係救濟流程。 圖8係表示電阻元件相對於封裝應力的特性變動率之圖 圖9係表示封裝應力在晶片內的分佈之圖。 圖10係線性電磁線圈驅動電路。

Claims (16)

  1. 一種半導體裝置，具有： 半導體基板；及 多數之佈線層，形成於該半導體基板上，至少包含第1佈線層和第2佈線層； 在該多數之佈線層中形成電阻元件； 該電阻元件具有形成於該第1佈線層的第1導電層、形成於該第2佈線層的第2導電層以及將該第1導電層與該第2導電層連接的層間導電層之重複圖案。
  2. 如申請專利範圍第1項所述之半導體裝置，其中，該層間導電層的電阻值大於該第1導電層的電阻值與該第2導電層的電阻值之和。
  3. 如申請專利範圍第1項所述之半導體裝置，其中，該層間導電層包含該第1導電層與該第2導電層之間所形成之金屬層或多晶矽層。
  4. 如申請專利範圍第1項所述之半導體裝置，其中， 該多數之佈線層在該第1佈線層與該第2佈線層之間具有第3佈線層； 該層間導電層具有：底座，形成於該第3佈線層；第1穿孔，將該第1導電層與該底座連接；第2穿孔，將該第2導電層與該底座連接。
  5. 如申請專利範圍第4項所述之半導體裝置，其中，該第1穿孔和該第2穿孔形成有在TiN層埋置了W層之埋置層。
  6. 如申請專利範圍第1所述之半導體裝置，其中， 在該第1佈線層中，以該第1導電層的長邊方向作為第1方向，以垂直於該第1方向的方向作為第2方向； 該電阻元件所包含之多數之該層間導電層，呈矩陣狀排列在該第1方向和該第2方向上。
  7. 如申請專利範圍第6項所述之半導體裝置，其中，該電阻元件所包含之相鄰的層間導電層彼此間，隔著半導體裝置中穿孔的最小間隔配置。
  8. 如申請專利範圍第1項所述之半導體裝置，其中，具有採用多個該電阻元件之調整電路。
  9. 一種半導體裝置，具有： 半導體基板； 多數之佈線層，形成於該半導體基板上；及 調整電路，包含該多數之佈線層中所形成之電阻元件。
  10. 如申請專利範圍第9項所述之半導體裝置，其中， 該調整電路具有：串聯的多個該電阻元件、及分別與該多個該電阻元件各自並聯之開關。
  11. 如申請專利範圍第9項所述之半導體裝置，其中， 該多數之佈線層至少包含第1佈線層和第2佈線層； 該電阻元件具有形成於該第1佈線層的第1導電層、形成於該第2佈線層的第2導電層以及將該第1導電層與該第2導電層連接的層間導電層之重複圖案。
  12. 如申請專利範圍第11項所述之半導體裝置，其中，該層間導電層的電阻值大於該第1導電層的電阻值與該第2導電層的電阻值之和。
  13. 如申請專利範圍第11項所述之半導體裝置，其中，該層間導電層包含該第1導電層與該第2導電層之間形成之金屬層或多晶矽層。
  14. 如申請專利範圍第11項所述之半導體裝置，其中， 該多數之佈線層在該第1佈線層與該第2佈線層之間具有第3佈線層； 該層間導電層具有：底座，形成於該第3佈線層；第1穿孔，將該第1導電層與該底座連接；及第2穿孔，將該第2導電層與該底座連接。
  15. 如申請專利範圍第11項所述之半導體裝置，其中， 在該第1佈線層中，以該第1導電層的長邊方向作為第1方向，以垂直於該第1方向的方向作為第2方向； 該電阻元件所包含之多個該層間導電層，呈矩陣狀排列在該第1方向和第2方向上。
  16. 如申請專利範圍第15項所述之半導體裝置，其中，該電阻元件所包含之相鄰的層間導電層彼此間，隔著半導體裝置中穿孔的最小間隔配置。
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