JP2007165622A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】 段差及び高温工程の影響を抑制し、抵抗素子の抵抗ばらつきを低減することができる半導体装置を提供する。
【解決手段】 絶縁膜２１上に設けられた第１の抵抗体１３、第１の抵抗体１３の上面及び側面、並びに絶縁膜２１の上面にある抵抗体間絶縁膜２３、及び、側面が、抵抗体間絶縁膜２３を介して第１の抵抗体１３の側面に対向し、上面が、第１の抵抗体１３の上面に形成された抵抗体間絶縁膜２３の上面と同一面をなす第２の抵抗体１５とを有し、第１の抵抗体１３と第２の抵抗体１５とが配線材３５で直列に接続されている。
【選択図】 図１

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。

抵抗素子の抵抗値の精度が必要とされる回路、例えば、Ａ−Ｄ及びＤ−Ａ変換回路、画像・音声等の信号処理回路、電源回路、高周波アナログ回路等を有する半導体装置において、抵抗値のばらつき抑制の要求が高い。

抵抗素子の抵抗ばらつきを抑制する半導体装置及び半導体装置の製造方法が開示されている（例えば、特許文献１参照。）。この開示された半導体装置は、フィールド酸化膜上に、帯状の複数のノンドープポリシリコン膜が縞状に形成され、ノンドープポリシリコン膜に隣接して帯状の下層抵抗体が形成されている。ノンドープポリシリコン膜上に高温酸化膜を介して帯状の上層抵抗体が形成されている。下層抵抗体は上層抵抗体に対して自己整合的に１層のノンドープポリシリコン膜に帯状かつ縞状に不純物イオンが導入されて形成されたものであり、上層抵抗体により画定されている。そして、下層抵抗体と上層抵抗体は電気的に接続されて、加工ばらつきに起因する抵抗値の変化を低減することができ、抵抗素子の抵抗ばらつきを抑制することができる。

しかしながら、開示された半導体装置において、下層抵抗体と上層抵抗体との間には、層厚方向に大きな段差が存在するために、これらの抵抗体に垂直に形成されるコンタクトホール及びコンタクトプラグにばらつきが生じ、これらを接続した抵抗素子の抵抗ばらつきが抑制されるとは限らない。また、下層抵抗体は、１層のノンドープポリシリコン膜に、イオン注入によって、帯状かつ縞状に形成されているために、抵抗値を規定するのに重要な隣接するノンドープポリシリコン膜との境界が、イオン注入後の工程、特に高温となる工程の変動の影響を受けるために、抵抗素子の抵抗がばらつく原因となるという問題がある。
特開２００３−１２４３２３号公報

本発明は、段差及び高温工程の影響を抑制し、抵抗素子の抵抗ばらつきを低減することができる半導体装置及び半導体装置の製造方法を提供する。

本発明の一態様の半導体装置は、第１の層上に設けられた第１の抵抗体と、前記第１の抵抗体の上面及び側面、並びに前記第１の層の上面にある第２の層と、側面が、前記第２の層を介して前記第１の抵抗体の側面に対向し、上面が、前記第１の抵抗体の上面に形成された前記第２の層の上面と同一面をなす第２の抵抗体とを有し、前記第１の抵抗体と前記第２の抵抗体とが、配線材で直列に接続されていることを特徴とする。

また、本発明の別の態様の半導体装置の製造方法は、第１の層上に第１のポリシリコン膜を形成する工程と、前記第１のポリシリコン膜を帯状に加工して、少なくとも２本の第１の帯状ポリシリコン膜を並列に形成する工程と、前記第１の帯状ポリシリコン膜の上面及び側面、並びに、前記第１の層の上面に第２の層を形成する工程と、並列された前記第１の帯状ポリシリコン膜の間に、前記第２の層を介して、前記第１の帯状ポリシリコン膜と実質的に同じ膜厚を有する第２の帯状ポリシリコン膜を形成する工程と、ガウス分布近似で、注入した不純物量の９９％以上が第１及び第２の帯状ポリシリコン膜の中に存在するように、前記第２の帯状ポリシリコン膜、及び、前記第２の層上から前記第１の帯状ポリシリコン膜に、同時にイオン注入する工程と、前記イオン注入後、前記第２の層及び前記第２の帯状ポリシリコン膜の上に、第３の層を形成し、前記第１及び第２の帯状ポリシリコン膜をアニールし、それぞれ、第１及び第２の抵抗体とする工程と、前記第１の抵抗体及び第２の抵抗体の相対向する一端部を電気的に接続し、前記第１及び第２の抵抗体が直列に接続された抵抗素子を形成する工程とを有することを特徴とする。

本発明によれば、段差及び高温工程の影響を抑制し、抵抗素子の抵抗ばらつきを低減することができる半導体装置及び半導体装置の製造方法を提供することができる。

以下、本発明の実施例について、図面を参照しながら説明する。以下に示す図では、同一乃至同一の機能を有する構成要素には同一の符号を付している。

本発明の実施例に係る半導体装置及び半導体装置の製造方法について、図１乃至図５を参照しながら説明する。

図１は、半導体装置を構成する抵抗素子を模式的に示すもので、図１（ａ）は平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿った断面図、図１（ｃ）は図１（ａ）のＢ−Ｂ線に沿った断面図である。図２は半導体装置の抵抗素子の部分の製造方法を模式的に示す工程毎の断面図である。図３は図２に続く抵抗素子の部分の製造方法を模式的に示す工程毎の断面図である。図４は、抵抗素子の幅のばらつきを模式的に示す図で、図４（ａ）は抵抗素子を構成する一方の抵抗体の幅が増大した平面図、図４（ｂ）は隣接する他方の抵抗体の幅が増大した平面図である。図５は、抵抗素子を構成する抵抗体の幅のばらつきと抵抗素子の抵抗値の変動との関係を示す図である。

まず、図１に示すように、半導体装置は、半導体基板１１の上の絶縁膜２１上に、第１の抵抗体１３及び抵抗補助体１４、抵抗体間絶縁膜２３、第２の抵抗体１５、及び、第１の抵抗体１３と第２の抵抗体１５が、配線材３５で直列に接続された抵抗素子１７を有している。なお、半導体基板１１の側を下、半導体基板１１に形成される膜の側を上、上下方向の寸法を厚さ（膜の場合は膜厚）、伸長方向の寸法を長さ、上下方向及び伸長方向に垂直な方向の寸法を幅として説明する。

これらの構成要素の概略の関係を説明する。第１の抵抗体１３及び抵抗補助体１４は、第１の絶縁膜である絶縁膜２１上に伸長した側面を並列に配置して構成される。第２の絶縁膜である抵抗体間絶縁膜２３は、第１の抵抗体１３及び抵抗補助体１４の上面及び側面、並びに絶縁膜２１の上面にある。第２の抵抗体１５は、側面が、抵抗体間絶縁膜２３を介して第１の抵抗体１３及び抵抗補助体１４の伸長した側面に相対向し、上面が、第１の抵抗体１３及び抵抗補助体１４の上面に形成された抵抗体間絶縁膜２３の上面とほぼ同一面をなし、隣接する第１の抵抗体１３（または抵抗補助体１４）の幅と合計した幅が一定となるように形成されている。そして、第１の抵抗体１３と第２の抵抗体１５の相対向する一端部が、配線材３５で互いに接続された抵抗素子１７は、他端部において、配線材３３で半導体装置内の他の素子（図示略）等に接続されている。

半導体基板１１上の絶縁膜２１は、例えば、シリコン酸化膜である。第１の抵抗体１３及び抵抗補助体１４は、絶縁膜２１の上にあって、ポリシリコン膜からなり、それぞれ、膜厚約３００ｎｍ、幅約１μｍ、長さ約２２μｍの帯状に形成され、互いに分離されて配列されている。これらのポリシリコン膜に、不純物、例えば、Ｂ（ボロン）が注入されて、一定の抵抗値に形成されている。ここで、抵抗補助体１４は、第１の抵抗体１３と実質的に同じ形状及び同じ抵抗値を有しているが、本実施例では、抵抗素子として使用されないので、抵抗補助体と称す。

第２の抵抗体１５は、ポリシリコン膜からなり、膜厚約３０ｎｍのシリコン酸化膜からなる抵抗体間絶縁膜２３を介して、第１の抵抗体１３及び抵抗補助体１４の間に配列され、抵抗体間絶縁膜２３の上に配置されている。第２の抵抗体１５は、第１の抵抗体１３及び抵抗補助体１４と同様に、膜厚約３００ｎｍ、幅約１μｍ、長さ約２２μｍの帯状に形成されている。このポリシリコン膜に、不純物、例えば、Ｂが注入されて、第１の抵抗体１３及び抵抗補助体１４と実質的に同じ抵抗率に形成され、寸法が同じなので、実質的に同じ抵抗値になるように形成されている。

第２の抵抗体１５は、第１の抵抗体１３及び抵抗補助体１４に比較して、抵抗体間絶縁膜２３の膜厚分だけ、絶縁膜２１から高い位置にある。すなわち、第１の抵抗体１３及び抵抗補助体１４上の抵抗体間絶縁膜２３の上面と、第２の抵抗体１５の上面がほぼ同一面となるように形成されている。なお、第２の抵抗体１５の幅は、第１の抵抗体１３及び抵抗補助体１４の間隔、及び、第１の抵抗体１３及び抵抗補助体１４の側面に形成される抵抗体間絶縁膜２３の膜厚を基に、制御されている。

抵抗体間絶縁膜２３及び第２の抵抗体１５に接して、例えば、シリコン酸化膜からなる絶縁膜２５が形成されている。第１の抵抗体１３の一端部上、すなわち、図１（ａ）の下端部上、にある抵抗体間絶縁膜２３及び絶縁膜２５にコンタクトホール３１が開けられ、第１の抵抗体１３のコンタクトホール３１に対向する第２の抵抗体１５にコンタクトホール３１が開けられ、これらのコンタクトホールを介して、例えば、Ｃｕ（銅）からなる配線材３５で、第１の抵抗体１３と第２の抵抗体１５は、電気的に接続されて、抵抗素子１７が形成されている。

抵抗素子１７の他端部上、すなわち、図１（ａ）の上端部上にある抵抗体間絶縁膜２３及び絶縁膜２５にコンタクトホール３１が開けられ、例えば、Ｃｕからなる配線材３３で、第１の抵抗体１３は、他の素子等に接続されている。同様に、絶縁膜２５に開けられたコンタクトホール３１を介して、第２の抵抗体１５に接続された配線材３３は、第１の抵抗体１３に接続された配線材３３に対向する方向に引き出され、他の素子等に接続されている。なお、第１の抵抗体１３の一端部と他端部にあるコンタクトホール３１間の距離は約２０μｍであり、第２の抵抗体１５の同様の距離も約２０μｍである。

次に、半導体装置を構成する抵抗素子１７の製造方法を説明する。図２（ａ）に示すように、半導体基板１１上に、例えば、シリコン酸化膜からなる絶縁膜２１を形成する。絶縁膜２１の上に、抵抗素子１７の第１の抵抗体１３等となる予定の膜厚約３００ｎｍの第１のポリシリコン膜であるポリシリコン膜１１３を、例えば、ＬＰＣＶＤ法で形成する。なお、絶縁膜２１は他のシリコン窒化膜等であってもよいし、また、ポリシリコン膜１１３の製造は他の方法であってよい。

図２（ｂ）に示すように、ポリシリコン膜１１３の上にレジスト４１を形成し、第１の抵抗体１３及び抵抗補助体１４となる部分に対応する形状のレジスト４１の残しパターン、並びに、後述の抵抗体間絶縁膜２３及び第１の抵抗体１３及び抵抗補助体１４と同じ幅の第２の抵抗体１５を配置するためのレジスト４１の抜きパターンを形成する。

図２（ｃ）に示すように、パターン形成されたレジスト４１をマスクとして、ポリシリコン膜１１３の露出された部分をエッチング除去し、帯状のポリシリコン膜１１３を形成する。第１の抵抗体１３及び抵抗補助体１４の形状をなすポリシリコン膜１１３の幅は約１μｍ、長さは約２２μｍである。

図２（ｄ）に示すように、レジスト４１を除去した後、絶縁膜２１及びポリシリコン膜１１３の上に、ポリシリコン膜１１３の側面も覆うように、抵抗体間絶縁膜２３、例えば、シリコン酸化膜をＬＰＣＶＤ法で形成する。ポリシリコン膜１１３及び絶縁膜２１の上面の抵抗体間絶縁膜２３の膜厚は約３０ｎｍであり、これらの間の段差は約３００ｎｍである。２本のポリシリコン膜１１３の対向する側面に形成された抵抗体間絶縁膜２３の間隔は、約１μｍである。

図２（ｅ）に示すように、抵抗体間絶縁膜２３の上に、第２のポリシリコン膜であるポリシリコン膜１１５を、ポリシリコン膜１１３及び絶縁膜２１の上面の抵抗体間絶縁膜２３の段差を埋める程度以上の膜厚になるように、例えば、ＬＰＣＶＤ法で形成する。

図３（ａ）に示すように、ポリシリコン膜１１５を表面側から、例えば、ＣＭＰ（Chemical and Mechanical Polishing）法にて薄くして、ポリシリコン膜１１５の上面が、ポリシリコン膜１１３上の抵抗体間絶縁膜２３の上面と同じ面になるように形成する。

図３（ｂ）に示すように、第２の抵抗体１５となる予定の帯状のポリシリコン膜１１５を残すように、例えば、レジスト（図示略）でパターニングして、他のポリシリコン膜１１５をエッチング除去する。エッチング後、ポリシリコン膜１１３、１１５を、実質同じ抵抗値を持つ第１の抵抗体１３、抵抗補助体１４、及び第２の抵抗体１５とするために、不純物、例えば、Ｂ＋（ボロン）を、加速電圧５０ｋｅＶ、ドーズ量３×１０15／ｃｍ2の条件でイオン注入する。

ここで、ポリシリコン膜１１３、１１５及びシリコン酸化膜からなる抵抗体間絶縁膜２３は、近似的に同様な密度（２．２〜２．３ｇ／ｃｍ3）を有するので、注入イオンに対して同じような性質を持っており、注入イオンの注入距離（投影距離）及び標準偏差を近似的に同じ膜として扱うことが可能である。その結果、ポリシリコン膜１１５及び抵抗体間絶縁膜２３を上面に配したポリシリコン膜１１３において、注入距離Ｒｐは１６０ｎｍ、標準偏差ΔＲｐは３５ｎｍとなり、ポリシリコン膜１１３、１１５は、それぞれ、注入距離Ｒｐの両側（上下側）に標準偏差ΔＲｐの３倍以上の膜厚を有し、イオン注入された不純物の９９．７％以上を有している。

これは、イオン注入された不純物の分布はガウス分布（正規分布）で近似でき、ポリシリコン膜１１３、１１５の膜厚をｔ1、抵抗体間絶縁膜２３の膜厚をｔ2としたとき、
ｔ2＋３ΔＲｐ≦Ｒｐ≦ｔ1−３ΔＲｐ、
すなわち、
ｔ2≦Ｒｐ−３ΔＲｐ、
Ｒｐ＋３ΔＲｐ≦ｔ1
を満たせば、ポリシリコン膜１１３、１１５は、それぞれ、イオン注入された不純物の９９．７％以上を有することに由来する。

図３（ｃ）に示すように、イオン注入後、後述の配線材３３、３５を抵抗素子１７と分離するための絶縁膜２５、例えば、シリコン酸化膜を、表面に、ＬＰＣＶＤ法で形成する。その後、例えば、９００℃、１０分の条件で、不純物の活性化及びダメージの緩和等のためのアニールを行う。一定の抵抗を有する第１の抵抗体１３、抵抗補助体１４、及び第２の抵抗体１５が形成される。

図３（ｄ）に示すように、絶縁膜２５の表面を、例えば、ＣＭＰ法で平坦化する。

図３（ｅ）に示すように、レジストのパターニング（図示略）後、第１の抵抗体１３と第２の抵抗体１５を接続するためのコンタクトホール３１を、絶縁膜２５表面から、第１の抵抗体１３及び第２の抵抗体１５の表面に向けて形成する。同時に、第１の抵抗体１３と第２の抵抗体１５を、それぞれ、他の素子と接続するためのコンタクトホール３１を、同様に形成する。その後、コンタクトホール３１および配線位置（図示略）に、例えば、Ｃｕからなる配線材３３、３５を形成して、図１（ａ）、（ｂ）に示す抵抗素子１７が形成される。

上述したように、本実施例では、２本の第１の抵抗体１３及び抵抗補助体１４が形成され、それらの間に薄い抵抗体間絶縁膜２３を介して形成された第２の抵抗体１５が、絶縁膜２１上のほぼ同一平面に、自己整合的に形成されている。第１の抵抗体１３と第２の抵抗体１５とは、互いに接続され、抵抗素子１７が形成されている。第１の抵抗体１３及び抵抗補助体１４を形成するときに使用するマスク（レチクル）は、一定の半導体製造プロセス条件の下で、第１の抵抗体１３及び抵抗補助体１４と第２の抵抗体１５の幅が同じになるように設計されている。しかしながら、この製造プロセス条件のわずかな変動によって、第１の抵抗体１３、抵抗補助体１４、及び第２の抵抗体１５の幅はばらつくことになる。

例えば、図４（ａ）に示すように、第１の抵抗体１３及び抵抗補助体１４の幅が増大する場合がある。マスク（レチクル）のパターンをポリシリコン膜に転写するまでの間に、露光条件あるいはエッチング条件等の変動が起こり、第１の抵抗体１３及び抵抗補助体１４の幅が増大する方向にばらついた結果である。このばらつきは、同じ工程の、半導体基板上の近接した領域では、ランダムに起こることは少ない。すなわち、一定の領域内では、ほとんど同じ製造条件の下にあると考えてよく、第１の抵抗体１３の幅が増大するとき、近接して並列の位置にある抵抗補助体１４の幅が増大することが極めて多いということが経験的に分かっている。しかも、第１の抵抗体１３及び抵抗補助体１４の幅の増大は、幅の中心線（１点鎖線で表示）を中心に対称な変化として現れることが多い。その結果、第１の抵抗体１３及び抵抗補助体１４の幅の増大は、それぞれの中心線から両側方向に増大することになり、後続の工程で、第１の抵抗体１３及び抵抗補助体１４の間に、自己整合的に形成される第２の抵抗体１５は、第１の抵抗体１３及び抵抗補助体１４の幅の増大分だけ狭くなる。

一方、図４（ｂ）に示すように、第１の抵抗体１３及び抵抗補助体１４の幅の減少は、それぞれの中心線方向に両側から減少することにより起こる。後続の工程で、第１の抵抗体１３及び抵抗補助体１４の間に、自己整合的に形成される第２の抵抗体１５は、第１の抵抗体１３及び抵抗補助体１４の幅の減少分だけ広くなる。

幅の変動を相補うように形成された抵抗素子１７の幅変動に対する抵抗値の変動割合を説明する。図５に示すように、本実施例の抵抗素子１７の一方の抵抗体（例えば、第１の抵抗体１３。設計幅１μｍ、長さ２０μｍ）の幅を変動させた場合、抵抗値の変動の割合は、自己整合的に形成されてない抵抗体で形成された従来構造の抵抗素子（設計幅１μｍ、長さ２０μｍを２本接続）に比較して、大幅に小さくなる。なお、図５は、抵抗素子として測定できる抵抗値、すなわち、抵抗体の抵抗値に、配線材の抵抗、配線材と抵抗体との接触抵抗等を加えた抵抗値として表わしたもので、実プロセスに基づいて補正を加えて計算したものである。

図５において、例えば、抵抗素子に求められる抵抗値の許容範囲を２％以内とすると、従来例では、幅の変動は約±０．０２μｍ以内とする必要があるが、本実施例では、約−０．１０〜＋０．２０μｍであればよいことを示している。逆に、幅を従来の変動内（約±０．０２μｍ以内）に抑えると、抵抗値の変動は、約−０．３〜＋０．２％の範囲に抑えることが可能となる。つまり、本実施例の抵抗素子１７を有する半導体装置は、抵抗ばらつきが抑制されて、製造歩留まりを大きく向上させることが可能となる。

また、図５に示す抵抗値の変動は、意識的に幅を変動させた第１及び第２の抵抗体１３、１５からなる抵抗素子１７の測定でも裏付けられる。

第１の抵抗体１３と第２の抵抗体１５には、抵抗体間絶縁膜２３の膜厚３０ｎｍに相当する高低差がある。しかしながら、この高低差は、実測値を見る限り、抵抗素子１７の抵抗値に影響を及ぼすほどのコンタクトホール３１の形状変化等を起こすことにはならない。また、イオン注入後のアニール工程、更に、多層配線の形成等の工程を経て、半導体装置を完成させているが、第１の抵抗体１３と第２の抵抗体１５の間は抵抗体間絶縁膜２３で分離されているために、抵抗素子１７の抵抗値の変動が抑制されている。すなわち、本実施例によれば、段差及び高温工程の影響を抑制し、抵抗素子１７の抵抗ばらつきを低減することが可能である。

次に、上記実施例の変形例について説明する。上記実施例では、第１の抵抗体１３及び抵抗補助体１４の幅は同じであったが、変形例では、図６に示す平面図のように、抵抗素子１７を構成しない抵抗補助体１４ａの幅が、抵抗素子１７を構成する第１の抵抗体１３の幅より、狭く設計され、形成されている点が異なる。

第２の抵抗体１５の幅は、第１の抵抗体１３の側面に接する抵抗体間絶縁膜２３及び抵抗補助体１４ａの側面に接する抵抗体間絶縁膜２３で規定されるように、抵抗補助体１４ａを配置してある。抵抗補助体１４ａの幅を縮小することにより、抵抗補助体１４ａに隣接する素子等（図示略）は、縮小した幅の分だけ抵抗補助体１４ａ側に寄せて配置されている。この抵抗補助体１４ａの幅の縮小及びそれに伴う配置の変動以外は、上記実施例と同じ構成をなし、抵抗素子１７の製造方法は上記実施例と同じである。

本変形例では、抵抗補助体１４ａの幅を第１の抵抗体１３の約２／３に縮小してあるが、縮小可能な抵抗補助体１４ａの幅は、抵抗補助体１４ａの製造プロセスにおける幅方向の変動傾向が、第１の抵抗体１３の幅方向の変動傾向と同じであることが必要で、その変動傾向が同じである最小値までとなる。従って、製造プロセスの世代が進めば、抵抗補助体１４ａの幅の最小値は、より小さくすることができる。

本変形例は、上記実施例の有する効果を全て有している。更に、抵抗補助体１４ａの幅を狭くすることになるので、抵抗素子１７と抵抗補助体１４ａの占める面積は上記実施例に比較して低減され、半導体装置の面積効率を上げることが可能である。

以上、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々変形して実施することができる。

例えば、実施例では、第１及び第２の抵抗体は、ポリシリコンである例を示したが、アモルファスシリコンであっても差し支えない。

また、実施例では、抵抗体間絶縁膜は、シリコン酸化膜である例を示したが、他の絶縁膜、例えば、シリコン窒化膜、その他であっても差し支えない。ただし、抵抗体をなす材料、例えば、ポリシリコンとは密度等が異なる絶縁膜を使用する場合、絶縁膜の膜厚、抵抗体の膜厚、イオン注入条件等を適当なものとなるように選択して、所望の抵抗素子を形成することができる。

また、実施例では、第１及び第２の抵抗体にイオン注入された不純物がＢである例を示したが、他のアクセプタとなる不純物、及び、Ａｓ（ヒ素）、Ｐ（リン）等のドナーとなる不純物であっても差し支えない。

また、実施例では、第１及び第２の抵抗体を２本直列に接続して抵抗素子を形成する例を示したが、抵抗体の本数は２本に限る必要はなく、３本以上を直列に接続して抵抗素子を形成することは差し支えない。例えば、３本を直列に接続する場合、上記実施例に照らすと、抵抗補助体を抵抗体として機能させることによって、すなわち、抵抗補助体を別の第１の抵抗体とすることによって、第１の抵抗体、第２の抵抗体、そして第１の抵抗体の順に直列に接続した抵抗素子とすることになる。抵抗体の本数を多くすると、奇数本目の抵抗値による影響は相対的に小さくなる。従って、本数が多い奇数の抵抗体を全て直列に接続して使用すれば、抵抗素子として利用されない抵抗補助体を配置する必要はなくなるので、半導体装置の面積効率を上げることが可能である。

本発明の実施例に係る半導体装置を構成する抵抗素子を模式的に示すもので、図１（ａ）は平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿った断面図、図１（ｃ）は図１（ａ）のＢ−Ｂ線に沿った断面図。 本発明の実施例に係る半導体装置の抵抗素子の部分の製造方法を模式的に示す工程毎の断面図。 本発明の実施例に係る半導体装置の抵抗素子の部分の製造方法の図２に続く製造方法を模式的に示す工程毎の断面図。 本発明の実施例に係る半導体装置の抵抗素子の幅のばらつきを模式的に示す図で、図４（ａ）は抵抗素子を構成する一方の抵抗体の幅が増大した平面図、図４（ｂ）は隣接する他方の抵抗体の幅が増大した平面図。 本発明の実施例に係る半導体装置の抵抗素子を構成する抵抗体の幅のばらつきと抵抗素子の抵抗値の変動との関係を示す図。 本発明の実施例の変形例に係る半導体装置を構成する抵抗素子を模式的に示す平面図。

符号の説明

１１ 半導体基板
１３ 第１の抵抗体
１４、１４ａ 抵抗補助体
１５ 第２の抵抗体
１７ 抵抗素子
２１、２５ 絶縁膜
２３ 抵抗体間絶縁膜
３１ コンタクトホール
３３、３５ 配線材
４１ レジスト
１１３、１１５ ポリシリコン膜

Claims (5)

1. 第１の層上に設けられた第１の抵抗体と、
   前記第１の抵抗体の上面及び側面、並びに前記第１の層の上面にある第２の層と、
   側面が、前記第２の層を介して前記第１の抵抗体の側面に対向し、上面が、前記第１の抵抗体の上面に形成された前記第２の層の上面と同一面をなす第２の抵抗体とを有し、
   前記第１の抵抗体と前記第２の抵抗体とが、配線材で直列に接続されていることを特徴とする半導体装置。
2. 前記第１及び第２の抵抗体はポリシリコン膜、及び、前記第２の層はシリコン酸化膜からなることを特徴とする請求項１に記載の半導体装置。
3. 前記第１及び第２の抵抗体は実質的に同じ抵抗率を有することを特徴とする請求項１または２に記載の半導体装置。
4. 第１の層上に第１のポリシリコン膜を形成する工程と、
   前記第１のポリシリコン膜を帯状に加工して、少なくとも２本の第１の帯状ポリシリコン膜を並列に形成する工程と、
   前記第１の帯状ポリシリコン膜の上面及び側面、並びに、前記第１の層の上面に第２の層を形成する工程と、
   並列された前記第１の帯状ポリシリコン膜の間に、前記第２の層を介して、前記第１の帯状ポリシリコン膜と実質的に同じ膜厚を有する第２の帯状ポリシリコン膜を形成する工程と、
   ガウス分布近似で、注入した不純物量の９９％以上が第１及び第２の帯状ポリシリコン膜の中に存在するように、前記第２の帯状ポリシリコン膜、及び、前記第２の層上から前記第１の帯状ポリシリコン膜に、同時にイオン注入する工程と、
   前記イオン注入後、前記第２の層及び前記第２の帯状ポリシリコン膜の上に、第３の層を形成し、前記第１及び第２の帯状ポリシリコン膜をアニールし、それぞれ、第１及び第２の抵抗体とする工程と、
   前記第１の抵抗体及び第２の抵抗体の相対向する一端部を電気的に接続し、前記第１及び第２の抵抗体が直列に接続された抵抗素子を形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
5. 前記第１の抵抗体の膜厚をｔ1、前記第２の層の膜厚をｔ2とし、前記第１の抵抗体のイオン注入の注入深さ（投影距離）をＲｐ及び標準偏差をΔＲｐとしたとき、
   ｔ2≦Ｒｐ−３ΔＲｐ、
   Ｒｐ＋３ΔＲｐ≦ｔ1
   を満たす関係にあることを特徴とする請求項４に記載の半導体装置の製造方法。

Images