KR20230148740A - 적층형 반도체 소자를 포함하는 집적 회로 - Google Patents

적층형 반도체 소자를 포함하는 집적 회로 Download PDF

Info

Publication number
KR20230148740A
KR20230148740A KR1020230034569A KR20230034569A KR20230148740A KR 20230148740 A KR20230148740 A KR 20230148740A KR 1020230034569 A KR1020230034569 A KR 1020230034569A KR 20230034569 A KR20230034569 A KR 20230034569A KR 20230148740 A KR20230148740 A KR 20230148740A
Authority
KR
South Korea
Prior art keywords
semiconductor device
transistor
dielectric spacer
wall
channel region
Prior art date
Application number
KR1020230034569A
Other languages
English (en)
Inventor
황인찬
백재직
홍병학
서강일
박새한
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Publication of KR20230148740A publication Critical patent/KR20230148740A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

집적 회로는, 하부 트랜지스터, 및 상기 하부 트랜지스터 상에 위치하고, 소스 영역, 드레인 영역 및 상기 소스 영역과 드레인 영역 사이에서 연장되는 채널 영역을 포함하는 상부 트랜지스터를 함하는 제1 반도체 소자, 하부 트랜지스터, 및 상기 하부 트랜지스터 상에 위치하고, 소스 영역, 드레인 영역 및 상기 소스 영역과 드레인 영역 사이에서 연장되는 채널 영역을 포함하는 상부 트랜지스터를 포함하고, 상기 제1 반도체 소자에 인접한 제2 반도체 소자, 상기 제1 반도체 소자의 상기 하부 트랜지스터 및 상기 상부 트랜지스터 중 적어도 하나의 채널 영역의 내측벽의 적어도 일부를 따라 길이 방향으로 연장되는 제1 유전체 스페이서, 상기 제1 유전체 스페이서와 마주하며, 상기 제2 반도체 소자의 하부 트랜지스터 및 상부 트랜지스터 중 적어도 하나의 채널 영역의 내측벽의 적어도 일부를 따라 길이 방향으로 연장되는 제2 유전체 스페이서, 및 상기 제1 반도체 소자와 상기 제2 반도체 소자 사이에 배치되는 상호 연결 접촉부를 포함한다.

Description

적층형 반도체 소자를 포함하는 집적 회로{Integrated circuits including stacked semiconductor devices}
본 발명은 집적 회로 및 그 제조 방법에 관한 것이다.
집적 회로에서 논리소자의 스케일 다운을 유지하기 위해 트랜지스터의 크기는 계속해서 감소하고 있다. 그러나, 관련 기술에서, 집적 회로의 제조 과정에서 반도체 소자들의 소스 및 드레인 영역의 측면 에피택셜 성장은 인접한 반도체 소자들 사이 및/또는 반도체 소자와 인접한 상호 연결 접촉부 사이의 간격 감소를 제한하고, 이는 집적 회로의 논리 소자 크기의 전체 스케일 다운을 제안한다.
본 발명의 기술적 과제는 논리 소자 크기의 전체 스케일 다운을 할 수 있는 집적 회로의 제공한다.
본 발명은 집적 회로의 다양한 실시예 및 그 제조 방법에 관한 것이다. 일 실시예에서 집적 회로는, 하부 트랜지스터, 및 상기 하부 트랜지스터 상에 위치하고, 소스 영역, 드레인 영역 및 상기 소스 영역과 드레인 영역 사이에서 연장되는 채널 영역을 포함하는 상부 트랜지스터를 함하는 제1 반도체 소자, 하부 트랜지스터, 및 상기 하부 트랜지스터 상에 위치하고, 소스 영역, 드레인 영역 및 상기 소스 영역과 드레인 영역 사이에서 연장되는 채널 영역을 포함하는 상부 트랜지스터를 포함하고, 상기 제1 반도체 소자에 인접한 제2 반도체 소자, 상기 제1 반도체 소자의 상기 하부 트랜지스터 및 상기 상부 트랜지스터 중 적어도 하나의 채널 영역의 내측벽의 적어도 일부를 따라 길이 방향으로 연장되는 제1 유전체 스페이서, 상기 제1 유전체 스페이서와 마주하며, 상기 제2 반도체 소자의 하부 트랜지스터 및 상부 트랜지스터 중 적어도 하나의 채널 영역의 내측벽의 적어도 일부를 따라 길이 방향으로 연장되는 제2 유전체 스페이서, 및 상기 제1 반도체 소자와 상기 제2 반도체 소자 사이에 배치되는 상호 연결 접촉부를 포함한다.
일 실시예에서 집적 회로를 제조하는 방법은, 제1 반도체 소자 및 상기 제1 반도체 소자에 인접한 제2 반도체 소자 각각을 위한 하부 트랜지스터 및 상부 트랜지스터를 위한 채널 영역들을 형성하는 단계, 상기 채널 영역들에 더미 게이트들을 증착하는 단계, 상기 제1 반도체 소자의 하부 트랜지스터 및 상부 트랜지스터 중 적어도 하나의 채널 영역의 내측벽의 적어도 일부를 따라 길이 방향으로 연장되는 제1 유전체 스페이서를 형성하는 단계, 상기 제2 반도체 소자의 하부 트랜지스터 및 상부 트랜지스터 중 적어도 하나의 채널 영역의 내측벽의 적어도 일부를 따라 길이 방향으로 연장되며 상기 제1 유전체 스페이서와 대향하는 제2 유전체 스페이서를 형성하는 단계, 선택적 에칭에 의해 상기 더미 게이트들을 제거하는 단계, 상기 채널 영역들에 게이트 금속 물질을 컨포멀하게 증착하여 상기 제1 반도체 소자 및 상기 제2 반도체 소자의 게이트들을 형성하는 단계, 상기 제1 반도체 소자와 상기 제2 반도체 소자 사이에 상호 연결 접촉부를 형성하는 단계, 및 상기 제1 반도체 소자 및 상기 제2 반도체 소자 각각의 하부 트랜지스터 및 상부 트랜지스터의 소스 및 드레인 영역들을 에피택셜 성장하는 단계를 포함하고, 상기 제1 유전체 스페이서 및 상기 제2 유전체 스페이서는 상기 에피택셜 성장 동안 상기 소스 및 드레인 영역들의 측면 성장을 억제한다.
이 요약은 이하의 상세한 설명에서 추가로 설명되는 개념의 선택을 소개하기 위해 제공된다. 이 요약은 청구된 주제의 핵심 또는 필수 기능을 식별하기 위한 것이 아니며 청구된 주제의 범위를 제한하는 데 사용하기 위한 것도 아니다. 설명된 특징 또는 작업 중 하나 이상은 하나 이상의 다른 설명된 특징 또는 작업과 조합되어 각각 작동 가능한 소자 또는 방법을 제공할 수 있다.
본 발명의 실시예의 특징 및 이점은 첨부된 도면과 함께 고려될 때 다음의 상세한 설명을 참조함으로써 더 잘 이해될 것이다. 도면에서, 유사한 참조 번호는 유사한 특징 및 구성요소를 참조하기 위해 도면 전체에 걸쳐 사용된다. 수치는 반드시 축척에 맞게 그려지지는 않는다.
도 1은 동일한 폭을 갖는 채널 영역들을 가지는 트랜지스터 스택을 포함하는 본 발명의 일 실시예에 따른 집적 회로의 사시도이다.
도 1A 내지 도 1D는 본 발명의 다양한 실시예에 따른 도 1의 집적 회로의 다양한 구성을 도시한다.
도 2는 상이한 폭을 갖는 채널 영역들을 갖는 트랜지스터의 스택을 포함하는 본 발명의 다른 실시예에 따른 집적 회로의 사시도이다.
도 2A 내지 2D는 본 발명의 다양한 실시예에 따른 도 2 의 집적 회로의 다양한 구성을 도시한다.;
도 3은 상이한 폭을 갖는 채널 영역들을 갖는 트랜지스터의 스택을 포함하는 본 발명의 다른 실시예에 따른 집적 회로의 사시도이다.
도 3A 내지 도 3D는 본 발명의 다양한 실시예에 따른 도 3의 집적 회로의 다양한 구성을 도시한다.
도 4는 본 발명의 다양한 실시예에 따른 집적 회로 제조 방법의 작업을 나타내는 순서도이다.
본 발명은 집적 회로의 다양한 실시예 및 그 제조 방법에 관한 것이다. 하나 이상의 실시예에서, 집적 회로는 각각 2개의 트랜지스터를 가지는 2개의 스택을 포함한다. 각각의 스택은 n형 전계 효과 트랜지스터(n-FET) 및 p형 전계 효과 트랜지스터(p-FET)를 포함할 수 있다. 일부 실시예에서, 각각의 스택은 트랜지스터의 CMOS 쌍을 포함한다. 예를 들어, 하나 이상의 실시예에서, 집적 회로는 트랜지스터 스택(예를 들어, p-FET 상에 적층된 n-FET를 포함하는 제1 CMOS 장치)을 포함하는 제1 반도체 소자, 및 트랜지스터 스택(예를 들어, p-FET 상에 적층된 n-FET를 포함하는 제2 CMOS 장치)을 또한 포함하며 상기 제1 반도체 소자에 인접한 제2 반도체 소자를 포함한다. 집적 회로는 제1 반도체 소자 사이의 적어도 하나의 상호 연결 접촉부, 및 제1 및 제2 반도체 소자의 활성 채널 영역의 측면 측벽 상의 유전체 스페이서를 포함한다. 유전체 스페이서는 반도체 소자의 소스 및 드레인 영역의 측면 에피택셜 성장을 제한하도록 구성되며, 이는 단락을 일으키지 않고 반도체 소자들 및/또는 반도체 소자와 상호 연결 접촉부를 서로 더 가깝게 배치할 수 있다.즉, 유전체 스페이서들은 않고 인접하 반도체 소자들 사이 및/또는 반도체 소자와 상호 연결 접촉부 사이의 간격 감소를 가능하게 하며 단락을 방지할 수 있다. 인접한 반도체 소자들 사이 및/또는 반도체 소자와 상호 연결 접촉부 사이의 간격 크기를 줄이면 유전체 스페이서가 없는 관련 기술의 집적 회로와 비교하여 본 발명의 집적 회로의 전체 크기가 줄어든다.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하며, 동일한 참조 번호는 전체적으로 동일한 구성요소를 지칭한다. 그러나 본 발명은 다양한 다른 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고 당업자에게 본 발명의 사상 및 특징을 충분히 전달하기 위하여 예로서 제공된다. 따라서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 양상 및 특징을 완전히 이해하는 데 필요하지 않은 공정, 구성요소, 및 기술은 설명하지 않을 수 있다. 특별한 언급이 없는 한, 첨부된 도면 및 명세서 전체를 통하여 동일한 참조부호는 동일한 구성요소를 지시하므로 중복되는 설명은 생략한다.
도면에서 구성요소, 층 및 영역의 상대적인 크기는 명확성을 위해 과장 및/또는 단순화될 수 있다. "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어는 도면에 도시된 바와 같이 하나의 구성요소 또는 특징과 다른 구성요소(들) 또는 특징(들)과 의 관계를 설명하기 위한 설명의 편의를 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향에 추가하여 사용 또는 작동 중인 장치의 다양한 방향을 포함하도록 의도된 것임을 이해할 것이다. 예를 들어, 도면의 장치가 뒤집힌 경우, 다른 구성요소 또는 특징 "아래" 또는 "하부" 또는 "아래"로 기술된 구성요소는 다른 구성요소 또는 특징의 "위"로 향하게 됩니다. 따라서, 예시 용어 "아래" 및 "하부"는 위의 방향과 아래의 방향을 모두 포함할 수 있다. 장치는 다른 방향으로 향할 수 있으며(예를 들어, 90도 회전 또는 다른 방향으로) 본 명세서에서 사용되는 공간적으로 상대적인 설명어는 그에 따라 해석되어야 한다.
본 명세서에서 "제1", "제2", "제3" 등의 용어가 다양한 요소, 구성요소, 영역, 층 및/또는 섹션을 설명하기 위해 사용될 수 있지만, 이러한 요소, 구성요소, 영역, 레이어 및/또는 섹션은 이러한 용어에 의해 제한되어서는 안된다. 이러한 용어는 하나의 요소, 구성 요소, 영역, 레이어 또는 섹션을 다른 요소, 구성 요소, 영역, 레이어 또는 섹션과 구별하는 데 사용된다. 따라서, 아래에서 설명되는 제1 요소, 구성요소, 영역, 층 또는 섹션은 본 발명의 사상 및 범위를 벗어나지 않고 제2 요소, 구성요소, 영역, 층 또는 섹션으로 지칭될 수 있다.
구성요소 또는 층이 다른 구성요소 또는 층에 "위에", "연결된" 또는 "결합된" 것으로 언급될 때, 해당 구성요소 또는 층은 다른 구성요소 또는 층에 직접 위에 있거나 연결되거나 결합될 수 있거나, 하나 이상의 중간 구성 요소 또는 층이 존재할 수 있다는 것으로 이해될 것이다. 또한, 구성요소 또는 층이 2개의 구성요소 또는 층 "사이"로 언급될 때, 이는 2개의 구성요소 또는 층 사이의 유일한 구성요소 또는 층일 수도 있고, 또는 하나 이상의 중간 구성요소 또는 층이 존재할 수도 있다는 것으로 이해될 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 본 명세서에서 사용되는 단수형은 문맥상 명백하게 다르게 나타내지 않는 한 복수형도 포함하는 것으로 의도된다. "포함하다", "포함하는", "구비하다" 및 "구비하는"이라는 용어는 본 명세서에서 사용될 때, 명시된 특징, 정수, 단계, 동작, 요소, 및/또는 구성요소의 존재를 명시하지만, 그러나 하나 이상의 다른 기능, 정수, 단계, 작업, 요소, 구성 요소 및/또는 이들의 그룹의 존재 또는 추가를 배제하지 않는다. 본 명세서에서 사용되는 "및/또는"이라는 용어는 연관된 나열된 항목 중 하나 이상의 항목의 모든 조합을 포함한다. 구성요소 목록 앞에 오는 "적어도 하나의"와 같은 표현은 전체 구성요소 목록을 수정하며 목록의 개별 구성요소를 수정하지 않는다.
본원에서 사용되는 바와 같이, 용어 "실질적으로", "약" 및 유사한 용어는 정도의 용어가 아니라 근사의 용어로 사용되며, 당업자에 의해 인식할 수 있는 측정되거나 계산된 값의 내재적 변동을 설명하기 위한 것이다. 한, 본 발명의 실시예를 설명할 때 "할 수 있다"의 사용은 "본 발명의 하나 이상의 실시예"를 의미한다. 본 명세서에서 사용되는, "사용하다", "사용하는" 및 "사용되는"이라는 용어는 각각 "활용하다", "활용하는" 및 "활용되는"이라는 용어와 동의어로 간주될 수 있다. 또한, "예시적인"이라는 용어는 예시 또는 도시를 지칭하기 위한 것이다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 모든 용어들(기술적이거나 과학적인 용어를 포함) 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의된 용어와 같은 용어는 관련 기술 및/또는 본 명세서의 맥락에서 그 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명시적으로 정의되지 않는 한 이상화되거나 지나치게 형식적인 의미로 해석되어서는 안된다.
도 1은 제1 반도체 소자(101) 및 이에 인접하는 제2 반도체 소자(102)를 포함하는 본 발명의 일 실시예에 따른 집적 회로(100)를 도시한다. 도 1A 내지 도 1D는 본 발명의 다양한 실시예에 따른 제1 및 제2 반도체 소자(101, 102)의 상이한 구성을 도시한다. 제1 및 제2 반도체 소자(101, 102) 각각은 하부 트랜지스터(103, 104)(예를 들어, n-형 전계 효과 트랜지스터(nFET)), 및 하부 트랜지스터(103, 104) 상에 각각 적층된 상부 트랜지스터(106, 107)(예를 들어, p-형 전계 효과 트랜지스터(pFET))를 포함한다. 하나 이상의 실시예에서, 하부 트랜지스터(103, 104)는 pFET일 수 있고 상부 트랜지스터(106, 107)는 nFET일 수 있다. 추가로, 하나 이상의 실시예에서, 제1 및 제2 반도체 소자(101, 102)는 각각 상부 트랜지스터(106, 107)와 하부 트랜지스터(103, 104) 사이에 절연 스페이서를 포함할 수 있다. 집적 회로(100)는 또한 제1 및 제2 반도체 소자(101, 102)의 상부 트랜지스터(106, 107) 위의 신호 라인(108) 및 전력 라인(109)(즉, 전력 분배 네트워크(PDN) 그리드)을 포함한다. 전력 라인(109)은 전력 콘택(110)에 의해 제1 반도체 소자(101)의 상부 트랜지스터(106) 및 하부 트랜지스터(103)에 연결되고, 전력 라인(109)은 전력 콘택(111)에 의해 제2 반도체 소자(102)의 상부 트랜지스터(107) 및 하부 트랜지스터(104)에 연결된다. 도시된 실시예에서, 신호 라인(108)은 신호 콘택(112) 및 병합된 콘택(113)에 의해 제1 반도체 소자(101)의 상부 트랜지스터(106) 및 하부 트랜지스터(103)에 연결되고, 신호 라인(108)은 신호 콘택(114) 및 병합된 콘택(115)에 의해 제2 반도체 소자(102)의 상부 트랜지스터(107) 및 하부 트랜지스터(104)에 연결된다.
제1 및 제2 반도체 소자(101, 102)의 하부 트랜지스터(103, 104) 각각은 소스 영역(120, 121), 드레인 영역(122, 123), 및 소스 영역(120, 121)과 드레인 영역(122, 123) 사이에서 연장되는 채널 영역(124C, 125C)을 포함한다. 유사하게, 제1 및 제2 반도체 소자(101, 102) 각각의 상부 트랜지스터(106, 107) 각각은 소스 영역(124, 125), 드레인 영역(126, 127) 및 소스 영역(124,125)과 드레인 영역(126, 127) 사이에서 연장되는 채널 영역(128, 129)을 포함한다.
도 1A 내지 1D는 소스 영역(124, 125)에서 각각에 대응되는 드레인 영역(126, 127)으로 연장되는 길이 방향에 수직인(또는 실질적으로 수직인) 수평 방향을 따라 취한 단면도이다. 도시된 실시예에서, 집적 회로(100)는 제1 및 제2 반도체 소자(101, 102) 사이의 갭(131)에 배치되는 상호 연결 접촉부(130)를 포함한다. 도 1A 내지 도 1D에서, 제1 반도체 소자(101)의 상부 및 하부 트랜지스터(106, 103)의 채널 영역(128, 124C)의 폭(W1)은 동일하거나 실질적으로 동일하고, 제2 반도체 소자(102)의 상부 및 하부 트랜지스터(107, 104)의 채널 영역(129, 125C)의 폭(W2)은 동일하거나 실질적으로 동일하다.
또한, 도시된 실시예에서, 집적 회로(100)는 또한 제1 반도체 소자(101)의 하부 및 상부 트랜지스터(103, 106) 각각의 활성 채널 영역(124C, 128)의 내측벽(133, 134)을 따라 연장되는 제1 유전체 스페이서(132), 및 제2 반도체 소자(102)의 하부 및 상부 트랜지스터(104, 107) 각각의 활성 채널 영역(125C, 129)의 내측벽(136, 137)을 따라 연장되는 제2 유전체 스페이서(135)를 포함한다. 도시된 실시예에서, 내측벽(133, 134, 136, 137)과 내측벽(133, 134, 136, 137) 상의 제1 및 제2 유전체 스페이서(132, 135)는, 서로를 향하고 안쪽을 향하고 상호 연결 접촉부(130)를 향하여 안쪽을 향한다.
도 1A 및 도 1C에 도시된 실시예와 같이, 집적 회로(100)는 또한 제1 반도체 소자(101)의 하부 및 상부 트랜지스터(103, 106) 각각의 활성 채널 영역(124C, 128)의 외측벽(139, 140)을 따라 연장되는 제3 유전체 스페이서(138), 및 제2 반도체 소자(102)의 하부 및 상부 트랜지스터(104, 107) 각각의 활성 채널 영역(125C, 129)의 외측벽(142, 143)을 따라 연장되는 제4 유전체 스페이서(141)를 포함한다. 도시된 실시예에서, 외측벽(139, 140 , 142, 143), 및 외측벽(139, 140 , 142, 143) 상의 제3 및 제4 유전체 스페이서(138, 141)는 서로로부터 외측을 향한다.
제1 및 제2 유전체 스페이서(132, 135)는 소스/드레인 영역(120-127)이 서로를 향해 수평 방향으로 내측으로 성장하는 것을 방지하도록 구성된다. 즉, 제1 유전체 스페이서(132)는 제1 반도체 소자(101)의 소스/드레인 영역(120-123)이 상호 연결 접촉부(130) 및 제2 반도체 소자(102)을 향하여 안쪽으로 에피택셜하게 성장하는 것을 방지하도록 구성되고, 제2 유전체 스페이서(135)는 제2 반도체 소자(102)의 소스/드레인 영역(124-127)이 상호 연결 접촉부(130) 및 제1 반도체 소자(101)을 향해 안쪽으로 에피택셜 성장하는 것을 방지하도록 구성된다. 이러한 방식으로, 제1 및 제2 유전체 스페이서(132, 135)는 제1 및 제2 반도체 소자(101, 102)와 상호 연결 접촉부(130) 사이의 단락을 방지하기 위해 요구되는 제1 및 제2 반도체 소자(101, 102) 사이의 갭(131)의 폭(D)의 감소를 가능하게 한다(즉, 제1 및 제2 반도체 소자(101, 102)를 서로로부터 분리하고 제1 및 제2 반도체 소자(101, 102) 각각을 상호 연결 접촉부(130)로부터 분리하는데 필요한 거리(D)는, 제1 및 제2 유전체 스페이서(132, 135) 의 존재로 인해 감소될 수 있다. 분리에 필요한 제1 및 제2 반도체 소자(101, 102) 사이의 갭(131)의 폭(D)의 감소는, 유전체 스페이서가 없는 종래의 집적 회로보다 집적 회로(100)를 더 작게 할 수 있게 한다.
또한, 도 1A 및 도 1C에 도시된 실시예와 같이, 제3 및 제4 유전체 스페이서(138, 141)는 소스/드레인 영역(120-127)이 서로로부터 수평 방향으로 외측으로 성장하는 것을 방지하도록 구성된다. 즉, 제3 유전체 스페이서(138)는 제1 반도체 소자(101)의 소스/드레인 영역(120-123)이 상호 연결 접촉부(130)로부터 외측으로, 그리고 제2 반도체 소자(102)로부터 외측으로 에피택셜 성장하는 것을 방지하도록 구성되고, 제4 유전체 스페이서(141)는 제2 반도체 소자(102)의 소스/드레인 영역(124-127)이 상호 연결 접촉부(130)로부터 외측으로, 그리고 제1 반도체 소자(101)로부터 외측으로 에피택셜 성장하는 것을 방지하도록 구성된다. 제1, 제2, 제3 및 제4 유전체 스페이서(132, 135, 138, 141)는 함께, 소스/드레인 영역(120-127)의 측면 에피택셜 성장을 한정하도록 구성된다. 도 1A 및 도 1C에서 파선은, 소스/드레인 영역(120-127)의 에피택셜 성장 동안 소스/드레인 영역(120-127)이 제한되는 영역을 나타낸다. 따라서, 도시된 실시예에서 소스/드레인 영역(120-127)의 측면 성장은 제1, 제2, 제3 및 제4 유전체 스페이서(132, 135, 138, 141)에 의해 구성되기 때문에, 제1 및 제2 반도체 소자(101, 102)의 소스/드레인 영역(120-127)의 측면 폭은 제1 및 제2 반도체 소자(101, 102)의 활성 채널 영역(124C, 128, 125C, 129)의 측면 폭과 동일하거나 실질적으로 동일할 수 있다.
하나 이상의 실시예에서, 집적 회로(100)는 채널 영역(124C, 125C, 128, 129)의 외측벽(139, 140, 142, 143) 상에 제3 및 제4 유전체 스페이서(138, 141)를 포함하지 않을 수 있다. 도 1B 및 도 1D에 도시된 실시예와 같이, 집적 회로(100)는 채널 영역(124, 125, 128, 129)의 외측벽(139, 140, 142, 143) 상에 제3 및 제4 유전체 스페이서(138, 141)를 포함하지 않는다(예를 들어, 집적 회로(100)는 활성 채널 영역(124C, 128, 125C, 129)의 내측벽(133, 134, 136, 137) 상의 제1 및 제2 유전체 스페이서(132, 135)만 포함한다). 도 1B 및 1D에서 파선은 소스/드레인 영역(120-127)의 에피택셜 성장 동안 소스/드레인 영역(120-127)이 제한되는 영역을 나타낸다. 따라서, 도 1B 및 도 1D에 도시된 실시예와 같이, 활성 채널 영역(124C, 128, 125C, 129)의 내측벽(133, 134, 136, 137) 상의 제1 및 제2 유전체 스페이서(132, 135)는 소스/드레인 영역(120-127)이 서로를 향하여 그리고 상호 연결 접촉부(130)를 향하여 수평 방향으로 내측으로 성장하는 것 을 방지(또는 적어도 완화) 하지만, 제3 및 제4 유전체 스페이서(138, 141)의 부재로 인해 소스/드레인 영역(120-127)이 서로로부터 수평 방향으로 외측으로 성장하도록 허용한다.
도시된 실시예에서, 상호 연결 접촉부(130)는 수직 세그먼트(144) 및 수직 세그먼트(144)의 단부로부터 연장되는 수평 세그먼트(145)를 갖는 "L자형"을 갖는다. 도 1A 및 도 1B에 도시된 바와 같이, 상호 연결 접촉부(130)의 수평 세그먼트(145)는 수직 세그먼트(144)의 하단부로부터 연장되어 제1 반도체 소자(101)의 하부 트랜지스터(103)의 채널 영역(124C)에 연결된다. 도 1C 및 도 1D에서, 상호 연결 접촉부(130)의 수평 세그먼트(145)는 수직 세그먼트(144)의 상단부로부터 연장되어 제1 반도체 소자(101)의 상부 트랜지스터(106)의 채널 영역(128)에 연결된다. 하나 이상의 실시예에서, 상호 연결 접촉부(130)은 임의의 다른 적절한 구성을 가질 수 있다.
도 2는 제1 반도체 소자(201) 및 이에 인접하는 제2 반도체 소자(202)를 포함하는 본 발명의 다른 실시예에 따른 집적 회로(200)를 도시한다. 도 2A 내지 도 2D는 본 발명의 다양한 실시예에 따른 제1 및 제2 반도체 소자(201, 202)의 상이한 구성을 도시한다. 제1 및 제2 반도체 소자(201, 202) 각각은 하부 트랜지스터(203, 204)(예를 들어, n-형 전계 효과 트랜지스터(nFET)), 및 하부 트랜지스터(203, 204) 상에 각각 적층된 상부 트랜지스터(206, 207)(예를 들어, -형 전계 효과 트랜지스터(pFET))를 포함한다. 하나 이상의 실시예에서, 하부 트랜지스터(203, 204)는 pFET일 수 있고 상부 트랜지스터(206, 207)는 nFET일 수 있다. 추가로, 하나 이상의 실시예에서, 제1 및 제2 반도체 소자(201, 202)는 각각 상부 트랜지스터(206, 207)와 하부 트랜지스터(203, 204) 사이에 절연 스페이서를 포함할 수 있다. 집적 회로(200)는 또한 제1 및 제2 반도체 소자(201, 202)의 상부 트랜지스터(206, 207) 위의 신호 라인(208) 및 전력 라인(209)(즉, 전력 분배 네트워크(PDN) 그리드)을 포함한다. 전력 라인(209)은 전력 콘택(210)에 의해 제1 반도체 소자(201)의 상부 트랜지스터(206) 및 하부 트랜지스터(203)에 연결되고, 전력 라인(209)은 전력 콘택(211)에 의해 제2 반도체 소자(202)의 상부 트랜지스터(207) 및 하부 트랜지스터(204)에 연결된다. 도시된 실시예에서, 신호 라인(208)은 신호 콘택(212) 및 병합된 콘택(213)에 의해 제1 반도체 소자(201)의 상부 트랜지스터(206) 및 하부 트랜지스터(203)에 연결되고, 신호 라인(208)은 신호 콘택 (214) 및 병합된 콘택(215)에 의해 제2 반도체 소자(202)의 하부 트랜지스터(204) 및 상부 트랜지스터(207)에 연결된다.
제1 및 제2 반도체 소자(201, 202)의 하부 트랜지스터(203, 204) 각각은 소스 영역(220, 221), 드레인 영역(222, 223) 및 소스 영역(220, 221)과 드레인 영역(222, 223) 사이에서 연장되는 채널 영역(224C, 225C)을 포함한다. 유사하게, 제1 및 제2 반도체 소자(201, 202) 각각의 상부 트랜지스터(206, 207)는 각각은 소스 영역(224, 225), 드레인 영역(226, 227) 및 소스 영역(224, 225)과 드레인 영역(226, 227) 사이에서 연장되는 채널 영역(228, 229)을 포함한다.
도 2A 내지 도 2D는 소스 영역(220, 221)에서 각각에 대응되는 드레인 영역(222, 223)으로 연장되는 길이 방향에 수직인(또는 실질적으로 수직인) 수평 방향을 따라 취한 단면도이다. 도시된 실시예에서, 집적 회로는 제1 및 제2 반도체 소자(201, 202)의 상부 트랜지스터(206, 207) 사이의 갭(232)에 배치되는 제1 및 제2 상호 연결 접촉부(230, 231)를 포함한다.
또한, 도 2A 내지 도 2D에 도시된 실시예에서, 제1 반도체 소자(201)의 상부 트랜지스터(206)의 채널 영역(228)의 폭(W1)은 제1 반도체 소자(201)의 하부 트랜지스터(203)의 채널 영역(224C)의 폭(W2)보다 좁고, 제2 반도체 소자(202)의 상부 트랜지스터(207)의 채널 영역(229)의 폭(W3)은 제2 반도체 소자(202)의 하부 트랜지스터(204)의 채널 영역(225C)의 폭(W4)보다 좁다. 제1 반도체 소자(201)의 하부 및 상부 트랜지스터(203, 206)의 채널 영역(224C, 228) 각각은 정렬되거나 실질적으로 정렬되고, 제1 반도체 소자(201)의 하부 및 상부 트랜지스터(203, 206)의 채널 영역(224C, 228) 각각의 내측벽(235, 236)은 서로에 대해 오프셋된다. 도시된 실시예에서, 제1 반도체 소자(201)의 상부 트랜지스터(206)의 채널 영역(228)의 내측벽(236)은 제1 반도체 소자(201)의 하부 트랜지스터(203)의 채널 영역(224C)의 내측벽(235)에 대해 외측으로 오프셋된다. 유사하게, 도시된 실시예에서, 제2 반도체 소자(202)의 하부 및 상부 트랜지스터(204, 207)의 채널 영역(225C, 229) 각각의 외측벽(237, 238)은 정렬되거나 실질적으로 정렬되고, 내측벽(239, 240)은 정렬된다. 제2 반도체 소자(202)의 하부 및 상부 트랜지스터(204, 207) 각각의 채널 영역(225C, 229)은 서로에 대해 오프셋된다. 도시된 실시예에서, 제2 반도체 소자(202)의 상부 트랜지스터(207)의 채널 영역(229)의 내측벽(240)은 제2 반도체 소자(202)의 하부 트랜지스터(204)의 채널 영역(225C)의 내측벽(239)에 대해 측으로 오프셋된다.
도 2A에 도시된 실시예와 같이, 집적 회로(200)는 제1 반도체 소자(201)의 하부 트랜지스터(203, 예를 들어, nFET)의 활성 채널 영역(224C)의 내측벽(235)을 따라 연장되는 제1 유전체 스페이서(241) 및 제2 반도체 소자(202)의 하부 트랜지스터(204)(예를 들어, nFET)의 활성 채널 영역(225C)의 내측벽(239)을 따라 연장되는 제2 유전체 스페이서(242)를 포함한다. 도시된 실시예에서, 내측벽(235, 239)과 내측벽(235, 239) 상의 제1 및 제2 유전체 스페이서(241, 242)는, 서로를 향해 안쪽을 향한다.
도 2A에 도시된 실시예에서, 집적 회로(200)는 또한 제1 반도체 소자(201)의 하부 및 상부 트랜지스터(203, 206)의 활성 채널 영역(224C, 228)의 외측벽(233, 234)을 따라 연장되는 제3 유전체 스페이서(243) 및 제2 반도체 소자(202)의 하부 및 상부 트랜지스터(204, 207)의 활성 채널 영역(225C, 229)의 외측벽(237, 238)을 따라 연장되는 제4 유전체 스페이서(244)를 포함한다. 도시된 실시예에서, 외측벽(233, 234, 237, 238)과 외측벽(233, 234, 237, 238) 상의 제3 및 제4 유전체 스페이서(243, 244)는 서로로부터 외측을 향한다.
도 2A에 도시된 실시예를 계속 참조하면, 집적 회로(200)는 또한 제1 반도체 소자(201)의 상부 트랜지스터(206)(예를 들어, pFET)의 활성 채널 영역(228)의 내측벽(236)을 따라 연장되는 제5 유전체 스페이서(245) 및 제2 반도체 소자(202)의 상부 트랜지스터(207)(예를 들어, pFET)의 활성 채널 영역(229)의 내측벽(240)을 따라 연장되는 제6 유전체 스페이서(246)를 포함한다. 도시된 실시예에서, 내측벽(236, 240), 및 내측벽(236, 240) 상의 제5 및 제6 유전체 스페이서(245, 246)는 서로를 향해 내측을 향한다.
제1, 제2, 제5 및 제6 유전체 스페이서(241, 242, 245, 246)는 소스/드레인 영역(220-227)이 서로를 향해 수평 방향으로 내측으로 성장하는 것을 방지하도록 구성된다. 즉, 제1 유전체 스페이서(241)는 제1 반도체 소자(201)의 소스/드레인 영역(220-223)이 제2 반도체 소자(202)을 향해 안쪽으로 에피택셜 성장하는 것을 방지하도록 구성되고; 제2 유전체 스페이서(242)는 제2 반도체 소자(202)의 소스/드레인 영역(224-227)이 제1 반도체 소자(201)을 향해 안쪽으로 에피택셜 성장하는 것을 방지하도록 구성되고; 제5 유전체 스페이서(245)는 제1 반도체 소자(201)의 소스/드레인 영역(220-223)이 제1 상호 연결 접촉부(230)를 향하여 안쪽으로 에피택셜하게 성장하는 것을 방지하도록 구성되고; 제6 유전체 스페이서(246)는 제2 반도체 소자(202)의 소스/드레인 영역(224-227)이 제2 상호 연결 접촉부(231)를 향하여 안쪽으로 에피택셜하게 성장하는 것을 방지하도록 구성된다. 이러한 방식으로, 제1 및 제2 유전체 스페이서(241, 242)는, 제1 및 제2 반도체 소자(201, 202) 사이의 단락을 방지하기 위해 필요한 제1 및 제2 반도체 소자(201, 202)의 하부 트랜지스터(203, 204) 사이의 갭(232')의 폭 감소 및 제1 및 제2 반도체 소자(201, 202)와 제1 및 제2 상호 연결 접촉부(230, 231) 사이의 단락을 방지하기 위해 요구되는 제1 및 제2 반도체 소자(201, 202)의 상부 트랜지스터(206, 207) 사이의 갭(232'')의 폭 감소 (즉, 제1 및 제2 반도체 소자(201, 202)를 서로로부터 분리하고 제1 및 제2 반도체 소자(201, 202) 각각을 제1 및 제2 상호 연결부(230, 231)로부터 분리하는 데 필요한 거리는, 제1, 제2, 제5 및 제6 유전체 스페이서(241, 242, 245, 246)의 존재로 인해 감소될 수 있다. 분리에 필요한 제1 및 제2 반도체 소자(201, 202) 사이의 갭(232', 232'')의 폭의 감소는 유전체 스페이서가 없는 종래의 집적 회로보다 집적 회로(200)를 더 작게 할 수 있게 한다.
하나 이상의 실시예에서, 집적 회로(200)는 도 2A에 도시된 실시예를 참조하여 전술한 유전체 스페이서(241-246) 모두를 포함하지 않을 수 있다. 예를 들어, 도 2B에 도시된 실시예와 같이 집적 회로(200)는 제1 및 제2 반도체 소자(201, 202)의 상부 트랜지스터(206, 207)의 내측벽(236, 240) 상에 제5 및 제6 유전체 스페이서(245, 246) 를 포함하지 않고, 제3 및 제4 유전체 스페이서(243, 244)는 제1 및 제2 반도체 소자(201, 202)의 상부 트랜지스터(206, 207)의 채널 영역(228, 229)의 외측벽(234, 238)을 따라 연장되지 않는다(즉, 제3 및 제4 유전체 스페이서(243, 244)는 제1 및 제2 반도체 소자(201, 202)의 하부 트랜지스터(203, 204)의 채널 영역(224C, 225C)의 외측벽(233, 237)만을 따라서 연장된다. 도 2B에서 파선은 소스/드레인 영역(220-227)의 에피택셜 성장 동안 소스/드레인 영역(220-227)이 제한되는 영역을 나타낸다. 따라서, 도 2B에 도시된 실시예에서, 하부 트랜지스터(203, 204)의 활성 채널 영역(224C, 225C)의 내측벽(235, 239) 상의 제1 및 제2 유전체 스페이서(241, 242)는 하부 트랜지스터(203, 204)의 소스/드레인 영역(220-223)이 서로를 향해 수평 방향으로 내측으로 성장하는 것을 방지(또는 적어도 완화)하지만, 상부 트랜지스터(206, 207)의 채널 영역(228, 229)의 외측벽(234, 238) 상의 제3 및 제4 유전체 스페이서(243, 244)의 부재 및 상부 트랜지스터(206, 207)의 채널 영역(228, 229)의 내측벽(236, 240) 상의 제5 및 제6 유전체 스페이서(245, 246)의 부재는, 상부 트랜지스터(206, 207)의 소스/드레인 영역(224-227)이 제1 및 제2 상호 연결 접촉부(230, 231)를 향해 내측으로 그리고 서로로부터 멀어지는 외측으로 수평 방향으로 성장하도록 허용한다.
도 2C에 도시된 실시예와 같이 집적 회로(200)는 제1 및 제2 반도체 소자(201, 202)의 하부 트랜지스터(203, 204)의 채널 영역(224C, 225C)의 내측벽(235, 239)에 제1 및 제2 유전체 스페이서(241, 242)를 포함하지 않고, 제3 및 제4 유전체 스페이서(243, 244)는 제1 및 제2 반도체 소자(201, 202)의 하부 트랜지스터(203, 204)의 외측벽(233, 237)을 따라 연장되지 않는다. (즉, 제3 및 제4 유전체 스페이서(243, 244)는 제1 및 제2 반도체 소자(201, 202)의 상부 트랜지스터(206, 207)의 외측벽(234, 238)을 따라서만 연장된다.) 도 2C에서 파선은 소스/드레인 영역(220-227)의 에피택셜 성장 동안 소스/드레인 영역(220-223)이 제한되는 영역을 나타낸다. 따라서, 도 2C에 도시된 실시예에서, 상부 트랜지스터(206, 207)의 활성 채널 영역(228, 229)의 내측벽(236, 240) 상의 제5 및 제6 유전체 스페이서(245, 246)는 상부 트랜지스터(206, 207)의 소스/드레인 영역(224-227)이 서로를 향해 내측으로 그리고 제1 및 제2 상호 연결 접촉부(230, 231)를 향하여 수평 방향으로 성장하는 것을 방지(또는 적어도 완화)하지만, 하부 트랜지스터(203, 204)의 채널 영역(224C, 225C) 상의 제3 및 제4 유전체 스페이서(243, 244)의 부재와 제1 및 제2 유전체 스페이서(241, 242)의 부재는, 하부 트랜지스터(203, 204)의 소스/드레인 영역(220-223)이 서로를 향해 내쪽으로 그리고 서로로부터 멀어지는 외쪽으로 수평 방향으로 성장하도록 허용한다.
도 2D에 도시된 실시예에서, 집적 회로(200)는 제3 및 제4 유전체 스페이서(243, 244), 또는 제5 및 제6 유전체 스페이서(245, 246)를 포함하지 않는다(즉, 집적 회로(200)의 유전체 스페이서들은, 하부 트랜지스터(203, 204)의 채널 영역(224C, 225C)의 내측벽(235, 239) 상의 제1 및 제2 유전체 스페이서(241, 242)만을 포함한다). 도 2D에서 파선은 소스/드레인 영역(220-227)의 에피택셜 성장 동안 소스/드레인 영역(220-227)이 제한되는 영역을 나타낸다. 따라서, 도 2D에 도시된 실시예에서, 하부 트랜지스터(203, 204)의 활성 채널 영역(224C, 225C)의 내측벽(235, 239) 상의 제1 및 제2 유전체 스페이서(241, 242)는 하부 트랜지스터(203, 204)의 소스/드레인 영역(220-223)이 서로를 향해 수평 방향으로 내측으로 성장하는 것을 방지(또는 적어도 완화) 하지만, 제3, 제4, 제5 및 제6 유전체 스페이서(243, 244, 245, 246)의 부재는 상부 트랜지스터(206, 207)의 소스/드레인 영역(224-227)이 서로 및 제1 및 제2 상호 연결 접촉부(230, 231)를 향해 내측으로, 그리고 서로로부터 외측으로 하부 트랜지스터(203, 204)의 소스/드레인 영역(220-223)이 수평 방향으로 성장하도록 허용한다.
하나 이상의 실시예에서, 집적 회로(200)의 유전체 스페이서는 제1 반도체 소자(201)의 하부 트랜지스터(203)의 활성 채널 영역(224C)의 내측벽(235)을 따라 연장되는 제1 유전체 스페이서(241), 제2 반도체 소자(202)의 하부 트랜지스터(204)의 활성 채널 영역(225C)의 내측벽(239)을 따라 연장되는 제2 유전체 스페이서(242), 제1 반도체 소자(201)의 상부 트랜지스터(206)의 활성 채널 영역(228)의 내측벽(236)을 따라서 연장되는 제5 유전체 스페이서(245) 및 제2 반도체 소자(202)의 상부 트랜지스터(207)의 활성 채널 영역(229)의 내측벽(240)을 따라 연장되는 제6 유전체 스페이서(246) 만을 포함한다. (즉, 집적 회로(200)는 상부 및 하부 트랜지스터(203, 204, 206, 207)의 채널 영역(224C, 225C, 228, 229)의 내측벽(235, 236, 239, 240)에만 유전체 스페이서를 포함한다).
도 3은 제1 반도체 소자(301) 및 이에 인접하는 제2 반도체 소자(302)를 포함하는 본 발명의 일 실시예에 따른 집적 회로(300)를 도시한다. 도 3A 내지 도 3D는 본 개시의 다양한 실시예에 따른 제1 및 제2 반도체 소자(301, 302)의 상이한 구성을 도시한다. 제1 및 제2 반도체 소자(301, 302) 각각은 하부 트랜지스터(303, 304)(예를 들어, n-형 전계 효과 트랜지스터(nFET)), 및 하부 트랜지스터(303, 304) 상에 각각 적층된 상부 트랜지스터(306, 307)(예를 들어, -형 전계 효과 트랜지스터(pFET))를 포함한다. 하나 이상의 실시예에서, 하부 트랜지스터(303, 304)는 pFET일 수 있고 상부 트랜지스터(306, 307)는 nFET일 수 있다. 추가로, 하나 이상의 실시예에서, 제1 및 제2 반도체 소자(301 및 302) 각각은 각각 상부 트랜지스터(306, 307)와 하부 트랜지스터(303, 304) 사이에 절연 스페이서를 포함할 수 있다. 집적 회로(300)는 또한 제1 및 제2 반도체 소자(301, 302)의 상부 트랜지스터(306, 307) 위의 신호 라인(308) 및 전력 라인(309)(즉, 전력 분배 네트워크(PDN) 그리드)을 포함한다. 전력 라인(309)은 전력 콘택(310)에 의해 제1 반도체 소자(301)의 상부 트랜지스터(306) 및 하부 트랜지스터(303)에 연결되고, 전력 라인(309)은 전력 콘택(311)에 의해 제2 반도체 소자(302)의 상부 트랜지스터(307) 및 하부 트랜지스터(304)에 연결된다. 도시된 실시예에서, 신호 라인(308)은 신호 콘택(312) 및 병합된 콘택(313)에 의해 제1 반도체 소자(301)의 상부 트랜지스터(306) 및 하부 트랜지스터(303)에 연결되고, 신호 라인(308)은 신호 콘택(314) 및 병합된 콘택 (315)에 의해 제2 반도체 소자(302)의 하부 트랜지스터(304) 및 상부 트랜지스터(307)에 연결된다.
제1 및 제2 반도체 소자(301, 302)의 하부 트랜지스터(303, 304) 각각은 소스 영역(320, 321), 드레인 영역(322, 323), 및 소스 영역(320, 321)과 드레인 영역(322, 323) 사이에서 연장되는 채널 영역(324C, 325C)을 각각 포함한다. 유사하게, 제1 및 제2 반도체 소자(301, 302)의 상부 트랜지스터(306, 307) 각각은 소스 영역(324, 325), 드레인 영역(326, 327) 및 소스 영역(324, 325)과 드레인 영역(326, 327) 사이에서 연장되는 채널 영역(328, 329)을 각각 포함한다.
도 3A 내지 도 3D는 소스 영역(320, 321)에서 각각에 대응되는 드레인 영역(322, 323)으로 연장되는 길이 방향에 수직인(또는 실질적으로 수직인) 측면 방향을 따라 취한 단면도이다. 도시된 실시예에서, 집적 회로(300)는 제1 및 제2 반도체 소자(301, 302) 사이의 갭(331)에 배치되는 상호 연결 접촉부(330)를 포함한다. 도 3A 내지 도 3D에 도시된 바와 같이, 제1 및 제2 반도체 소자(301, 302) 각각의 상부 트랜지스터(306, 307)의 채널 영역(328, 329)의 폭(W1, W3)은 하부 트랜지스터(303, 304)의 채널 영역(324C, 325C)의 폭(W2, W4)보다 좁다. 도시된 실시예에서, 제1 반도체 소자(301)의 하부 및 상부 트랜지스터(303, 306) 각각의 채널 영역(324C, 328)의 내측벽(332, 333)은 정렬되거나 실질적으로 정렬되고, 제1 반도체 소자(301)의 하부 및 상부 트랜지스터(303, 306) 각각의 채널 영역(324C, 328)의 외측벽(334, 335)은 서로에 대해 오프셋된다. 도시된 실시예에서, 제1 반도체 소자(301)의 하부 트랜지스터(303)의 채널 영역(324C)의 외측벽(334)은 제1 반도체 소자(301)의 상부 트랜지스터(306)의 채널 영역(328)의 외측벽(335)에 대해 외측으로 오프셋된다. 유사하게, 도시된 실시예에서, 제2 반도체 소자(302)의 하부 및 상부 트랜지스터(304, 307) 각각의 채널 영역(325C, 329)의 내측벽(336, 337)은 정렬되거나 실질적으로 정렬되고, 제2 반도체 소자(302)의 하부 및 상부 트랜지스터(304, 306) 각각의 채널 영역(325C, 329)의 외측벽(338, 339)은 서로에 대해 오프셋된다. 도시된 실시예에서, 제2 반도체 소자(302)의 하부 트랜지스터(304)의 채널 영역(325C)의 외측벽(338)은 제2 반도체 소자(302)의 상부 트랜지스터(307)의 채널 영역(329)의 외측벽(339)에 대해 외측으로 오프셋된다.
도 3A에 도시된 실시예에서, 집적 회로(300)는 또한 제1반도체 소자(301)의 하부 트랜지스터(303)(예를 들어, nFET) 및 상부 트랜지스터(306)(예를 들어, pFET)의 활성 채널 영역(324C, 328)의 내측벽(332, 333)을 따라 연장되는 제1 유전체 스페이서(340)를 포함하고, 제2 반도체 소자(302)의 하부 트랜지스터(304)(예를 들어, nFET) 및 상부 트랜지스터(307)의 활성 채널 영역(325C, 329)의 내측벽(336, 337)을 따라 연장되는 제2 유전체 스페이서(341)를 포함한다. 도시된 실시예에서, 내측벽(332, 333, 336, 337)과 그 위의 제1 및 제2 유전체 스페이서(340, 341)는 서로를 향해 안쪽을 향한다.
도 3A에 도시된 실시예를 참조하면, 집적 회로(300)는 제1반도체 소자(301)의 하부 트랜지스터(303)의 활성 채널 영역(324C)의 외측벽(334)을 따라 연장되는 제3 유전체 스페이서(342) 및 제2반도체 소자(302)의 하부 트랜지스터(303)의 활성 채널 영역(325)의 외측벽(338)을 따라 연장되는 제4 유전체 스페이서(343)를 포함한다. 도시된 실시예에서, 외측벽(334, 338)과 외측벽(334, 338) 상의 제3 및 제4 유전체 스페이서(342, 343)는 서로 반대쪽을 향하고 있다.
도 3A에 도시된 실시예를 계속 참조하면, 집적 회로(300)는 또한 제1 반도체 소자(301)의 상부 트랜지스터(306)(예를 들어, pFET)의 활성 채널 영역(328)의 외측벽(335)을 따라 연장되는 제5 유전체 스페이서(344) 및 제2 반도체 소자(302)의 상부 트랜지스터(307)(예를 들어, pFET)의 활성 채널 영역(329)의 외측벽(339)을 따라 연장되는 제6 유전체 스페이서(345)를 포함한다. 도시된 실시예에서, 외측벽(335, 339) 및 외측벽(335, 339) 상의 제5 및 제6 유전체 스페이서(344, 345)는, 서로 바깥쪽을 향합니다.
제1 및 제2 유전체 스페이서(340, 341)는 소스/드레인 영역(320-327)이 서로를 향해 수평 방향으로 내측으로 성장하는 것을 방지하도록 구성된다. 즉, 제1 유전체 스페이서(340)는 제1 반도체 소자(301)의 소스/드레인 영역(320-323)이 제2 반도체 소자(302) 및 상호 연결 접촉부(330) 쪽으로 내측으로 에피택셜하게 성장하는 것을 방지하도록 구성되고, 제2 유전체 스페이서(341)는 제2 반도체 소자(302)의 소스/드레인 영역(324-327)이 제1 반도체 소자(301) 및 상호 연결 접촉부(330) 쪽으로 내측으로 에피택셜하게 성장하는 것을 방지하도록 구성된다. 이러한 방식으로, 제1 및 제2 유전체 스페이서(340, 341)는, 제1 및 제2 반도체 소자(301, 302)와 상호 연결 접촉부(330) 사이의 단락을 방지하기 위해 요구되는 제1 및 제2 반도체 소자(301, 302)의 대응하는 상부 및 하부 트랜지스터(306, 307, 303, 304) 사이의 갭(331)의 폭 감소를 가능하게 한다. (즉, 제1 및 제2 반도체 소자(301, 302)를 상호 연결 접촉부(330)로부터 분리하는데 필요한 거리는 제1 및 제2 유전체 스페이서(340, 341)의 존재로 인해 감소될 수 있다.) 분리에 필요한 제1 및 제2 반도체 소자(301, 302) 사이의 갭(331)의 폭의 감소는 집적 회로(300)가 유전체 스페이서가 없는 종래의 집적 회로보다 더 작을 수 있게 한다.
하나 이상의 실시예에서, 집적 회로(300)는 도 3A에 도시된 실시예를 참조하여 전술한 유전체 스페이서(341-346) 모두를 포함하지 않을 수 있다. 예를 들어, 도 3B에 도시된 실시예와 같이, 집적 회로(300)는 제1 및 제2 반도체 소자(301, 302)의 하부 트랜지스터(303, 304)의 채널 영역(324C, 325C)의 외측벽(334, 338)에 제3 및 제4 유전체 스페이서(342, 343)를 포함하지 않고, 또는 제1 및 제2 반도체 소자(301, 302)의 상부 트랜지스터(306, 307)의 채널 영역(328, 329)의 외측벽(335, 339) 상의 제5 및 제6 유전체 스페이서(344, 345)(즉, 집적 회로(300)의 유전체 스페이서는 제1 및 제2 반도체 소자(301, 302)의 상부 및 하부 트랜지스터(303, 304, 305, 307)의 채널 영역(324C, 325C, 328, 329)의 내측벽(332, 333, 336, 337)을 따라 연장되는 제1 및 제2 유전체 스페이서(340, 341)만을 포함한다.) 도 1의 파선은 도 3b는 소스/드레인 영역(320-327)의 에피택셜 성장 동안 소스/드레인 영역(320-327)이 제한되는 영역을 나타낸다. 도 3B에 도시된 실시예에서, 채널 영역(324C, 325C, 328, 329)의 내측벽(332, 333, 336, 337) 상의 제1 및 제2 유전체 스페이서(340, 341)는 상부 및 하부 트랜지스터(303, 304, 306, 307)의 소스/드레인 영역(320-327)이 서로를 향하여 그리고 상호 연결 접촉부(330)를 향하여 수평 방향으로 성장하는 것을 방지(또는 적어도 완호)하지만, 하부 트랜지스터(303, 304)의 채널 영역(324C, 325C)의 외측벽(334, 338) 상에 제3 및 제4 유전체 스페이서(342, 343)의 부재 및 상부 트랜지스터(306, 307)의 채널 영역(328, 329)의 외측벽(335, 339) 상의 제5 및 제6 유전체 스페이서(344, 345)의 부재는, 상부 및 하부 트랜지스터(303, 304, 306, 307)의 소스/드레인 영역(320-327)이 서로로부터 멀어지는 외측으로 수평 방향으로 성장하도록 허용한다.
도 3C에 도시된 실시예와 같이, 집적 회로(300)는 제1 및 제2 반도체 소자(301, 302)의 상부 트랜지스터(306, 307)의 채널 영역(328, 329)의 외측벽(335, 339)에 제5 및 제6 유전체 스페이서(344, 345)를 포함하지 않고, 제1 및 제2 유전체 스페이서(340, 341)는 제1 및 제2 반도체 소자(301, 302)의 상부 트랜지스터(306, 307)의 채널 영역(328, 329)의 내측벽(333, 337)을 따라 연장되지 않는다. (즉, 제1 및 제2 유전체 스페이서(340, 341)는 제1 및 제2 반도체 소자(301, 302)의 하부 트랜지스터(304, 305)의 채널 영역(324C, 325C)의 내측벽(332, 336)을 따라서만 연장된다.) 도 3C에서 파선은 소스/드레인 영역(320-327)의 에피택셜 성장 동안 소스/드레인 영역(320-327)이 제한되는 영역을 나타낸다. 도 3C에 도시된 실시예와 같이, 하부 트랜지스터(303, 304)의 채널 영역(324C, 325C)의 내측벽(332, 336) 상의 제1 및 제2 유전체 스페이서(340, 341) 및 하부 트랜지스터(304, 305)의 활성 채널 영역(324C, 325C)의 외측벽(334, 338) 상의 제3 및 제4 유전체 스페이서(342, 343) 는 하부 트랜지스터(303, 304)의 소스/드레인 영역(320-323)이 서로를 향해 그리고 상호 연결 접촉부(330)를 향해 수평 방향으로 성장하는 것을 방지(또는 적어도 완화)한다. 그러나 상부 트랜지스터(306, 307)의 채널 영역(328, 329)의 내측벽(333, 337) 상의 제1 및 제2 유전체 스페이서(340, 341)의 부재와 제5 및 제6 유전체 스페이서(344, 345)의 부재는, 상부 트랜지스터(306, 307)의 소스/드레인 영역(324-327)이 서로를 향해 내측으로 그리고 서로로부터 멀어지는 외측으로 수평 방향으로 성장하도록 허용한다.
도 3D에 도시된 실시예와 같이, 집적 회로(300)는 하부 트랜지스터(303, 304)의 채널 영역(324C, 325C)의 외측벽(334, 338) 상의 제3 및 제4 유전체 스페이서(342, 343) 또는 상부 트랜지스터(306, 307)의 채널 영역(328, 329)의 외측벽(335, 339) 상의 제5 및 제6 유전체 스페이서(344, 345)를 포함하지 않고, 는다. 상부 트랜지스터(306, 307)의 채널 영역(328, 329)의 외측벽(335, 339) 및 제1 및 제2 유전체 스페이서(340, 341)는상부 트랜지스터(306, 307)의 채널 영역(328, 329)의 내측벽(333, 337)을 따라 연장되지 않는다. (즉, 집적 회로(300)의 유전체 스페이서는 하부 트랜지스터(303, 304)의 채널 영역(324C, 325C)의 내측벽(332, 336) 상의 제1 및 제2 유전체 스페이서(340, 341)만을 포함한다.) 도 3D에서 파선은 소스/드레인 영역(320-327)의 에피택셜 성장 동안 소스/드레인 영역(320-327)이 제한되는 영역을 나타낸다. 도 3D에 도시된 실시예에서, 하부 트랜지스터(303, 304)의 채널 영역(324C, 325C)의 내측벽(332, 336) 상의 제1 및 제2 유전체 스페이서(340, 341)는 하부 트랜지스터(304, 305)의 소스/드레인 영역(320-323)이 서로를 향해 그리고 상호 연결 접촉부(330)를 향하여 수평 방향으로 내측으로 성장하는 것을 방지(또는 적어도 완화) 하지만, 제3, 제4, 제5 및 제6 유전체 스페이서(342, 343, 344, 345)의 부재와 상부 트랜지스터(306, 307)의 채널 영역(328, 329)의 내측벽(333, 337) 상의 제1 및 제2 유전체 스페이서(340, 341)의 부재는, 상부 트랜지스터(306, 307)의 소스/드레인 영역(324-327)이 서로를 향해 그리고 상호 연결 접촉부(330)를 향해 내측으로 수평 방향으로 성장하도록 허용하고, 그리고 하부 트랜지스터(303, 304)의 소스/드레인 영역(320-323)이 서로로부터 외측으로 수평 방향으로 성장하도록 허용한다.
도 4는 본 개시의 다양한 실시예에 따른 집적 회로(예를 들어, 도 1A 내지 도 1D, 도 2A 내지 도 2D 및 도 3A 내지 도 3D에 도시된 집적 회로(100, 200, 또는 300) 중 하나)를 제조하는 방법(400) 을 도시하는 흐름도이다. 제1 및 제2 반도체 소자는 각각 하부 트랜지스터 및 상기 하부 트랜지스터 상의 상부 트랜지스터를 포함하고, 상기 하부 트랜지스터 및 상기 상부 트랜지스터 각각은 소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 소스 영역 사이에서 연장되는 채널 영역을 포함한다. 하나 이상의 실시예에서, 상기 제1 반도체 소자 및 상기 제2 반도체 소자 각각에서, 상기 하부 트랜지스터의 채널은 제1 길이를 갖고, 상기 상부 트랜지스터의 채널은 제1 길이보다 작은 제2 길이를 갖는다. 하나 이상의 실시예에서, 상기 제1 반도체 소자 및 상기 제2 반도체 소자 각각에서, 상기 하부 트랜지스터의 채널과 상기 상부 트랜지스터의 채널은 동일한(또는 실질적으로 동일한) 길이를 갖는다.
도시된 실시예에서, 방법(400)은 제1 반도체 소자 및 제1 반도체 소자에 인접한 제2 반도체 소자의 상부 및 하부 트랜지스터의 채널 영역을 형성하는 단계(405)를 포함한다. 하나 이상의 실시예에서, 채널 영역을 형성하는 단계(405)는 채널 영역의 면적을 정의하기 위해 포토레지스트 층으로 반도체 층을 덮은 다음 그 영역을 도핑하는 것(예를 들어, n형으로 도핑된 영역을 형성하기 위해 비소, 인 또는 안티몬을 이용하거나 p형으로 도핑된 영역을 형성하기 위해 붕소를 사용하는 것) 또는 당업계에 공지된 임의의 다른 적절한 기술 또는 프로세스에 의한 것을 포함할 수 있다.
도시된 실시예에서, 방법(400)은 또한 단계(405)에서 형성된 채널 영역 상에 더미 게이트를 형성하는 단계(410)를 포함한다. 더미 게이트를 형성하는 단계(410)는 더미 게이트를 증착하는 것(예를 들어, 원자층 증착(ALD)에 의해)을 포함할 수 있고, 그런 다음 더미 게이트를 (예를 들어, 에칭에 의해) 패터닝한다.
도시된 실시예에서, 방법(400)은 또한 상기 제1 반도체 소자의 하부 트랜지스터 및 상부 트랜지스터 중 적어도 하나의 채널 영역의 내측벽의 적어도 일부를 따라 수직 방향으로 연장하는 제1 유전체 스페이서를 형성하고, 상기 제1 유전체 스페이서와 대향하며 상기 제2 반도체 소자의 하부 트랜지스터 및 상부 트랜지스터 중 적어도 하나의 채널 영역의 내측벽의 적어도 일부를 따라 수직 방향으로 연장되는 제2 유전체 스페이서를 형성하는 단계(415)를 포함한다. 하나 이상의 실시예에서, 단계(415)에서 형성된 제1 유전체 스페이서는 제1 반도체 소자의 하부 트랜지스터 및 상부 트랜지스터 모두의 채널의 내측벽의 적어도 일부를 따라 수직 방향으로 연장되고, 단계(415)에서 형성된 제2 유전체 스페이서는 제2 반도체 소자의 하부 트랜지스터 및 상부 트랜지스터 모두의 채널의 내측벽의 적어도 일부를 따라 수직 방향으로 연장된다(예를 들어, 도 1A 내지 도 1D 및/또는 도3A와 도 3B에 도시된 바와 같음). 하나 이상의 실시예에서, 단계(415)에서 형성된 제1 유전체 스페이서는 제1 반도체 소자의 하부 트랜지스터만의 채널의 내측벽의 적어도 일부를 따라 수직 방향으로 연장되고, 단계(415)에서 형성된 제2 유전체 스페이서는 제2 반도체 소자의 하부 트랜지스터만의 채널의 내측벽의 적어도 일부를 따라 수직 방향으로 연장된다(예를 들어, 도 2A, 도 2B, 도 2D, 도 3C 및 3D에 도시된 바와 같음). 하나 이상의 실시예에서, 단계(415)에서 형성된 제1 유전체 스페이서는 제1 반도체 소자의 상부 트랜지스터만의 채널의 내측벽의 적어도 일부를 따라 수직 방향으로 연장되고, 단계(415)에서 형성된 제2 유전체 스페이서는 제2 반도체 소자의 상부 트랜지스터만의 채널의 내측벽의 적어도 일부를 따라 수평 방향으로 연장된다(예를 들어, 도 2C에 도시된 바와 같음). 하나 이상의 실시예에서, 활성 채널 영역의 측벽을 따라 제1 및 제2 유전체 스페이서를 형성하는 단계(415)는 채널 영역 상에 유전체 재료를 컨포멀하게 증착한 다음 이방성 에칭을 수행하여 활성 채널 영역의 원하는 측벽을 따르는 부분을 제외한 유전체 재료를 제거하는 것을 포함할 수 있다.
하나 이상의 실시예에서, 방법(400)은 하부 트랜지스터 및 상부 트랜지스터 중 적어도 하나의 채널의 외측벽의 적어도 일부를 따라 수직 방향으로 연장되는 제3 유전체 스페이서를 형성하고, 상기 제2 반도체 소자의 하부 트랜지스터 및 상부 트랜지스터 중 적어도 하나의 채널의 외측벽의 적어도 일부를 따라 수직 방향으로 연장되는 제4 유전체 스페이서를 형성하는 단계(420)를 포함한다. 하나 이상의 실시예에서, 단계(420)에서 형성된 제3 유전체 스페이서는 제1 반도체 소자의 하부 트랜지스터 및 상부 트랜지스터 모두의 채널의 외측벽을 따라 연장되고, 단계(420)에서 형성된 제4 유전체 스페이서는 제2 반도체 소자의 하부 트랜지스터 및 상부 트랜지스터 중 적어도 하나의 채널의 외측벽을 따라 연장된다 (예를 들어, 도 1A, 도 1C 및 도 2A에 도시된 바와 같음). 하나 이상의 실시예에서, 단계(420)에서 형성된 제3 유전체 스페이서는 제1 반도체 소자의 하부 트랜지스터만의 채널의 외측벽을 따라 연장되고, 단계(420)에서 형성된 제4 유전체 스페이서는 제2 반도체 소자의 하부 트랜지스터만의 채널의 외측벽을 따라 연장된다(예를 들어, 도 2B, 도 3A 및 도 3C에 도시된 바와 같음). 하나 이상의 실시예에서, 단계(420)에서 형성된 제3 유전체 스페이서는 제1 반도체 소자의 상부 트랜지스터만의 채널의 외측벽을 따라 연장되고, 단계(420)에서 형성된 제4 유전체 스페이서는 제2 반도체 소자의 상부 트랜지스터만의 채널의 외측벽을 따라 연장된다 (예를 들어, 도 2C에 도시된 바와 같음). 하나 이상의 실시예에서, 활성 채널 영역의 측벽을 따라 제3 및 제4 유전체 스페이서를 형성하는 단계(420)는 채널 영역 상에 유전체 재료를 컨포멀하게 증착한 다음 이방성 에칭을 수행하여 활성 채널 영역의 원하는 측벽을 따라는 부분을 제외한 유전체 재료를 제거하는 것을 포함할 수 있다. 하나 이상의 실시예에서, 제3 및 제4 유전체 스페이서를 형성하는 단계(420)는 수행되지 않을 수 있다(예를 들어, 도 1B, 도 1D, 도 2D, 도 3B 및 도 3D에 도시된 바와 같음).
하나 이상의 실시예에서, 방법(400)은 제5 유전체 스페이서 및 제6 유전체 스페이서를 형성하는 단계(425)를 포함한다. 하나 이상의 실시예에서, 단계(425)에서 형성된 제5 유전체 스페이서는 제1 반도체 소자의 상부 트랜지스터의 채널의 내측벽의 적어도 일부를 따라 수직 방향으로 연장될 수 있고, 단계(425)에서 형성된 제6 유전체 스페이서는 제2 반도체 소자의 상부 트랜지스터의 채널의 내측벽의 적어도 일부를 따라 수직 방향으로 연장될 수 있다(예를 들어, 도 2A에 도시된 바와 같음). 하나 이상의 실시예에서, 단계(425)에서 형성된 제5 유전체 스페이서는 제1 반도체 소자의 상부 트랜지스터의 채널의 외측벽을 따라 연장될 수 있고, 단계(425)에서 형성된 제6 유전체 스페이서는 제2 반도체 소자의 상부 트랜지스터의 채널의 외측벽을 따라 연장될 수 있다 (예를 들어, 도 3A에 도시된 바와 같음). 하나 이상의 실시예에서, 활성 채널 영역의 측벽을 따라 제5 및 제6 유전체 스페이서를 형성하는 단계(425)는 채널 영역 상에 유전체 재료를 컨포멀하게 증착한 다음 이방성 에칭을 수행하여 채널 영역의 원하는 측벽을 따르는 부분을 제외한 유전체 재료를 제거하는 것을 포함할 수 있다.. 하나 이상의 실시예에서, 제5 및 제6 유전체 스페이서를 형성하는 단계(425)는 수행되지 않을 수 있다(예를 들어, 도 1A 내지 도 1D, 도 2B와 도 2D 및 도 3B와 도 3D에 도시된 바와 같음).
도시된 실시예에서, 방법(400)은 또한 트랜지스터의 게이트를 형성하는 단계(430)를 포함한다. 하나 이상의 실시예에서, 단계(430)는 단계(410)에서 형성된 더미 게이트를 제거(예를 들어, 선택적 에칭에 의해)한 다음 트랜지스터의 채널 영역 상에 게이트 금속 재료를 컨포멀하게 증착하는 것을 포함할 수 있다.
도시된 실시예에서, 방법(400)은 또한 제1 반도체 소자와 제2 반도체 소자 사이에 적어도 하나의 상호 연결 접촉부를 형성하는 단계(435)를 포함한다. 상호 연결 접촉부(들)는 예를 들어 도 1A 내지 도 3D에 도시된 임의의 구성과 같은 임의의 적합한 구성을 가질 수 있다.
도시된 실시예에서, 방법(400)은 또한 트랜지스터의 소스 및 드레인 영역을 (예를 들어, 에피택셜 성장에 의해) 형성하는 단계(440)를 포함한다. 단계(415, 420 및/또는 425)에서 형성된 유전체 스페이서는 단계(440)에서 형성된 반도체 소자의 소스 및 드레인 영역의 측면 에피택셜 성장을 제한하도록 구성되며, 이는 단락을 일으키지 않고 반도체 소자가 서로 더 가깝게 및/또는 단계(435)에서 형성된 상호 연결 접촉부에 더 가깝게 이격될 수 있게 한다 (즉, 유전체 스페이서는 인접한 반도체 소자 사이 및/또는 반도체 소자와 상호 연결 접촉부 사이의 간격 감소를 가능하게 하여 단락을 방지할 수 있다). 인접한 반도체 소자들 사이 및/또는 반도체 소자와 상호 연결 접촉부 사이의 간격 크기를 줄이면 단계(415, 420, 및/또는 425)에서 형성된 유전체 스페이서가 없는 관련 기술의 집적 회로와 비교하여 방법(400)에 의해 형성된 집적 회로의 전체 크기가 줄어든다.
본 발명은 특정 실시예를 참조하여 상세하게 설명되었지만, 본 명세서에 기술된 실시예는 본 발명의 범위를 개시된 정확한 형태로 제한하거나 배타적이지 않는다. 본 발명이 속하는 기술 및 기술 분야의 숙련자는 설명된 구조와 조립 및 작동 방법의 변경이 본 발명의 원리, 사상 및 범위를 의미 있게 벗어나지 않고 실시될 수 있음을 이해할 것이다. 일 실시예와 관련하여 설명된 하나 이상의 특징은 다른 실시예와 함께 설명된 하나 이상의 특징과 결합되어 작동 가능한 적층형 반도체 소자를 포함하는 집적 회로를 제공할 수 있다. 소스/드레인 영역의 측면 에피택셜 성장을 제한하기 위해 다양한 메커니즘 및 구조가 위에서 설명되었지만, 이러한 메커니즘 및 구조는 임의의 적절한 방식으로 결합되어 작동 가능한 스택형 반도체 소자를 포함하는 집적 회로를 형성할 수 있습니다.

Claims (10)

  1. 하부 트랜지스터, 및 상기 하부 트랜지스터 상에 위치하고, 소스 영역, 드레인 영역 및 상기 소스 영역과 드레인 영역 사이에서 연장되는 채널 영역을 포함하는 상부 트랜지스터를 함하는 제1 반도체 소자;
    하부 트랜지스터, 및 상기 하부 트랜지스터 상에 위치하고, 소스 영역, 드레인 영역 및 상기 소스 영역과 드레인 영역 사이에서 연장되는 채널 영역을 포함하는 상부 트랜지스터를 포함하고, 상기 제1 반도체 소자에 인접한 제2 반도체 소자;
    상기 제1 반도체 소자의 상기 하부 트랜지스터 및 상기 상부 트랜지스터 중 적어도 하나의 채널 영역의 내측벽의 적어도 일부를 따라 길이 방향으로 연장되는 제1 유전체 스페이서;
    상기 제1 유전체 스페이서와 마주하며, 상기 제2 반도체 소자의 하부 트랜지스터 및 상부 트랜지스터 중 적어도 하나의 채널 영역의 내측벽의 적어도 일부를 따라 길이 방향으로 연장되는 제2 유전체 스페이서; 및
    상기 제1 반도체 소자와 상기 제2 반도체 소자 사이에 배치되는 상호 연결 접촉부 (interconnect contact);를 포함하는 집적 회로.
  2. 제1항에 있어서,
    상기 제1 유전체 스페이서는 상기 제1 반도체 소자의 하부 트랜지스터 및 상부 트랜지스터 모두의 채널 영역의 내측벽을 따라 연장되고,
    상기 제2 유전체 스페이서는 상기 제2 반도체 소자의 하부 트랜지스터 및 상부 트랜지스터 모두의 채널 영역의 내측벽을 따라 연장되는 것을 특징으로 하는 집적 회로.
  3. 제1항에 있어서,
    상기 제1 유전체 스페이서는 상기 제1 반도체 소자의 하부 트랜지스터만의 채널 영역의 내측벽을 따라 연장되고,
    상기 제2 유전체 스페이서는 상기 제2 반도체 소자의 하부 트랜지스터만의 채널 영역의 내측벽을 따라 연장 되는 것을 특징으로 하는 집적 회로.
  4. 제1항에 있어서,
    상기 제1 유전체 스페이서는 상기 제1 반도체 소자의 상부 트랜지스터만의 채널 영역의 내측벽을 따라 연장되고,
    상기 제2 유전체 스페이서는 상기 제2 반도체 소자의 상부 트랜지스터만의 채널 영역의 내측벽을 따라 연장되는 것을 특징으로 하는 집적 회로.
  5. 제1항에 있어서,
    상기 제1 반도체 소자의 하부 트랜지스터 및 상부 트랜지스터 중 적어도 하나의 채널 영역의 외측벽을 따라 연장되는 제3 유전체 스페이서; 및
    상기 제2 반도체 소자의 하부 트랜지스터 및 상부 트랜지스터 중 적어도 하나의 채널 영역의 외측벽을 따라 연장되는 제4 유전체 스페이서;를 더 포함하는 것을 특징으로 하는 집적 회로.
  6. 제1 반도체 소자 및 상기 제1 반도체 소자에 인접한 제2 반도체 소자 각각을 위한 하부 트랜지스터 및 상부 트랜지스터를 위한 채널 영역들을 형성하는 단계;
    상기 채널 영역들에 더미 게이트들을 증착하는 단계;
    상기 제1 반도체 소자의 하부 트랜지스터 및 상부 트랜지스터 중 적어도 하나의 채널 영역의 내측벽의 적어도 일부를 따라 길이 방향으로 연장되는 제1 유전체 스페이서를 형성하는 단계;
    상기 제2 반도체 소자의 하부 트랜지스터 및 상부 트랜지스터 중 적어도 하나의 채널 영역의 내측벽의 적어도 일부를 따라 길이 방향으로 연장되며 상기 제1 유전체 스페이서와 대향하는 제2 유전체 스페이서를 형성하는 단계;
    선택적 에칭에 의해 상기 더미 게이트들을 제거하는 단계;
    상기 채널 영역들에 게이트 금속 물질을 컨포멀하게 증착하여 상기 제1 반도체 소자 및 상기 제2 반도체 소자의 게이트들을 형성하는 단계;
    상기 제1 반도체 소자와 상기 제2 반도체 소자 사이에 상호 연결 접촉부를 형성하는 단계; 및
    상기 제1 반도체 소자 및 상기 제2 반도체 소자 각각의 하부 트랜지스터 및 상부 트랜지스터의 소스 및 드레인 영역들을 에피택셜 성장하는 단계;를 포함하고,
    상기 제1 유전체 스페이서 및 상기 제2 유전체 스페이서는, 상기 에피택셜 성장 동안 상기 소스 및 드레인 영역들의 측면 성장을 억제하는 집적 회로의 제조 방법.
  7. 제6항에 있어서,
    상기 제1 유전체 스페이서를 형성하는 단계는, 상기 제1 반도체 소자의 하부 트랜지스터 및 상부 트랜지스터 모두의 채널 영역의 내측벽을 따라 상기 제1 유전체 스페이서를 형성하고,
    상기 제2 유전체 스페이서를 형성하는 단계는, 상기 제2 반도체 소자의 하부 트랜지스터 및 상부 트랜지스터 모두의 채널 영역의 내측벽을 따라 상기 제2 유전체 스페이서를 형성하는 것을 특징으로 하는 집적 회로의 제조 방법.
  8. 제6항에 있어서,
    상기 제1 유전체 스페이서를 형성하는 단계는, 상기 제1 반도체 소자의 하부 트랜지스터만의 채널 영역의 내측벽을 따라 상기 제1 유전체 스페이서를 형성하고,
    상기 제2 유전체 스페이서를 형성하는 단계는, 상기 제2 반도체 소자의 하부 트랜지스터만의 채널 영역의 내측벽을 따라 상기 제2 유전체 스페이서를 형성하는 것을 특징으로 하는 집적 회로의 제조 방법.
  9. 제6항에 있어서,
    상기 제1 유전체 스페이서를 형성하는 단계는, 상기 제1 반도체 소자의 상부 트랜지스터만의 채널 영역의 내측벽을 따라 상기 제1 유전체 스페이서를 형성하고,
    상기 제2 유전체 스페이서를 형성하는 단계는, 상기 제2 반도체 소자의 상부 트랜지스터만의 채널 영역의 내측벽을 따라 상기 제2 유전체 스페이서를 형성하는 것을 특징으로 하는 집적 회로의 제조 방법.
  10. 제6항에 있어서,
    상기 제1 반도체 소자의 상기 하부 트랜지스터 및 상기 상부 트랜지스터 중 적어도 하나의 채널 영역의 외측벽을 따라 연장되는 제3 유전체 스페이서를 형성하는 단계; 및
    상기 제2 반도체 소자의 상기 하부 트랜지스터 및 상기 상부 트랜지스터 중 적어도 하나의 채널 영역의 외측벽을 따라 연장되는 제4 유전체 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로의 제조 방법.
KR1020230034569A 2022-04-18 2023-03-16 적층형 반도체 소자를 포함하는 집적 회로 KR20230148740A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202263332206P 2022-04-18 2022-04-18
US63/332,206 2022-04-18
US17/866,343 US20230335549A1 (en) 2022-04-18 2022-07-15 Limited lateral growth of s/d epi by outer dielectric layer in 3-dimensional stacked device
US17/866,343 2022-07-15

Publications (1)

Publication Number Publication Date
KR20230148740A true KR20230148740A (ko) 2023-10-25

Family

ID=88308016

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020230034569A KR20230148740A (ko) 2022-04-18 2023-03-16 적층형 반도체 소자를 포함하는 집적 회로

Country Status (2)

Country Link
US (1) US20230335549A1 (ko)
KR (1) KR20230148740A (ko)

Also Published As

Publication number Publication date
US20230335549A1 (en) 2023-10-19

Similar Documents

Publication Publication Date Title
US10037994B2 (en) Semiconductor devices having Fin field effect transistor (FinFET) structures and manufacturing and design methods thereof
KR102314778B1 (ko) 반도체 소자
DE112018001814B4 (de) Vertikaltransport-finnen-feldeffekttransistoren mit unterschiedlichen kanallängen und verfahren zu ihrer herstellung
KR101388329B1 (ko) ＦｉｎＦＥＴ 소자를 제조하는 방법
KR101441747B1 (ko) ＦｉｎＦＥＴ 디바이스를 위한 구조 및 방법
US11244949B2 (en) Semiconductor device having stacked transistor pairs and method of forming same
DE102014019360B4 (de) Halbleiterstruktur und ihr herstellungsverfahren
US20140141586A1 (en) Guard Rings on Fin Structures
US10304833B1 (en) Method of forming complementary nano-sheet/wire transistor devices with same depth contacts
US20130175638A1 (en) Finfets and the methods for forming the same
US20130175584A1 (en) FinFETs and the Methods for Forming the Same
US11810981B2 (en) Semiconductor structure having both gate-all-around devices and planar devices
TW201947772A (zh) 混合半導體電晶體結構與製造方法
KR20110033033A (ko) 금속 게이트와 스트레서를 가지는 게르마늄 ＦｉｎＦＥＴｓ
US10424577B2 (en) Semiconductor devices
KR101666617B1 (ko) 고밀도를 위한 로컬 인터커넥트 구조체들
US20150287821A1 (en) Semiconductor device with an sgt and method for manufacturing the same
US11502077B2 (en) Semiconductor devices having fin field effect transistor (FinFET) structures and manufacturing and design methods thereof
JP2011204745A (ja) 半導体装置及びその製造方法
US20180337033A1 (en) Novel approach to improve sdb device performance
KR20130017911A (ko) 반도체 소자
KR20230148740A (ko) 적층형 반도체 소자를 포함하는 집적 회로
US11404326B2 (en) Semiconductor device and method for fabricating the same
KR20230068993A (ko) 적층 트랜지스터들을 포함하는 집적 회로 장치들 및 그 형성 방법들
KR100451761B1 (ko) 에스램셀의제조방법