TW202117947A - 堆疊半導體封裝 - Google Patents

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姜芸炳
金泰勳
李赫宰
黃智煥
朴相天
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Abstract

一種半導體封裝包括：基板；第一半導體晶片，設置於基板上；以及第二半導體晶片，設置於第一半導體晶片的頂表面上。第一半導體晶片包括設置於第一半導體晶片的頂表面上的導電圖案、以及覆蓋第一半導體晶片的頂表面並至少部分地包圍導電圖案的第一保護層。第二半導體晶片包括與第二半導體晶片的底表面上的第一貫穿電極接觸的第一接墊。第二保護層包圍第一接墊並覆蓋第二半導體晶片的底表面。第三保護層填充第一凹槽，其中所述第一凹槽在所述第二保護層中被界定成面向所述第二保護層的內部。所述第一保護層與所述第三保護層彼此接觸。

Description

堆疊半導體封裝
本揭露是有關於一種半導體封裝，且更具體而言，是有關於一種堆疊型半導體封裝。
因應於對高速多功能電子裝置日益小型化的需求，最近的封裝技術正朝著在單個封裝中安裝多個半導體晶片的方向發展。
為了使電子組件小型化，減小了個別所安裝組件的大小，並且還將多個個別裝置整合至單個封裝中。然而，可能難以將處理高頻訊號的多個小型化半導體整個至單個封裝中，同時保持優異的電特性。
一種半導體封裝包括：基板；第一半導體晶片，設置於所述基板上；以及第二半導體晶片，安裝於所述第一半導體晶片的頂表面上。所述第一半導體晶片包括設置於所述第一半導體晶片的所述頂表面上的導電圖案、以及覆蓋所述第一半導體晶片的所述頂表面並至少部分地包圍所述導電圖案的第一保護層。所述第二半導體晶片包括在所述第二半導體晶片的底表面上與所述導電圖案接觸的第一接墊、至少部分地包圍所述第一接墊並覆蓋所述第二半導體晶片的所述底表面的第二保護層、以及填充第一凹槽的第三保護層，其中所述第一凹槽在所述第二保護層中被界定成面向所述第二保護層的內部。所述第一保護層與所述第三保護層彼此接觸。
一種半導體封裝包括：基板；以及多個半導體晶片，堆疊於所述基板上。所述多個半導體晶片中的每一者包括：晶片接墊，設置於所述半導體晶片的被設置成面向所述基板的活化表面上；第一保護層，覆蓋所述活化表面並至少部分地包圍所述晶片接墊，所述第一保護層在其中包括凹槽。第二保護層填充所述凹槽的內部。貫穿電極垂直穿過所述多個半導體晶片以連接至所述晶片接墊。所述第二保護層的底表面與所述晶片接墊的底表面共面。所述第二保護層接觸所述晶片接墊的側表面。
一種半導體封裝包括基板。連接端子設置於所述基板的底表面上。多個第一半導體晶片堆疊於所述基板的頂表面上。第二半導體晶片與所述多個第一半導體晶片水平間隔開並安裝於所述基板上。模製層在所述基板上覆蓋所述多個第一半導體晶片及所述第二半導體晶片。所述多個第一半導體晶片中的每一者包括：晶片接墊，設置於所述第一半導體晶片的底表面上；貫穿電極，垂直穿過所述第一半導體晶片並連接至所述晶片接墊；第一保護層，覆蓋所述第一半導體晶片的所述底表面，所述第一保護層包括凹槽；第二保護層，填充所述凹槽；以及第三保護層，覆蓋所述第一半導體晶片的頂表面。所述第二保護層具有朝向所述第一半導體晶片向上修圓的頂表面。
在下文中，將參照附圖闡述根據本發明概念的半導體封裝。
圖1A及圖1B為示出根據本發明概念實施例的半導體封裝的剖視圖。圖2A至圖2C為圖1A的局部放大圖，且示出圖1A的區域A。圖3為示出圖1A的半導體晶片的平面圖，並示出第一半導體晶片的底表面。
參照圖1A、圖2及圖3，可設置封裝基板100。舉例而言，封裝基板100可包括在其頂表面上具有訊號圖案的印刷電路板（printed circuit board，PCB）。作為另一選擇，封裝基板100可具有絕緣層及線層（line layer）交替堆疊的結構。封裝基板100可包括設置於其頂表面上的接墊。
外部端子可設置於封裝基板100下方。舉例而言，外部端子可設置於端子接墊上，所述端子接墊設置於封裝基板100的底表面上。外部端子可包括焊球或焊料凸塊，並且根據外部端子的類型及佈置，半導體封裝可以球柵陣列（ball grid array，BGA）、精密球柵陣列（fine ball-grid array，FBGA）或連接盤柵格陣列（land grid array，LGA）的形式設置。
中介層基板200可設置於封裝基板100上。中介層基板200可安裝於封裝基板100的頂表面上。中介層基板200可包括基底層210及設置於基底層210上的線圖案220、230及240。舉例而言，線圖案220、230及240可包括暴露於基底層210的頂表面上的第一基板接墊220、暴露於基底層210的底表面上的第二基板接墊、以及垂直穿過基底層210以將第一基板接墊220電性連接至第二基板接墊230的基板貫穿電極240。在此種情況下，第一基板接墊220的頂表面可與基底層210的頂表面共面。必要時，可省略第一基板接墊220。在此種情況下，基板貫穿電極240可暴露於基底層210的頂表面。中介層基板200可對晶片堆疊CS進行重佈線，此將在稍後進行闡述。舉例而言，第一基板接墊220及第二基板接墊230可藉由基底層210內的電路線電性連接，並且可與電路線一起構成重佈線電路。第一基板接墊220、第二基板接墊230及基板貫穿電極240中的每一者可包含導電材料，例如金屬。舉例而言，第一基板接墊220、第二基板接墊230及基板貫穿電極240中的每一者可包含銅（Cu）。
基板連接端子250可設置於中介層基板200的底表面上。基板連接端子250可設置於封裝基板100的接墊與中介層基板200的第二基板接墊230之間。基板連接端子250可將中介層基板200電性連接至封裝基板100。舉例而言，中介層基板200可以倒裝晶片方式安裝於封裝基板100上。每一基板連接端子250可包括焊球或焊料凸塊。
在圖1A中，中介層基板200安裝於封裝基板100上，但本發明概念未必僅限於此。在一些實施例中，必要時，可省略封裝基板100。舉例而言，半導體晶片300、400及500以及稍後將闡述的模製層600可設置於中介層基板200的頂表面上，並且將半導體封裝連接至外部裝置的外部端子可設置於中介層基板200的底表面上。外部端子可與以上所述者相同或類似。在下文中，將基於圖1A的半導體封裝繼續進行闡述，所述半導體封裝在中介層基板200下方設置有封裝基板100。
晶片堆疊CS可設置於中介層基板200上。晶片堆疊CS可包括安裝於中介層基板200上的第一半導體晶片300、堆疊在第一半導體晶片300上的至少一個第二半導體晶片400、以及堆疊在第二半導體晶片400上並位於晶片堆疊CS最上端的第三半導體晶片500。第一半導體晶片300、第二半導體晶片400及第三半導體晶片500中的每一者可為記憶體晶片，例如動態隨機存取記憶體（dynamic random access memory，DRAM）、靜態隨機存取記憶體（static random access memory，SRAM）、磁性隨機存取記憶體（magnetic random access memory，MRAM）或快閃記憶體。作為另一選擇，第一半導體晶片300、第二半導體晶片400及第三半導體晶片500中的每一者可為邏輯晶片。儘管在圖1A中示出了設置有一個晶片堆疊CS，但本發明概念未必僅限於此。當設置有多個晶片堆疊CS時，晶片堆疊CS可在中介層基板200上彼此間隔開。
第一半導體晶片300可安裝於中介層基板200上。第一半導體晶片300可包含例如矽（Si）等半導體材料。第一半導體晶片300可具有前表面300a及後表面300b。在下文中，在本說明書中，前表面可被定義為半導體晶片中的積體元件的主動表面側的一個表面，例如上面設置有半導體晶片的接墊的表面，並且後表面可被定義為與前表面相對的表面。舉例而言，第一半導體晶片300可包括自第一基底層310依次設置的以下接墊及層：設置於第一半導體晶片300的前表面300a上的第一晶片接墊320、覆蓋第一半導體晶片300的前表面300a的第一下保護層330、以及覆蓋第一下保護層330的底表面的第一附加保護層340。
第一晶片接墊320可電性連接至第一半導體晶片300中的積體裝置或積體電路。根據實施例，可在第一半導體晶片300中的第一晶片接墊320與積體裝置之間設置用於重佈線的線。第一晶片接墊320可具有約1微米至約10微米的寬度。每一第一晶片接墊320之間的間隔可為1微米至10微米。第一晶片接墊320可包含例如金屬等導電材料。舉例而言，第一晶片接墊320可包含銅（Cu）。
第一晶片接墊320可包括設置於第一晶片接墊320與第一基底層310之間的第一晶種層322。第一晶種層322可覆蓋第一晶片接墊320的頂表面。此外，第一晶種層322可延伸至第一晶片接墊320的側表面上。舉例而言，第一晶種層322可夾置於第一晶片接墊320與第一下保護層330之間，此將在稍後進行闡述。第一晶種層322的側表面可與第一晶片接墊320的側表面共面。每一第一晶種層322可具有約5埃至約50埃的厚度。每一第一晶種層322可包含鈦（Ti）、銅（Cu）、釕（Ru）、鎳（Ni）、鎢（W）及/或金（Au）。
第一下保護層330可至少部分地包圍第一半導體晶片300的前表面300a上的第一晶片接墊320。舉例而言，第一下保護層330可覆蓋第一基底層310的底表面（例如，半導體晶片300的前表面300a），以接觸第一晶片接墊320的側表面。第一下保護層330的最下端可位於與第一晶片接墊320的每一底表面相同的水平高度處，或者位於較第一晶片接墊320的每一底表面低的水平高度處。第一下保護層330可具有約5微米至約10微米的厚度。第一下保護層330可包含具有高楊氏模數的絕緣材料。舉例而言，第一下保護層330的楊氏模數可為約30吉帕斯卡（GPa）至約50 GPa。因此，可牢固地保護第一半導體晶片300中的積體電路等。第一下保護層330可包含氧化物或氮化物。舉例而言，第一下保護層330可包含氧化矽（SiO）、氮化矽(SiN)及/或碳氮化矽（SiCN）。
第一下保護層330可包括界定於其底表面中的第一凹槽RS1。第一凹槽RS1可自第一下保護層330的底表面面向第一基底層310。舉例而言，如圖1A及圖2A所示，第一凹槽RS1可具有朝向第一基底層310的凹形形狀（例如，向上修圓的形狀）。舉例而言，當第一凹槽RS1接近第一晶片接墊320時，其深度可減小。作為另一選擇，當第一晶片接墊320之間的距離為大時，第一凹槽RS1的深度在第一凹槽RS1的中心區域中可為恆定的。隨著在與第一晶片接墊320相鄰的區域中接近第一晶片接墊320，第一凹槽RS1的深度可減小。第一凹槽RS1可具有接觸第一晶片接墊320的側表面的一端。舉例而言，第一凹槽RS1可被界定於第一下保護層330的暴露出的底表面的整個區域上。第一凹槽RS1可具有對應於第一下保護層330的厚度t1的約1/2至約1/10的深度t2。此處，第一下保護層330的厚度t1可為自第一下保護層330的頂表面至第一下保護層330的最下端的厚度。舉例而言，第一凹槽RS1的深度t2可為約1微米至約2微米。根據第一凹槽RS1的深度t2，第一下保護層330的最下端可位於與第一晶片接墊320的每一底表面相同的水平高度處，或者位於較第一晶片接墊320的每一底表面低的水平高度處。舉例而言，如圖2A所示，第一晶片接墊320的側表面可被第一下保護層330覆蓋。作為另一選擇，如圖2B所示，第一晶片接墊320的一些側表面可自第一下保護層330暴露出。舉例而言，第一晶片接墊320的側表面的下部可被暴露出。
作為另一選擇，第一凹槽RS1可具有梯形橫截面。舉例而言，如圖2C所示，在平面視圖中，第一凹槽RS1具有平行於第一下保護層330的頂表面的底表面BS，並且還具有包圍底表面BS的傾斜表面DS。傾斜表面DS可自底表面BS向第一晶片接墊320朝向中介層基板200傾斜。傾斜表面DS可為相對於底表面BS具有恆定傾斜度的平面。作為另一選擇，如在圖2A的實施例中第一晶片接墊320之間的距離遠的情況下所闡述，傾斜表面DS可為曲面。以下闡述將參照圖2A的實施例繼續進行。
第一附加保護層340可設置於第一下保護層330的底表面上。第一附加保護層340可覆蓋第一下保護層330的底表面。第一附加保護層340可填充第一下保護層330的第一凹槽RS1。第一附加保護層340的頂表面可具有朝向第一基底層310的凸形形狀（例如，向上修圓的形狀）。第一附加保護層340的底表面可設置於與第一晶片接墊320的每一底表面相同的水平高度處。第一附加保護層340的底表面可實質上為平坦的，並且與第一晶片接墊320的底表面共面。第一附加保護層340的一端可接觸第一晶片接墊320的側表面。在此種情況下，如圖2A所示，第一附加保護層340的一端可接觸邊緣（例如，每一第一晶片接墊的頂表面與側表面之間的接觸點）。作為另一選擇，如圖2B所示，第一附加保護層340可覆蓋第一晶片接墊320的側表面的下部。第一附加保護層340的厚度t2（其可與第一凹槽RS1的深度相同，並且在下文中，使用相同的參考編號）可為第一下保護層330的厚度t1的約1/2至約1/10。舉例而言，第一附加保護層340的厚度t2可為約1微米至約2微米。此處，第一附加保護層340的厚度t2可為自第一附加保護層340的底表面至第一附加保護層340的最上端的厚度。根據實施例，如圖2C所示，第一附加保護層340可具有梯形橫截面。在平面視圖中，第一附加保護層340可至少部分地與第一下保護層330交疊。舉例而言，第一附加保護層340可覆蓋第一下保護層330的整個底表面。出於此原因，如圖3所示，第一下保護層330可不被暴露於第一半導體晶片300的前表面300a上。第一附加保護層340可具有較第一下保護層330小的楊氏模數。舉例而言，第一附加保護層340的楊氏模數可為第一下保護層330的楊氏模數的約0.1倍至約0.5倍。第一附加保護層340的楊氏模數可為約1 GPa至約10 GPa。第一附加保護層340可包含具有較第一下保護層330高的彈性及/或延展性的材料。作為另一選擇，第一附加保護層340可包含黏著劑材料。第一附加保護層340可包含聚合物。舉例而言，聚合物可包括聚甲基丙烯酸甲酯（polymethyl methacrylate，PMMA）、樹脂等。
第一半導體晶片300可更包括第一上保護層350。第一上保護層350可設置於第一半導體晶片300的後表面300b上。第一上保護層350可覆蓋第一基底層310的頂表面。第一上保護層350可具有約1微米至約2微米的厚度。第一上保護層350可包含具有較第一下保護層330高的彈性及/或延展性的材料。第一上保護層350可包含與第一下保護層330相同的材料。舉例而言，第一上保護層350可包含聚合物。根據實施例，第一上保護層350可包含與第一下保護層330相同的材料。舉例而言，第一上保護層350可包含具有高楊氏模數的絕緣材料（例如，氧化矽、氮化矽或碳氮化矽）。
第一半導體晶片300的厚度可為約30微米至約50微米，所述厚度被定義為自第一附加保護層340的底表面至第一上保護層350的頂表面的距離。
第一半導體晶片300可更包括暴露於第一上保護層350的頂表面上的第一導電圖案。舉例而言，第一導電圖案可為第一貫穿電極360。第一貫穿電極360可垂直穿過第一基底層310及第一上保護層350。第一貫穿電極360可向上延伸至第一上保護層350的頂表面，並且第一貫穿電極360的端部可暴露於第一上保護層350的頂表面上。在此種情況下，第一貫穿電極360的頂表面可與第一上保護層350的頂表面共面，並且第一貫穿電極360的頂表面及第一上保護層350的頂表面可實質上為平坦的。第一貫穿電極360的另一端可朝向第一半導體晶片300的前表面300a延伸，並且可連接至第一晶片接墊320。每一第一貫穿電極360的寬度可小於每一第一晶片接墊320的寬度。
第一半導體晶片300可安裝於中介層基板200上。如圖1A所示，第一半導體晶片300的前表面300a可面向中介層基板200，並且第一半導體晶片300可電性連接至中介層基板200。在此種情況下，第一半導體晶片300的前表面300a（例如，第一附加保護層340的底表面）可接觸中介層基板200的頂表面。舉例而言，第一半導體晶片300的第一晶片接墊320可接觸中介層基板200的第一基板接墊220，並且第一附加保護層340可接觸中介層基板200的基底層210。
第二半導體晶片400可安裝於第一半導體晶片300上。第二半導體晶片400可實質上等於或類似於第一半導體晶片300。在圖1A中，第二半導體晶片400的寬度被示出為與第一半導體晶片300的寬度相同，但本發明概念未必僅限於此。第二半導體晶片400的寬度可小於或大於第一半導體晶片300的寬度。第二半導體晶片400可具有前表面400a及後表面400b。第二半導體晶片400可包括依次設置於第二基底層410上的以下接墊及層：設置於第二半導體晶片400的前表面400a上的第二晶片接墊420、覆蓋第二半導體晶片400的前表面400a的第二下保護層430、以及覆蓋第二下保護層430的底表面的第二附加保護層440。
第二晶片接墊420可電性連接至第二半導體晶片400中的積體裝置或積體電路。第二晶片接墊420可具有約2微米至約10微米的寬度。第二晶片接墊420之間的間隔可為2微米至10微米。
第二晶片接墊420可包括設置於第二晶片接墊420與第二基底層410之間的第二晶種層422。第二晶種層422可覆蓋第二晶片接墊420的頂表面。此外，第二晶種層422可延伸至第二晶片接墊420的側表面上。第二晶種層422的側表面可與第二晶片接墊420的側表面共面。
第二下保護層430可至少部分地包圍第二半導體晶片400的前表面400a上的第二晶片接墊420。舉例而言，第二下保護層430可覆蓋第二基底層410的底表面，並且可接觸第二晶片接墊420的側表面。第二下保護層430可包含氧化物或氮化物。第二下保護層430可包括界定於其底表面中的第二凹槽RS2。第二凹槽RS2可具有自第二下保護層430的底表面朝向第二基底層410凹陷的形狀。第二凹槽RS2可具有接觸第二晶片接墊420的側表面的一端。第二凹槽RS2可具有對應於第二下保護層430的厚度的約1/2至約1/10的深度。
第二附加保護層440可覆蓋第二下保護層430的底表面。第二附加保護層440可填充第二下保護層430的第二凹槽RS2。第二附加保護層440的頂表面可具有朝向第二基底層410凸起的形狀。第二附加保護層440的底表面可與第二晶片接墊420的底表面共面。第二附加保護層440的一端可接觸第二晶片接墊420的側表面。此處，第二附加保護層440的一端可接觸第二晶片接墊420的邊緣，或者可覆蓋第二晶片接墊420的側表面的下部。第二附加保護層440可具有對應於第二下保護層430的厚度的約1/2至約1/10的厚度。第二附加保護層440可覆蓋第二下保護層430的整個底表面，並且第二下保護層430可能不會被第二附加保護層440暴露於第二半導體晶片400的前表面400a上。第二附加保護層440可包含具有較第二下保護層430高的彈性及/或延展性的材料。作為另一選擇，第二附加保護層440可包含黏著劑材料。第二附加保護層440可包含聚合物。舉例而言，聚合物可包括PMMA、樹脂等。
第二半導體晶片400可更包括第二上保護層450。第二上保護層450可覆蓋第二半導體晶片400的後表面400b。第二上保護層450可包含具有較第二下保護層430高的彈性及/或延展性的材料。舉例而言，第二上保護層450可包含聚合物。根據實施例，第二上保護層450可包含具有高楊氏模數的絕緣材料（例如，氧化矽或氮化矽）。
第二半導體晶片400可更包括暴露於第二上保護層450的頂表面上的第二導電圖案。舉例而言，第二導電圖案可為垂直穿過第二基底層410及第二上保護層450的第二貫穿電極460。第二貫穿電極460的第一端可暴露於第二上保護層450的頂表面。此處，第二貫穿電極460的頂表面可實質上為平坦的，並且與第二上保護層450的頂表面共面。第二貫穿電極460的另一端可朝向第二半導體晶片400的前表面400a延伸，以便連接至第二晶片接墊420。
第二半導體晶片400可安裝於第一半導體晶片300上。如圖1A及圖2A所示，第二半導體晶片400的前表面400a可面向第一半導體晶片300。此處，第二半導體晶片400的前表面400a可接觸第一半導體晶片300的後表面300b。舉例而言，第二附加保護層440的底表面可接觸第一上保護層350的頂表面。根據本發明概念，彼此接觸的第二附加保護層440與第一上保護層350中的每一者可包含具有高彈性及/或延展性的材料。因此，即使例如顆粒等雜質被引入第二附加保護層440與第一上保護層350之間，第一半導體晶片300與第二半導體晶片400亦可彼此牢固地接合。此外，由於彼此接觸的第二附加保護層440與第一上保護層350由高黏性材料（例如，聚合物）製成，因此第一半導體晶片300及第二半導體晶片400可彼此牢固地接合。舉例而言，半導體封裝的結構穩定性可增加。將與製造半導體封裝的方法一起對此進行詳細闡述。
參照圖1A及圖2A，第二半導體晶片400可接合至第一半導體晶片300上。舉例而言，第二半導體晶片400的第二晶片接墊420可在第一半導體晶片300與第二半導體晶片400之間的邊界上接觸第一半導體晶片300的第一貫穿電極360。在此種情況下，第二晶片接墊420及第一貫穿電極360可在金屬之間形成混合接合。在本說明書中，「混合接合」意指包含同質材料的兩個構件在其之間的介面上熔合的接合。舉例而言，第二晶片接墊420及第一貫穿電極360可具有連續的配置，並且第二晶片接墊420與第一貫穿電極360之間的介面IF可能不可見。舉例而言，第二晶片接墊420與第一貫穿電極360由相同的材料製成，使得在第二晶片接墊420與第一貫穿電極360之間不存在介面。舉例而言，第二晶片接墊420及第一貫穿電極360可設置為一個組件。第二半導體晶片400及第一半導體晶片300可經由第二晶片接墊420及第一貫穿電極360彼此電性連接。每一第一貫穿電極360的寬度可小於每一第二晶片接墊420的寬度。因此，第二晶片接墊420的底表面可暴露於第二晶片接墊420與第一貫穿電極360之間的介面上。第二晶片接墊420的被暴露出的底表面可接觸第一半導體晶片300的第一上保護層350。
儘管在圖1A中一個晶片堆疊CS中設置有一個第二半導體晶片400，但本發明概念未必僅限於此。第二半導體晶片400可設置成多個。在此種情況下，第二半導體晶片400可在垂直於中介層基板200的方向上堆疊。此處，第二半導體晶片400可以與在第一半導體晶片300與第二半導體晶片400之間的接合中所闡述者相同的方式彼此垂直接合。舉例而言，第二半導體晶片400可與設置於其上面的另一第二半導體晶片400執行金屬間混合接合。
第三半導體晶片500可安裝於第二半導體晶片400上。第三半導體晶片500可實質上等於或類似於第一半導體晶片300及第二半導體晶片400。第三半導體晶片500可具有前表面500a及後表面500b。第三半導體晶片500可包括自第三基底層510依次設置的以下接墊及層：設置於第三半導體晶片500的前表面500a上的第三晶片接墊520、覆蓋第三半導體晶片500的前表面500a的第三下保護層530、以及覆蓋第三下保護層530的底表面的第三附加保護層540。
第三晶片接墊520可電性連接至第三半導體晶片500中的積體裝置或積體電路。第三晶片接墊520可包括設置於第三晶片接墊520與第三基底層510之間的第三晶種層522。第三晶種層522可覆蓋第三晶片接墊520的側表面及頂表面。
第三下保護層530可至少部分地包圍第三半導體晶片500的前表面500a上的第三晶片接墊520。舉例而言，第三下保護層530可覆蓋第三基底層510的底表面，並且可接觸第三晶片接墊520的側表面。第三下保護層530可包含氧化物或氮化物。
第三附加保護層540可覆蓋第三下保護層530的底表面。第三附加保護層540可填充在第三下保護層530的底表面中形成的第三凹槽RS3。第三附加保護層530的頂表面可具有朝向第三基底層510凸起的形狀。第三附加保護層540的底表面可實質上為平坦的，並且與第三晶片接墊520的底表面共面。第三附加保護層540的一端可接觸第三晶片接墊520的側表面。第三附加保護層540可具有對應於第三下保護層530的厚度的約1/2至約1/10的厚度。第三附加保護層540可包含具有較第三下保護層530高的彈性及/或延展性的材料。作為另一選擇，第三附加保護層540可包含黏著劑材料。舉例而言，第三附加保護層540可包含聚合物。舉例而言，聚合物可包括PMMA、樹脂等。
第三半導體晶片500可更包括第三上保護層550。第三上保護層550可覆蓋第三半導體晶片500的後表面500b。第三上保護層550可包含絕緣材料，例如氧化物或氮化物（例如，氧化矽或氮化矽）或聚合物。必要時，可省略第三上保護層550。
第三半導體晶片500可安裝於第二半導體晶片400上。第三半導體晶片500的前表面500a可面向第二半導體晶片400。此處，第三半導體晶片500的前表面500a可接觸第二半導體晶片400的後表面400b。舉例而言，第三附加保護層540的底表面可接觸第二上保護層450的頂表面。
第三半導體晶片500可接合於第二半導體晶片400上。如同如上所述的對第一半導體晶片300與第二半導體晶片400之間的接合的闡述，第三半導體晶片500可在第三半導體晶片500與第二半導體晶片400之間的邊界上執行與第二半導體晶片400的金屬間混合接合。第三半導體晶片500與第二半導體晶片400可藉由第三晶片接墊520及第二貫穿電極460彼此電性連接。
模製層600可設置於中介層基板200上。模製層600可覆蓋中介層基板200的頂表面。模製層600可至少部分地包圍晶片堆疊CS。舉例而言，模製層600可覆蓋第一半導體晶片300的側表面、第二半導體晶片400的側表面、及第三半導體晶片500的側表面。模製層600可保護晶片堆疊CS。模製層600可包含絕緣材料。舉例而言，模製層600可包含環氧模製化合物（epoxy molding compound，EMC）。與圖示的實例不同，模製層600可覆蓋晶片堆疊CS。舉例而言，模製層600可覆蓋第三半導體晶片500的後表面500b。
儘管在圖1A中半導體晶片300、400及500安裝於中介層基板200上，但本發明概念未必僅限於此。根據實施例，半導體晶片300、400及500可安裝於基底半導體晶片200’上。如圖1B所示，基底半導體晶片200’可為由矽半導體製成的晶圓級半導體基板。基底半導體晶片200’可包括積體電路。舉例而言，積體電路可為記憶體電路、邏輯電路或其組合。積體電路可電性連接至設置於基底半導體晶片200’的頂表面上的第一基底晶片接墊220’。積體電路可經由基底貫穿電極240’電性連接至設置於基底半導體晶片200’的底表面上的第二基底晶片接墊230’，基底貫穿電極240’連接至第一基底晶片接墊220’以垂直穿過基底半導體晶片200’。基底晶種層222’可夾置於第一基底晶片接墊220’與基底半導體晶片200’之間。基底晶種層222’可覆蓋第一基底晶片接墊220’的底表面及側表面。
基底半導體晶片200’可在其頂表面上包括第一基底保護層260’，所述第一基底保護層260’保護第一基底晶片接墊220’及積體電路。第一基底保護層260’可覆蓋基底半導體晶片200’的頂表面，並且可至少部分地包圍第一基底晶片接墊220’。第一基底保護層260’可包含具有高楊氏模數的絕緣材料。因此，基底半導體晶片200’中的積體電路等可被牢固地保護。第一基底保護層260’可包含氧化物或氮化物。第一基底保護層260’可包括在其底表面中形成的凹槽。所述凹槽可被形成為自第一基底保護層260’的頂表面面向基底半導體晶片200’。所述凹槽可被形成於第一基底保護層260’的暴露出的頂表面的整個區域上。
第二基底保護層270’可設置於第一基底保護層260’的頂表面上。第二基底保護層270’可覆蓋第一基底保護層260’的頂表面。第二基底保護層270’可填充第一基底保護層260’的凹槽。第二基底保護層270’的頂表面可與第一基底晶片接墊220’的頂表面共面。第二基底保護層270’可覆蓋第一基底保護層260’的整個底表面。因此，第一基底保護層260’可能不會被暴露於基底半導體晶片200’的頂表面上。第二基底保護層270’的楊氏模數可小於第一基底保護層260’的楊氏模數。舉例而言，第二基底保護層270’可包含聚合物。
第一半導體晶片300可安裝於基底半導體晶片200’上。如圖1B所示，第一半導體晶片300的前表面300a可面向基底半導體晶片200’。舉例而言，第一附加保護層340的底表面可接觸第二基底保護層270’的頂表面。根據本發明概念，彼此接觸的第一附加保護層340與第二基底保護層270’可包含具有高彈性及/或延展性的材料。因此，即使在例如顆粒等雜質被引入第一附加保護層340與第二基底保護層270’之間時，基底半導體晶片200’與第一半導體晶片300亦可彼此牢固地接合。
在圖1A、圖2及圖3的實施例中，設置於半導體晶片300及400的後表面上的導電圖案是貫穿電極360及460，但本發明概念未必僅限於此。
圖4為示出根據本發明概念實施例的半導體封裝的剖視圖。圖5為圖4的局部放大圖，例如圖4的區域A’的放大圖。為了便於解釋，將闡述與參照圖1A、圖2及圖3所作說明的不同之處。
參照圖4及圖5，第一半導體晶片300可包括自第一基底層310依次設置的以下接墊及層：設置於第一半導體晶片300的前表面300a上的第一晶片接墊320、覆蓋第一半導體晶片300的前表面300a的第一下保護層330、覆蓋第一下保護層330的底表面的第一附加保護層340、覆蓋第一半導體晶片300的後表面300b的第一上保護層350’、以及位於第一上保護層350’上的第一上附加保護層351。
第一半導體晶片300可包括暴露於第一上保護層350’的頂表面上的第一導電圖案。舉例而言，第一導電圖案可為第一後接墊370。第一後接墊370可設置於第一基底層310的頂表面上。第一後接墊370可至少部分地被第一上保護層350’包圍，並且暴露於第一上保護層350’的頂表面上。第一後接墊370可包括設置於第一後接墊370與第一基底層310之間的第四晶種層372。第四晶種層372可覆蓋第一後接墊370的底表面及側表面。
第一半導體晶片300的第一貫穿電極360可垂直穿過第一基底層310。第一貫穿電極360的一端可朝向第一半導體晶片300的後表面300b延伸並連接至第一後接墊370，而另一端可朝向第一半導體晶片300的前表面300a延伸並連接至第一晶片接墊320。
第一上保護層350’可覆蓋第一半導體晶片300的後表面300b，並且至少部分地包圍第一後接墊370。第一上保護層350’可包含具有高楊氏模數的絕緣材料。第一上保護層350’可包含氧化物或氮化物。第一上保護層350’可包括形成於其頂表面中的凹槽。所述凹槽可被形成為自第一上保護層350’的頂表面面向第一基底層310。所述凹槽可形成於第一上保護層350’的暴露出的頂表面的整個區域上。
第一上附加保護層351可設置於第一上保護層350’的頂表面上。第一上附加保護層351可覆蓋第一上保護層350’的頂表面。第一上附加保護層351可填充第一上保護層350’的凹槽。第一上附加保護層351的頂表面可與第一後接墊370的頂表面共面。第一上附加保護層351可覆蓋第一上保護層350’的整個頂表面。因此，第一上保護層350’可不會被暴露於第一半導體晶片300的後表面300b上。第一上保護層351的楊氏模數可小於第一上保護層350’的楊氏模數。舉例而言，第一上附加保護層351可包含聚合物。
第二半導體晶片400可安裝於第一半導體晶片300上。第二半導體晶片400可實質上等於或類似於第一半導體晶片300。第二半導體晶片400可包括自第二基底層410依次設置的以下接墊及層：設置於第二半導體晶片400的前表面400a上的第二晶片接墊420、覆蓋第二半導體晶片400的前表面400a的第二下保護層430、覆蓋第二下保護層430的底表面的第二附加保護層440、覆蓋第二半導體晶片400的後表面400b的第二上保護層450’、以及位於第二上保護層450’上的第二上附加保護層451。
第二半導體晶片400可包括暴露於第二上保護層450’的頂表面上的第二導電圖案。舉例而言，第二導電圖案可為第二後接墊470。第二後接墊470可設置於第二基底層410的頂表面上。第二後接墊470可至少部分地被第二上保護層450’包圍，並且暴露於第二上保護層450’的頂表面上。此處，第二後接墊470的頂表面可實質上為平坦的，並且與第二上保護層450’的頂表面共面。
第二半導體晶片400可更包括第二貫穿電極460。第二貫穿電極460可垂直穿過第二基底層410，以便連接至第一後接墊370及第一晶片接墊320。
第二上保護層450’可覆蓋第二半導體晶片400的後表面400b，並且至少部分地包圍第二後接墊470。第二上保護層450’可包含具有高楊氏模數的絕緣材料。第二上保護層450’可包括形成於其頂表面中的凹槽。所述凹槽可被形成為自第二上保護層450’的頂表面面向第二基底層410。
第二上附加保護層451可設置於第二上保護層450’的頂表面上。第二上附加保護層451可填充第二上保護層450’的凹槽。第二上附加保護層451的頂表面可與第二後接墊470的頂表面共面。第二上附加保護層451可覆蓋第二上保護層450的整個頂表面。第二上附加保護層451的楊氏模數可小於第二上保護層450’的楊氏模數。舉例而言，第二上附加保護層451可包含聚合物。
第二半導體晶片400可安裝於第一半導體晶片300上。如圖4及圖5所示，第二半導體晶片400的前表面400a可面向第一半導體晶片300。此處，第二半導體晶片400的前表面400a可接觸第一半導體晶片300的後表面300b。
第二半導體晶片400可安裝於第一半導體晶片300上。第二半導體晶片400的前表面400a可接觸第一半導體晶片300的後表面300b。舉例而言，第二附加保護層440的底表面可接觸第一上附加保護層351的頂表面。根據本發明概念，彼此接觸的第二附加保護層440與第一上附加保護層351中的每一者可包含具有高彈性及/或延展性的材料。因此，即使例如顆粒等雜質被引入第二附加保護層440與第一上附加保護層351之間，第一半導體晶片300與第二半導體晶片400亦可彼此牢固地接合。此外，由於彼此接觸的第二附加保護層440與第一上附加保護層351由高黏性材料（例如，聚合物）製成，因此第一半導體晶片300及第二半導體晶片400可彼此牢固地接合。舉例而言，半導體封裝的結構穩定性可增加。
第二半導體晶片400可接合於第一半導體晶片300上。舉例而言，第二晶片接墊420及第一後接墊370可在第一半導體晶片300與第二半導體晶片400之間的邊界上執行所述兩者之間的金屬間混合接合。舉例而言，第二晶片接墊420及第一後接墊370可具有連續的配置，且在第二晶片接墊420與第一後接墊370之間的介面IF可能不可見。
第三半導體晶片500可安裝於第二半導體晶片400上。第三半導體晶片500的配置可與在本文中參照圖1A、圖2及圖3所闡述者相同或類似。
第三半導體晶片500可安裝於第二半導體晶片400上。第三半導體晶片500的前表面500a可面向第二半導體晶片400。第三附加保護層540的底表面可接觸第二上附加保護層451的頂表面。
第三半導體晶片500可接合於第二半導體晶片400上。如同如上所述的對第一半導體晶片300與第二半導體晶片400之間的接合的闡述，第三半導體晶片500可在第三半導體晶片500與第二半導體晶片400之間的邊界上執行與第二後接墊470的金屬間混合接合。第三半導體晶片500及第二半導體晶片400可經由第三晶片接墊520、第二後接墊470及第二貫穿電極460彼此電性連接。
圖6為示出根據本發明概念實施例的半導體封裝的剖視圖。
參照圖6，晶片堆疊CS可設置於中介層基板200上。晶片堆疊CS可包括堆疊在中介層基板200上的第一半導體晶片300、第二半導體晶片400及第三半導體晶片500。第一半導體晶片300、第二半導體晶片400及第三半導體晶片500可與本文中參照圖1A、圖2及圖3所述者相同。
第四半導體晶片700可設置於中介層基板200上。第四半導體晶片700可在平行於中介層基板200的頂表面的方向上與晶片堆疊CS間隔開。舉例而言，晶片堆疊CS的第一半導體晶片300與第四半導體晶片700之間的間隔距離可為約50微米至約100微米。第四半導體晶片700及晶片堆疊CS可藉由中介層基板200的基底層210中的電路線242彼此電性連接。晶片堆疊CS的第一半導體晶片300、第二半導體晶片400及第三半導體晶片500可為記憶體晶片，例如DRAM、SRAM、MRAM或快閃記憶體，並且第四半導體晶片700可為邏輯晶片。
第四半導體晶片700可包括自第四基底層710依次設置的以下接墊及層：設置於第四半導體晶片700的前表面上的第四晶片接墊720、覆蓋第四半導體晶片700的前表面的第四下保護層730、以及覆蓋第四下保護層730的底表面的第四附加保護層740。第四下保護層730可至少部分地包圍第四半導體晶片700的前表面上的第四晶片接墊720。第四下保護層730可包含氧化物或氮化物。第四附加保護層740可填充界定於第四下保護層730的底表面中的第四凹槽RS4。第四附加保護層730的頂表面可具有朝向第四基底層710凸起的形狀。第四附加保護層740的底表面可與第四晶片接墊720的底表面共面。第四附加保護層740可包含具有較第四下保護層730高的彈性及/或延展性的材料。可在第四晶片接墊720與第四基底層710之間設置第四晶種層722。第四半導體晶片700可更包括第四上保護層750。第四上保護層750可覆蓋第四半導體晶片700的後表面。
模製層600可設置於中介層基板200上。模製層600可覆蓋中介層基板200的頂表面。模製層600可至少部分地包圍晶片堆疊CS並覆蓋第四半導體晶片700。模製層600可包含絕緣材料。
圖7至圖16為示出根據本發明概念實施例的製造半導體封裝的方法的視圖。
參照圖7，可設置第一半導體晶片300。第一半導體晶片300可包括垂直穿過第一基底層310並暴露於其前表面300a及後表面300b上的第一貫穿電極360。
可在第一半導體晶片300的前表面300a上形成第一初步下保護層332。舉例而言，可藉由在第一基底層310的頂表面上施加第一絕緣材料來形成第一初步下保護層332。此處，所施加的第一絕緣材料的厚度可為約5微米至約10微米。第一絕緣材料可包括氧化矽（SiO）、氮化矽（SiN）或碳氮化矽（SiCN）。第一初步下保護層332可覆蓋第一半導體晶片300的前表面300a。
參照圖8，可在第一初步下保護層332上形成遮罩圖案MP。遮罩圖案MP的圖案可至少部分地與第一貫穿電極360交疊。
可使用遮罩圖案MP作為蝕刻遮罩來蝕刻第一初步下保護層332，以形成第一下保護層330。可藉由蝕刻製程在第一下保護層330中形成孔H。孔H可穿過第一下保護層330，以暴露出第一貫穿電極360的頂表面及第一基底層310的頂表面的一部分。每一孔H的寬度可大於每一第一貫穿電極360的寬度。每一孔H的寬度可為約1微米至約10微米。孔H之間的間隔可為約1微米至約10微米。孔H可界定在稍後將闡述的製程中形成第一晶片接墊320（參見圖9）的區域。
參照圖9，可在每一孔H中形成晶種層。可藉由在遮罩圖案MP上沈積導電材料來形成晶種層。晶種層可共形地覆蓋遮罩圖案MP的頂表面、孔H的內表面及孔H的底表面。此處，導電材料的厚度可為約5埃至約50埃。導電材料可包括鈦（Ti）、銅（Cu）、釕（Ru）、鎳（Ni）、鎢（W）及/或金（Au）。
可在第一下保護層330上形成導電層324。舉例而言，可藉由鍍覆製程將導電材料填充於孔H中。導電材料可填充孔H並覆蓋晶種層。作為另一選擇，可藉由在第一下保護層330上沈積導電材料來形成導電層324。在此種情況下，晶種層可能並非為必要的。
此後，可移除設置於第一下保護層330的頂表面上的導電層324的一部分及晶種層的一部分，以形成第一晶片接墊320及第一晶種層322。舉例而言，如由虛線所示，可對導電層324的頂表面執行研磨製程。可執行研磨過程直至第一下保護層330的頂表面被暴露出。可藉由研磨製程分離位於孔H中的導電層334的其他部分，以形成第一晶片接墊320。可藉由研磨製程分離位於孔H中的晶種層的其他部分，以形成第一晶種層322。此處，可藉由研磨製程一起移除遮罩圖案MP。
根據本發明概念的實施例，可使用具有高楊氏模數的氧化物或氮化物形成第一下保護層330，且因此可牢固地保護第一半導體晶片300。此外，可藉由填充藉由圖案化第一下保護層330形成的孔H來形成第一晶片接墊320，以形成具有小寬度或小間隔的第一晶片接墊。因此，可容易地形成具有小寬度或小間隔的第一晶片接墊320。因此，可達成半導體封裝的高度整合，並且半導體封裝可小型化。
參照圖10，可移除一些第一下保護層330。舉例而言，可對第一下保護層330的被暴露出的頂表面執行蝕刻製程，以在第一下保護層330中形成第一凹槽RS1。可對第一下保護層330的整個頂表面執行所述蝕刻製程。此處，第一晶片接墊320可能未被蝕刻。蝕刻製程可包括濕法蝕刻或乾法蝕刻。第一下保護層330藉由蝕刻製程而被蝕刻的深度可為約1微米至約2微米。此處，由於製程分散或蝕刻製程的誤差，在與第一晶片接墊320相鄰的區域中第一下保護層330被移除的深度（例如，第一凹槽RS1的深度）可減小。具體而言，第一下保護層330的蝕刻深度可朝著第一晶片接墊320減小。因此，第一凹槽RS1的側表面可被形成為相對於第一凹槽RS1的底表面及第一晶片接墊320的側表面傾斜。此處，第一凹槽RS1的側表面可為彎曲的或平坦的。
參照圖11，可在第一半導體晶片300的前表面300a上形成第一附加保護層340。舉例而言，可在第一基底層310的頂表面上施加第二絕緣材料342。第二絕緣材料342可填充第一下保護層330的第一凹槽RS1。此外，第二絕緣材料342可覆蓋第一下保護層330及第一晶片接墊320。此後，可移除第二絕緣材料342的一部分，以形成第一附加保護層340。舉例而言，如虛線所示，可對第二絕緣材料342的頂表面執行研磨製程。可執行研磨製程直至第一晶片接墊320的頂表面被暴露出。填充第一凹槽RS1的第二絕緣材料342的一部分可形成第一附加保護層340。在研磨製程之後，第一附加保護層340的頂表面及第一晶片接墊320的頂表面可實質上為平坦的。第二絕緣材料342可包括楊氏模數小於第一絕緣材料的楊氏模數的材料。第二絕緣材料342可包括較第一絕緣材料有彈性或軟的材料。作為另一選擇，第二絕緣材料342可包括黏著劑材料。第一附加保護層340可包含聚合物。舉例而言，聚合物可包含PMMA、樹脂等。
參照圖12，在將第一半導體晶片300倒置之後，可移除第一基底層310的一部分。舉例而言，可對第一半導體晶片300的後表面300b執行蝕刻製程。可對第一基底層310的整個頂表面執行所述蝕刻製程。第一基底層310的頂表面藉由蝕刻製程而被蝕刻的深度可為約1微米至約2微米。此處，第一貫穿電極360可能未被蝕刻。舉例而言，第一基底層310的頂表面可藉由蝕刻製程被形成為自第一貫穿電極360的頂表面面向第一基底層310的內部，並且第一貫穿電極360可自第一半導體晶片300的後表面300b突出。
參照圖13，可在第一半導體晶片300上形成第一上保護層350。舉例而言，可將第三絕緣材料352施加或沈積在第一半導體晶片300的後表面300b上。第三絕緣材料352可覆蓋第一基底層310的頂表面及突出至第一基底層310的頂表面上的第一貫穿電極360。此後，可移除第三絕緣材料352的一部分，以形成第一上保護層350。舉例而言，如虛線所示，可對第三絕緣材料352的頂表面執行研磨製程。可執行研磨製程直至第一貫穿電極360的頂表面被暴露出。在研磨製程之後剩餘的第三絕緣材料352的一部分可形成第一上保護層350。在研磨製程之後，第一上保護層350的頂表面及第一貫穿電極360的頂表面可實質上為平坦的。如上所述，可製造成第一半導體晶片300。第三絕緣材料352可包括楊氏模數小於第一絕緣材料的楊氏模數的材料。第三絕緣材料352可包括具有較第一絕緣材料高的彈性及/或延展性的材料。舉例而言，第一上保護層350可包含聚合物。根據實施例，第三絕緣材料352可包括具有高楊氏模數的絕緣材料（例如，氧化矽或氮化矽）。
參照圖14及圖15，可在第一半導體晶片300上安裝第二半導體晶片400。製造第二半導體晶片400的方法可等於或類似於製造第一半導體晶片300的方法。舉例而言，可在包括第二貫穿電極460的第二半導體晶片400的前表面400a上形成第二晶片接墊420、第二下保護層430及第二附加保護層440，其中第二貫穿電極460垂直穿過第二基底層410，且然後，在第二半導體晶片400的後表面400b上可形成第二上保護層450。
第二半導體晶片400可設置於第一半導體晶片300上。第二半導體晶片400可接觸第一半導體晶片300。舉例而言，第二半導體晶片400的第二晶片接墊420可接觸第一半導體晶片300的第一貫穿電極360。第一半導體晶片300的第一上保護層350可接觸第二半導體晶片400的第二附加保護層440。
第二半導體晶片400的第二晶片接墊420可接合至第一半導體晶片300的第一貫穿電極360。舉例而言，第二晶片接墊420可接合至第一貫穿電極360以形成整合體。第二晶片接墊420與第一貫穿電極360的接合可自然進行。舉例而言，第二晶片接墊420與第一貫穿電極360可由相同的材料（例如，銅（Cu））製成，並且第二晶片接墊420與第一貫穿電極360可藉由在彼此接觸的第二晶片接墊420與第一貫穿電極360的介面IF上的表面活化經由銅（Cu）-銅（Cu）之間的混合接合製程（例如，銅（Cu）-銅（Cu）混合接合）而彼此接合。第二晶片接墊420與第一貫穿電極360可彼此接合，使得第二晶片接墊420與第一貫穿電極360之間的介面消失。
此處，為了更容易地將第二晶片接墊420接合至第一貫穿電極360，可對第二晶片接墊420及第一貫穿電極360的表面執行表面活化製程。表面活化製程可包括電漿製程。此外，可向第二晶片接墊420及第一貫穿電極360施加壓力及熱量，以促進第二晶片接墊420與第一貫穿電極360之間的接合。施加的壓力可包括例如小於約30百萬帕斯卡（MPa）的壓力，並且在退火製程中施加的熱量可為約100℃至約500℃的溫度。作為另一選擇，可將其他量的壓力及熱量用於混合接合製程。
在第一半導體晶片300與第二半導體晶片400的接合製程中，雜質可能根據製程環境或製程條件被引入第一半導體晶片300與第二半導體晶片400之間。返回參照圖15，雜質PC可夾置於第一半導體晶片300與第二半導體晶片400之間。舉例而言，雜質PC可為在半導體晶片300、400或圖16的半導體晶片500的製造製程或其他製程中產生的顆粒，或者可為腔室中的懸浮物。雜質PC可夾置於第一半導體晶片300的第一上保護層350與第二半導體晶片400的第二附加保護層440之間。根據本發明概念，第一上保護層350及第二附加保護層440中的每一者可包含具有小楊氏模數的材料。舉例而言，第一上保護層350及第二附加保護層440中的每一者可包含具有高彈性及/或延展性的材料。因此，當第一半導體晶片300與第二半導體晶片400彼此接合時，即使雜質PC夾置於第一上保護層350與第二附加保護層440之間，第一半導體晶片300亦可接合至第二半導體晶片400，而在第一貫穿電極360與第二晶片接墊420之間無間隔部分。舉例而言，第一上保護層350及第二附加保護層440可根據每一雜質PC的形狀及大小而發生形變，並且其可防止第一半導體晶片300與第二半導體晶片400因雜質PC彼此間隔開。藉此，可容易地執行第一貫穿電極360與第二晶片接墊420之間的混合接合。此外，在彼此一體接合的第一貫穿電極360與第二晶片接墊420中可能不會形成孔隙，並且第二半導體晶片400可利用具有強接合力的金屬間接合而安裝於第一半導體晶片300上，藉此提高半導體封裝的結構穩定性。此外，具有高楊氏模數的第二下保護層430與具有低模數的第二附加保護層440一起可設置於第二半導體晶片400的前表面上，以牢固地保護第二半導體晶片400，具體而言保護第二半導體晶片400內的積體電路等。
根據實施例，當第一半導體晶片300的第一上保護層350由具有高楊氏模數的絕緣材料製成時，第二附加保護層440可根據每一雜質PC的形狀及大小而發生形變，以防止第一半導體晶片300與第二半導體晶片400因雜質PC彼此間隔開。
參照圖16，可於第二半導體晶片400上安裝第三半導體晶片500。製造第三半導體晶片500的方法可類似於製造第一半導體晶片300的方法。舉例而言，可在第三半導體晶片500的前表面500a上形成第三晶片接墊520、第三下保護層530及第三附加保護層540。然後，必要時，可在第三半導體晶片500的後表面500b上形成第三上保護層550。
第三半導體晶片500可接觸第二半導體晶片400。第三半導體晶片500與第二半導體晶片400之間的接合可等於或類似於本文中參照圖14闡述的第二半導體晶片400與第一半導體晶片300之間的接合。舉例而言，第三半導體晶片500的第三晶片接墊520可接觸第二半導體晶片400的第二貫穿電極460。第二半導體晶片400的第二上保護層450可接觸第三半導體晶片500的第三附加保護層540。第二上保護層450及第三附加保護層540可包含具有小楊氏模數的材料。舉例而言，第二上保護層450及第三附加保護層540可包含具有高彈性及/或延展性的材料。因此，當第二半導體晶片400與第三半導體晶片500彼此接合時，即使雜質夾置於第二上保護層450與第三附加保護層540之間，第二半導體晶片400亦可接合至第三半導體晶片500，而在第二貫穿電極460與第三晶片接墊520之間無間隔部分。如上所述，可形成晶片堆疊CS。
晶片堆疊CS可安裝於中介層基板200上。晶片堆疊CS可接觸中介層基板200。舉例而言，第一半導體晶片300的第一附加保護層340可接觸中介層基板200的基底層210。第一半導體晶片300的第一晶片接墊320與中介層基板200的第一基板接墊220可彼此電性連接。第一半導體晶片300的第一晶片接墊320可接合至中介層基板200的第一基板接墊220。第一晶片接墊320與第一基板接墊220可藉由金屬間混合接合來耦合。作為另一選擇，不同於圖示的實例，晶片堆疊CS可以倒裝晶片方式安裝於中介層基板200上。舉例而言，晶片堆疊CS可藉由設置於中介層基板200的第一基板接墊220與第一半導體晶片300的第一晶片接墊320之間的端子（例如，焊球或焊料凸塊）而電性連接至中介層基板200。
返回參照圖1A，可於中介層基板200的底表面上設置基板連接端子250。基板連接端子250可設置於第二基板接墊230上，第二基板接墊230設置於中介層基板200的底表面上。
此後，可將中介層基板200安裝於封裝基板100上。中介層基板200可以倒裝晶片方式安裝。舉例而言，設置於中介層基板200的底表面上的基板連接端子250可連接至設置於封裝基板100的頂表面上的接墊。如上所述，可製造成半導體封裝。
圖17至圖19為示出製造包括僅由聚合物製成的保護層的半導體封裝的方法的視圖。
當半導體晶片的保護層（具體而言，覆蓋半導體晶片的整個表面的下保護層）由聚合物製成時，可在形成下保護層之前先形成晶片接墊。這樣做是由於聚合物的楊氏模數低，且因此難以圖案化由聚合物製成的下保護層以形成填充有接墊的孔。下面將詳細闡述在上述情況下形成晶片接墊的製程。
參照圖17，可設置包括穿過基底層810的貫穿電極860的半導體晶片800。可在半導體晶片800上依次形成晶種層826及導電層824。舉例而言，在半導體晶片800的前表面800a上形成晶種層826之後，可使用晶種層826作為晶種來執行鍍覆製程。作為另一選擇，可在半導體晶片800的前表面800a上沈積導電層824。
參照圖18及圖19，可將導電層824及晶種層826圖案化以形成晶片接墊820及晶種層822。舉例而言，在導電層824上形成遮罩圖案之後，可使用遮罩圖案作為蝕刻遮罩依次蝕刻導電層824及晶種層826。此處，如圖19所示，可在晶片接墊820下方形成底切區域UC。舉例而言，在蝕刻導電層824之後，可對晶種層826進行過蝕刻（over-etched）。晶片接墊820可因底切區域UC而與貫穿電極860及基底層810具有不良黏著性，並且在後續製程中形成下保護層之後，可在底切區域UC中形成孔隙。
另一方面，可在藉由於半導體晶片800的前表面800a上施加感光層並圖案化所述感光層而形成的孔中形成晶種層826。可使用晶種層826作為晶種藉由鍍覆製程在孔中填充導電材料來形成晶片接墊820。此後，可移除感光層，並且可藉由沈積聚合物材料來形成下保護層。即使在此種情況下，晶種層826的一部分亦可在移除感光層的製程中一起被移除，並且如圖19所示，可在晶片接墊820下方形成底切區域UC。
圖20至圖22為示出製造包括僅由氧化物製成的保護層的半導體封裝的方法的視圖。
參照圖20，如圖9的結果所示，可在半導體晶片900的前表面900a上形成晶種層922、晶片接墊以及下保護層930，所述半導體晶片900包括穿過基底層910的貫穿電極960。在此種情況下，可能不會形成附加保護層。藉由使用在本文中參照圖12及圖13闡述的製程，可在半導體晶片900的後表面900b上形成上保護層950。此處，下保護層930及上保護層950中的每一者可包含具有高楊氏模數的絕緣材料。舉例而言，下保護層930及上保護層950中的每一者可包含氧化矽、氮化矽或碳氮化矽。
參照圖21，可堆疊半導體晶片900。一個半導體晶片900-2可接觸另一個半導體晶片900-1。為了便於闡述，將以下半導體晶片稱為下半導體晶片900-1，且將堆疊在其上面的半導體晶片稱為上半導體晶片900-2。下半導體晶片900-1的貫穿電極960-1與上半導體晶片900-2的晶片接墊920-2可彼此接觸。下半導體晶片900-1的上保護層950-1可接觸上半導體晶片900-2的下保護層930-2。在下半導體晶片900-1與上半導體晶片900-2的接合製程中，雜質PC可能根據製程環境或製程條件被引入下半導體晶片900-1與上半導體晶片900-2之間。如圖22所示，在下半導體晶片900-1與上半導體晶片900-2的接合製程中，雜質PC在下半導體晶片900-1與上半導體晶片900-2之間的介面中形成孔隙或間隙。舉例而言，各自具有高楊氏模數的下保護層930-1及930-2以及上保護層950-1及950-2可能難以根據每一雜質PC的形狀及大小而發生形變。因此，下半導體晶片900-1及上半導體晶片900-2彼此可能不完全接觸，並且下半導體晶片900-1的貫穿電極960-1與上半導體晶片900-2的晶片接墊920-2可彼此間隔開。在此種情況下，下半導體晶片900-1的貫穿電極960-1與上半導體晶片900-2的晶片接墊920-2之間的混合接合可能是困難的。因此，下半導體晶片900-1的貫穿電極960-1與上半導體晶片900-2的晶片接墊920-2之間的接合力可能減小及/或可能發生所述兩者之間的接觸故障。
根據本發明概念的實施例，可使用具有高楊氏模數的下保護層來形成具有窄寬度及間隔的晶片接墊。此外，具有低楊氏模數的附加保護層與上保護層可在半導體晶片之間的介面上彼此接觸。因此，即使雜質等在半導體晶片的堆疊製程中被夾置於半導體晶片之間，亦可穩定地執行貫穿電極與晶片接墊之間的混合接合。
在半導體封裝中，根據本發明概念的實施例，半導體晶片的上保護層及附加保護層可包含具有低楊氏模數的材料。因此，當接合半導體晶片時，貫穿電極與晶片接墊可彼此接合，而在上保護層與附加保護層之間無間隙。此外，因彼此接觸的半導體晶片的附加保護層與上保護層可由高黏性材料製成，故半導體晶片可被牢固地接合。因此，可增加半導體封裝的結構穩定性。
另外，具有高楊氏模數的下保護層可與具有低模數的附加保護層一起設置於半導體晶片的前表面上，以牢固地保護半導體晶片。
根據本發明概念的實施例，可易於形成具有小寬度或小間隙的晶片接墊。因此，可達成半導體封裝的高度整合，並且半導體封裝可小型化。
儘管本文中參照附圖闡述了本發明概念的實施例，但本發明概念所屬技術領域中具有通常知識者應理解，在不改變技術思想或基本特徵的情況下，可以其他具體形式來實行本揭露。
100:封裝基板 200:中介層基板 200’:基底半導體晶片 210:基底層 220:線圖案/第一基板接墊 220’:第一基底晶片接墊 222’:基底晶種層 230:線圖案/第二基板接墊 230’:第二基底晶片接墊 240:線圖案/基板貫穿電極 240’:基底貫穿電極 242:電路線 250:基板連接端子 260’:第一基底保護層 270’:第二基底保護層 300:半導體晶片/第一半導體晶片 300a:第一半導體晶片的前表面 300b:第一半導體晶片的後表面 310:第一基底層 320:第一晶片接墊 322:第一晶種層 324:導電層 330:第一下保護層 332:第一初步下保護層 340:第一附加保護層 342:第二絕緣材料 350:第一上保護層 350’:第一上保護層 351:第一上附加保護層 352:第三絕緣材料 360:第一貫穿電極 370:第一後接墊 372:第四晶種層 400:半導體晶片/第二半導體晶片 400a:第二半導體晶片的前表面 400b:第二半導體晶片的後表面 410:第二基底層 420:第二晶片接墊 422:第二晶種層 430:第二下保護層 440:第二附加保護層 450:第二上保護層 450’:第二上保護層 451:第二上附加保護層 460:第二貫穿電極 470:第二後接墊 500:半導體晶片/第三半導體晶片 500a:第三半導體晶片的前表面 500b:第三半導體晶片的後表面 510:第三基底層 520:第三晶片接墊 522:第三晶種層 530:第三下保護層 540:第三附加保護層 550:第三上保護層 600:模製層 700:第四半導體晶片 710:第四基底層 720:第四晶片接墊 722:晶種層 730:第四下保護層 740:第四附加保護層 750:第四上保護層 800:半導體晶片 800a:半導體晶片的前表面 810:基底層 820:晶片接墊 822:晶種層 824:導電層 826:晶種層 860:貫穿電極 900:半導體晶片 900-1:下半導體晶片 900-2:上半導體晶片 900a:半導體晶片的前表面 900b:半導體晶片的後表面 910、910-1、910-2:基底層 920、920-1、920-2:晶片接墊 922、922-1、922-2:晶種層 930、930-1、930-2:下保護層 950、950-1、950-2:上保護層 960、960-1、960-2:貫穿電極 A、A’、B、C、D:區域 BS:底表面 CS:晶片堆疊 DS:傾斜表面 H:孔 IF:介面 MP:遮罩圖案 PC:雜質 RS1:第一凹槽 RS2:第二凹槽 RS3:第三凹槽 RS4:第四凹槽 t1:厚度 t2:厚度/深度 UC:底切區域
包括附圖以提供對本發明概念的進一步理解，且所述附圖包含在本說明書中且構成本說明書的一部分。圖式示出本發明概念的示例性實施例且與本說明一起用於闡釋本發明概念的原理。在圖式中： 圖1A及圖1B為示出根據本發明概念實施例的半導體封裝的剖視圖。 圖2A至圖2C為圖1A的局部放大圖。 圖3為示出圖1A的半導體晶片的平面圖。 圖4為示出根據本發明概念實施例的半導體封裝的剖視圖。 圖5為圖4的局部放大圖。 圖6為示出根據本發明概念實施例的半導體封裝的剖視圖。 圖7至圖16為示出根據本發明概念實施例的製造半導體封裝的方法的視圖。 圖17至圖19為示出製造包括由聚合物製成的保護層的半導體封裝的方法的視圖。 圖20至圖22為示出製造包括由氧化物製成的保護層的半導體封裝的方法的視圖。
100:封裝基板
200:中介層基板
210:基底層
220:線圖案/第一基板接墊
230:線圖案/第二基板接墊
240:線圖案/基板貫穿電極
250:基板連接端子
300:半導體晶片/第一半導體晶片
300a:第一半導體晶片的前表面
300b:第一半導體晶片的後表面
310:第一基底層
320:第一晶片接墊
322:第一晶種層
330:第一下保護層
340:第一附加保護層
350:第一上保護層
360:第一貫穿電極
400:半導體晶片/第二半導體晶片
400a:第二半導體晶片的前表面
400b:第二半導體晶片的後表面
410:第二基底層
420:第二晶片接墊
422:第二晶種層
430:第二下保護層
440:第二附加保護層
450:第二上保護層
460:第二貫穿電極
500:半導體晶片/第三半導體晶片
500a:第三半導體晶片的前表面
500b:第三半導體晶片的後表面
510:第三基底層
520:第三晶片接墊
522:第三晶種層
530:第三下保護層
540:第三附加保護層
550:第三上保護層
600:模製層
A:區域
CS:晶片堆疊
RS1:第一凹槽
RS2:第二凹槽
RS3:第三凹槽

Claims (20)

  1. 一種半導體封裝，包括： 基板； 第一半導體晶片，設置於所述基板上；以及 第二半導體晶片，設置於所述第一半導體晶片的頂表面上， 其中所述第一半導體晶片包括設置於所述第一半導體晶片的所述頂表面上的導電圖案、以及覆蓋所述第一半導體晶片的所述頂表面並至少部分地包圍所述導電圖案的第一保護層， 其中所述第二半導體晶片包括在所述第二半導體晶片的底表面上與所述導電圖案接觸的第一接墊、至少部分地包圍所述第一接墊並覆蓋所述第二半導體晶片的所述底表面的第二保護層、以及填充所述第二保護層中的第一凹槽的第三保護層，並且 其中所述第一保護層與所述第三保護層彼此接觸。
  2. 如請求項1所述的半導體封裝，其中所述第三保護層在平面圖中至少部分地與所述第二保護層交疊，並且 其中所述第三保護層覆蓋整個所述第二保護層。
  3. 如請求項1所述的半導體封裝，其中所述第三保護層具有朝向所述第二半導體晶片向上修圓的頂表面。
  4. 如請求項1所述的半導體封裝，其中所述第三保護層的底表面實質上為平坦的，並且與所述第一接墊的底表面共面，並且 其中所述第一保護層的頂表面實質上為平坦的，並且與所述導電圖案的頂表面共面。
  5. 如請求項1所述的半導體封裝，其中所述第三保護層至少部分地包圍所述第一接墊，並且接觸所述第一接墊的下部。
  6. 如請求項1所述的半導體封裝，其中所述第一凹槽的深度對應於所述第二保護層的厚度的約1/2至約1/10。
  7. 如請求項1所述的半導體封裝，其中所述第一保護層的楊氏模數及所述第三保護層的楊氏模數中的每一者為所述第二保護層的楊氏模數的約0.1倍至約0.5倍。
  8. 如請求項1所述的半導體封裝，其中所述第二保護層包含氧化物及/或氮化物，並且 其中所述第三保護層包含聚合物。
  9. 如請求項8所述的半導體封裝，其中所述第一保護層包含聚合物。
  10. 如請求項1所述的半導體封裝，其中所述第一半導體晶片包括： 第二接墊，設置於所述第一半導體晶片的底表面上； 第四保護層，至少部分地包圍所述第二接墊並覆蓋所述第一半導體晶片的所述底表面；以及 第五保護層，填充所述第四保護層中的第二凹槽。
  11. 如請求項10所述的半導體封裝，其中所述基板包括： 基底層；以及 基板線圖案，經由所述基底層的頂表面被暴露出， 其中所述基底層與所述第五保護層彼此接觸，並且 其中所述基板線圖案電性連接至所述第一半導體晶片的所述導電圖案。
  12. 一種半導體封裝，包括： 基板；以及 多個半導體晶片，堆疊於所述基板上， 其中所述多個半導體晶片中的每一者包括： 活化表面； 晶片接墊，設置於所述活化表面上並面向所述基板； 第一保護層，覆蓋所述活化表面並至少部分地包圍所述晶片接墊，所述第一保護層在其中包括凹槽； 第二保護層，填充所述凹槽的內部；以及 貫穿電極，垂直穿過所述多個半導體晶片並連接至所述晶片接墊， 其中所述第二保護層的底表面與所述晶片接墊的底表面共面，並且 其中所述第二保護層接觸所述晶片接墊的側表面。
  13. 如請求項12所述的半導體封裝，其中所述多個半導體晶片至少包括第一半導體晶片及設置於所述第一半導體晶片下方的第二半導體晶片，並且所述第一半導體晶片的所述晶片接墊連接至所述第二半導體晶片的所述貫穿電極。
  14. 如請求項12所述的半導體封裝，其中所述第二保護層具有背向所述基板的修圓頂表面。
  15. 如請求項12所述的半導體封裝，其中所述第一保護層接觸所述晶片接墊的上部，並且 其中所述第二保護層接觸所述晶片接墊的所述側表面的下部。
  16. 如請求項12所述的半導體封裝，其中所述多個半導體晶片中的每一者更包括覆蓋與所述活化表面相對的非活化表面的第三保護層， 其中所述多個半導體晶片至少包括第一半導體晶片及設置於所述第一半導體晶片下方的第二半導體晶片，並且 其中所述第一半導體晶片的所述第二保護層接觸所述第二半導體晶片的所述第三保護層。
  17. 如請求項16所述的半導體封裝，其中所述貫穿電極穿過所述第三保護層，並且 其中所述第三保護層的頂表面與所述貫穿電極的頂表面實質上為平坦的並且彼此共面。
  18. 如請求項12所述的半導體封裝，其中所述第二保護層較所述第一保護層柔韌。
  19. 一種半導體封裝，包括： 基板； 連接端子，設置於所述基板的底表面上； 多個第一半導體晶片，堆疊於所述基板的頂表面上； 第二半導體晶片，與所述多個第一半導體晶片水平間隔開並設置於所述基板上；以及 模製層，在所述基板上覆蓋所述多個第一半導體晶片及所述第二半導體晶片， 其中所述多個第一半導體晶片中的每一者包括： 晶片接墊； 貫穿孔； 貫穿電極，穿過所述貫穿孔並經由其連接至所述晶片接墊； 底表面及頂表面； 第一保護層，覆蓋所述底表面，所述第一保護層包括凹槽； 第二保護層，填充所述凹槽；以及 第三保護層，覆蓋所述頂表面， 其中所述第二保護層具有朝向所述第一半導體晶片的所述頂表面向上修圓的頂表面。
  20. 如請求項19所述的半導體封裝，其中所述第二保護層及所述第三保護層中的每一者皆包含聚合物。
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