TW201727849A - 扇出型半導體封裝以及包含該封裝的電子裝置 - Google Patents

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Abstract

一種扇出型半導體封裝包括：內連構件，包括第一絕緣層、分別安置於所述第一絕緣層的相對兩側上的第一襯墊及第二襯墊、以及將所述第一襯墊與所述第二襯墊彼此連接的第一介層窗；半導體晶片，安置於所述內連構件上；以及包封體，包封所述半導體晶片的至少一部分。所述第一介層窗的中心線不與所述第一襯墊的中心線及所述第二襯墊的中心線中的至少一者對齊。

Description

扇出型半導體封裝以及包含該封裝的電子裝置
本發明是有關於一種半導體封裝及包含該封裝的電子裝置。
半導體封裝是用於將電子組件電性連接至例如電子裝置的主板等印刷電路板（printed circuit board，PCB）、並保護電子組件不受外部衝擊的一種類型的封裝技術，並且與將電子組件嵌置於例如插板（interposer）基板等印刷電路板中的技術有所區別。同時，有關於電子組件的技術發展中最近的主要趨勢之一是減小電子組件的尺寸。因此，在封裝領域中，隨著對小的電子組件等的需求的快速增加，已經需要提供具有小尺寸且包括多個引腳的半導體封裝。
為滿足如上所述技術要求，所建議的一種類型的封裝技術以其中對形成於晶圓上的電子組件的電極襯墊的配線進行重佈線的晶圓級封裝（wafer level package，WLP）為特徵。晶圓級封裝的實例包括扇入型晶圓級封裝及扇出型晶圓級封裝。具體而言，扇出型晶圓級封裝具有小尺寸且在實作多個引腳方面具有優勢。因此，近來扇出型晶圓級封裝已得到積極開發。
同時，一般而言，在其中半導體封裝安裝於電子裝置等的主板上的情形中，由於電子組件的熱膨脹係數（coefficient of thermal expansion，CTE）與主板的熱膨脹係數之間的差為顯著高的，因此半導體封裝的有效熱膨脹係數與主板的有效熱膨脹係數之間的差可增大。如此一來，在其中安裝於主板上的半導體封裝暴露至惡劣環境的情形中，在將半導體封裝與主板連接至彼此的例如焊料球等連接端子中可能產生破裂。
本發明的態樣可提供一種其中板級（board level）可靠性得以提高的新穎的扇出型半導體封裝及包含該封裝的電子裝置。
根據本發明的態樣，可在內連構件中安置介層窗及襯墊以使得介層窗（via）及襯墊（pad）的中心錯列，從而易於承受造成將半導體封裝與主板連接至彼此的連接端子破裂的應力。
在下文中，將參照附圖對本發明概念的實施例進行如下闡述。
然而，本發明概念可示例為諸多不同形式，且不應被視為僅限於本文中提出的具體實施例。確切而言，提供該些實施例是為了使此揭露內容將透徹及完整並將向熟習此項技術者充分傳達本發明的範圍。
在本說明書通篇中，應理解，當稱一元件（例如，層、區、或晶圓（基板））位於另一元件「上」、「連接至」、或「耦合至」另一元件時，所述元件可直接位於所述另一元件「上」、直接「連接至」、或直接「耦合至」所述另一元件、抑或其間可存在其他中間元件。相比之下，當稱一元件「直接位於」另一元件「上」、「直接連接至」、或「直接耦合至」另一元件時，其間可不存在中間元件或層。在通篇中相同的編號指代相同的元件。本文中所使用的用語「及/或」包含相關列出項中一或多個項的任意及所有組合。
將顯而易見，儘管本文中可能使用「第一」、「第二」、「第三」等用語來闡述各種構件、組件、區、層及/或區段，然而該些構件、組件、區、層及/或區段不應受限於該些用語。該些用語僅用於區分各個構件、組件、區、層或區段。因此，在不背離示例性實施例的教示內容的條件下，以下所論述的第一構件、第一組件、第一區、第一層或第一區段可被稱為第二構件、第二組件、第二區、第二層或第二區段。
在本文中，為易於說明，可使用例如「在…之上（above）」、「上方的（upper）」、「在…之下（below）」、及「下方的（lower）」等空間相對性用語來闡述圖中所示的一個元件與另一（其他）元件的關係。應理解，該些空間相對性用語旨在除圖中所繪示定向以外亦囊括裝置在使用或操作中的不同定向。舉例而言，若圖中的裝置被翻轉，則被闡述為在其他元件「之上」或「上方」的元件此時將被定向為在其他元件或特徵「之下」或「下方」。因此，用語「在…之上」可根據圖的具體方向而囊括上方與下方兩種定向。所述裝置亦可具有其他定向（旋轉90度或處於其他定向），且本文中所用的空間相對性描述語可相應地進行解釋。
本文所用術語僅用於闡述具體實施例，且並非旨在限制本發明概念。除非上下文清楚地另外指示，否則本文所用的單數形式「一」及「所述」旨在亦包含複數形式。更應理解，當在本說明書中使用用語「包括」時，是指明所陳述特徵、整數、步驟、操作、構件、元件及/或其群組的存在，但不排除一或多個其他特徵、整數、步驟、操作、構件、元件及/或其群組的存在或添加。
在下文中，將參照說明本發明概念的實施例的示意圖來闡述本發明概念的實施例。在圖式中，可預估會因例如製造技術及/或容差而造成對所示形狀的修改。因此，本發明概念的實施例不應被視為僅限於本文中所示區的特定形狀，而是例如包含由製造而引起的形狀變化。以下實施例亦可由其中的一者或其組合構成。
以下所闡述的本發明概念的內容可具有多種構型且在本文中僅提出所需要的構型，但並非僅限於此。
電子裝置
圖1是說明電子裝置系統的實例的示意性方塊圖。
參照圖1，電子裝置1000中可容置有主板1010。晶片相關組件1020、網路相關組件1030、其他組件1040等可實體地連接至及/或電性連接至主板1010。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如，動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如，唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼學處理器（cryptographic processor）、微處理器、微控制器等；邏輯晶片，例如類比-數位轉換器、應用專用積體電路（application-specific integrated circuit，ASIC）等；以及類似組件。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。此外，該些組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical and Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定、5G協定、及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多個其他無線標準或協定或者有線標準或協定中的任一者。此外，該些組件1030可與上述晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器、鐵氧體珠粒、低溫共燒陶瓷（low temperature co-firing ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。此外，該些組件1040可與上述晶片相關組件1020及/或網路相關組件1030一起彼此組合。
電子裝置1000可根據電子裝置1000的類型而包括可實體地連接至及/或電性連接至主板1010或者可不實體地連接至及/或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機1050、天線1060、顯示器1070、電池1080、音訊編解碼器（圖中未示出）、視訊編解碼器（圖中未示出）、功率放大器（圖中未示出）、羅盤（圖中未示出）、加速度計（圖中未示出）、陀螺儀（圖中未示出）、揚聲器（圖中未示出）、大容量儲存器（例如，硬碟驅動機）（圖中未示出）、光碟（compact disk，CD）驅動機（圖中未示出）、數位多功能光碟（digital versatile disk，DVD）驅動機（圖中未示出）等。然而，該些其他組件並非僅限於此，而是根據電子裝置1000的類型而亦可包括用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦、膝上型電腦、隨身型易網機（netbook）、電視、視訊遊戲機（video game machine）、智慧型手錶等。然而，電子裝置1000並非僅限於此，而是亦可為用於處理資料的任何其他電子裝置。
圖2是說明電子裝置的實例的示意性立體圖。
所述電子組件封裝可出於各種目的而用於如上所述的各種電子裝置1000中。舉例而言，主板1110可容置於智慧型電話1100的主體1101中，且各種電子組件1120可實體地連接至及/或電性連接至主板1110。此外，可實體地連接至及/或電性連接至主板1110或可不實體地連接至及/或不電性連接至主板1110的另一組件（例如，照相機1130）可容置於主體1101中。此處，電子組件1120中的某些電子組件1120可為如上所述的晶片相關組件，且半導體封裝100可為例如晶片相關組件中的應用處理器，但並非僅限於此。 半導體封裝
一般而言，大量精細的電子電路整合於半導體晶片中。然而，半導體晶片本身可不充當已完成的半導體產品，且可因外部的實體衝擊或化學衝擊而損壞。因此，半導體晶片並非單獨使用，而是可被封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
此處，需要進行半導體封裝，乃因於電性連接方面，半導體晶片與電子裝置的主板之間可存在電路寬度差。詳言之，半導體晶片的連接襯墊的尺寸及半導體晶片的各連接襯墊之間的間隔是十分精細的，然而在電子裝置中使用的主板的組件安裝襯墊的尺寸及主板的各組件安裝襯墊之間的間隔顯著大於半導體晶片的連接襯墊的尺寸及半導體晶片的各連接襯墊之間的間隔。因此，可能難以將半導體晶片直接安裝於主板上，且需要一種用於減小半導體晶片與主板之間的電路寬度差的封裝技術。
由所述封裝技術所製造的半導體封裝可根據半導體封裝的結構及目的而被分類成扇入型半導體封裝或扇出型半導體封裝。
在下文中，將參照圖更詳細地闡述所述扇入型半導體封裝及所述扇出型半導體封裝。 扇入型半導體封裝
圖3A及圖3B是說明扇入型半導體封裝在被封裝之前及被封裝之後的狀態的示意性剖視圖。
圖4是說明扇入型半導體封裝的封裝製程的示意性剖視圖。
參照所述圖式，半導體晶片2220可為例如處於裸露狀態下的積體電路（integrated circuit，IC），所述積體電路包括包含矽（Si）、鍺（Ge）、砷化鎵（GaAs）等的主體2221、形成於主體2221的一個表面上並包含例如鋁（Al）等導電性材料的連接襯墊2222、及形成於主體2221的一個表面上並覆蓋連接襯墊2222中的至少某些部分的保護層2223（例如，氧化物膜、氮化物膜等）。在此種情形中，由於連接襯墊2222為顯著小的，因此難以將積體電路（IC）安裝於中級印刷電路板（PCB）及電子裝置的主板、或類似組件上。
因此，連接構件2240可根據半導體晶片2220的尺寸而形成於半導體晶片2220上以對連接襯墊2222進行重佈線。連接構件2240可藉由以下步驟形成：使用例如感光成像介電（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241；形成使連接襯墊2222開口的介層窗孔2243h；並且接著形成重佈線層2242及介層窗2243。接著，可形成保護連接構件2240的保護層2250，可形成開口2251，且可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、保護層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有其中半導體晶片的所有連接襯墊（例如，輸入/輸出（input/output，I/O）端子）均安置於所述半導體晶片內的封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已以扇入型半導體封裝形式製造出安裝於智慧型電話中的諸多元件。詳言之，已開發出安裝於智慧型電話中的諸多元件以在具有緊湊尺寸的同時實作快速訊號轉移。
然而，由於在扇入型半導體封裝中，所有的輸入/輸出端子均需要安置於半導體晶片內，因此扇入型半導體封裝具有大的空間限制。因此，難以將此結構應用至具有大量輸入/輸出端子的半導體晶片或具有緊湊尺寸的半導體晶片。此外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝及使用。原因如下：即使在半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔藉由重佈線製程而增大的情形中，所述半導體晶片的輸入/輸出端子的尺寸及所述半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以直接將扇入型半導體封裝安裝於電子裝置的主板上。
圖5是說明其中扇入型半導體封裝安裝於插板基板上且最終安裝於電子裝置的主板上的情形的示意性剖視圖。
圖6是說明其中扇入型半導體封裝嵌置於插板基板中且最終安裝於電子裝置的主板上的情形的示意性剖視圖。
參照所述圖式，在扇入型半導體封裝2200中，可藉由插板基板2301而對半導體晶片2220的連接襯墊2222（即，輸入/輸出端子）進行重佈線，且扇入型半導體封裝2200可最終在其中扇入型半導體封裝2200安裝於插板基板2301上的狀態下安裝於電子裝置的主板2500上。在此種情形中，焊料球2270等可藉由底部填充樹脂2280等來固定，且半導體晶片2220的外側可被覆蓋以模製材料2290等。作為另一選擇，扇入型半導體封裝2200可嵌置於單獨的插板基板2302中，半導體晶片2220的連接襯墊2222（即，輸入/輸出端子）可在其中扇入型半導體封裝2200嵌置於插板基板2302中的狀態下藉由插板基板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以在所述電子裝置的主板上直接安裝及使用所述扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的插板基板上，且接著藉由封裝製程而安裝於所述電子裝置的主板上，或可在其中扇入型半導體封裝嵌置於插板基板中的狀態下在電子裝置的主板上安裝及使用。 扇出型半導體封裝
圖7是說明扇出型半導體封裝的示意性剖視圖。
參照所述圖，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可受到包封體2130的保護，且半導體晶片2120的連接襯墊2122可藉由連接構件2140而被重佈線至半導體晶片2120之外。在此種情形中，在連接構件2140上可進一步形成保護層2150，且在保護層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊料球2170。半導體晶片2120可為包括主體2121、連接襯墊2122、保護層（圖中未示出）等的積體電路（IC）。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142、及將連接襯墊2122及重佈線層2142電性連接至彼此的介層窗2143。
如上所述，扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於所述半導體晶片上的連接構件而進行重佈線並安置至所述半導體晶片之外的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子均需要安置於所述半導體晶片內。因此，當半導體晶片的尺寸減小時，需要減小球的尺寸及各球之間的節距，進而使得可能無法在扇入型半導體封裝中使用標準化球佈局。在另一方面，扇出型半導體封裝具有其中半導體晶片的輸入/輸出端子藉由如上所述的形成於所述半導體晶片上的連接構件而進行重佈線並安置至所述半導體晶片之外的形式。因此，如下文所述，即使在半導體晶片的尺寸減小的情形中，實際上仍可在扇出型半導體封裝中使用標準化球佈局，進而使得扇出型半導體封裝可安裝於電子裝置的主板上，而無需使用單獨的插板基板。
圖8是說明其中扇出型半導體封裝安裝於電子裝置的主板上的情形的示意性剖視圖。
參照所述圖式，扇出型半導體封裝2100可藉由焊料球2170等而安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接襯墊2122重佈線至在半導體晶片2120的尺寸之外的扇出區，進而使得實際上可在扇出型半導體封裝2100中使用標準化球佈局。如此一來，扇出型半導體封裝2100無需使用單獨的插板基板等便可安裝於電子裝置的主板2500上。
如上所述，由於所述扇出型半導體封裝無需使用單獨的插板基板便可安裝於所述電子裝置的主板上，因此可在低於使用插板基板的扇入型半導體封裝的厚度的厚度下實作所述扇出型半導體封裝。因此，扇出型半導體封裝可被小型化並變薄。此外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝特別適合於行動產品。因此，扇出型半導體封裝可被實作成較使用印刷電路板（PCB）的一般堆疊式封裝（package-on-package，POP）類型的形式更緊湊的形式，且可解決因出現翹曲（warpage）現象而造成的問題。
同時，扇出型半導體封裝指代用於如上所述將半導體晶片安裝於電子裝置的主板或類似組件上，並保護半導體晶片不受外部衝擊的封裝技術，且所述扇出型半導體封裝是與具有與扇出型半導體封裝的比例、目的等不同的比例、目的等的印刷電路板（PCB）（例如，插板基板等）的概念不同的概念，且在所述扇出型半導體封裝中嵌置有扇入型半導體封裝。
圖9是示意性地說明半導體封裝的實例的立體圖。
圖10是沿圖9所示的線X-X'截取的半導體封裝的示意性剖視圖。
圖11A及圖11B是示意性地說明圖10所示區Q或區Q'的實例的放大圖。
圖12A及圖12B是示意性地說明圖10所示區Q或區Q'的另一實例的放大圖。
參照圖9至圖12B，根據實例的半導體封裝100A可包括內連構件130、安置於內連構件130上的電子組件120、及包封電子組件120的包封體110。此處，內連構件130的至少區Q及/或區Q'的第一介層窗133a可被安置成使第一介層窗133a的中心線在任意方向上以預定距離偏離分別安置於第一絕緣層131a的相對兩側上的第一襯墊132a及第二襯墊132b的中心線。亦即，第一介層窗133a的中心線可不與第一襯墊132a及第二襯墊132b的中心線重合。
一般而言，在其中半導體封裝安裝於電子裝置等的主板上的情形中，由於電子組件的熱膨脹係數（CTE）與主板的熱膨脹係數之間的差為顯著高的，因此當安裝於主板上的半導體封裝暴露至惡劣環境時，在將半導體封裝與主板連接至彼此的例如焊料球等連接端子中可能產生破裂。更詳言之，電子組件的熱膨脹係數與主板的熱膨脹係數之間的差致使在半導體封裝及主板中可能產生翹曲。此處，產生於半導體封裝中的翹曲與產生於主板中的翹曲在相反方向上起作用，以使得應力可集中於將半導體封裝與主板連接至彼此的例如焊料球等連接端子上。如此一來，可能產生破裂。此種破裂在半導體封裝的邊緣部分中可能尤成問題。就此而言，如上所述的應力集中於半導體封裝的邊緣部分中。
在另一方面，如在根據實例的半導體封裝100A中一樣，在其中內連構件130（其中集中有大量應力）的至少區Q及/或區Q'的第一介層窗133a安置成使第一介層窗133a的中心線在任意方向上以預定距離偏離分別安置於第一絕緣層131a的相對兩側上的第一襯墊132a及第二襯墊132b的中心線的情形中，第一介層窗133a與第一襯墊132a及第二襯墊132b可充當一種類型的彈簧。因此，集中於例如焊料球的連接端子上的應力可得以緩和。因此，半導體封裝的板級可靠性可得以提高。如上所述的安置形式並非限定於僅應用至區Q及/或區Q'，而是亦可應用至內連構件130的除區Q及/或區Q'以外的區。
在下文中，將更詳細地闡述包含於根據實例的半導體封裝100A中的相應組件。
包封體110可被提供以保護電子組件120。其中包封體110包封電子組件120的形式並無特別限制，而是可為例如其中包封體110包圍電子組件的至少一部分的形式。包封體110的詳細材料並無特別限制。舉例而言，可使用絕緣材料作為包封體110的材料。此處，絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；具有浸入至熱固性樹脂及熱塑性樹脂中的例如玻璃纖維或無機填料等的加強材料的樹脂，例如預浸體（prepreg）、味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）、感光成像介電（photo imagable dielectric，PID）樹脂等。此外，亦可使用例如環氧模製化合物（epoxy molding compound，EMC）等所習知的模製材料。視需要，包封體110可含有導電性粒子以阻擋電磁波。舉例而言，導電性粒子可為例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、焊料等可阻擋電磁波的任意材料，但並非僅限於此。
包封體110可藉由所習知的方法形成。舉例而言，包封體110可藉由對包封體110的前驅物（precursor）進行積層以包封電子組件120且接著硬化所述前驅物的方法形成。作為另一選擇，包封體110可藉由將預包封體（pre-encapsulant）施加至黏合膜等以包封電子組件120且接著硬化所述預包封體的方法形成。可使用例如以下方法作為對前驅物進行積層的方法：執行在高溫下對前驅物壓製預定時間的熱壓製製程、對所述前驅物進行減壓、且接著將所述前驅物冷卻至室溫、在冷壓製製程中冷卻所述前驅物、且接著分離作業工具等。可使用例如藉由刮板（squeegee）施加油墨的網版印刷方法、以霧形式施加油墨的噴霧印刷方法等作為施加預包封體的方法。
電子組件120可為各種主動組件（例如，二極體、真空管、電晶體等）或被動組件（例如，電感器、電容器（condenser）、電阻器等）。作為另一選擇，電子組件120可為指示其中將數百至數百萬個或更多個元件整合於一起的晶片的積體電路（IC）。視需要，電子組件120可為其中以正反器形式封裝積體電路的電子組件。積體電路可為應用處理器晶片，例如，中央處理器（例如，中央處理單元）、圖形處理器（例如，圖形處理單元）、數位訊號處理器、密碼學處理器、微處理器、微控制器等，但並非僅限於此。電子組件120在其橫截面中的厚度並無特別限制，而是可根據電子組件120的類型而改變。舉例而言，在其中電子組件是積體電路的情形中，電子組件的厚度可為約100微米至480微米，但並非僅限於此。
電子組件120可具有電性連接至內連構件130的電極襯墊120P。電子襯墊120P可將電子組件120電性連接至外部，且電極襯墊120P的材料並無特別限制，只要電極襯墊120P的材料是導電性材料即可。導電性材料可為銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）或其合金等，但並非僅限於此。電極襯墊120P可藉由內連構件130而進行重佈線。電極襯墊120P可具有嵌置形式或突出形式。
在其中電子組件120為積體電路的情形中，所述電子組件可具有主體（未由參考編號表示）、保護層（未由參考編號表示）及電極襯墊120P。所述主體可基於例如主動晶圓而形成。在此種情形中，可使用矽（Si）、鍺（Ge）、砷化鎵（GaAs）等作為主體的基材（basic material）。所述保護層可用於保護主體不受外部影響，且可由例如氧化物層、氮化物層等形成，或者由氧化物層與氮化物層構成的雙層形成。可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）或其合金等導電性材料作為電極襯墊120P的材料。其上形成有電極襯墊120P的層可變為主動層。
內連構件130可對電子組件120的電極襯墊120P進行重佈線。具有各種功能的數十個至數百個電極襯墊120P可藉由內連構件130而進行重佈線，且可根據其功能而經由第一連接端子145實體地連接至及/或電性連接至外部。內連構件層130可包括：第一絕緣層131a及第二絕緣層131b、安置於第一絕緣層131a及第二絕緣層131b下方的第一配線134a及第二配線134b、安置於第一絕緣層131a及第二絕緣層131b下方並連接至第一配線134a及第二配線134b的第一襯墊132a及第二襯墊132b、以及將第一襯墊132a及第二襯墊132b彼此連接的第一介層窗133a。此外，內連構件130可包括連接至電子組件120的電極襯墊120P的第一介層窗133a。此處，第一配線134a及第二配線134b與第一襯墊132a及第二襯墊132b可為區別於彼此的用語。舉例而言，圖56示意性地說明內連構件的圖案設計的實例。此處，用作將形成於不同層中的第一介層窗133a及第二介層窗133b等連接至彼此的一種類型的塞子（stopper）的部件將被稱為「襯墊132a、襯墊132b及襯墊132c」，且連接至「襯墊132a、襯墊132b及襯墊132c」以具有預定路徑的部件將被稱為「配線134a、配線134b及配線134c」。當僅參照橫截面時，將襯墊與配線彼此區分開並不容易。然而，襯墊與配線是清晰地區別於彼此的組件。
視需要，第一絕緣層131a及第二絕緣層131b可保護第一配線134a及第二配線134b、第一襯墊132a及第二襯墊132b、第一介層窗133a及第二介層窗133b等，且可用於使第一配線134a及第二配線134b、第一襯墊132a及第二襯墊132b、第一介層窗133a及第二介層窗133b等彼此絕緣。可使用絕緣材料作為第一絕緣層131a及第二絕緣層131b的材料。所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；具有浸入至熱固性樹脂及熱塑性樹脂中的例如玻璃纖維或無機填料等加強材料的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。在其中使用例如感光成像介電（PID）樹脂等感光性絕緣材料作為第一絕緣層131a及第二絕緣層131b的材料的情形中，可以減小的厚度形成第一絕緣層131a及第二絕緣層131b。因此，可更易於實作具有精細節距的第一介層窗133a及第二介層窗133b。第一絕緣層131a及第二絕緣層131b可如所說明般為兩個層，但並非僅限於此。亦即，視需要，第一絕緣層131a及第二絕緣層131b可為單個層或多於兩個層的多個層。視需要，第一絕緣層131a及第二絕緣層131b的材料可相同於彼此或可不同於彼此。第一絕緣層131a及第二絕緣層131b的厚度並無特別限制。舉例而言，除第一配線134a及第二配線134b或第一襯墊132a之外，第一絕緣層131a及第二絕緣層131b的厚度可為約5微米至20微米，且當慮及第一配線134a及第二配線134b或第一襯墊132a的厚度時，第一絕緣層131a及第二絕緣層131b的厚度可為約15微米至70微米。
第一絕緣層131a及第二絕緣層131b可藉由例如對第一絕緣層131a及第二絕緣層131b的前驅物進行積層且接著硬化所述前驅物的方法、施加用於形成第一絕緣層131a及第二絕緣層131b的材料且接著硬化所述材料的方法等所習知的方法而形成，但並非僅限於此。可使用例如以下方法作為對前驅物進行積層的方法：執行在高溫下對前驅物壓製預定時間的熱壓製製程、對所述前驅物進行減壓、且接著將所述前驅物冷卻至室溫、在冷壓製製程中冷卻所述前驅物、且接著分離作業工具等。可使用例如藉由刮板施加油墨的網版印刷方法、以霧形式施加油墨的噴霧印刷方法等作為施加材料的方法。所述硬化製程—其為後置製程—可為使材料乾燥以不被完全硬化從而使用微影（photolithography）方法等的製程。
第一配線134a及第二配線134b亦可充當重佈線配線，且可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）或其合金等導電性材料作為第一配線134a及第二配線134b的材料。第一配線134a及第二配線134b可根據對應層的設計而執行各種功能。舉例而言，第一配線134a及第二配線134b可充當接地（ground，GND）圖案、功率（power，PWR）圖案、訊號（signal，S）圖案等。此處，訊號（S）圖案可包括除接地（GND）圖案、功率（PWR）圖案等之外的各種訊號，例如資料訊號等。第一配線134a及第二配線134b可連接至安置於同一層上的第一襯墊132a及第二襯墊132b，且第一襯墊132a與第二襯墊132b可藉由介層窗133a及133b等連接至彼此。因此，第一襯墊132a及第二襯墊132b可電性連接至安置於不同層上的第一配線134a及第二配線134b、電子組件120的電極襯墊120P等。第一配線134a及第二配線134b的厚度亦無特別限制，而是可為例如約10微米至50微米。
第一襯墊132a可充當第一連接端子145的襯墊。可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）或其合金等導電性材料作為第一襯墊132a的材料。當自上方觀察時，第一襯墊132a的形狀並無特別限制，而是可如圖式中所示為圓形形狀，或不同於圖式為橢圓形形狀或矩形形狀。當自上方觀察時，第一襯墊132a的尺寸可大於第二襯墊132b的尺寸。第一襯墊132a的厚度並非僅限於具體數值範圍，而是可為例如約10微米至50微米。視需要，可進一步在第一襯墊132a上形成表面處理層。表面處理層並無特別限制，只要所述表面處理層為先前技術中所習知者即可，且可藉由例如電解鍍金、無電鍍金、有機可焊性保護劑（organic solderability preservative，OSP）或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金（substituted gold plating）、直接浸金（direct immersion gold，DIG）鍍敷、熱空氣焊料均塗（hot air solder leveling，HASL）等來形成。
第二襯墊132b可充當第一介層窗133a及第二介層窗133b的襯墊。可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）或其合金等導電性材料作為第二襯墊132b的材料。當自上方觀察時，第二襯墊132b的形狀並無特別限制，而是可如圖式中所示為圓形形狀，或不同於圖式中所示為橢圓形形狀或矩形形狀。當自上方觀察時，第二襯墊132b的尺寸可小於第一襯墊132a的尺寸。第二襯墊132b的厚度並無特別限制，而是可為例如約10微米至50微米。
第一配線134a及第二配線134b與第一襯墊132a及第二襯墊132b可藉由例如電解鍍銅、無電鍍銅等所習知的方法形成。更詳言之，可使用例如化學氣相沈積（chemical vapor deposition，CVD）、物理氣相沈積（physical vapor deposition，PVD）、濺鍍、減性製程、加性製程、半加性製程（semi-additive process，SAP）、經修改半加性製程（modified semi-additive process，MSAP）等方法來形成第一配線134a及第二配線134b與第一襯墊132a及第二襯墊132b，但並非僅限於此。
第一介層窗133a可將形成於不同層上的第一配線134a及第二配線134b、第一襯墊132a及第二襯墊132b等連接至彼此，藉此在半導體封裝100A中形成電性路徑。可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）或其合金等導電性材料作為第一介層窗133a的材料。如圖11A中所示，第一介層窗133a可被完全填充以導電性材料。作為另一選擇，如圖11B中所示，導電性材料可沿介層窗孔的壁形成。此外，第一介層窗133a可具有先前技術中所習知的所有形狀，例如其中介層窗的直徑朝下表面減小的錐形形狀、其中介層窗的直徑朝下表面增大的倒錐形形狀、圓柱形形狀等。
第二介層窗133b可將電子組件120的電極襯墊120P與第二配線134b、第二襯墊132等連接至彼此，藉此在半導體封裝100A中形成電性路徑。可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）或其合金等導電性材料作為第二介層窗133b的材料。第二介層窗133b亦可以導電性材料完全填充。作為另一選擇，導電性材料可沿介層窗孔的壁形成。此外，第二介層窗133b可具有先前技術中所習知的所有形狀，例如其中介層窗的直徑朝下表面減小的錐形形狀、其中介層窗的直徑朝下表面增大的倒錐形形狀、圓柱形形狀等。
第一介層窗133a的中心線可不與第一襯墊132a及/或第二襯墊132b的中心線重合。在此種情形中，相較於在其中第一介層窗133a的中心線與第一襯墊132a及/或第二襯墊132b的中心線重合的情形中，可藉由一種類型的彈簧動作來達成應力緩和效果。因此，半導體封裝100A的板級可靠性可得以提高。如上所述的安置形式並非限定於僅應用至區Q及/或區Q'，而是亦可應用至內連構件130的除區Q及/或區Q'以外的區。此外，如上所述的安置形式亦可應用至第二介層窗133b。
可藉由例如機械鑽孔及/或雷射鑽孔等所習知的方法來形成第一介層窗133a及第二介層窗133b，或在其中第一絕緣層131a及第二絕緣層131b含有感光性絕緣材料的情形中，可藉由使用乾膜圖案藉由微影方法在第一絕緣層131a及第二絕緣層131b中形成介層窗孔且接著執行電解鍍銅、無電鍍銅等來形成第一介層窗133a及第二介層窗133b。
根據實例的電子組件封裝100A可更包括保護層140，保護層140安置於第一絕緣層131a的上面安置有第一襯墊132a的表面上且具有第一開口143，第一開口143暴露出第一襯墊132a的至少某些部分。保護層140可保護第一絕緣層131a及第二絕緣層131b、第一配線134a及第二配線134b、第一襯墊132a及第二襯墊132b、第一介層窗133a及第二介層窗133b等，且視需要，可用於使第一絕緣層131a及第二絕緣層131b、第一配線134a及第二配線134b、第一襯墊132a及第二襯墊132b、第一介層窗133a及第二介層窗133b與外部絕緣。可使用絕緣材料作為保護層140的材料。可使用所習知的阻焊劑（solder resist）作為所述絕緣材料。此外，亦可使用與第一絕緣層131a及第二絕緣層131b的材料相同的材料、例如相同的感光成像介電樹脂來作為保護層140的材料。一般而言，保護層140是單個層，但視需要亦可由多個層形成。保護層140的厚度並無特別限制。舉例而言，除第一配線134a或第一襯墊132a之外，保護層140的厚度可為約5微米至20微米，且除非當慮及第一配線134a或第一襯墊132a的厚度時，保護層140的厚度可為約15微米至70微米。
保護層140的第一開口143的中心線可不與第一介層窗133a的中心線重合。在此種情形中，可藉由第一介層窗133a的彈簧動作來緩和施加至安置於第一開口143中的第一連接端子145的應力。因此，半導體封裝100A的板級可靠性可得以提高。如上所述的安置形式並非限定於僅應用至區Q及/或區Q'，而是亦可應用至內連構件130的除區Q及/或區Q'以外的區。
根據實例的電子組件封裝100A可更包括安置於保護層140的第一開口143中的第一連接端子145。第一連接端子145可將半導體封裝100A實體地連接至及/或電性連接至外部。舉例而言，半導體封裝100A可經由第一連接端子145而安裝於電子裝置的主板上。第一連接端子145可安置於保護層140的第一開口143中，且可連接至藉由第一開口143而開口的第一襯墊132a。因此，第一連接端子145亦可電性連接至電子組件120。
第一連接端子145可由例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、焊料等導電性材料形成，但並非僅限於此。第一連接端子145可為焊盤（land）、球、引腳等。然而，第一連接端子145一般而言可為焊料球。第一連接端子145可由多個層或單個層形成。在其中第一連接端子145由多個層形成的情形中，第一連接端子145可含有銅柱及焊料，且在其中第一連接端子145由單個層形成的情形中，第一連接端子145可含有錫-銀焊料或銅。然而，此僅為實例，且第一連接端子145並非僅限於此。
第一連接端子145可安置於扇入區及/或扇出區中。所述扇入區是其中安置有電子組件的區，且所述扇出區是除其中安置有電子組件的區之外的區。亦即，根據實例的半導體封裝100A可為扇入型封裝或扇出型封裝。第一連接端子145的數目、間隔、安置形式等並無特別限制，而是可由熟習此項技術者根據設計特定細節而作出充分修改。舉例而言，第一連接端子145的數目可根據電子組件120的電極襯墊120P的數目而為數十至數千個。然而，第一連接端子145的數目並非僅限於此，而是亦可為數十至數千個或更多個、或者數十至數千個或更少個。
可藉由回焊（reflow）來固定第一連接端子145，且第一連接端子145的某些部分可嵌置於保護層140中以增強固定力，且第一連接端子145的其餘部分可暴露至外部，藉此可提高可靠性。可使用機械鑽孔及/或雷射鑽孔或可藉由微影方法來形成第一開口143。在某些情形中，視需要，可僅形成第一開口143，且可藉由單獨的製程來形成第一連接端子145。
第一連接端子145的中心線可不與第一介層窗133a的中心線重合。在此種情形中，可藉由第一介層窗133a的彈簧動作來緩和施加至第一連接端子145的應力。因此，半導體封裝100A的板級可靠性可得以提高。如上所述的安置形式並非限定於僅應用至區Q及/或區Q'，而是亦可應用至內連構件130的除區Q及/或區Q'以外的區。
圖13是說明根據實例的半導體封裝的第一襯墊的陣列的實例的平面圖。
參照圖13，當自下方觀察時，內連構件130可包括與其中安置有電子組件120的區對應的第一區X、及包圍第一區X的第二區Y。此處，如上所述，第二區Y的隅角部分A可為與上述區Q及區Q'對應的區，且在其中半導體封裝100A安裝於主板上的情形中可為其中應力集中於第一連接端子145上的區。因此，在其中如上所述第一介層窗133a被安置成使第一介層窗133a的中心線不與第一襯墊132a及第二襯墊132b的中心線重合、以緩和在第二區Y的至少隅角部分A中的應力的情形中，半導體封裝100A的板級可靠性可得以提高。然而，所述應力並非僅限於集中於第二區Y的隅角部分A中，而是亦可顯著地集中於第二區Y的最外部分B中。因此，在第二區Y的至少最外部分B中，如上所述，第一介層窗133a可被安置成使第一介層窗133a的中心線不與第一襯墊132a及第二襯墊132b的中心線重合。在此種情形中，板級可靠性可進一步得以提高。
圖14是示意性地說明圖13所示區M的實例的放大圖。
圖15是示意性地說明圖13所示區M的另一實例的放大圖。
參照圖14及圖15，安置於第二區Y的至少隅角部分A中的第一介層窗133a可以預定距離朝半導體封裝100A的外邊緣偏離第一襯墊132a的中心線。在此種情形中，由於可朝半導體封裝100A的外邊緣實作彈簧動作，因此相較於在其中第一介層窗133a以預定距離向內偏離第一襯墊132a的中心線的情形中，應力緩和效果可得以提高。此處，如圖14或圖15中所示，第一介層窗133a安置於外邊緣處的含義是第一介層窗133a安置於由在第一襯墊132a的中心線處交叉的任意兩條直線所劃分的四個區中除朝半導體封裝的內部部分的區之外的三個區中。同時，儘管未在圖8及圖9中示出，然而，如上所述的安置形式亦可應用至第二區Y的最外部分B。
圖16是說明根據實例的半導體封裝的第一襯墊的陣列的另一實例的平面圖。
參照圖16，在其中半導體封裝100A安裝於主板上的情形中，應力亦可在其中例如包封體110、電子組件120、第一連接端子145等異質的材料彼此交會的第一區X的隅角部分、及第二區Y的包圍第一區X的隅角部分的部分A2，以及第二區Y的隅角部分A1中集中於第一連接端子145上。因此，如上所述，在其中第一介層窗133a被安置成在任意方向上以預定距離偏離第一襯墊132a及第二襯墊132b的中心線、以緩和在第一區X的至少隅角部分及第二區Y的包圍第一區X的隅角部分的部分A2中的應力的情形中，半導體封裝100A的板級可靠性可進一步得以改良。然而，應力並非僅限於集中於上述部分中，而是亦可顯著地集中於第一區X的最外部分B2及第二區Y的最外部分B1中。因此，在至少第一區X的最外部分B2及/或第二區Y的最外部分B1中，如上所述，第一介層窗133a可被安置成使第一介層窗133a的中心線不與第一襯墊132a及第二襯墊132b的中心線重合。在此種情形中，板級可靠性可進一步得以提高。
圖17是示意性地說明圖16所示區N的實例的放大圖。
圖18是示意性地說明圖16所示區N的另一實例的放大圖。
參照圖17及圖18，安置於第一區X的隅角部分及第二區Y的包圍第一區X的隅角部分的部分A2以及第二區Y的至少隅角部分A1中的第一介層窗133a亦可被安置成以預定距離朝半導體封裝100A的外邊緣偏離第一襯墊132a的中心線。另外，在此種情形中，由於可朝半導體封裝100A的外邊緣實作彈簧動作，因此相較於在其中第一介層窗133a以預定距離朝內側偏移的情形中，應力緩和效果可得以提高。此處，如圖17或圖18中所示，第一介層窗133a安置於外邊緣處的含義是第一襯墊133a安置於由在第一襯墊132a的中心線處交叉的任意兩條直線所劃分的四個區中除朝半導體封裝的內部部分的區之外的三個區中。同時，儘管未在圖11及圖12中示出，然而上述安置形式亦可應用至第一區X的最外部分B2及/或第二區Y的最外部分B1。
圖19A至圖19C是示意性地說明根據實例的半導體封裝的介層窗及襯墊的各種安置形式的圖。
圖19A說明其中第一介層窗133a的中心線與第一襯墊132a及第二襯墊132b的中心線重合的情形。此種形式可為第一介層窗133a與第一襯墊132a及第二襯墊132b在內連構件130中的區中的安置形式，在所述區中，當半導體封裝100A安裝於主板上時，應力不會相對地集中於第一連接端子145上。在此種情形中，由於第二襯墊132b可被形成為具有小尺寸（為d1的直徑）以確保安置於同一層上的第一配線134a及第二配線134b等的設計面積盡可能大，因此設計的自由度可得以提高。
圖19B說明其中第一介層窗133a的中心線不與第一襯墊132a及第二襯墊132b的中心線重合的情形。在此種情形中，第一介層窗133a可相對於第一襯墊132a及第二襯墊132b的中心線具有設計者所期望的第一間隔L1。此種形式可為第一介層窗133a與第一襯墊132a及第二襯墊132b在內連構件130中的區A1及/或A2中的安置形式，在區A1及/或區A2中，當半導體封裝100A安裝於主板上時，應力會如上所述相對地集中於第一連接端子145上。在此種情形中，如圖19B中所示，視需要，第二襯墊132b可被形成為具有較其他區的第二襯墊132b的尺寸大的尺寸（為d2的直徑），以藉由進一步放大第一間隔L1而達成優異的應力緩和效果，但未必僅限於此。
圖19C說明其中第一介層窗133a的中心線被設計成與第一襯墊132a及第二襯墊132b的中心線重合、但由於製程中的限制未與第一襯墊132a及第二襯墊132b的中心線重合而是偏離預定距離的情形。亦即，儘管圖19A所示的安置形式是所期望的，然而圖19C說明其中第一介層窗133a的中心線由於製程中的限制而未按期望地不與第一襯墊132a及第二襯墊132b的中心線重合的情形。在此種情形中，第一介層窗133a可相對於第一襯墊132a及第二襯墊132b的中心線而具有設計者所不期望的第二間隔L2。然而，第二襯墊132b可被形成為具有小的尺寸（為d3的直徑）以確保安置於同一層上的第一配線134a及第二配線134b的設計面積盡可能大，且由於第二間隔L2並非所期望的，因此，第二間隔L2一般可小於設計者所期望的第一間隔L1。亦即，在內連構件130中，在某些情形中，當獨立地將第二間隔L2與第一間隔L1相互比較時，任意的第二間隔L2可大於第一間隔L1。然而，第二間隔L2的平均值可小於第一間隔L1的平均值。因此，相較於設計者所期望的第一間隔L1，可能無法達成充分的板級可靠性提高效果。
圖20是示意性地說明根據實例的半導體封裝的經修改實例的剖視圖。
參照圖20，根據實例的半導體封裝100A可為堆疊式封裝（PoP）類型。亦即，根據實例的半導體封裝100A可更包括穿透過包封體110的貫穿配線113。此外，根據實例的半導體封裝100A可更包括連接至貫穿配線113的第二連接端子150。其他組件與上述組件相同。
貫穿配線113可用於在另一封裝、表面安裝技術（surface-mounting technology，SMT）組件等安置於半導體封裝100A上時，將另一封裝、表面安裝技術（SMT）組件等與電子組件120電性連接至彼此。可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）或其合金等導電性材料作為貫穿配線113的材料。貫穿配線113的數目、間隔、安置形式等並無特別限制，而是可由熟習此項技術者根據設計特定細節而作出充分修改。因此，將不再對貫穿配線113予以贅述。可藉由例如機械鑽孔及/或雷射鑽孔、使用研磨顆粒的噴砂方法、使用電漿的乾式蝕刻方法等所習知的方法來形成貫穿配線113，或在其中包封體110含有感光性材料的情形中，可藉由使用乾膜圖案藉由微影方法在包封體110中形成配線貫穿孔且接著執行電解鍍銅、無電鍍銅等來形成貫穿配線113。
第二連接端子150可充當在另一封裝等安置於半導體封裝100A上時將半導體封裝100A連接至另一封裝等的連接端子。第二連接端子150可由例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、焊料等導電性材料形成，但並非僅限於此。第二連接端子150可為焊盤、球、引腳等。然而，第二連接端子150一般而言可為焊料球。第二連接端子150可由多個層或單個層形成。在其中第二連接端子150由多個層形成的情形中，第二連接端子150可含有銅柱及焊料，且在其中第二連接端子150由單個層形成的情形中，第二連接端子150可含有錫-銀焊料或銅。然而，此僅為實例，且第二連接端子150並非僅限於此。第二連接端子150可藉由先前技術中所習知的製程來形成，且可藉由回焊來固定。
圖21是示意性地說明根據實例的半導體封裝的另一經修改實例的剖視圖。
參照圖21，根據實例的半導體封裝100A可為面板級封裝（panel-level-package，PLP）類型。亦即，根據實例的半導體封裝100A可更包括第二內連構件115，第二內連構件115安置於內連構件130上且具有貫穿孔。此處，電子組件120可安置於第二內連構件115的貫穿孔中。視需要，金屬層116、117及118可安置於貫穿孔的貫穿孔的內表面、第二內連構件115的上表面、及/或第二內連構件115的下表面上。其他組件與上述組件相同。
第二內連構件115可被提供以支撐半導體封裝100A，且藉由所述第二內連構件可維持半導體封裝100A的剛性並可確保半導體封裝100A的厚度均勻性。第二內連構件115可具有上表面及與所述上表面相對的下表面。此處，貫穿孔可穿透於上表面與下表面之間。電子組件120可安置於貫穿孔中以與第二內連構件115間隔開。如此一來，可藉由第二內連構件115來包圍電子組件120的側表面。第二內連構件115的材料並無特別限制，只要所述第二內連構件可支撐半導體封裝即可。舉例而言，可使用絕緣材料作為第二內連構件115的材料。此處，絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；具有浸入至熱固性樹脂及熱塑性樹脂中的例如玻璃纖維或無機填料等的加強材料的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。作為另一選擇，可使用具有優異的剛性及熱傳導性的金屬來作為第二內連構件115的材料。此處，所述金屬可為Fe-Ni系合金。在此種情形中，為確保Fe-Ni系合金與模製材料、層間絕緣材料等之間的黏合，亦可在Fe-Ni系合金的表面上形成鍍銅層。除如上所述的材料之外，亦可使用玻璃、陶瓷、塑膠等作為第二內連構件115的材料。第二內連構件115在其橫截面中的厚度並無特別限制，而是可根據電子組件120在其橫截面中的厚度而設計。舉例而言，第二內連構件115的厚度可根據一種類型的電子組件120而為約100微米至500微米。在其中半導體封裝100A具有第二內連構件的情形中，可藉由以下步驟來製造半導體封裝100A：製備具有貫穿孔的第二內連構件115；使用黏合膜等將電子組件120安置於貫穿孔中；形成包封體110；且接著在後續製程中形成內連構件130。第二內連構件115可為出於大量生產半導體封裝100A的目的而具有多個貫穿孔的大框架115。在此種情形中，亦可藉由製造出多個電子組件封裝100A且接著在鋸切（sawing）製程中將所述多個電子組件封裝100A分隔成獨立的電子組件封裝100A來製造半導體封裝100A。
視需要，安置於第二內連構件115的貫穿孔的內表面、第二內連構件115的上表面、及/或第二內連構件115的下表面上的金屬層116、117及118可用於改善熱輻射特性及/或阻擋電磁波。金屬層116、117及118的材料並無特別限制，只要所述材料為例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）或其合金等具有高的熱傳導性的金屬即可。自電子組件120發出的熱可經由金屬層116、117及118藉由傳導、輻射、或對流而分散至第二內連構件110的頂部及底部。形成金屬層116、117及118的方法並無特別限制，而是可為所習知的方法。金屬層116、117及118可使用電解鍍銅或無電鍍銅、更具體而言使用例如化學氣相沈積、物理氣相沈積、濺鍍、減性製程、加性製程、半加性製程、經修改半加性製程等方法來形成，但並非僅限於此。
圖22是示意性地說明根據實例的半導體封裝的另一經修改實例的剖視圖。
參照圖22，根據實例的半導體封裝100A可在為面板級封裝（PLP）類型的同時為堆疊式封裝（PoP）類型。亦即，根據實例的半導體封裝100A可更包括穿透過第二內連構件115的貫穿配線113。此處，視需要，各種重佈線層112a及112b可安置於第二內連構件115的上表面及下表面上，且金屬層116可安置於貫穿孔的內表面上。此外，半導體封裝100A可更包括連接至貫穿配線113的第三連接端子170。其他組件與上述組件相同。
貫穿配線113可僅穿透過第二內連構件115，且貫穿配線113的數目、間隔、安置形式等並無特別限制，而是可由熟習此項技術者根據設計特定細節而作出充分修改。另外，在此種情形中，可藉由上述所習知的方法形成貫穿配線113。第三連接端子170可安置於在包封體110的上表面中形成的第二開口中（未由參考編號表示），且第三連接端子170的數目、間隔、安置形式等並無特別限制，而是可由熟習此項技術者根據設計特定細節而作出充分修改。另外，在此種情形中，可藉由上述所習知的方法形成第二開口（未由參考編號表示）及第三連接端子170。
安置於第二內連構件115的上表面及下表面上的各種重佈線層112a及112b可為配線圖案及/或襯墊圖案。由於如上所述，所述重佈線層亦可形成於第二內連構件115的上表面及下表面上，因此，可向半導體封裝100A提供較寬的路由區。如此一來，內連構件130的設計自由度可進一步得以提高。亦可藉由上述所習知的方法來形成各種重佈線層112a及112b。視需要，安置於第二內連構件115的貫穿孔的內表面上的金屬層116可用於改善熱輻射特性及/或阻擋電磁波。在其中如上所述金屬層116僅安置於貫穿孔的內表面上的情形中，可充分達成熱輻射效果及電磁波阻擋效果。亦可藉由上述所習知的方法形成金屬層116。
圖23是示意性地說明根據實例的半導體封裝的另一經修改實例的剖視圖。
參照圖23，根據實例的半導體封裝100A可在為面板級封裝（PLP）類型的同時為另一堆疊式封裝（PoP）類型。亦即，可進一步在第二內連構件115的上表面及/或下表面上安置內絕緣層111a及111b，內絕緣層111a及111b具有與第二內連構件115的貫穿孔整合於一起的貫穿孔。第一內絕緣層111a可具有在第一內絕緣層111a中形成的第三開口（未由參考編號表示）以穿透至包封體110，且重佈線層112a的某些部分可經由所述第三開口而暴露至外部。所暴露的重佈線層112a可充當安置於半導體封裝100A上的另一電子組件或另一電子組件封裝的用於打線結合（wire bonding）的襯墊。其他組件與上述組件相同。
第一內絕緣層111a及第二內絕緣層111b可用於在安置電子組件120之前形成更多的重佈線層。隨著第一內絕緣層111a及第二內絕緣層111b數目的增加，可在對應層上形成更多的重佈線層，以使得內連構件130中的層的數目可減少。如此一來，由於在安置電子組件120之後的形成內連構件130的製程中發生缺陷而將導致丟棄電子組件120的機率可減小。亦即，可防止在安置電子組件120之後由於製程缺陷而導致良率降低的問題。亦可在第一內絕緣層111a及第二內絕緣層111b中形成穿透過第一內絕緣層111a及第二內絕緣層111b的貫穿孔，且所述貫穿孔可與穿透過第二內連構件115的貫穿孔整合於一起。在此種情形中，電子組件120可安置於積體貫穿孔中。亦可在第一內絕緣層111a及第二內絕緣層111b上形成各種圖案及介層窗（未由參考編號表示）。形成所述圖案及所述介層窗的方法與上述方法相同。
可使用絕緣材料作為第一內絕緣層111a及第二內絕緣層111b的材料。此處，絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；具有浸入至熱固性樹脂及熱塑性樹脂中的例如玻璃纖維或無機填料等的加強材料的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。在其中使用例如感光性絕緣樹脂等感光性絕緣材料作為第一內絕緣層111a及第二內絕緣層111b的材料的情形中，第一內絕緣層111a及第二內絕緣層111b可以減小的厚度形成，且可易於實作精細的節距。第一內絕緣層111a及第二內絕緣層111b可含有相同的絕緣材料或不同的絕緣材料。此外，第一內絕緣層111a及第二內絕緣層111b可具有近似相同的厚度或不同的厚度。在其中第一內絕緣層111a與第二內絕緣層111b的材料彼此相同的情形中，第一內絕緣層111a與第二內絕緣層111b的厚度近似地彼此相同，且第一內絕緣層111a與第二內絕緣層111b的數目彼此相同，第一內絕緣層111a與第二內絕緣層111b可相對於第二內連構件115而彼此對稱，此可便於控制翹曲。
圖24是示意性地說明根據實例的半導體封裝的經修改實例的剖視圖。
參照圖24，形成於內連構件115的下表面上的重佈線層112b可嵌置於內連構件115中以暴露出內連構件115的一個表面。在此種情形中，可忽略形成於內連構件115的下表面上的重佈線層112b的厚度。因此，可實作精細的節距。其他組件與上述組件相同。
圖25是示意性地說明根據實例的半導體封裝的經修改實例的剖視圖。
參照圖25，內連構件115a及115b可由多個層形成。在此種情形中，重佈線層112c亦可安置於內連構件115a及115b中。安置於內連構件115a及115b中的重佈線層112c可經由介層窗113a及113b而電性連接至安置於內連構件115a及115b的兩側處的重佈線層112a及112b。在此種情形中，內連構件130的層的數目可減少。此外，內連構件130的設計自由度可得以增大。此外，在製造內連構件130時發生的製程缺陷可減少，且因此可提高良率。其他組件與上述組件相同。
圖26是示意性地說明半導體封裝的另一實例的立體圖。
圖27是沿圖26所示的線Y-Y'截取的半導體封裝的示意性剖視圖。
圖28A至圖28C是示意性地說明圖27所示區R或區R'的實例的放大圖。
圖29A至圖29C是示意性地說明圖27所示區R或區R'的另一實例的放大圖。
圖30A至圖30C是示意性地說明圖27所示區R或區R'的另一實例的放大圖。
圖31A至圖31C是示意性地說明圖27所示區R或區R'的另一實例的放大圖。
參照圖26至圖31C，根據另一實例的半導體封裝100B可包括內連構件130、安置於內連構件130上的電子組件120、及包封電子組件120的包封體110。此處，形成於內連構件130的至少區R及/或區R'的第一絕緣層131a及第二絕緣層131b中的第一介層窗133a及第二介層窗133b可安置於第一介層窗133a與第二介層窗133b之間，且可被安置成在不同方向上以預定距離偏離連接至第一介層窗133a及第二介層窗133b的第二襯墊132b的中心線。亦即，第一介層窗133a及第二介層窗133b的中心線可不與第二襯墊132b的中心線彼此重合。如此一來，第一介層窗133a及第二介層窗133b可以其中第一介層窗133a與第二介層窗133b錯列的形式安置。
如在根據另一實例的半導體封裝100B中一樣，在其中第一介層窗133a及第二介層窗133b被安置成在不同方向上以預定距離偏離安置於第一絕緣層131a與第二絕緣層131b之間的第二襯墊132b的中心線的情形中，第一介層窗133a及第二介層窗133b與第一襯墊132a及第二襯墊132b亦可充當一種類型的彈簧，其中，第一介層窗133a及第二介層窗133b形成於其中顯著地集中有應力的內連構件130的至少區R及/或區R'的不同的第一絕緣層131a及第二絕緣層131b中。因此，集中於例如焊料球等連接端子上的應力可得以緩和。因此，半導體封裝的板級可靠性可得以提高。如上所述的安置形式並非限定於僅應用至區R及/或區R'，而是亦可應用至內連構件130的除區R及/或區R'以外的區。此外，上述安置形式亦可應用至形成於第二絕緣層131b中的第二介層窗133b、形成於第三絕緣層131c中的第三介層窗133c、安置於第二絕緣層131b與第三絕緣層131c之間的第三襯墊132c之間的關係。
在下文中，將更詳細地闡述包含於根據另一實例的半導體封裝100B中的相應組件，且將不再對與上述內容重疊的內容予以贅述。
第一介層窗133a及第二介層窗133b距第二襯墊132b的中心線的間隔a與b可彼此相同或彼此不同。然而，第一介層窗133a及第二介層窗133b需要位於至少相對於第二襯墊132b的中心線的不同方向上，但可以錯列的形式安置。此處，如圖28A至圖28C或圖29A至圖29C中所示，第一介層窗133a及第二介層窗133b可充分地自第二襯墊132b的中心線偏離以不與彼此重疊。然而，如圖30A至圖30C或圖31A至圖31C中所示，第一介層窗133a及第二介層窗133b亦可根據第二襯墊132b的尺寸或第一介層窗133a及第二介層窗133b的尺寸而偏離第二襯墊132b的中心線來與彼此局部重疊。此外，如圖28A至圖28C或圖30A至圖30C中所示，介層窗可以導電性材料完全填充。作為另一選擇，如圖29A至圖29C或圖31A至圖31C中所示，在某些情形中，導電性材料亦可沿介層窗孔的壁形成。另外，在該些各種形式中，可達成應力緩和效果，只要第一介層窗133a及第二介層窗133b可以錯列的形式安置即可。
當自上方觀察時，第二襯墊132b的形狀並無特別限制，而是可如圖28B、圖29B、圖30B及圖31B中所示為矩形形狀或如圖28C、圖29C、圖30C及圖31C中所示為圓形形狀。作為另一選擇，當自上方觀察時，第二襯墊132b的形狀亦可不同於圖式中所示為橢圓形形狀。第二襯墊132b的尺寸亦無特別限制。在其中第二襯墊132b相對大於安置於內連構件130的其他區中的第二襯墊132b的情形中，可充分確保第一介層窗133a及第二介層窗133b距第二襯墊132b的中心線的間隔。因此，第二襯墊132b相對大於安置於內連構件130的其他區中的第二襯墊132b可在應力分散效果方面存在優勢。
圖32A至圖32C是示意性地說明圖27所示區R或區R'的另一實例的放大圖。
圖33A至圖33C是示意性地說明圖27所示區R或區R'的另一實例的放大圖。
圖34A至圖34C是示意性地說明圖27所示區R或區R'的另一實例的放大圖。
圖35A至圖35C是示意性地說明圖27所示區R或區R'的另一實例的放大圖。
參照圖32A至圖35C，內連構件130可包括為更多層的第一絕緣層131a、第二絕緣層131b、第三絕緣層131c及第四絕緣層131d。因此，介層窗及襯墊亦可包括第一介層窗133a、第二介層窗133b及第三介層窗133c，以及第一襯墊132a、第二襯墊132b、第三襯墊132c及第四襯墊132d。此處，第一介層窗133a及第二介層窗133b可被安置成在不同方向上以預定距離偏離第二襯墊132b的中心線。此外，第二介層窗133b及第三介層窗133c可被安置成在不同方向上以預定距離偏離第三襯墊132c的中心線。同時，第一介層窗133a、第二介層窗133b及第三介層窗133c可被安置成在相同方向上以預定距離偏離第二襯墊132b及第三襯墊132c的中心線。如此一來，第一介層窗133a、第二介層窗133b及第三介層窗133c可以錯列形式（更具體而言，在厚度方向上呈鋸齒圖案）安置。
第一介層窗133a、第二介層窗133b及第三介層窗133c距第二襯墊132b及第三襯墊132c的中心線的間隔a與b可彼此相同或彼此不同。此處，如圖32A至圖32C或圖33A至圖33C中所示，第一介層窗133a及第二介層窗133b以及第二介層窗133b及第三介層窗133c可充分偏離第二襯墊132b及第三襯墊132c的中心線，從而不會與彼此重疊。作為另一選擇，如圖34A至圖34C或圖35A至圖35C中所示，第一介層窗133a及第二介層窗133b以及第二介層窗133b及第三介層窗133c亦可根據第二襯墊132b及第三襯墊132c的尺寸或第一介層窗133a、第二介層窗133b及第三介層窗133c的尺寸而偏離第二襯墊132b及第三襯墊132c的中心線來與彼此局部重疊。此外，如圖32A至圖32C或圖34A至圖34C中所示，介層窗可被完全填充以導電性材料。作為另一選擇，如圖33A至圖33C或圖35A至圖35C中所示，在某些情形中，導電性材料亦可沿介層窗孔的壁形成。另外，在該些各種形式中，可達成應力緩和效果，只要第一介層窗133a及第二介層窗133b可以鋸齒圖案安置即可。
當自上方觀察時，第二襯墊132b及第三襯墊132c的形狀並無特別限制，而是可如圖32B、圖33B、圖34、及圖35B中所示為矩形形狀或如圖32C、圖33C、圖34C及圖35C中所示為圓形形狀。作為另一選擇，當自上方觀察時，第二襯墊132b及第三襯墊132c的形狀亦可不同於圖中所示為橢圓形形狀。第二襯墊132b及第三襯墊132c的尺寸亦無特別限制。在其中第二襯墊132b及第三襯墊132c相對大於安置於內連構件130的其他區中的第二襯墊132b及第三襯墊132c的情形中，可充分確保第一介層窗133a、第二介層窗133b及第三介層窗133c距第二襯墊132b及第三襯墊132c的中心線的間隔。因此，相對大於安置於內連構件130的其他區中的第二襯墊132b及第三襯墊132c的第二襯墊132b及第三襯墊132c可在應力分散效果方面存在優勢。
圖36A至圖36C是示意性地說明圖27所示區R或區R'的另一實例的放大圖。
圖37A至圖37C是示意性地說明圖27所示區R或區R'的另一實例的放大圖。
圖38A至圖38C是示意性地說明圖27所示區R或區R'的另一實例的放大圖。
圖39A至圖39C是示意性地說明圖27所示區R或區R'的另一實例的放大圖。
參照圖36A至圖39C，內連構件130亦可包括為更多層的第一絕緣層131a、第二絕緣層131b、第三絕緣層131c及第四絕緣層131d。因此，介層窗及襯墊亦可包括第一介層窗133a、第二介層窗133b及第三介層窗133c、以及第一襯墊132a、第二襯墊132b、第三襯墊132c及第四襯墊132d。此外，第一介層窗133a、第二介層窗133b及第三介層窗133c中的所有者均可被安置成在不同方向上以預定距離偏離第二襯墊132b及第三襯墊132c的中心線。如此一來，第一介層窗133a、第二介層窗133b及第三介層窗133c可以錯列形式（更具體而言，螺旋形式）安置。
第一介層窗133a、第二介層窗133b及第三介層窗133c的間隔a、b、及c可彼此相同或彼此不同。然而，第一介層窗133a、第二介層窗133b及第三介層窗133c需要在至少不同的方向上偏離第二襯墊132b及第三襯墊132c的中心線，但可以螺旋形式安置。此處，如圖36A至圖36C或圖37A至圖37C中所示，第一介層窗133a、第二介層窗133b及第三介層窗133c可充分偏離第二襯墊132b及第三襯墊132c的中心線，從而不與彼此重疊。然而，如圖38A至圖38C或圖39A至圖39C中所示，第一介層窗133a、第二介層窗133b及第三介層窗133c亦可根據第二襯墊132b及第三襯墊132c的尺寸或第一介層窗133a、第二介層窗133b及第三介層窗133c的尺寸而偏離第二襯墊132b及第三襯墊132c的中心線來與彼此局部重疊。此外，如圖36A至圖36C或圖38A至圖38C中所示，介層窗可被完全填充以導電性材料。作為另一選擇，如圖37A至圖37C或圖39A至圖39C中所示，在某些情形中，導電性材料亦可沿介層窗孔的壁形成。另外，在該些各種形式中，可達成應力緩和效果，只要第一介層窗133a、第二介層窗133b及第三介層窗133c可以螺旋形式安置即可。
當自上方觀察時，第二襯墊132b及第三襯墊132c的形狀並無特別限制，而是可如圖36B、圖37B、圖38B及圖39B中所示為矩形形狀，或如圖36C、圖37C、圖38C及圖39C中所示為圓形形狀。作為另一選擇，當自上方觀察時，第二襯墊132b及第三襯墊132c的形狀亦可不同於圖式中所示為橢圓形形狀。第二襯墊132b及第三襯墊132c的尺寸亦無特別限制。在其中第二襯墊132b及第三襯墊132c相對大於安置於內連構件130的其他區中的第二襯墊132b及第三襯墊132c的情形中，可充分確保第一介層窗133a、第二介層窗133b及第三介層窗133c距第二襯墊132b及第三襯墊132c的中心線的間隔。因此，相對大於安置於內連構件130的其他區中的第二襯墊132b及第三襯墊132c的第二襯墊132b及第三襯墊132c可在應力分散效果方面存在優勢。
圖40A至圖40C是示意性地說明圖27所示區R或區R'的另一實例的放大圖。
圖41A至圖41C是示意性地說明圖27所示區R或區R'的另一實例的放大圖。
圖42A至圖42C是示意性地說明圖27所示區R或區R'的另一實例的放大圖。
圖43A至圖43C是示意性地說明圖27所示區R或區R'的另一實例的放大圖。
參照圖40A至圖43C，內連構件130可包括為更多層的第一絕緣層131a、第二絕緣層131b、第三絕緣層131c、第四絕緣層131d及第五絕緣層131e。因此，介層窗及襯墊亦可包括第一介層窗133a、第二介層窗133b、第三介層窗133c及第四介層窗133d，以及第一襯墊132a、第二襯墊132b、第三襯墊132c、第四襯墊132d及第五襯墊132e。此外，第一介層窗133a、第二介層窗133b、第三介層窗133c及第四介層窗133d中的所有者均可被安置成在不同方向上以預定距離偏離第二襯墊132b、第三襯墊132c及第四襯墊132d的中心線。如此一來，第一介層窗133a、第二介層窗133b、第三介層窗133c及第四介層窗133d可以錯列形式（更具體而言，螺旋形式）安置。
第一介層窗133a、第二介層窗133b、第三介層窗133c及第四介層窗133d的間隔a、b、c及d可彼此相同或彼此不同。然而，第一介層窗133a、第二介層窗133b、第三介層窗133c及第四介層窗133d需要在至少不同的方向上偏離第二襯墊132b、第三襯墊132c及第四襯墊132d的中心線，但可以螺旋形式安置。此處，如圖40A至圖40C或圖41A至圖41C中所示，第一介層窗133a、第二介層窗133b、第三介層窗133c及第四介層窗133d可充分偏離第二襯墊132b、第三襯墊132c及第四襯墊132d的中心線，從而不與彼此重疊。然而，如圖42A至圖42C或圖43A至圖43C中所示，第一介層窗133a、第二介層窗133b、第三介層窗133c及第四介層窗133d亦可根據第二襯墊132b、第三襯墊132c、第四襯墊132d的尺寸或第一介層窗133a、第二介層窗133b、第三介層窗133c及第四介層窗133d的尺寸而偏離第二襯墊132b、第三襯墊132c及第四襯墊132d的中心線來與彼此局部重疊。此外，如圖40A至圖40C或圖42A至圖42C中所示，介層窗可被完全填充以導電性材料。作為另一選擇，如圖41A至圖41C或圖43A至圖43C中所示，在某些情形中，導電性材料亦可沿介層窗孔的壁形成。另外，在該些各種形式中，可達成應力緩和效果，只要第一介層窗133a、第二介層窗133b、第三介層窗133c及第四介層窗133d可以螺旋形式安置即可。
當自上方觀察時，第二襯墊132b、第三襯墊132c及第四襯墊132d的形狀並無特別限制，而是可如圖40B、圖33B、圖34B及圖35B中所示為矩形形狀或如圖40C、圖41C、圖42C及圖43C中所示為圓形形狀。作為另一選擇，當自上方觀察時，第二襯墊132b、第三襯墊132c及第四襯墊132d的形狀亦可不同於圖式中所示為橢圓形形狀。第二襯墊132b、第三襯墊132c及第四襯墊132d的尺寸亦無特別限制。在其中第二襯墊132b、第三襯墊132c及第四襯墊132d相對大於安置於內連構件130的其他區中的第二襯墊132b、第三襯墊132c及第四襯墊132d的情形中，可充分確保第一介層窗133a、第二介層窗133b、第三介層窗133c及第四介層窗133d距第二襯墊132b、第三襯墊132c及第四襯墊132d的中心線的間隔。因此，相對大於安置於內連構件130的其他區中的第二襯墊132b、第三襯墊132c及第四襯墊132d的第二襯墊132b、第三襯墊132c及第四襯墊132d可在應力分散效果方面存在優勢。
圖44是說明根據另一實例的半導體封裝的第一襯墊的陣列的實例的平面圖。
參照圖44，當自下方觀察時，內連構件130可包括與其中安置有電子組件120的區對應的第一區X及包圍第一區X的第二區Y。此處，如上所述，第二區Y的隅角部分A可為與上述區R及區R'對應的區，且在其中半導體封裝100B安裝於主板上的情形中可為其中應力集中於第一連接端子145上的區。因此，如上所述，在其中第一介層窗133a及第二介層窗133b被安置成在不同的方向上以預定距離偏離安置於第一介層窗133a與第二介層窗133b之間且連接至第一介層窗133a及第二介層窗133b的第二襯墊132b的中心線以緩和在第二區Y的至少隅角部分A中的應力的情形中，半導體封裝100B的板級可靠性可得以提高。然而，應力並非僅限於集中於第二區Y的隅角部分A中，而是亦可顯著地集中於第二區Y的最外部分B中。因此，在第二區Y的至少最外部分B中，如上所述，第一介層窗133a及第二介層窗133b被安置成在不同的方向上以預定距離偏離安置於第一介層窗133a與第二介層窗133b之間且連接至第一介層窗133a及第二介層窗133b的第二襯墊132b的中心線。在此種情形中，板級可靠性可進一步得以提高。
圖45是說明根據另一實例的半導體封裝的第一襯墊的陣列的另一實例的平面圖。
參照圖45，在其中半導體封裝100B安裝於主板上的情形中，應力亦可在其中例如包封體110、電子組件120及第一連接端子145等三種異質的材料彼此交會的第一區X的隅角部分、及第二區Y的包圍第一區X的隅角部分的部分A2，以及第二區Y的隅角部分A1中集中於第一連接端子145上。因此，如上所述，在其中第一介層窗133a及第二介層窗133b被安置成在不同的方向上以預定距離偏離安置於第一介層窗133a與第二介層窗133b之間且連接至第一介層窗133a及第二介層窗133b的第二襯墊132b的中心線、以緩和在第一區X的至少隅角部分及第二區Y的包圍第一區X的隅角部分的部分A2以及第二區Y的隅角部分A1中的應力的情形中，半導體封裝100B的板級可靠性可進一步得以提高。然而，應力並非僅限於集中於第二區Y的隅角部分A1中，而是亦可顯著地集中於第二區Y的最外部分B1及/或第一區X的最外部分B2中。因此，如上所述，在至少第二區Y的最外部分B1及/或第一區X的最外部分B2中，第一介層窗133a及第二介層窗133b被安置成在不同的方向上以預定距離偏離安置於第一介層窗133a與第二介層窗133b之間且連接至第一介層窗133a及第二介層窗133b的第二襯墊132b的中心線。在此種情形中，板級可靠性可進一步得以提高。
圖46A至圖46D是示意性地說明根據另一實例的半導體封裝的介層窗及襯墊的各種安置形式的圖。
圖46A說明其中第一介層窗133a及第二介層窗133b被安置成不偏離第二襯墊132b的中心線的情形。亦即，圖46A說明其中第一介層窗133a及第二介層窗133b的中心線與第二襯墊132b的中心線彼此重合的情形。此種形式可為第一介層窗133a及第二介層窗133b以及第一襯墊132a、第二襯墊132b及第三襯墊132c在內連構件130中的區中的安置形式，在所述區中，當半導體封裝100B安裝於主板上時，應力不會相對地集中於第一連接端子145上。在此種情形中，由於第二襯墊132b等可被形成為具有小尺寸（為D1的直徑）以確保安置於同一層上的第二配線134b等的設計面積盡可能大，因此設計的自由度可得以提高。
圖46B說明其中第一介層窗133a及第二介層窗133b被安置成在不同方向上偏離第二襯墊132b的中心線的情形。亦即，圖46B說明其中第一介層窗133a及第二介層窗133b的中心線不與第二襯墊132b的中心線彼此重合的情形。在此種情形中，第一介層窗133a的中心線與第二介層窗133b的中心線之間可具有設計者所期望的第一偏移O1。此種形式可為第一介層窗133a及第二介層窗133b以及第一襯墊132a、第二襯墊132b及第三襯墊132c在內連構件130中的區A1及/或區A2中的安置形式，在區A1及/或區A2中，如上所述，當半導體封裝100B安裝於主板上時，應力相對地集中於第一連接端子145上。在此種情形中，如圖46B中所示，視需要，第二襯墊132b等可被形成為具有較其他區的第二襯墊132b等的尺寸大的尺寸（為D2的直徑），以藉由進一步放大第一偏移O1而達成優異的應力緩和效果，但未必僅限於此。
圖46C說明其中第一介層窗133a及第二介層窗133b被設計成未偏離第二襯墊132b的中心線、但由於製程中的限制而被安置成在不同方向上偏移的情形。亦即，儘管圖46A所示的安置形式是所期望的，然而圖46C說明其中第一介層窗133a及第二介層窗133b由於製程中的限制而未按期望地在不同方向上偏離第二襯墊132b的中心線的情形。在此種情形中，第一介層窗133a的中心線與第二介層窗133b的中心線之間可具有設計者所不期望的第二偏移O2。然而，第二襯墊132b等可以小尺寸（為D3的直徑）形成以確保安置於同一層上的第二配線134b等的設計面積盡可能大，且由於第二偏移O2並非所期望的，因此，第二偏移一般可小於設計者所期望的第一偏移O1。亦即，在內連構件130中，在某些情形中，當獨立地將第二偏移O2與第一偏移O1相互比較時，任意的第二偏移O2均可大於第一偏移O1。然而，第二偏移O2的平均值可小於第一偏移O1的平均值。因此，相較於設計者所期望的第一偏移O1，可能無法達成充分的板級可靠性提高效果。
圖46D說明其中第一介層窗133a及第二介層窗133b連接至不同的第二襯墊132b1及132b2以按照期望地實作錯列形式的情形。在此種情形中，儘管第一介層窗133a及第二介層窗133b可具有錯列形式，然而欲形成的第二襯墊132b1及132b2的數目可增加。因此，製程可能變得複雜，且由第二襯墊132b1及132b2佔據的面積（為D4的直徑）可能變得過大，進而使得第二配線134b的設計面積可能減小。此可能無法滿足日前最重要的對薄度及小型化的需求。
圖47A至圖47D是示意性地說明根據另一實例的半導體封裝的介層窗及襯墊的其他各種安置形式的圖。
圖47A至圖47D說明其中內連構件130中的絕緣層的數目增加、進而使得安置於絕緣層上的介層窗及襯墊的數目亦增加的情形。
圖47A說明其中第二介層窗133b及第三介層窗133c被安置成不偏離第三襯墊132c的中心線的情形。此種形式可為第二介層窗133b及第三介層窗133c以及第二襯墊132b、第三襯墊132c及第四襯墊132d在內連構件130中的區中的安置形式，在所述區中，當半導體封裝100B安裝於主板上時，應力不會相對地集中於第一連接端子145上。在此種情形中，由於第二襯墊132b、第三襯墊132c及第四襯墊132d等可以小尺寸（為D'1的直徑）形成以確保安置於同一層上的第二配線134b、第三配線134c及第四配線134d等的設計面積盡可能大，因此設計的自由度可得以提高。
圖47B說明其中第二介層窗133b及第三介層窗133c安置成在不同方向上偏離第三襯墊132c的中心線的情形。在此種情形中，第二介層窗133b的中心線與第三介層窗133c的中心線之間可具有設計者所期望的第一偏移O'1。此種形式可為第二介層窗133b及第三介層窗133c以及第二襯墊132b、第三襯墊132c及第四襯墊132d在內連構件130中的區A1及/或區A2中的安置形式，在區A1及/或A2中，當半導體封裝100B安裝於主板上時，應力如上所述相對地集中於第一連接端子145上。在此種情形中，視需要，第二襯墊132b、第三襯墊132c及第四襯墊132d等可被形成為具有較其他區的第二襯墊132b、第三襯墊132c及第四襯墊132d等的尺寸大的尺寸（為D'2的直徑），以藉由進一步放大第一偏移O'1而達成優異的應力緩和效果，但未必僅限於此。
圖47C說明其中第二介層窗133b及第三介層窗133c被設計成未偏離第三襯墊132c的中心線、但由於製程中的限制而被安置成在不同方向上偏移的情形。亦即，儘管圖47A所示的安置形式是所期望的，然而圖47C說明其中第二介層窗133b及第三介層窗133c由於製程中的限制而未按期望地在不同方向上偏離第三襯墊132c的中心線的情形。在此種情形中，第二介層窗133b的中心線與第三介層窗133c的中心線之間可具有設計者所不期望的第二偏移O'2。然而，第二襯墊132b、第三襯墊132c及第四襯墊132d等可以小尺寸（為D'3的直徑）形成以確保安置於同一層上的第二配線134b、第三配線134c及第四配線134d等的設計面積盡可能大，且由於第二偏移O'2並非所期望的，因此，第二偏移一般可小於設計者所期望的第一偏移O'1。亦即，在內連構件130中，在某些情形中，當獨立地將第二偏移O'2與第一偏移O'1相互比較時，任意的第二偏移O'2均可大於第一偏移O'1。然而，第二偏移O'2的平均值可小於第一偏移O'1的平均值。因此，相較於設計者所期望的第一偏移O'1，可能無法達成充分的板級可靠性提高效果。
圖47D說明其中第二介層窗133b及第三介層窗133c安置於不同的第三襯墊132c1及132c2上以按照期望地實作錯列形式的情形。在此種情形中，儘管第二介層窗133b及第三介層窗133c可具有錯列形式，然而欲形成的第三襯墊132c1及132c2的數目可增加。因此，製程可能變得複雜，且由第三襯墊132c1及132c2佔據的面積（為D'4的直徑）可能變得過大，進而使得第三配線134c的設計面積可能減小。此可能無法滿足日前最重要的對薄度及小型化的需求。
圖48是示意性地說明根據另一實例的半導體封裝的經修改實例的剖視圖。
參照圖48，根據另一實例的半導體封裝100B可為堆疊式封裝（PoP）類型。亦即，根據另一實例的半導體封裝100B可更包括穿透過包封體110的貫穿配線113。此外，根據另一實例的半導體封裝100B可更包括連接至貫穿配線113的第二連接端子150。相應組件與上述組件相同。
圖49是示意性地說明根據另一實例的半導體封裝的另一經修改實例的剖視圖。
參照圖49，根據另一實例的半導體封裝100B可為面板級封裝（PLP）類型。亦即，根據另一實例的半導體封裝100B可更包括第二內連構件115，第二內連構件115安置於內連構件130上且具有貫穿孔。此處，電子組件120可安置於第二內連構件115的貫穿孔中。視需要，金屬層116、117及118可安置於第二內連構件115的貫穿孔的內表面、第二內連構件115的上表面及/或第二內連構件115的下表面上。相應組件與上述組件相同。
圖50是示意性地說明根據另一實例的半導體封裝的另一經修改實例的剖視圖。
參照圖50，根據另一實例的半導體封裝100B可在為面板級封裝（PLP）類型的同時為堆疊式封裝（PoP）類型。亦即，根據另一實例的半導體封裝100B可更包括穿透過第二內連構件115的貫穿配線113。此處，視需要，各種重佈線層112a及112b可安置於第二內連構件115的上表面及下表面上，且金屬層116可安置於貫穿孔的內表面上。此外，根據另一實例的半導體封裝100B可更包括連接至貫穿配線113的第三連接端子170。相應組件與上述組件相同。
圖51是示意性地說明根據另一實例的半導體封裝的另一經修改實例的剖視圖。
參照圖51，根據另一實例的半導體封裝100B可在為面板級封裝（PLP）類型的同時為另一堆疊式封裝（PoP）類型。亦即，可進一步在第二內連構件115的上表面及/或下表面上安置內絕緣層111a及111b，內絕緣層111a及111b具有與第二內連構件115的貫穿孔整合於一起的貫穿孔。第一內絕緣層111a可具有在第一內絕緣層111a中形成的第三開口（未由參考編號表示）以穿透至包封體110，且重佈線層112a的某些部分可藉由所述第三開口而暴露至外部。所暴露的重佈線層112a可充當安置於半導體封裝100E上的另一電子組件或另一電子組件封裝的用於打線結合的襯墊。其他組件與上述組件相同。
圖52是示意性地說明根據實例的半導體封裝的經修改實例的剖視圖。
參照圖52，形成於內連構件115的下表面上的重佈線層112b可嵌置於內連構件115中以暴露出內連構件115的一個表面。在此種情形中，可忽略形成於內連構件115的下表面上的重佈線層112b的厚度。因此，可實作精細的節距。其他組件與上述組件相同。
圖53是示意性地說明根據實例的半導體封裝的經修改實例的剖視圖。
參照圖53，內連構件115a及115b可由多個層形成。在此種情形中，重佈線層112c亦可安置於內連構件115a及115b中。安置於內連構件115a及115b中的重佈線層112c可經由介層窗113a及113b而電性連接至安置於內連構件115a及115b的兩側處的重佈線層112a及112b。在此種情形中，內連構件130的層的數目可減少。此外，內連構件130的設計自由度可得以增大。此外，在製造內連構件130時發生的製程缺陷可減少，且因此可提高良率。其他組件與上述組件相同。
圖54是示意性地說明在安裝於板上的半導體封裝的連接端子中產生破裂的剖視圖。
參照圖54，板200'可具有安裝襯墊201'，半導體封裝安裝於安裝襯墊201'上。與上述半導體封裝相似，此處，所述半導體封裝可包括包封體110'、電子組件120'、內連構件130'、保護層140'、連接端子145'等。電子組件封裝可以其中連接端子145'連接至板200'的安裝襯墊201'的形式安裝於板200'上。此處，在半導體封裝的內連構件130'中，即使在其中集中有應力F的隅角區中，介層窗133a'及133b'亦被安置成不偏離介層窗襯墊132a'的中心線。因此，可理解，所產生的應力F實際上被施加至對應區的連接端子145'，進而使得可能易於產生破裂。
圖55是示意性地說明在安裝於板上的電子組件封裝的連接端子中不產生破裂的剖視圖。
參照圖55，板200可具有安裝襯墊201，半導體封裝安裝於安裝襯墊201上。電子組件封裝可為上述半導體封裝。在一方面，在半導體封裝的內連構件130中，介層窗133a可在其中集中有應力F的隅角區中被安置成在任意方向上以預定距離偏離襯墊132a及132b的中心線。在另一方面，在半導體封裝100的內連構件130中，介層窗133a及133b可在其中集中有應力F的隅角區中被安置成在不同方向上偏離安置於介層窗133a與介層窗133b之間的襯墊132b的中心線。可理解，由於上述安置形式可藉由彈簧動作來緩和施加至連接端子145的應力F，因此在對應區的連接端子145中不易於產生破裂。
如上所述，根據本發明中的示例性實施例，可提供板級可靠性得以提高的半導體封裝以及包含該封裝的電子裝置。
在本發明中，已使用用語「底部」來指示相對於圖式所示橫截面而朝半導體封裝的經安裝表面的方向，且已使用用語「頂部」來指示與由用語「底部」所指示的方向相反的方向。此外，已使用片語「位於底部或頂部上」作為包含其中目標組件位於對應的方向上但不直接接觸參考組件的情形、以及其中目標組件在對應的方向上直接接觸參考組件的情形的概念。然而，定義該些方向是為了便於說明，且本發明的範圍並非特別地限定於如上所述進行定義的方向。
在本發明中，元件的「中心線」此一用語指代穿過元件的中心且與半導體封裝的厚度方向平行的線。半導體封裝的厚度方向是半導體封裝的內連構件的各種絕緣層、襯墊及介層窗的堆疊方向。
在本發明中，詞語「連接」是包含其中任意組件藉由黏合劑等而間接地連接至另一組件的情形、及其中任意組件直接連接至另一組件的情形的概念。此外，詞語「電性連接」是包含其中任意組件實體地連接至另一組件的情形及其中任意組件不實體地連接至另一組件的情形二者的概念。此外，用語「第一」、「第二」等用於區分各個組件，且並非限制對應組件的順序、重要性等。在某些情形中，在不背離本發明的範圍的條件下，第一組件可被稱為第二組件，且第二組件亦可相似地被稱為第一組件。
在本發明中，用語「實例」並非意指同一示例性實施例，而是被提供以強調及闡述不同的獨有特徵。然而，以上所建議的實例可實作為與另一實例的特徵進行組合。舉例而言，即使在一具體實例中闡述的特定細節未在另一實例中進行闡述，但除另有說明外，其亦可被理解為與另一實例相關的闡述。
在本發明中，在本發明中所使用的用語僅用於闡述實例而非用於限制本發明的範圍。此處，除非上下文中另有解釋，否則單數形式亦包含複數形式。
儘管以上已示出並闡述了示例性實施例，然而對於熟習此項技術者將顯而易見，在不背離由隨附申請專利範圍界定的本發明的範圍的條件下，可作出修改及變型。
100、100A、100B‧‧‧半導體封裝
110、110'、2130‧‧‧包封體
111a‧‧‧第一內絕緣層
111b‧‧‧第二內絕緣層
112a、112b、112c、2142、2242‧‧‧重佈線層
113‧‧‧貫穿配線
113a、113b‧‧‧介層窗
115‧‧‧第二內連構件
115a、115b‧‧‧內連構件
116、117、118‧‧‧金屬層
120、120'、1120‧‧‧電子組件
120P、120P'‧‧‧電極襯墊
130、130'‧‧‧內連構件
131a、131a'‧‧‧第一絕緣層
131b、131b'‧‧‧第二絕緣層
131c、131c'‧‧‧第三絕緣層
131d‧‧‧第四絕緣層
131e‧‧‧第五絕緣層
132a‧‧‧第一襯墊
132a'‧‧‧介層窗襯墊
132b、132b'、132b1、132b2‧‧‧第二襯墊
132c、132c'、132c1、132c2‧‧‧第三襯墊
132d‧‧‧第四襯墊
132e‧‧‧第五襯墊
133a‧‧‧第一介層窗
133a'、133b'、2143、2243‧‧‧介層窗
133b‧‧‧第二介層窗
133c‧‧‧第三介層窗
133d‧‧‧第四介層窗
134a‧‧‧第一配線
134b‧‧‧第二配線
134c‧‧‧第三配線
140、140'、2150、2223、2250‧‧‧保護層
143、143'‧‧‧第一開口
145‧‧‧第一連接端子
145'‧‧‧連接端子
150‧‧‧第二連接端子
170‧‧‧第三連接端子
200、200'‧‧‧板
201、201'‧‧‧安裝襯墊
1000‧‧‧電子裝置
1010、2500‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050、1130‧‧‧照相機
1060‧‧‧天線
1070‧‧‧顯示器
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1101、2121、2221‧‧‧主體
1110‧‧‧主板
2100‧‧‧扇出型半導體封裝
2120‧‧‧半導體晶片
2122、2222‧‧‧連接襯墊
2140、2240‧‧‧連接構件
2141、2241‧‧‧絕緣層
2160、2260‧‧‧凸塊下金屬層
2170、2270‧‧‧焊料球
2200‧‧‧扇入型半導體封裝
2220‧‧‧半導體晶片
2243h‧‧‧介層窗孔
2251‧‧‧開口
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧插板基板
a、b、c、d‧‧‧間隔
A‧‧‧隅角部分
A1‧‧‧隅角部分
A2‧‧‧部分
B、B1、B2‧‧‧最外部分
d1、D1、D'1、d2、D2、D'2、d3、D3、D'3、D4、D'4‧‧‧直徑
F‧‧‧應力
L1‧‧‧第一間隔
L2‧‧‧第二間隔
M、N、Q、Q'、R、R'‧‧‧區
O1、O'1‧‧‧第一偏移
O2、O'2‧‧‧第二偏移
X‧‧‧第一區
Y‧‧‧第二區
X-X'、Y-Y'‧‧‧線
結合附圖閱讀以下詳細說明，將更加清晰地理解本發明的上述及其他態樣、特徵及其他優點，在附圖中： 圖1是說明電子裝置系統的實例的示意性方塊圖。 圖2是說明電子裝置的實例的示意性立體圖。 圖3A及圖3B是說明扇入型半導體封裝在被封裝之前及被封裝之後的狀態的示意性剖視圖。 圖4是說明扇入型半導體封裝的封裝製程的示意性剖視圖。 圖5是說明其中扇入型半導體封裝安裝於插板基板上且最終安裝於電子裝置的主板上的情形的示意性剖視圖。 圖6是說明其中扇入型半導體封裝嵌置於插板基板中且最終安裝於電子裝置的主板上的情形的示意性剖視圖。 圖7是說明扇出型半導體封裝的示意性剖視圖。 圖8是說明其中扇出型半導體封裝安裝於電子裝置的主板上的情形的示意性剖視圖。 圖9是示意性地說明半導體封裝的實例的立體圖。 圖10是沿圖9所示的線X-X'截取的半導體封裝的示意性剖視圖。 圖11A及圖11B是示意性地說明圖10所示區Q或區Q'的實例的放大圖。 圖12A及圖12B是示意性地說明圖10所示區Q或區Q'的另一實例的放大圖。 圖13是說明第一襯墊的陣列的實例的平面圖。 圖14是示意性地說明圖13所示區M的實例的放大圖。 圖15是示意性地說明圖13所示區M的另一實例的放大圖。 圖16是說明第一襯墊的陣列的另一實例的平面圖。 圖17是示意性地說明圖16所示區N的實例的放大圖。 圖18是示意性地說明圖16所示區N的另一實例的放大圖。 圖19A至圖19C是示意性地說明介層窗及襯墊的各種安置形式的圖。 圖20是示意性地說明半導體封裝的經修改實例的剖視圖。 圖21是示意性地說明半導體封裝的另一經修改實例的剖視圖。 圖22是示意性地說明半導體封裝的另一經修改實例的剖視圖。 圖23是示意性地說明半導體封裝的另一經修改實例的剖視圖。 圖24是示意性地說明半導體封裝的另一經修改實例的剖視圖。 圖25是示意性地說明半導體封裝的另一經修改實例的剖視圖。 圖26是示意性地說明半導體封裝的另一實例的立體圖。 圖27是沿圖26所示的線Y-Y'截取的半導體封裝的示意性剖視圖。 圖28A至圖28C是示意性地說明圖27所示區R或區R'的實例的放大圖。 圖29A至圖29C是示意性地說明圖27所示區R或區R'的另一實例的放大圖。 圖30A至圖30C是示意性地說明圖27所示區R或區R'的另一實例的放大圖。 圖31A至圖31C是示意性地說明圖27所示區R或區R'的另一實例的放大圖。 圖32A至圖32C是示意性地說明圖27所示區R或區R'的另一實例的放大圖。 圖33A至圖33C是示意性地說明圖27所示區R或區R'的另一實例的放大圖。 圖34A至圖34C是示意性地說明圖27所示區R或區R'的另一實例的放大圖。 圖35A至圖35C是示意性地說明圖27所示區R或區R'的另一實例的放大圖。 圖36A至圖36C是示意性地說明圖27所示區R或區R'的另一實例的放大圖。 圖37A至圖37C是示意性地說明圖27所示區R或區R'的另一實例的放大圖。 圖38A至圖38C是示意性地說明圖27所示區R或區R'的另一實例的放大圖。 圖39A至圖39C是示意性地說明圖27所示區R或區R'的另一實例的放大圖。 圖40A至圖40C是示意性地說明圖27所示區R或區R'的另一實例的放大圖。 圖41A至圖41C是示意性地說明圖27所示區R或區R'的另一實例的放大圖。 圖42A至圖42C是示意性地說明圖27所示區R或區R'的另一實例的放大圖。 圖43A至圖43C是示意性地說明圖27所示區R或區R'的另一實例的放大圖。 圖44是說明第一襯墊的陣列的實例的平面圖。 圖45是說明第一襯墊的陣列的另一實例的平面圖。 圖46A至圖46D是示意性地說明介層窗及襯墊的各種安置形式的圖。 圖47A至圖47D是示意性地說明介層窗及襯墊的其他各種安置形式的圖。 圖48是示意性地說明半導體封裝的經修改實例的剖視圖。 圖49是示意性地說明半導體封裝的另一經修改實例的剖視圖。 圖50是示意性地說明半導體封裝的另一經修改實例的剖視圖。 圖51是示意性地說明半導體封裝的另一經修改實例的剖視圖。 圖52是示意性地說明半導體封裝的另一經修改實例的剖視圖。 圖53是示意性地說明半導體封裝的另一經修改實例的剖視圖。 圖54是示意性地說明在安裝於板上的半導體封裝的連接端子中產生破裂的剖視圖。 圖55是示意性地說明在安裝於板上的半導體封裝的連接端子中不產生破裂的剖視圖。 圖56是示意性地說明內連構件的實例以闡述襯墊及配線的剖視圖。
100A‧‧‧半導體封裝
110‧‧‧包封體
120‧‧‧電子組件
120P‧‧‧電極襯墊
130‧‧‧內連構件
131a‧‧‧第一絕緣層
131b‧‧‧第二絕緣層
132a‧‧‧第一襯墊
132b‧‧‧第二襯墊
133a‧‧‧第一介層窗
133b‧‧‧第二介層窗
140‧‧‧保護層
143‧‧‧第一開口
145‧‧‧第一連接端子
Q、Q'‧‧‧區
X-X'‧‧‧線

Claims (29)

  1. 一種扇出型半導體封裝，包括： 第一內連構件，包括第一絕緣層、分別安置於所述第一絕緣層的相對兩側上的第一襯墊及第二襯墊、以及將所述第一襯墊與所述第二襯墊彼此連接的第一介層窗； 半導體晶片，安置於所述第一內連構件上；以及 包封體，包封所述半導體晶片的至少一部分， 其中所述第一介層窗的中心線不與所述第一襯墊的中心線及所述第二襯墊的中心線中的至少一者對齊。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，更包括保護層，所述保護層安置於所述第一絕緣層的上面安置有所述第一襯墊的側上且具有開口，所述開口暴露出所述第一襯墊的至少一部分， 其中所述第一介層窗的所述中心線不同於所述開口的中心線。
  3. 如申請專利範圍第2項所述的扇出型半導體封裝，更包括安置於所述保護層的所述開口中且連接至所述第一襯墊的連接端子， 其中所述第一介層窗的所述中心線不同於所述連接端子的中心線。
  4. 如申請專利範圍第3項所述的扇出型半導體封裝，其中所述保護層是阻焊層，且所述連接端子是焊料球。
  5. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一內連構件包括與其中安置有所述半導體晶片的區對應的第一區、及包圍所述第一區的第二區，且 所述第一襯墊、所述第二襯墊及所述第一介層窗安置於所述第二區的隅角部分中。
  6. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一內連構件包括與其中安置有所述半導體晶片的區對應的第一區、及包圍所述第一區的第二區，且 所述第一襯墊、所述第二襯墊及所述第一介層窗安置於所述第一區的隅角部分及所述第二區的包圍所述第一區的所述隅角部分的部分中。
  7. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一內連構件包括與其中安置有所述半導體晶片的區對應的第一區、及包圍所述第一區的第二區，且 所述第一襯墊、所述第二襯墊及所述第一介層窗安置於所述第二區的最外部分中。
  8. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一內連構件包括與其中安置有所述半導體晶片的區對應的第一區、及包圍所述第一區的第二區，且 所述第一襯墊、所述第二襯墊及所述第一介層窗安置於所述第一區的最外部分中。
  9. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一介層窗的所述中心線朝所述半導體晶片封裝的外邊緣偏離所述第一襯墊的所述中心線。
  10. 如申請專利範圍第1項所述的扇出型半導體封裝，更包括安置於所述第一內連構件上且具有貫穿孔的第二內連構件， 其中所述半導體晶片安置於所述第二內連構件的所述貫穿孔中。
  11. 如申請專利範圍第10項所述的扇出型半導體封裝，更包括穿透過所述第二內連構件的貫穿配線；以及 重佈線層，安置於所述第二內連構件的兩個表面上， 其中所述貫穿配線及所述重佈線層電性連接至所述半導體晶片。
  12. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一內連構件更包括安置於所述第一絕緣層上的第二絕緣層及形成於所述第二絕緣層中的第二介層窗， 所述第二襯墊將所述第一介層窗與所述第二介層窗彼此連接，且 所述第一介層窗的所述中心線、所述第二介層窗的中心線、及所述第二襯墊的所述中心線互不相同。
  13. 如申請專利範圍第12項所述的扇出型半導體封裝，其中所述第二襯墊所具有的面積大於安置於所述第一內連構件的其他區中的介層窗襯墊的面積。
  14. 如申請專利範圍第12項所述的扇出型半導體封裝，其中所述第一內連構件包括與其中安置有所述半導體晶片的區對應的第一區、及包圍所述第一區的第二區， 其中所述第一介層窗、所述第二介層窗及所述第二襯墊安置於所述第二區的隅角部分中。
  15. 如申請專利範圍第12項所述的扇出型半導體封裝，其中所述第一內連構件包括與其中安置有所述半導體晶片的區對應的第一區、及包圍所述第一區的第二區，且 所述第一介層窗、所述第二介層窗及所述第二襯墊安置於所述第一區的隅角部分及所述第二區的包圍所述第一區的所述隅角部分的部分中。
  16. 如申請專利範圍第12項所述的扇出型半導體封裝，其中所述第一內連構件包括與其中安置有所述半導體晶片的區對應的第一區、及包圍所述第一區的第二區，且 所述第一介層窗、所述第二介層窗及所述第二襯墊安置於所述第二區的最外部分中。
  17. 如申請專利範圍第12項所述的扇出型半導體封裝，其中所述第一內連構件包括與其中安置有所述半導體晶片的區對應的第一區、及包圍所述第一區的第二區，且 所述第一介層窗、所述第二介層窗及所述第二襯墊安置於所述第一區的最外部分中。
  18. 如申請專利範圍第12項所述的扇出型半導體封裝，其中所述第一介層窗及所述第二介層窗以錯列形式、鋸齒形式或螺旋形式安置。
  19. 一種電子裝置，包括： 板；以及 半導體晶片封裝，安裝於所述板上， 其中所述半導體晶片封裝是如申請專利範圍第1項所述的半導體晶片封裝。
  20. 一種扇出型半導體封裝，包括： 內連構件，包括絕緣層、分別安置於所述絕緣層的相對兩側上的第一襯墊及第三襯墊與第二襯墊及第四襯墊、穿透所述絕緣層並將所述第一襯墊與所述第二襯墊彼此連接的第一介層窗、以及穿透所述絕緣層並將所述第三襯墊與所述第四襯墊彼此連接的第二介層窗；以及 半導體晶片，安置於所述內連構件上並電性連接至所述內連構件的所述第一襯墊至所述第四襯墊以及所述第一介層窗及所述第二介層窗， 其中自所述第一襯墊及所述第二襯墊與所述第一介層窗至所述半導體晶片的中心的距離大於自所述第三襯墊及所述第四襯墊與所述第二介層窗至所述半導體晶片的所述中心的距離，且 所述第一介層窗的中心線與所述第一襯墊的中心線之間的間隔和所述第一介層窗的所述中心線與所述第二襯墊的中心線之間的間隔的平均值大於所述第二介層窗的中心線與所述第三襯墊的中心線之間的間隔和所述第二介層窗的所述中心線與所述第四襯墊的中心線之間的間隔的平均值。
  21. 如申請專利範圍第20項所述的扇出型半導體封裝，其中所述第一介層窗的所述中心線在遠離所述半導體晶片的所述中心的方向上偏離所述第一襯墊的所述中心線與所述第二襯墊的所述中心線中的至少一者，且 所述第二介層窗的所述中心線與所述第三襯墊的所述中心線及所述第四襯墊的所述中心線中的至少一者重合。
  22. 如申請專利範圍第20項所述的扇出型半導體封裝，更包括保護層，所述保護層安置於所述絕緣層的上面安置有所述第一襯墊及所述第三襯墊的側上且具有分別暴露出所述第一襯墊的一部分及所述第三襯墊的一部分的第一開口及第二開口， 其中所述第一介層窗的所述中心線與所述第一開口的中心線之間的間隔大於所述第二介層窗的所述中心線與所述第二開口的中心線之間的間隔。
  23. 如申請專利範圍第22項所述的扇出型半導體封裝，更包括分別安置於所述保護層的所述第一開口及所述第二開口中的第一連接端子及第二連接端子， 其中所述保護層是阻焊層，且所述第一連接端子及所述第二連接端子是焊料球。
  24. 如申請專利範圍第20項所述的扇出型半導體封裝，其中所述內連構件更包括分別安置於所述絕緣層的相對兩側上的第五襯墊及第六襯墊、以及穿透所述絕緣層且將所述第五襯墊與所述第六襯墊彼此連接的第三介層窗， 所述第三襯墊及所述第四襯墊與所述第二介層窗安置於分別安置有所述第一襯墊及所述第二襯墊與所述第一介層窗、以及所述第五襯墊及所述第六襯墊與所述第三介層窗的兩個區之間的區中，且 所述第三介層窗的中心線與所述第五襯墊的中心線之間的間隔和所述第三介層窗的所述中心線與所述第六襯墊的中心線之間的間隔的平均值大於所述第二介層窗的所述中心線與所述第三襯墊的所述中心線之間的間隔和所述第二介層窗的所述中心線與所述第四襯墊的所述中心線之間的間隔的所述平均值。
  25. 一種扇出型半導體封裝，包括： 內連構件，包括多個絕緣層及多個第一介層窗，所述多個第一介層窗分別穿透所述多個絕緣層中的一者並經由分別形成於所述多個絕緣層上的多個第一配線圖案而彼此電性連接；以及 半導體晶片，安置於所述內連構件上並電性連接至所述多個第一介層窗， 其中直接電性連接至所述多個第一配線圖案中的一者的所述多個第一介層窗中的任意兩個第一介層窗的中心線不對齊。
  26. 如申請專利範圍第25項所述的扇出型半導體封裝，其中所述內連構件更包括多個第二介層窗，所述多個第二介層窗分別穿透所述多個絕緣層中的一者並經由分別形成於所述多個絕緣層上的多個第二配線圖案而彼此電性連接，且 直接連接至所述多個第一配線圖案中的任一者的所述多個第一介層窗中的任意兩個第一介層窗的中心線之間的所有間隔的平均值大於直接連接至所述多個第二配線圖案中的任一者的所述多個第二介層窗中的任意兩個第二介層窗的中心線之間的所有間隔的平均值。
  27. 如申請專利範圍第26項所述的扇出型半導體封裝，其中自所述多個第一介層窗至所述半導體晶片的中心的距離大於自所述多個第二介層窗至所述半導體晶片的所述中心的距離。
  28. 如申請專利範圍第27項所述的扇出型半導體封裝，其中所述內連構件更包括多個第三介層窗，所述多個第三介層窗分別穿透所述多個絕緣層中的一者並經由分別形成於所述多個絕緣層上的多個第三配線圖案而彼此電性連接，且 直接連接至所述多個第三配線圖案中的任一者的所述多個第三介層窗中的任意兩個第三介層窗的中心線之間的間隔的平均值大於直接連接至所述多個第二配線圖案中的任一者的所述多個第二介層窗中的任意兩個第二介層窗的所述中心線之間的所有間隔的所述平均值。
  29. 如申請專利範圍第28項所述的扇出型半導體封裝，其中所述多個第一介層窗與所述多個第三介層窗安置於所述多個第二介層窗的相對兩側上。
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