JP2017092463A - ファンアウト半導体パッケージ及びそれを含む電子機器 - Google Patents

ファンアウト半導体パッケージ及びそれを含む電子機器 Download PDF

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Abstract

【課題】本発明は、ファンアウト半導体パッケージ及びそれを含む電子機器に関する。
【解決手段】本発明は、第１絶縁層、上記第１絶縁層の両側にそれぞれ配置された第１パッドと第２パッド、及び上記第１パッドと第２パッドとを接続する第１ビアを含む第１接続部材と、上記第１接続部材上に配置された電子部品と、上記電子部品を封止する封止材と、を含み、上記第１ビアの中心線の配置は、上記第１パッドの中心線の配置及び上記第２パッドの中心線の配置の少なくとも一つと異なる配置である、ファンアウト半導体パッケージ及びそれを含む電子機器に関する。
【選択図】図４

Description

本発明は、ファンアウト半導体パッケージ及びそれを含む電子機器に関する。
ファンアウト半導体パッケージとは、電子部品を回路基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ：ＰＣＢ）、例えば、電子機器のメインボード等に電気的に接続させ、外部の衝撃から電子部品を保護するためのパッケージ技術を意味し、これは、回路基板、例えば、インターポーザ基板内に単に電子部品を内蔵する技術とは区別される。一方、近年、電子部品に関する技術開発の主な傾向の一つは、部品のサイズを縮小することである。これに伴い、パッケージ分野においても、小型電子部品等の需要が急増しており、サイズが小型でありながらも多数のピンを実現することが要求されている。
上記のような技術的要求に応えるために提示されたパッケージ技術の一つが、ウェハー上に形成されている電子部品の電極パッドの再配線を用いるウェハーレベルパッケージ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ：ＷＬＰ）である。ウェハーレベルパッケージとしては、ファンインウェハーレベルパッケージ（ｆａｎ−ｉｎ ＷＬＰ）とファンアウトウェハーレベルパッケージ（ｆａｎ−ｏｕｔ ＷＬＰ）が挙げられ、このうちファンアウトウェハーレベルパッケージは、サイズが小型でありながらも、多数のピンを実現するにおいて有用であるため、最近活発に開発されている。
一方、ファンアウト半導体パッケージを電子機器のメインボード等に実装する場合、通常、電子部品とメインボードとの間で熱膨張係数（Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｔｈｅｒｍａｌ Ｅｘｐａｎｓｉｏｎ：ＣＴＥ）の差が非常に大きくなるため、パッケージの有効熱膨張係数とメインボードの有効熱膨張係数の差が著しくなる。その結果、苛酷な環境に曝されると、パッケージとメインボードとを接続する接続端子、例えば、半田ボールにクラック（ひび割れ）が発生する恐れがある。
本発明の様々な目的の一つは、上記のような問題点を解決することにあり、ボードレベルの信頼性を改善することが可能な新しい構造のファンアウト半導体パッケージ及びそれを含む電子機器を提供することにある。
本発明により提案する様々な解決手段の一つは、パッケージとメインボードとを接続する接続端子のクラック（ひび割れ）を誘発する応力を容易に吸収することができるように、第１接続部材のビア及びパッドを配置する際にそれらの中心線の位置を互いにずらして配置することである。
本発明の様々な効果の一つとして、ボードレベルの信頼性を改善することが可能なファンアウト半導体パッケージ及びそれを含む電子機器を提供することができる。
電子機器システムの例を概略的に示すブロック図である。 電子機器に適用されたファンアウト半導体パッケージの例を概略的に示す図である。 ファンイン半導体パッケージのパッケージング前後を概略的に示す断面図である。 ファンイン半導体パッケージのパッケージング過程を概略的に示す断面図である。 ファンイン半導体パッケージがインターポーザ基板上に実装されて最終的に電子機器のメインボードに実装された場合を概略的に示す断面図である。 ファンイン半導体パッケージがインターポーザ基板に内蔵されて最終的に電子機器のメインボードに実装された場合を概略的に示す断面図である。 ファンアウト半導体パッケージの概略的な形状を示す断面図である。 ファンアウト半導体パッケージが電子機器のメインボードに実装された形状を示す断面図である。 ファンアウト半導体パッケージの一例を概略的に示す斜視図である。 図９のＸ−Ｘ'線に沿ったファンアウト半導体パッケージの概略的な切断断面図である。 ＱまたはＱ'領域の一例を概略的に示す拡大図である。 ＱまたはＱ'領域の他の一例を概略的に示す拡大図である。 第１パッドの配列の一例を示す平面図である。 Ｍ領域の一例を概略的に示す拡大図である。 Ｍ領域の他の一例を概略的に示す拡大図である。 第１パッドの配列の他の一例を示す平面図である。 Ｎ領域の一例を概略的に示す拡大図である。 Ｎ領域の他の一例を概略的に示す拡大図である。 ビア及びパッドの様々な配置形態を概略的に示す図である。 ファンアウト半導体パッケージの変形例を概略的に示す断面図である。 ファンアウト半導体パッケージの他の変形例を概略的に示す断面図である。 ファンアウト半導体パッケージの他の変形例を概略的に示す断面図である。 ファンアウト半導体パッケージの他の変形例を概略的に示す断面図である。 ファンアウト半導体パッケージの他の変形例を概略的に示す断面図である。 ファンアウト半導体パッケージの他の変形例を概略的に示す断面図である。 ファンアウト半導体パッケージの他の一例を概略的に示す斜視図である。 図２６のＹ−Ｙ'線に沿ったファンアウト半導体パッケージの概略的な切断断面図である。 ＲまたはＲ'領域の一例を概略的に示す拡大図である。 ＲまたはＲ'領域の他の一例を概略的に示す拡大図である。 ＲまたはＲ'領域の他の一例を概略的に示す拡大図である。 ＲまたはＲ'領域の他の一例を概略的に示す拡大図である。 ＲまたはＲ'領域の他の一例を概略的に示す拡大図である。 ＲまたはＲ'領域の他の一例を概略的に示す拡大図である。 ＲまたはＲ'領域の他の一例を概略的に示す拡大図である。 ＲまたはＲ'領域の他の一例を概略的に示す拡大図である。 ＲまたはＲ'領域の他の一例を概略的に示す拡大図である。 ＲまたはＲ'領域の他の一例を概略的に示す拡大図である。 ＲまたはＲ'領域の他の一例を概略的に示す拡大図である。 ＲまたはＲ'領域の他の一例を概略的に示す拡大図である。 ＲまたはＲ'領域の他の一例を概略的に示す拡大図である。 ＲまたはＲ'領域の他の一例を概略的に示す拡大図である。 ＲまたはＲ'領域の他の一例を概略的に示す拡大図である。 ＲまたはＲ'領域の他の一例を概略的に示す拡大図である。 第１パッドの配列の一例を示す平面図である。 第１パッドの配列の他の一例を示す平面図である。 ビア及びパッドの様々な配置形態を概略的に示す図である。 ビア及びパッドの他の様々な配置形態を概略的に示す図である。 ファンアウト半導体パッケージの変形例を概略的に示す断面図である。 ファンアウト半導体パッケージの他の変形例を概略的に示す断面図である。 ファンアウト半導体パッケージの他の変形例を概略的に示す断面図である。 ファンアウト半導体パッケージの他の変形例を概略的に示す断面図である。 ファンアウト半導体パッケージの他の変形例を概略的に示す断面図である。 ファンアウト半導体パッケージの他の変形例を概略的に示す断面図である。 ファンアウト半導体パッケージをボードに実装した際に、接続端子にクラックが発生する場合を概略的に示す断面図である。 ファンアウト半導体パッケージをボードに実装した際に、接続端子にクラックが発生しない場合を概略的に示す断面図である。 パッドと配線を説明するために、第１接続部材の一例を概略的に示す断面図である。
以下では、添付の図面を参照し、本発明の好ましい実施例について説明する。しかし、本発明の実施例は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施例に限定されない。また、本発明の実施例は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及びサイズ等はより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）がされることがある。
電子機器
図１は電子機器システムの例を概略的に示すブロック図である。
図面を参照すると、電子機器１０００はメインボード１０１０を収容する。メインボード１０１０には、チップ関連部品１０２０、ネットワーク関連部品１０３０、及びその他の部品１０４０等が物理的及び／または電気的に接続されている。これらは、後述する他の部品とも結合されて、様々な信号ライン１０９０を形成する。
チップ関連部品１０２０としては、揮発性メモリ（例えば、ＤＲＡＭ）、非揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ等のメモリチップと、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラ等のアプリケーションプロセッサチップと、アナログ−デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ ＩＣ）等のロジックチップ等が含まれるが、これらに限定されるものではなく、これら以外にもその他の形態のチップ関連部品が含まれることはもちろん可能である。また、これらのチップ関連部品１０２０が互いに組み合わせられて用いられることももちろん可能である。
ネットワーク関連部品１０３０としては、Ｗｉ−Ｆｉ（ＩＥＥＥ ８０２．１１ファミリー等）、ＷｉＭＡＸ（ＩＥＥＥ ８０２．１６ファミリー等）、ＩＥＥＥ ８０２．２０、ＬＴＥ（ｌｏｎｇ ｔｅｒｍ ｅｖｏｌｕｔｉｏｎ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＳ、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）（Ｂｌｕｅｔｏｏｔｈ（登録商標））、３Ｇ、４Ｇ、５Ｇ及びそれらの後継仕様として国際標準化された任意の他の無線及び有線プロトコルが含まれるが、これに限定されるものではなく、これ以外にもその他の複数の無線または有線標準またはプロトコルのうちの任意のものが含まれることはもちろんである。また、これらネットワーク関連部品１０３０が上述のチップ関連部品１０２０とともに互いに組み合わせられて用いられることももちろん可能である。
その他の部品１０４０としては、高周波インダクタ、フェライトインダクタ、パワーインダクタ、フェライトビーズ、ＬＴＣＣ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−Ｆｉｒｉｎｇ Ｃｅｒａｍｉｃｓ）、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）フィルター（ｆｉｌｔｅｒ）、ＭＬＣＣ（Ｍｕｌｔｉ−Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃｏｎｄｅｎｓｅｒ）等が含まれるが、これらに限定されるものではなく、これら以外にもその他の様々な用途のために用いられる受動素子部品等が含まれることはもちろんである。また、これらの部品１０４０が上述のチップ関連部品１０２０及び／またはネットワーク関連部品１０３０とともに互いに組み合わせられて用いられることももちろん可能である。
電子機器１０００の種類により、電子機器１０００はメインボード１０１０に物理的及び／または電気的に接続されたり、または接続されない他の部品を含むことができる。この他の部品は、例えば、カメラ１０５０、アンテナ１０６０、ディスプレイ１０７０、バッテリー１０８０、オーディオコーデック（図示せず）、ビデオコーデック（図示せず）、電力増幅器（図示せず）、羅針盤（図示せず）、加速度計（図示せず）、ジャイロスコープ（図示せず）、スピーカー（図示せず）、大量貯蔵装置（例えば、ハードディスクドライブ）（図示せず）、ＣＤ（ｃｏｍｐａｃｔ ｄｉｓｋ）（図示せず）、及びＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｋ）（図示せず）等を含むが、これらに限定されるものではなく、この他にも電子機器１０００の種類によって様々な用途のために用いられるその他の部品等が含まれることはもちろんである。
電子機器１０００は、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、個人用情報端末（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｃａｍｅｒａ）、デジタルスチルカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）、ネットワークシステム（ｎｅｔｗｏｒｋ ｓｙｓｔｅｍ）、コンピュータ（ｃｏｍｐｕｔｅｒ）、モニター（ｍｏｎｉｔｏｒ）、タブレット（ｔａｂｌｅｔ）、ラップトップ（ｌａｐｔｏｐ）、ネットブック（ｎｅｔｂｏｏｋ）、テレビジョン（ｔｅｌｅｖｉｓｉｏｎ）、ビデオゲーム（ｖｉｄｅｏ ｇａｍｅ）、スマートウォッチ（ｓｍａｒｔ ｗａｔｃｈ）、自動車（ａｕｔｏｍｏｔｉｖｅ）等であってよい。但し、電子機器１０００は、これらに限定されるものではなく、これらの他にもデータを処理する機能を有する任意の他の電子機器であってもよいのはもちろんである。
図２は電子機器に適用されたファンアウト半導体パッケージの例を概略的に示す図である。
ファンアウト半導体パッケージは、上述の種々の電子機器１０００に様々な用途で適用される。例えば、スマートフォン１１００の本体１１０１の内部にメインボード１１１０が収容されており、上記メインボード１１１０には種々の電子部品１１２０が物理的及び／または電気的に接続されている。また、カメラ１１３０のように、メインボード１１１０に物理的及び／または電気的に接続されているか又は接続されていない他の部品が本体１１０１内に収容されている。この際、上記電子部品１１２０の一部は上述のようなチップ関連部品であることができ、ファンアウト半導体パッケージ１００は、例えば、上述のようなチップ関連部品の中でも特に、アプリケーションプロセッサとすることが可能であるが、これに限定されるものではない。
図３はファンイン半導体パッケージのパッケージング処理の前後における状態を概略的に示す断面図であり、図４はファンイン半導体パッケージのパッケージング処理過程における状態の推移を概略的に示す断面図であり、図５はファンイン半導体パッケージがインターポーザ基板上に実装されて最終的に電子機器のメインボードに実装された状態を概略的に示す断面図であり、図６はファンイン半導体パッケージがインターポーザ基板に内蔵されて最終的に電子機器のメインボードに実装された状態を概略的に示す断面図であり、図７はファンアウト半導体パッケージの概略的な形状を示す断面図であり、図８はファンアウト半導体パッケージが電子機器のメインボードに実装された形状を示す断面図であり、図９はファンアウト半導体パッケージの一例を概略的に示す斜視図であり、図１０は図９のＸ−Ｘ'線を切断面とした場合のファンアウト半導体パッケージの概略的な切断断面図であり、図１１はＱ領域またはＱ'領域の一例を概略的に示す拡大図であり、図１２はＱ領域またはＱ'領域の他の一例を概略的に示す拡大図である。
図面を参照すると、一例によるファンアウト半導体パッケージ１００Ａは、第１接続部材１３０と、上記第１接続部材１３０上に配置された電子部品１２０と、上記電子部品１２０を封止する封止材１１０（ｅｎｃａｐｓｕｌａｎｔ）と、を含む。この際、第１ビア１３３ａの中心線と第１及び第２パッド１３２ａ、１３２ｂの中心線は以下のようにずらして配置されているため、これら２つの中心線の位置は互いに一致しない。具体的には、第１接続部材１３０の少なくともＱ領域及び／またはＱ'領域における第１ビア１３３ａは、その中心線の位置が、第１絶縁層１３１ａの両側にそれぞれ配置された第１及び第２パッド１３２ａ、１３２ｂの中心線の位置から任意の方向に所定距離だけずらして配置されている。
通常、ファンアウト半導体パッケージを電子機器のメインボード等に実装する場合、電子部品とメインボードとの間における熱膨張係数（ＣＴＥ）の差が非常に大きいため、苛酷な環境に曝されると、パッケージとボードとを接続する接続端子、例えば、半田ボールにクラック（ひび割れ）が発生する恐れがある。より具体的には、電子部品とメインボードとの間における熱膨張係数（ＣＴＥ）の差によりパッケージ及びボードに反りが発生し得るが、この際、パッケージに発生する反りとボードに発生する反りとが反対方向に生じるため、パッケージとボードとを接続する接続端子、例えば、半田ボールに応力が集中し、その結果、クラックが発生する恐れがある。このようなクラックは、特にパッケージの角部分で問題となるが、これは、パッケージの角部分に上記のような応力が特に集中しやすいためである。
一方、一例として示すファンアウト半導体パッケージ１００Ａのように、少なくとも第１接続部材１３０のＱ領域及び／またはＱ'領域に多くの応力が集中する構造においては、第１接続部材１３０のＱ領域及び／またはＱ'領域における第１ビア１３３ａの中心線が、第１絶縁層１３１ａの両側に配置された第１及び第２パッド１３２ａ、１３２ｂの中心線を基準として任意の方向に所定距離だけずらして配置するようにしてもよい。その場合、第１ビア１３３ａ及び第１及び第２パッド１３２ａ、１３２ｂが一種のバネ（ｓｐｒｉｎｇ）の役割を担うことができるため、接続端子、例えば、半田ボールに集中する応力を緩和させることが可能となる。これにより、パッケージのボードレベルの信頼性を改善することが可能となる。このような配置形態は、Ｑ領域及び／またはＱ'領域にのみ適用されるものではなく、第１接続部材１３０のその他の領域にも適用され得ることはもちろんである。
以下、一例によるファンアウト半導体パッケージ１００Ａに含まれるそれぞれの構成についてより詳細に説明する。
封止材１１０は電子部品１２０を保護するための構成部材である。封止材１１０によって電子部品１２０を封止するための具体的な形態は特に限定されず、例えば、電子部品１２０の少なくとも一部を囲むような形態であればどのような形態であってもよい。封止材１１０の素材となる具体的な物質としては、特に限定されるものではないが、例えば、絶縁物質を用いることができる。この際、上記のような絶縁物質としては、エポキシ樹脂等の熱硬化性樹脂、ポリイミド等の熱可塑性樹脂、またはこれらにガラス繊維または無機フィラー等の補強材が含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）、ＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）樹脂、ＰＩＤ（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ）樹脂等を用いることができる。また、ＥＭＣ（Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ）等の公知のモールディング物質が用いられ得ることはもちろんである。封止材１１０には、電磁波遮断のために、必要に応じて導電性粒子を含有させることも可能である。導電性粒子としては、電磁波遮断が可能な物質であればどのような物質が用いられてもよく、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、半田（ｓｏｌｄｅｒ）等を用いて形成することができるが、これは一例に過ぎず、特にこれらの物質に限定されるものではない。
封止材１１０は以下に例示するような公知の方法により形成することができる。例えば、封止材１１０の前駆体を電子部品１２０上にラミネートすることにより電子部品１２０をカプセル化してから硬化させることにより形成することができる。または、封止材１１０を粘着フィルム等に塗布してから粘着フィルムで電子部品１２０をカプセル化し、さらに硬化させることにより形成することもできる。ラミネートの方法としては、例えば、前駆体を高温で所定時間加圧した後、減圧し、室温に冷やすホットプレス工程を行った後、コールドプレス工程で冷やして作業ツールを分離する方法等を用いることができる。また、封止材１１０を粘着フィルム上に塗布する方法としては、例えば、スキージでインクを塗布するスクリーン印刷法、インクを霧化して塗布する方式のようなスプレー印刷法等を用いることができる。
電子部品１２０は、種々の能動素子部品（例えば、ダイオード、真空管、トランジスター等）または受動素子部品（例えば、インダクタ、コンデンサ、抵抗器等）であってもよい。または、電子部品１２０は、数百〜数百万個以上の素子が一つのチップ内に集積化されている集積回路（Ｉｎｔｅｒｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）であってもよい。また、電子部品１２０は、必要に応じて、集積回路がフリップチップ形態でパッケージング処理された電子部品であってもよい。その際、上記のような集積回路は、例えば、中央演算処理プロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラー等のアプリケーションプロセッサチップであってもよいが、これらに限定されるものではない。電子部品１２０の断面における厚さは特に限定されず、電子部品１２０の種類によって変わり得る。例えば、電子部品１２０が集積回路である場合には、１００μｍ〜４８０μｍ程度であってもよいが、これに限定されるものではない。
電子部品１２０は、第１接続部材１３０と電気的に接続される電極パッド１２０Ｐを有する。電極パッド１２０Ｐは、電子部品１２０を外部と電気的に接続させるための構成部材であって、その形成物質（素材）は特に限定はされないが、任意の導電性物質を用いることができる。このような導電性物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、またはこれらの合金等を用いることができるが、これらに限定されるものではない。電極パッド１２０Ｐは第１接続部材１３０により再配線される。電極パッド１２０Ｐは、電子部品１２０の内部に埋め込まれた形態であってもよく、または電子部品１２０から突出した形態であってもよい。
電子部品１２０が集積回路である場合には、本体（符号不図示）、パッシベーション層（符号不図示）、及び電極パッド１２０Ｐを有することができる。本体は、例えば、活性ウェハーをベースとして形成されることができ、この場合、母材としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）等を用いることができる。パッシベーション層は、本体を外部から保護する機能を担うものであって、例えば、酸化膜または窒化膜等からなっていてもよく、または酸化膜と窒化膜の二重層からなっていてもよい。電極パッド１２０Ｐの形成物質（素材）としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、またはこれらの合金等の導電性物質を用いることができる。電子部本１２０において電極パッド１２０Ｐが形成された面は、電子部品１２０の活性面（ａｃｔｉｖｅ ｌａｙｅｒ）になる。
第１接続部材１３０は、電子部品１２０の電極パッド１２０Ｐを再配線するための構成部材である。第１接続部材１３０により、様々な機能を有する数十〜数百個の電極パッド１２０Ｐを再配線することができ、第１接続端子１４５を介して、複数の電極パッド１２０Ｐをその機能に応じて外部に物理的及び／または電気的に接続することができる。第１接続部材１３０は、第１及び第２絶縁層１３１ａ、１３１ｂと、第１及び第２絶縁層１３１ａ、１３１ｂに配置された第１及び第２配線１３４ａ、１３４ｂと、第１及び第２絶縁層１３１ａ、１３１ｂに配置され、第１及び第２配線１３４ａ、１３４ｂと接続された第１及び第２パッド１３２ａ、１３２ｂと、第１及び第２パッド１３２ａ、１３２ｂを接続させる第１ビア１３３ａと、を含む。また、電子部品１２０の電極パッド１２０Ｐと接続される第１ビア１３３ａを含む。ここで、第１及び第２配線１３４ａ、１３４ｂと第１及び第２パッド１３２ａ、１３２ｂとは区別すべき異なる概念である。例えば、図５６は第１接続部材のパターン設計の一例を概略的に示す図である。図５６に示すように、互いに異なる層に形成された第１及び第２ビア１３３ａ、１３３ｂ等を接続するための一種のストッパー（ｓｔｏｐｐｅｒ）の用途に用いられるものを「パッド１３２ａ、１３２ｂ、１３２ｃ」と呼び、「パッド１３２ａ、１３２ｂ、１３２ｃ」と接続されて所定の導電経路（ｐａｔｈ）を構成するものを「配線１３４ａ、１３４ｂ、１３４ｃ」と呼ぶ。単に断面のみを参照する際にはこれらは一見して区別し難いが、これらは明確に区別されるべき構成要素である。
第１及び第２絶縁層１３１ａ、１３１ｂは、第１及び第２配線１３４ａ、１３４ｂ、第１及び第２パッド１３２ａ、１３２ｂ、第１及び第２ビア１３３ａ、１３３ｂ等の外表面を保護し、必要に応じてこれらの導電性部材を電気的に絶縁させる役割を担うものであって、その形成物質としては絶縁物質が用いられる。絶縁物質としては、エポキシ樹脂等の熱硬化性樹脂、ポリイミド等の熱可塑性樹脂、またはこれらにガラス繊維または無機フィラー等の補強材が含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）、ＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）樹脂等を用いることができる。ＰＩＤ（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ）樹脂等の感光性絶縁物質を用いる場合には、第１及び第２絶縁層１３１ａ、１３１ｂをより薄く形成することができ、これにより、ファインピッチを有する第１及び第２ビア１３３ａ、１３３ｂをより容易に実現することができる。第１及び第２絶縁層１３１ａ、１３１ｂは、図面に示した形態のように二つの層からなることが可能であるが、第１及び第２絶縁層１３１ａ、１３１ｂの構成は、このような構成に限定されるものではなく、必要に応じて単層からなっていてもよく、または二つの層より多い複数の（３つ以上の）層からなっていてもよい。第１及び第２絶縁層１３１ａ、１３１ｂを形成する物質（素材）は、互いに同一であってもよく、必要に応じては互いに異なってもよい。第１及び第２絶縁層１３１ａ、１３１ｂの厚さは特に限定されず、例えば、それぞれ第１及び第２配線１３４ａ、１３４ｂや第１パッド１３２ａを除いた厚さが５μｍ〜２０μｍ程度であってもよく、第１及び第２配線１３４ａ、１３４ｂや第１パッド１３２ａの厚さを考慮した場合には１５μｍ〜７０μｍ程度であってもよい。
第１及び第２絶縁層１３１ａ、１３１ｂを形成する方法としては、公知の方法を用いることが可能であり、例えば、第１及び第２絶縁層１３１ａ、１３１ｂの前駆体をラミネートした後に硬化させる方法、第１及び第２絶縁層１３１ａ、１３１ｂの材料（液状もしくは流動性の材料または霧状の材料）を塗布した後に硬化させる方法等により形成することができるが、これらの方法に限定されるものではない。ラミネートの方法としては、例えば、前駆体を高温で所定時間加圧した後、減圧し、室温に冷やすホットプレス工程を行った後、コールドプレス工程で冷やして作業ツールを分離する方法等を用いることができる。絶縁層の形成材料を塗布する方法としては、例えば、スキージでインクを塗布するスクリーン印刷法、インクを霧化して塗布する方式のスプレー印刷法等を用いることができる。絶縁層の形成材料を硬化させる処理の際には、後工程でフォトリソグラフィ法等を用いるために、完全に硬化されないように乾燥することができる。
第１及び第２配線１３４ａ、１３４ｂは電子部品１２０の電極パッド１２０Ｐを再配線する役割を担うものであって、その形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、またはこれらの合金等の導電性物質を用いることができる。第１及び第２配線１３４ａ、１３４ｂは、上述した役割に加え、該当層の設計デザインに応じて様々な機能を担うことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターン等の役割を担うことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターン等を除いた各種信号、例えば、データ信号等を含む。第１及び第２配線１３４ａ、１３４ｂは同一層に配置された第１及び第２パッド１３２ａ、１３２ｂと接続され、第１及び第２パッド１３２ａ、１３２ｂはビア１３３ａ、１３３ｂ等を介して接続されているため、他の層に配置された第１及び第２配線１３４ａ、１３４ｂ、または電子部品１２０の電極パッド１２０Ｐ等と電気的に接続されるようにすることが可能である。第１及び第２配線１３４ａ、１３４ｂの厚さもまた特に限定されず、例えば、それぞれ１０μｍ〜５０μｍ程度とすることが可能である。
第１パッド１３２ａは第１接続端子１４５と接触する導電性パッド部材としての役割を担う。その形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、またはこれらの合金等の導電性物質を用いることができる。第１パッド１３２ａの平面視における形状は特に限定されず、例えば、図面に示すように円形であってもよく、これと異なって、楕円形であってもよく、または矩形などの四角形であってもよい。第１パッド１３２ａの平面視におけるサイズは第２パッド１３２ｂより大きい。第１パッド１３２ａの厚さは、特定の数値範囲に限定される必要はなく、例えば、１０μｍ〜５０μｍ程度であってもよい。第１パッド１３２ａには、必要に応じて、表面処理層をさらに形成することができる。表面処理層は、当該技術分野において公知のものであれば特に限定されず、例えば、電解金めっき、無電解金めっき、ＯＳＰまたは無電解スズめっき、無電解銀めっき、無電解ニッケルめっき／置換金めっき、ＤＩＧめっき、ＨＡＳＬ等により形成することができる。
第２パッド１３２ｂは第１及び第２ビア１３３ａ、１３３ｂと接触する導電性パッド部材としての役割を担う。その形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、またはこれらの合金等の導電性物質を用いることができる。第２パッド１３２ｂの平面視における形状は、特に限定されず、例えば、図面に示すように円形であってもよく、これと異なって楕円形であってもよく、または矩形などの四角形であってもよい。第２パッド１３２ｂの平面視におけるサイズは第１パッド１３２ａより小さい。第２パッド１３２ｂの厚さは、特に限定されず、例えば、それぞれ１０μｍ〜５０μｍ程度であってもよい。
第１及び第２配線１３４ａ、１３４ｂ及び第１及び第２パッド１３２ａ、１３２ｂを形成する方法としては、公知の方法を用いることが可能であり、例えば、電解銅めっきまたは無電解銅めっき等により形成することができる。より具体的には、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）、サブトラクティブ（Ｓｕｂｔｒａｃｔｉｖｅ）、アディティブ（Ａｄｄｉｔｉｖｅ）、ＳＡＰ（Ｓｅｍｉ−Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）、ＭＳＡＰ（Ｍｏｄｉｆｉｅｄ Ｓｅｍｉ−Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）等の方法により形成することができるが、これらの方法に限定されるものではない。
第１ビア１３３ａは、互いに異なる層に形成された第１及び第２配線１３４ａ、１３４ｂ、第１及び第２パッド１３２ａ、１３２ｂ等を接続させ、その結果、パッケージ１００Ａ内に導電経路を形成する。第１ビア１３３ａの形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、またはこれらの合金等の導電性物質を用いることができる。第１ビア１３３ａは、図５（ａ）に示すように、導電性物質で完全に充填されていてもよく、または図５（ｂ）に示すように、導電性物質がビアホールの壁に沿って形成されたものであってもよい。また、第１ビア１３３ａの形状としては、下面に向かうほど直径が小さくなるテーパ状、下面に向かうほど直径が大きくなる逆テーパ状、円筒状等の当該技術分野において公知の任意の形状を採用することができる。
第２ビア１３３ｂは、電子部品１２０の電極パッド１２０Ｐを第２配線１３４ｂや第２パッド１３２ｂ等と接続し、その結果、パッケージ１００Ａ内に導電経路を形成する。第２ビア１３３ｂの形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、またはこれらの合金等の導電性物質を用いることができる。第２ビア１３３ｂも導電性物質で完全に充填されていてもよく、または導電性物質がビアホールの壁に沿って形成されたものであってもよい。また、第２ビア１３３ｂの形状としては、下面に向かうほど直径が小さくなるテーパ状、下面に向かうほど直径が大きくなる逆テーパ状、円筒状等の当該技術分野において公知の任意の形状を採用することができる。
上述したように、第１ビア１３３ａの中心線の位置と、第１パッド１３２ａ及び／または第２パッド１３２ｂの中心線の位置とは一致しない。この場合、第１ビア１３３ａの中心線が第１パッド１３２ａ及び／または第２パッド１３２ｂの中心線の位置と一致するように配置された場合に比べて、一種のバネ（ｓｐｒｉｎｇ）作用によりパッケージとボードの接続部分に加わる応力を緩和する効果を得ることが可能となる。これにより、パッケージ１００Ａのボードレベルの信頼性を改善することが可能となる。このような配置形態は、Ｑ領域及び／またはＱ'領域にのみ適用されるものではなく、第１接続部材１３０のその他の領域にも適用され得ることはもちろんである。また、このような配置形態は第２ビア１３３ｂにも適用され得ることはもちろんである。
第１及び第２ビア１３３ａ、１３３ｂを形成する方法としては、公知の方法を用いることが可能であり、例えば、機械的ドリル及び／またはレーザードリルを用いて形成することができ、または第１及び第２絶縁層１３１ａ、１３１ｂが感光性材料を含む場合には、フォトリソグラフィ法でビアホールを形成した後、ドライフィルムパターンを用いて、電解銅めっきまたは無電解銅めっき等により形成することができる。
一例によるファンアウト半導体パッケージ１００Ａは、第１絶縁層１３１ａの第１パッド１３２ａが配置された側に配置され、第１パッド１３２ａの少なくとも一部を開口させる第１開口部１４３を有するパッシベーション層１４０をさらに含むことができる。パッシベーション層１４０は、第１及び第２絶縁層１３１ａ、１３１ｂ、第１及び第２配線１３４ａ、１３４ｂ、第１及び第２パッド１３２ａ、１３２ｂ、第１及び第２ビア１３３ａ、１３３ｂ等の外表面を保護し、必要に応じて、これらの導電性部材を外部と電気的に絶縁させる役割を担う。パッシベーション層１４０の形成物質としては絶縁物質が用いられる。絶縁物質としては、公知の半田レジストを用いることができる。その他にも、第１及び第２絶縁層１３１ａ、１３１ｂと同一の物質、例えば、同一のＰＩＤ樹脂を用いてもよい。パッシベーション層１４０は単層であることが一般的であるが、必要に応じて多層で構成されてもよい。パッシベーション層１４０の厚さは特に限定されず、例えば、第１配線１３４ａや第１パッド１３２ａを除いた厚さが５μｍ〜２０μｍ程度であってもよく、第１配線１３４ａや第１パッド１３２ａの厚さを考慮した場合には１５μｍ〜７０μｍ程度であってもよい。
パッシベーション層１４０の第１開口部１４３の中心線の位置と第１ビア１３３ａの中心線の位置とは一致しない。この場合、第１ビア１３３ａによるバネ（ｓｐｒｉｎｇ）作用により、第１開口部１４３に配置された第１接続端子１４５に加えられる応力を緩和させる効果を得ることができる。これにより、パッケージ１００Ａのボードレベルの信頼性を改善することができる。このような配置形態は、Ｑ領域及び／またはＱ'領域にのみ適用されるものではなく、第１接続部材１３０のその他の領域にも適用され得ることはもちろんである。
一例によるファンアウト半導体パッケージ１００Ａは、パッシベーション層１４０の第１開口部１４３に配置される第１接続端子１４５をさらに含むことができる。第１接続端子１４５は、ファンアウト半導体パッケージ１００Ａを外部と物理的及び／または電気的に接続するための構成である。例えば、ファンアウト半導体パッケージ１００Ａは、第１接続端子１４５を介して電子機器のメインボード上に実装することができる。第１接続端子１４５は、パッシベーション層１４０の第１開口部１４３に配置され、第１開口部１４３を介して開口された第１パッド１３２ａと接続される。これにより、第１接続端子１４５は、電子部品１２０とも電気的に接続される。
第１接続端子１４５は、導電性物質、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、半田（ｓｏｌｄｅｒ）等で形成されることができるが、これは一例に過ぎず、材質が特にこれらに限定されるものではない。第１接続端子１４５は、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）等であってもよい。但し、ボール（ｂａｌｌ）、例えば、半田ボールであることが一般的である。第１接続端子１４５は、多層構造または単一層構造として形成されてもよい。第１接続端子１４５が多層構造として形成される場合には、銅ピラー（ｐｉｌｌａｒ）及び半田を含むことができ、単一層構造として形成される場合には、スズ−銀半田や銅を含むことができるが、これらの構成も一例に過ぎず、これらの構成に限定されるものではない。
第１接続端子１４５は、ファンイン（ｆａｎ−ｉｎ）領域及び／またはファンアウト（ｆａｎ−ｏｕｔ）領域に配置される。ファンイン（ｆａｎ−ｉｎ）領域とは、電子部品１２０が配置された領域を意味し、ファンアウト（ｆａｎ−ｏｕｔ）領域とは、電子部品１２０が配置された領域を外れた領域を意味する。すなわち、一例によるファンアウト半導体パッケージ１００Ａは、ファンイン（ｆａｎ−ｉｎ）パッケージであってもよく、またはファンアウト（ｆａｎ−ｏｕｔ）パッケージであってもよい。第１接続端子１４５の具体的な数、配置間隔、配置形態等は特に限定されず、通常の技術者であれば、設計事項に応じて容易に変更可能である。例えば、第１接続端子１４５の数は、電子部品１２０の電極パッド１２０Ｐの数に応じて数十〜数千個であってもよいが、これに限定されず、それ以上またはそれ以下の数を有していてもよい。
第１接続端子１４５はリフロー（ｒｅｆｌｏｗ）により固定されることができ、固定力を強化するために、第１接続端子１４５の一部はパッシベーション層１４０内に埋め込まれ、残りの部分は外部に露出されるようにすることで、信頼性を向上させることができる。第１開口部１４３は、機械的ドリル及び／またはレーザードリルを用いて形成してもよく、フォトリソグラフィ法で形成してもよい。場合によっては、まず最初に第１開口部１４３のみを形成してもよく、その後に必要に応じて、第１接続端子１４５を別の工程により形成することができる。
第１接続端子１４５の中心線の位置と第１ビア１３３ａの中心線の位置は一致しない。この場合、第１ビア１３３ａによるバネ（ｓｐｒｉｎｇ）作用により、第１接続端子１４５に加えられる応力を緩和させる効果を得ることができる。これにより、パッケージ１００Ａのボードレベルの信頼性を改善することができる。このような配置形態は、Ｑ領域及び／またはＱ'領域にのみ適用されるものではなく、第１接続部材１３０のその他の領域にも適用され得ることはもちろんである。
図１３は一例によるファンアウト半導体パッケージの第１パッドの配列の一例を示す平面図である。
図面を参照すると、第１接続部材１３０は、底面視において、電子部品１２０が配置された領域に対応する第１領域Ｘと、第１領域Ｘを囲む第２領域Ｙと、を含む。この際、第２領域Ｙのコーナー部分Ａは、上述のＱ領域及びＱ'領域に対応する領域であって、上述のようにパッケージ１００Ａをボードに実装する際に、第１接続端子１４５に応力が集中する領域である。したがって、少なくとも第２領域Ｙのコーナー部分Ａでは、応力の緩和が可能となるように、上述のように第１ビア１３３ａの中心線の位置と第１及び第２パッド１３２ａ、１３２ｂの中心線の位置とが一致しないようにずらして配置するのが好適である。この場合、パッケージ１００Ａのボードレベルの信頼性を改善することができる。但し、応力の集中を防止するための上述した配置の工夫は第２領域Ｙのコーナー部分Ａを対象とする構成態様に限定されるものではなく、第２領域Ｙの最外側部分Ｂにも大きい応力が集中し得るため、少なくともこの部分Ｂでは、上述のように第１ビア１３３ａの中心線の位置と第１及び第２パッド１３２ａ、１３２ｂの中心線の位置とが一致しないようにずらして配置することもでき、この場合、ボードレベルの信頼性をさらに改善することが可能となる。
図１４はＭ領域の一例を概略的に示す拡大図であり、図１５はＭ領域の他の一例を概略的に示す拡大図である。
図面を参照すると、少なくとも第２領域Ｙのコーナー部分Ａに配置された第１ビア１３３ａは、第１パッド１３２ａの中心線を基準としてパッケージ１００Ａの外側方向に所定距離だけずらして配置されている。この場合、バネ（ｓｐｒｉｎｇ）の作用がパッケージ１００Ａの外側方向に働くようにすることが可能であるため、パッケージ１００Ａの内側方向に所定距離だけずらして配置される場合に比べて、より優れた応力緩和の効果を得ることができる。この際、外側方向にずらして配置されるということは、例えば、図８または図９に示すように、第１パッド１３２ａの中心線と交差する任意の二つの直線により分割される四つの領域のうち、パッケージの内側方向に向う領域を除いた残りの三つの領域に配置されることを意味する。一方、図面には図示していないが、第２領域Ｙの最も外側の部分Ｂにも、上述のような配置形態が適用され得ることはもちろんである。
図１６は一例によるファンアウト半導体パッケージの第１パッドの配列の他の一例を示す平面図である。
図面を参照すると、第２領域Ｙのコーナー部分Ａ１だけでなく、封止材１１０、電子部品１２０、及び第１接続端子１４５等の異種材料が互いに接する第１領域Ｘのコーナー部分及び第２領域Ｙの第１領域Ｘのコーナー部分を囲む部分Ａ２にも、パッケージ１００Ａをボードに実装する際に第１接続端子１４５に応力が集中し得る。したがって、少なくとも第１領域Ｘのコーナー部分及び第２領域Ｙの第１領域Ｘのコーナー部分を囲む部分Ａ２でも、応力緩和の効果を得ることが可能となるように、上述のように第１及び第２パッド１３２ａ、１３２ｂの中心線を基準として任意の方向に所定距離だけずらして第１ビア１３３ａを配置する場合、パッケージ１００Ａのボードレベルの信頼性をさらに改善することができる。但し、応力の集中を防止するための上述した配置の工夫は、上述した部分Ａ２を対象とする構成態様に限定されるものではなく、第１領域Ｘの最外側部分Ｂ２にも、第２領域Ｙの最外側部分Ｂ１と同様に多くの応力が集中し得る。そのため、少なくとも第１領域Ｘの最も外側の部分Ｂ２及び／または第２領域Ｙの最も外側の部分Ｂ１においても、上述のように第１ビア１３３ａの中心線の位置と第１及び第２パッド１３２ａ、１３２ｂの中心線の位置とが一致しないようにずらして配置することができ、この場合、ボードレベルの信頼性をさらに改善することができる。
図１７はＮ領域の一例を概略的に示す拡大図であり、図１８はＮ領域の他の一例を概略的に示す拡大図である。
図面を参照すると、少なくとも第２領域Ｙのコーナー部分Ａ１だけでなく、さらに、第１領域Ｘのコーナー部分及び第２領域Ｙの第１領域Ｘのコーナー部分を囲む部分Ａ２に配置された第１ビア１３３ａもまた、第１パッド１３２ａの中心線を基準としてパッケージ１００Ａの外側方向に所定距離だけずらして配置されている。この場合にも、バネ（ｓｐｒｉｎｇ）作用がパッケージ１００Ａの外側方向に働くようにすることができるため、パッケージ１００Ａの内側方向に所定距離だけずらして配置される場合に比べて、より優れた応力緩和の効果を得ることができる。この際、パッケージ１００Ａの外側方向にずらして配置されるということは、同様に、例えば図１１または図１２に示すように、第１パッド１３２ａの中心線と交差する任意の二つの直線により分けられる四つの領域のうち、パッケージの内側に向う領域を除いた残りの三つの領域に配置されることを意味する。一方、図面には図示していないが、第１領域Ｘの最も外側の部分Ｂ２及び／または第２領域Ｙの最も外側の部分Ｂ１にも、上述のような配置形態が適用され得ることはもちろんである。
図１９は一例によるファンアウト半導体パッケージのビア及びパッドの様々な配置形態を概略的に示す図である。
図１９（ａ）は、第１ビア１３３ａの中心線の位置と第１及び第２パッド１３２ａ、１３２ｂの中心線の位置がすべて一致する場合を示す。これは、第１接続部材１３０において、パッケージ１００Ａをボードに実装する際に、第１接続端子１４５に加わる応力がそれほど集中しないと考えられる第１接続端子１４５の領域における第１ビア１３３ａ及び第１及び第２パッド１３２ａ、１３２ｂの配置形態として実施可能である。この場合、第１及び第２パッド１３２ａ、１３２ｂは、同一層に配置される第１及び第２配線１３４ａ、１３４ｂ等の設計面積を最大限確保することができるように小さく形成（直径：ｄ１）することができるため、設計自由度を向上させることが可能となる。
図１９（ｂ）は、第１ビア１３３ａの中心線の位置と第１及び第２パッド１３２ａ、１３２ｂの中心線の位置が一致しない場合を示す。この場合、第１ビア１３３ａの中心線は、第１及び第２パッド１３２ａ、１３２ｂの中心線を基準として、設計者により意図された第１間隔Ｌ１だけずらして配置されている。これは、第１接続部材１３０において、パッケージ１００Ａをボードに実装する際に、上述のように第１接続端子１４５の応力が相対的に集中する領域（Ａ１及び／またはＡ２）における第１ビア１３３ａ及び第１及び第２パッド１３２ａ、１３２ｂの配置形態として実施することができる。この場合、図面に示すように、第１間隔Ｌ１がより大きくなるように第２パッド１３２ｂをずらして配置することでさらに優れた応力緩和の効果を得るために、必要に応じて、他の領域の第２パッド１３２ｂよりは大きく形成（直径：ｄ２）することができるが、必ずしもこのような構成態様に限定されるものではない。
図１９（ｃ）は、設計段階において第１ビア１３３ａの中心線の位置と第１及び第２パッド１３２ａ、１３２ｂの中心線の位置が一致するように設計したが、製造工程上の限界により不可避的な製造誤差が生じ、上述した２つの中心線の位置が一致しないことにより所定距離だけ離れてしまった場合を示す。すなわち、設計段階においては図１９（ａ）の配置形態を意図していたが、製造工程上の限界により製造誤差が生じ、第１ビア１３３ａの中心線の位置と第１及び第２パッド１３２ａ、１３２ｂの中心線の位置が意図せずして一致しなくなった場合である。この場合、第１ビア１３３ａの中心線は、第１及び第２パッド１３２ａ、１３２ｂの中心線を基準として、設計者が意図しなかった第２間隔Ｌ２だけずれて配置されてしまっている。但し、第２パッド１３２ｂは、同一層に配置される第１及び第２配線１３４ａ、１３４ｂの設計面積を最大限確保することができるように小さく形成（直径：ｄ３）し、第２間隔Ｌ２は意図しなかったものであるため、第２間隔Ｌ２の値を平均すると設計者が意図した第１間隔Ｌ１に比べて小さくなる。すなわち、場合によっては、第１接続部材１３０において、一つずつ個別に比較した時には任意の何れかの第２間隔Ｌ２が第１間隔Ｌ１より大きくなる場合もあり得るが、第２間隔Ｌ２の値を平均すると第１間隔Ｌ１の平均より小さくなってしまう。したがって、設計者が意図した第１間隔Ｌ１だけ中心線の配置をずらず場合に比べて、ボードレベルの信頼性の改善効果を充分に得ることができないことがある。
図２０は一例によるファンアウト半導体パッケージの変形例を概略的に示す断面図である。
図面を参照すると、一例によるファンアウト半導体パッケージ１００Ａは、いわゆるパッケージオンパッケージ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ：ＰｏＰ）タイプであってもよい。すなわち、一例によるファンアウト半導体パッケージ１００Ａは、封止材１１０を貫通する貫通配線１１３をさらに含むことができる。同時に、貫通配線１１３と接続される第２接続端子１５０をさらに含むことができる。その他の構成は上述した構成態様と同様である。
貫通配線１１３は、パッケージ１００Ａ上に他のパッケージや表面実装型（ＳＭＴ）部品等が配置される際に、それらを電子部品１２０と電気的に接続する役割を担う。貫通配線１１３を形成する材料（素材）としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、またはこれらの合金等の導電性物質を用いることができる。貫通配線１１３の数、配置間隔、配置形態等は特に限定されず、通常の技術者であれば、設計事項に応じて容易に変更可能であるため、詳細な内容の説明は省略する。貫通配線１１３を形成する方法としては、公知の方法を用いることが可能であり、例えば、機械的ドリル及び／またはレーザードリル、研磨用粒子を用いるサンドブラスト法、プラズマを用いるドライエッチング法などを用いることができ、または、封止材１１０が感光性材料を含む場合には、フォトリソグラフィ法により貫通配線用孔を形成した後、ドライフィルムパターンを用いて、電解銅めっきまたは無電解銅めっき等により形成することができる。
第２接続端子１５０は、パッケージ上に他のパッケージ等が配置される際に、それらをパッケージ１００Ａと接続するための接続手段としての役割を担う。第２接続端子１５０は、導電性物質、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、半田（ｓｏｌｄｅｒ）等で形成することができるが、これは一例に過ぎず、その材質が特にこれに限定されるものではない。第２接続端子１５０は、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）等であってもよい。但し、第２接続端子１５０は、ボール（ｂａｌｌ）、例えば、半田ボールとして形成されることが一般的である。第２接続端子１５０は多層構造または単一層構造として形成することができる。多層からなる場合には、銅ピラー（ｐｉｌｌａｒ）及び半田を含むことができ、単一層構造として形成される場合には、スズ−銀半田や銅を含むことができるが、これも一例に過ぎず、このような素材に限定されるものではない。第２接続端子１５０は、当該技術分野において公知の製造工程により形成されることができ、リフロー（ｒｅｆｌｏｗ）により固定されることができる。
図２１は一例によるファンアウト半導体パッケージの他の変形例を概略的に示す断面図である。
図面を参照すると、一例によるファンアウト半導体パッケージ１００Ａは、いわゆるパネルレベルパッケージ（Ｐａｎｅｌ Ｌｅｖｅｌ Ｐａｃｋａｇｅ：ＰＬＰ）タイプであってもよい。すなわち、一例によるファンアウト半導体パッケージ１００Ａは、第１接続部材１３０上に配置され、貫通孔を有する第２接続部材１１５をさらに含むことができる。この際、電子部品１２０は第２接続部材１１５の貫通孔に配置されることが可能である。第２接続部材１１５の貫通孔の内面、第２接続部材１１５の上面、及び／または第２接続部材１１５の下面には、必要に応じて金属層１１６、１１７、１１８を配置することができる。その他の構成は上述した構成態様と同様である。
第２接続部材１１５はパッケージ１００Ａを支持するための構成であって、これにより、パッケージ１００Ａの剛性を維持すると同時に厚さの均一性を確保することが可能である。第２接続部材１１５は、上面及び上記上面と向かい合う下面を有し、この際、貫通孔が上面と下面との間を貫通するように形成されている。貫通孔には、電子部品１２０が第２接続部材１１５から離隔されるように配置されており、その結果、電子部品１２０の側面の周囲が第２接続部材１１５により取り囲まれる。第２接続部材１１５の材料としては、パッケージを支持することができる構造材であれば特に限定されず、例えば、絶縁物質を用いることができる。この際、絶縁物質としては、エポキシ樹脂等の熱硬化性樹脂、ポリイミド等の熱可塑性樹脂、またはこれらにガラス繊維または無機フィラー等の補強材が含浸された樹脂、例えば、プリプレグ、ＡＢＦ、ＦＲ−４、ＢＴ樹脂等が用いられることができる。または、剛性及び熱伝導度に優れた金属（ｍｅｔａｌ）を用いてもよく、金属としてはＦｅ−Ｎｉ系合金を用いることができる。この際、モールディング材料、層間絶縁材料等との接着力を確保するために、Ｆｅ−Ｎｉ系合金の表面にＣｕめっきを形成してもよい。それ以外にも、その他にガラス（ｇｌａｓｓ）、セラミック（ｃｅｒａｍｉｃ）、プラスチック（ｐｌａｓｔｉｃ）等を用いることもできる。第２接続部材１１５の断面における厚さは特に限定されず、電子部品１２０の断面における厚さに応じて設計することができる。例えば、電子部品１２０の種類に応じて、例えば１００μｍ〜５００μｍ程度であってもよい。パッケージ１００Ａが第２接続部材１１５を有する場合には、先ず、貫通孔を有する第２接続部材１１５を準備した後、粘着フィルム等を用いて電子部品１２０を貫通孔に配置し、封止材１１０を形成してから、後続の工程において第１接続部材１３０を形成する方法によりパッケージ１００Ａを製造することができる。第２接続部材１１５は、パッケージ１００Ａの大量生産のために、複数の貫通孔を有する大きいサイズの第２接続部材１１５として形成することができ、これを用いて複数のパッケージ１００Ａを製造した後、ソーイング（Ｓｗａｉｎｇ）工程により個別的なパッケージにシンギュレーションする方法により製造することもできる。
第２接続部材１１５の貫通孔の内面、第２接続部材１１５の上面、及び／または第２接続部材１１５の下面に必要に応じて配置される金属層１１６、１１７、１１８は、放熱特性の向上及び／または電磁波遮断のための構成部材であって、その形成材料としては、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、またはこれらの合金等を含む熱伝導率の高い金属を用いることができるが、上記形成材料はこれらに限定されない。電子部品１２０から放出された熱は、金属層１１６、１１７、１１８を経て第２接続部材１１０の上側または下側へ、伝導、輻射、または対流により拡散されるようにすることが可能である。金属層１１６、１１７、１１８の形成方法は特に限定されず、公知の方法により形成することができる。例えば、電解銅めっきまたは無電解銅めっき、より具体的には、ＣＶＤ、ＰＶＤ、スパッタリング、サブトラクティブ、アディティブ、ＳＡＰ、ＭＳＡＰ等の方法を用いて形成することができるが、これらの方法に限定されるものではない。
図２２は一例によるファンアウト半導体パッケージの他の変形例を概略的に示す断面図である。
図面を参照すると、一例によるファンアウト半導体パッケージ１００Ａは、いわゆるパネルレベルパッケージ（Ｐａｎｅｌ Ｌｅｖｅｌ Ｐａｃｋａｇｅ：ＰＬＰ）タイプであってもよく、且ついわゆるパッケージオンパッケージ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ：ＰｏＰ）タイプであってもよい。すなわち、一例によるファンアウト半導体パッケージ１００Ａは、第２接続部材１１５を貫通する貫通配線１１３をさらに含むことができ、この際、第２接続部材１１５の上面及び下面には各種パターン１１２ａ、１１２ｂが配置され、貫通孔の内面には必要に応じて金属層１１６が配置されることができる。尚、パッケージ１００Ａは、貫通配線１１３と接続される第３接続端子１７０をさらに含むことができる。その他の構成は上述した構成態様と同様である。
貫通配線１１３は第２接続部材１１５のみを貫通するものとして形成されてもよく、貫通配線１１３の具体的な数、配置間隔、配置形態等は特に限定されず、通常の技術者であれば、設計事項に応じて容易に変更可能である。この場合にも、貫通配線１１３は上述の公知の方法で形成することができる。第３接続端子１７０は、封止材１１０の上面に形成された第２開口部（符号不図示）に配置されてもよく、第３接続端子１７０の具体的な数、配置間隔、配置形態等は特に限定されず、通常の技術者であれば、設計事項に応じて容易に変更可能である。この場合にも、第２開口部（符号不図示）及び第３接続端子１７０は上述の公知の方法で形成することができる。
第２接続部材１１５の上面及び下面に配置された各種パターン１１２ａ、１１２ｂは、配線及び／またはパッドパターンであることができる。このように第２接続部材１１５の上面及び下面にも配線を形成することができるため、パッケージ１００Ａ上に、より広いルーティング（Ｒｏｕｔｉｎｇ）領域を実現することができる。これにより、第１接続部材１３０の設計自由度をさらに改善することができる。各種パターン１１２ａ、１１２ｂもまた、上述の公知の方法で形成することができる。第２接続部材１１５の貫通孔の内面に必要に応じて配置される金属層１１６は、放熱特性の向上及び／または電磁波遮断のための構成であって、このように貫通孔の内面にのみ金属層１１６が配置される場合、十分な放熱効果及び電磁波遮断効果を奏することができる。金属層１１６もまた上述の公知の方法で形成することができる。
図２３は一例によるファンアウト半導体パッケージの他の変形例を概略的に示す断面図である。
図面を参照すると、一例によるファンアウト半導体パッケージ１００Ａは、いわゆるパネルレベルパッケージ（Ｐａｎｅｌ Ｌｅｖｅｌ Ｐａｃｋａｇｅ：ＰＬＰ）タイプであってもよく、且つ他の形態のいわゆるパッケージオンパッケージ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ：ＰｏＰ）タイプであってもよい。すなわち、第２接続部材１１５の上面及び／または下面に、第２接続部材１１５の貫通孔と一体化された貫通孔を有する内部絶縁層１１１ａ、１１２ｂをさらに配置することができる。第１内部絶縁層１１１ａには、封止材１１０に到達するまで第１内部絶縁層１１１ａの中を貫通する第３開口部（符号不図示）が形成されており、これを介してパターン１１２ａの一部を外部に露出させることができる。外部に露出させられたパターン１１２ａは、パッケージ１００Ａ上に配置される他の形態の電子部品やファンアウト半導体パッケージをワイヤボンディングする際にパッドとしての役割を担うことができる。その他の構成は上述した構成態様と同様である。
第１及び第２内部絶縁層１１１ａ、１１１ｂは、電子部品１２０を配置する前に、より多くの配線パターンを形成するためのものである。第１及び第２内部絶縁層１１１ａ、１１１ｂの数が増加するほど、該当層上により多くの配線パターンを形成して、第１接続部材１３０の層数を減少させることができる。これにより、電子部品１２０の配置後に第１接続部材１３０を形成する過程で発生する製造工程不良によって電子部品１２０が使用できなくなる確率が低下する。すなわち、電子部品１２０の配置後の製造工程不良による収率低下の問題を防止することができる。第１及び第２内部絶縁層１１１ａ、１１１ｂにも、これらを貫通する貫通孔を形成することができ、これは第２接続部材１１０を貫通する貫通孔と一体化されるようにすることが可能である。この場合、電子部品１２０は、上記のように一体化された貫通孔の内部に配置されるようにしてもよい。第１及び第２内部絶縁層１１１ａ、１１１ｂにも各種パターン及びビア（符号不図示）を形成することができる。その形成方法は上述した通りである。
第１及び第２内部絶縁層１１１ａ、１１１ｂを形成する物質としては絶縁物質を用いることができ、この際、絶縁物質としては、エポキシ樹脂等の熱硬化性樹脂、ポリイミド等の熱可塑性樹脂、またはこれらにガラス繊維または無機フィラー等の補強材が含浸された樹脂、例えば、プリプレグ、ＡＢＦ、ＦＲ−４、ＢＴ樹脂等を用いることができる。感光性絶縁樹脂等の感光性絶縁物質を用いる場合、第１及び第２内部絶縁層１１１ａ、１１１ｂをより薄く形成することができ、ファインピッチを容易に実現することができる。第１及び第２内部絶縁層１１１ａ、１１１ｂは、それぞれ同一の絶縁物質または互いに異なる絶縁物質を含むことができる。また、第１及び第２内部絶縁層１１１ａ、１１１ｂは、それぞれ略同一の厚さまたは互いに異なる厚さを有することができる。第１及び第２内部絶縁層１１１ａ、１１１ｂの形成物質が同一であり、厚さが略同一であり、その層数が同一である場合、第２接続部材１１５を基準として互いに対称な構造とすることができるため、反りの発生をより容易に抑制制御することができる。
図２４は一例によるファンアウト半導体パッケージの他の変形例を概略的に示す断面図である。
図面を参照すると、第２接続部材１１５の下面に形成されたパターン１１２ｂは、その一面が露出するように第２接続部材１１５の内部に埋め込まれたものであってもよい。この場合、第接続部材１１５の下面に形成されたパターン１１２ｂの厚さは無視することができるほど薄いため、ファインピッチ化が可能となる。その他の構成は上述した構成態様と同様である。
図２５は一例によるファンアウト半導体パッケージの他の変形例を概略的に示す断面図である。
図面を参照すると、第２接続部材１１５ａ、１１５ｂは、多層構造として構成することができる。この際、第２接続部材１１５ａ、１１５ｂの内部にもパターン１１２ｃを配置することができる。第２接続部材１１５ａ、１１５ｂの内部に配置されたパターン１１２ｃは、ビア１１３ａ、１１３ｂを介して第２接続部材１１５ａ、１１５ｂの両側に形成されたパターン１１２ａ、１１２ｂと電気的に接続することができる。この場合、パッケージ１００Ａにおいて第１接続部材１３０の層数を減少させることができる。また、第１接続部材１３０の設計自由度を高めることができる。なお、第１接続部材１３０の製造時に発生する製造工程不良の発生率を低下させることができるため、収率を向上させることができる。その他の構成は上述した構成態様と同様である。
図２６はファンアウト半導体パッケージの他の一例を概略的に示す斜視図であり、図２７は図２６のＹ−Ｙ'線を切断面とするファンアウト半導体パッケージの概略的な切断断面図であり、図２８はＲ領域またはＲ'領域の一例を概略的に示す拡大図であり、図２９はＲ領域またはＲ'領域の他の一例を概略的に示す拡大図であり、図３０はＲ領域またはＲ'領域の他の一例を概略的に示す拡大図であり、図３１はＲ領域またはＲ'領域の他の一例を概略的に示す拡大図である。
図面を参照すると、他の一例によるファンアウト半導体パッケージ１００Ｂは、第１接続部材１３０と、上記第１接続部材１３０上に配置された電子部品１２０と、上記電子部品１２０を封止する封止材１１０と、を含む。この際、第１接続部材１３０の少なくともＲ領域及び／またはＲ'領域の第１及び第２絶縁層１３１ａ、１３１ｂに形成された第１及び第２ビア１３３ａ、１３３ｂの中心線の位置は、上記第１及び第２ビア１３３ａ、１３３ｂの間に配置され、上記第１及び第２ビア１３３ａ、１３３ｂと接続された第２パッド１３２ｂの中心線を基準として、互いに異なる方向に所定距離だけずらして配置されている。すなわち、第１及び第２ビア１３３ａ、１３３ｂの中心線の位置と第２パッド１３２ｂの中心線の位置は一致しない。その結果、第１及び第２ビア１３３ａ、１３３ｂは、いわゆる千鳥状（Ｓｔａｇｇｅｒｅｄ）に配置されている。
他の一例によるファンアウト半導体パッケージ１００Ｂのように、第１接続部材１３０のうち、少なくともＲ領域及び／またはＲ'領域に多くの応力が集中するが、Ｒ領域及び／またはＲ'領域の内部おける互いに異なる第１及び第２絶縁層１３１ａ、１３１ｂに形成された第１及び第２ビア１３３ａ、１３３ｂを、その間に配置された第２パッド１３２ｂの中心線を基準として互いに異なる方向に所定距離だけずらして配置するように構成するのが好適である。そしてその場合にも、第１及び第２ビア１３３ａ、１３３ｂ及び第１及び第２パッド１３２ａ、１３２ｂが一種のバネ（ｓｐｒｉｎｇ）の役割を担うことができるため、接続端子、例えば、半田ボールに集中する応力を緩和することが可能となる。これにより、パッケージ１００Ｂのボードレベルの信頼性を改善することができる。このような配置形態は、Ｒ領域及び／またはＲ'領域にのみ適用されるものではなく、第１接続部材１３０のその他の領域にも適用され得ることはもちろんである。また、第２絶縁層１３１ｂに形成された第２ビア１３３ｂと、第３絶縁層１３１ｃに形成された第３ビア１３３ｃと、その間に配置された第３パッド１３３ｃとの関係においても、このような配置形態が適用され得ることはもちろんである。
以下、他の一例によるファンアウト半導体パッケージ１００Ｂに含まれるそれぞれの構成についてより詳細に説明するが、上述の内容と重複する説明は省略する。
第１及び第２ビア１３３ａ、１３３ｂの配置を中心線からずらした距離ａ、ｂは、同一の距離または異なる距離とすることが可能である。但し、第１及び第２ビア１３３ａ、１３３ｂを上記のようにいわゆる千鳥状（Ｓｔａｇｇｅｒｅｄ）に配置するためには、第１及び第２ビア１３３ａ、１３３ｂを少なくとも異なる方向にずらして配置しなければならない。この際、第１及び第２ビア１３３ａ、１３３ｂは、図２０または図２１に示すように、互いに重ならないように十分な距離をとって離隔させることができるが、第２パッド１３２ｂのサイズや第１及び第２ビア１３３ａ、１３３ｂのサイズによっては、図２２または図２３に示すように、互いに重なるように配置することもできる。また、ビアは、図２０または図２２に示すように、導電性物質で完全に充填されていてもよく、場合によっては、図２１または図２３に示すように、導電性物質がビアホールの壁に沿って形成されたものであってもよい。このような様々な形態でも、いわゆる千鳥状（Ｓｔａｇｇｅｒｅｄ）に配置されることができれば、応力を緩和する効果を得ることができる。
第２パッド１３２ｂの平面視における形状は特に限定されず、例えば、図２８〜図３１の（ｂ）に示すように矩形などの四角形であってもよく、図２８〜図３１の（ｃ）に示すように円形であってもよい。または、図面と異なって、楕円形であってもよい。第２パッド１３２ｂのサイズも特に限定されず、第１接続部材１３０の他の領域に配置された第２パッド１３２ｂよりも相対的に大きい場合、第１及び第２ビア１３３ａ、１３３ｂをずらして配置する際の離間距離を十分に確保することができるため、応力分散の効果をさらに大きくすることができる。
図３２はＲまたはＲ'領域の他の一例を概略的に示す拡大図であり、図３３はＲまたはＲ'領域の他の一例を概略的に示す拡大図であり、図３４はＲまたはＲ'領域の他の一例を概略的に示す拡大図であり、図３５はＲまたはＲ'領域の他の一例を概略的に示す拡大図である。
図面を参照すると、第１接続部材１３０は、より多くの層である第１〜第４絶縁層１３１ａ、１３１ｂ、１３１ｃ、１３１ｄで構成されることができ、これに応じて、ビア及びパッドも第１〜第３ビア１３３ａ、１３３ｂ、１３３ｃ及び第１〜第４パッド１３２ａ、１３２ｂ、１３２ｃ、１３２ｄで構成されることができる。この際、第１及び第２ビア１３３ａ、１３３ｂは、第２パッド１３２ｂの中心線を基準として、互いに異なる方向に所定距離だけずらして配置することができる。また、第２及び第３ビア１３３ｂ、１３３ｃは、第３パッド１３２ｃの中心線を基準として、互いに異なる方向に所定距離だけずらして配置することができる。一方、第１及び第３ビア１３３ａ、１３３ｃは、同一方向に所定距離だけずらして配置することができる。その結果、第１〜第３ビア１３３ａ、１３３ｂ、１３３ｃを、いわゆる千鳥状（Ｓｔａｇｇｅｒｅｄ）に、より具体的には、いわゆるジグザグ（Ｚｉｇｚａｇ）状に配置することができる。
第１〜第３ビア１３３ａ、１３３ｂ、１３３ｃの配置をずらした距離ａ、ｂは、同一の距離または異なる距離とすることが可能である。この際、第１及び第２ビア１３３ａ、１３３ｂ及び第２及び第３ビア１３３ｂ、１３３ｃは、図３２または図３３に示すように、互いに重ならないように十分な距離をとって離隔するることができ、または第２及び第３パッド１３２ｂ、１３２ｃのサイズや第１〜第３ビア１３３ａ、１３３ｂ、１３３ｃのサイズによっては、図３４または図３５に示すように、互いに重なるように配置することもできる。また、ビアは、図３２または図３４に示すように、導電性物質で完全に充填されていてもよく、場合によっては、図３３または図３５に示すように、導電性物質がビアホールの壁に沿って形成されたものであってもよい。このような様々な形態でも、いわゆるジグザグ（Ｚｉｇｚａｇ）状に配置されることができれば、応力緩和の効果を得ることができる。
第２及び第３パッド１３２ｂ、１３２ｃの平面視における形状は特に限定されず、例えば、図３２〜図３５の（ｂ）に示すように矩形などの四角形であってもよく、図３２〜図３５の（ｃ）に示すように円形であってもよい。または、図面と異なって楕円形であってもよい。第２及び第３パッド１３２ｂ、１３２ｃのサイズも特に限定されず、第１接続部材１３０の他の領域に配置された第２及び第３パッド１３２ｂ、１３２ｃよりも相対的に大きい場合、第１〜第３ビア１３３ａ、１３３ｂ、１３３ｃをずらして配置する際の離間距離を十分に確保することができるため、応力分散の効果をさらに大きくすることができる。
図３６はＲまたはＲ'領域の他の一例を概略的に示す拡大図であり、図３７はＲまたはＲ'領域の他の一例を概略的に示す拡大図であり、図３８はＲまたはＲ'領域の他の一例を概略的に示す拡大図であり、図３９はＲまたはＲ'領域の他の一例を概略的に示す拡大図である。
図面を参照すると、第１接続部材１３０の構成は以下の点で図３２〜図３５に示す実施形態と類似している。すなわち、第１接続部材１３０は、より多くの層である第１〜第４絶縁層１３１ａ、１３１ｂ、１３１ｃ、１３１ｄで構成されることができ、これに応じて、ビア及びパッドも第１〜第３ビア１３３ａ、１３３ｂ、１３３ｃ及び第１〜第４パッド１３２ａ、１３２ｂ、１３２ｃ、１３２ｄで構成されることができる。この際、第１〜第３ビア１３３ａ、１３３ｂ、１３３ｃは、第２及び第３パッド１３２ｂ、１３２ｃの中心線を基準として、すべて互いに異なる方向に所定距離だけずらして配置することができる。その結果、第１〜第３ビア１３３ａ、１３３ｂ、１３３ｃを、いわゆる千鳥状（Ｓｔａｇｇｅｒｅｄ）に、具体的には、いわゆる螺線状（Ｓｐｉｒａｌ）に配置することができる。
第１〜第３ビア１３３ａ、１３３ｂ、１３３ｃの配置をそれぞれずらした距離ａ、ｂ、ｃは、同一の距離または異なる距離とすることが可能である。但し、第１〜第３ビア１３３ａ、１３３ｂ、１３３ｃを上記のようにいわゆる螺線状（Ｓｐｉｒａｌ）に配置するためには、第１〜第３ビア１３３ａ、１３３ｂ、１３３ｃは少なくとも互いに異なる方向にずらして配置されなければならない。この際、第１〜第３ビア１３３ａ、１３３ｂ、１３３ｃは、図３６または図３７に示すように、互いに重ならないように十分な距離をとって離隔することができるが、第２及び第３パッド１３２ｂ、１３２ｃのサイズや第１〜第３ビア１３３ａ、１３３ｂ、１３３ｃのサイズによっては、図３８または図４０に示すように、互いに重なるように配置することもできる。また、ビアは、図３６または図３８に示すように、導電性物質で完全に充填されていてもよく、場合によっては、図３７または図３９に示すように、導電性物質がビアホールの壁に沿って形成されたものであってもよい。このような様々な形態でも、いわゆる螺線状（Ｓｐｉｒａｌ）に配置されることができれば、応力緩和の効果を得ることができる。
第２及び第３パッド１３２ｂ、１３２ｃの平面視における形状は特に限定されず、例えば、図３６〜図３９の（ｂ）に示すように矩形などの四角形であってもよく、図３６〜図３９の（ｃ）に示すように円形であってもよい。または、図面と異なって楕円形であってもよい。第２及び第３パッド１３２ｂ、１３２ｃのサイズも特に限定されず、第１接続部材１３０の他の領域に配置された第２及び第３パッド１３２ｂ、１３２ｃよりも相対的に大きい場合、第１〜第３ビア１３３ａ、１３３ｂ、１３３ｃをずらして配置する際の離間距離を十分に確保することができるため、応力分散の効果をより大きくすることができる。
図４０はＲまたはＲ'領域の他の一例を概略的に示す拡大図であり、図４１はＲまたはＲ'領域の他の一例を概略的に示す拡大図であり、図４２はＲまたはＲ'領域の他の一例を概略的に示す拡大図であり、図４３はＲまたはＲ'領域の他の一例を概略的に示す拡大図である。
図面を参照すると、第１接続部材１３０の構成は図３６〜図３９に示す実施形態と以下の点で類似している。すなわち、第１接続部材１３０は、より多くの層である第１〜第５絶縁層１３１ａ、１３１ｂ、１３１ｃ、１３１ｄ、１３１ｅで構成することができ、これに応じて、ビア及びパッドも第１〜第４ビア１３３ａ、１３３ｂ、１３３ｃ、１３３ｄ及び第１〜第５パッド１３２ａ、１３２ｂ、１３２ｃ、１３２ｄ、１３２ｅで構成することができる。この際、第１〜第４ビア１３３ａ、１３３ｂ、１３３ｃ、１３３ｄは、第２〜第４パッド１３２ｂ、１３２ｃ、１３２ｄの中心線を基準として、すべて互いに異なる方向に所定距離だけずらして配置することができる。その結果、第１〜第４ビア１３３ａ、１３３ｂ、１３３ｃ、１３３ｄをいわゆる千鳥状（Ｓｔａｇｇｅｒｅｄ）に、具体的には、いわゆる螺線状（Ｓｐｉｒａｌ）に配置することができる。
第１〜第４ビア１３３ａ、１３３ｂ、１３３ｃ、１３３ｄの配置をそれぞれずらした距離ａ、ｂ、ｃ、ｄは、同一の距離または異なる距離とすることができる。但し、第１〜第４ビア１３３ａ、１３３ｂ、１３３ｃ、１３３ｄをいわゆる螺線状（Ｓｐｉｒａｌ）に配置するためには、第１〜第４ビア１３３ａ、１３３ｂ、１３３ｃ、１３３ｄは少なくとも互いに異なる方向にずらして配置しなければならない。この際、第１〜第４ビア１３３ａ、１３３ｂ、１３３ｃ、１３３ｄは、図４０または図４１に示すように、互いに重ならないように十分な距離をとって離隔することができるが、第２〜第４パッド１３２ｂ、１３２ｃ、１３２ｄのサイズや第１〜第４ビア１３３ａ、１３３ｂ、１３３ｃ、１３３ｄのサイズによっては、図４２または図４３に示すように、互いに重なるように配置することもできる。また、ビアは、図４０または図４２に示すように、導電性物質で完全に充填されていてもよく、場合によっては、図４１または図４３に示すように、導電性物質がビアホールの壁に沿って形成されたものであってもよい。このような様々な形態でも、いわゆる螺線状（Ｓｐｉｒａｌ）に配置されることができれば、応力緩和の効果を得ることができる。
第２〜第４パッド１３２ｂ、１３２ｃ、１３２ｄの平面視における形状は特に限定されず、例えば、図４０〜図４３の（ｂ）に示すように矩形などの四角形であってもよく、図４０〜図４３の（ｃ）に示すように円形であってもよい。または、図面と異なって楕円形であってもよい。第２〜第４パッド１３２ｂ、１３２ｃ、１３２ｄのサイズも特に限定されず、第１接続部材１３０の他の領域に配置された第２〜第４パッド１３２ｂ、１３２ｃ、１３２ｄよりも相対的に大きい場合、第１〜第４ビア１３３ａ、１３３ｂ、１３３ｃ、１３３ｄをずらして配置する際の離間距離を十分に確保することができるため、応力分散の効果をさらに大きくすることができる。
図４４は他の一例によるファンアウト半導体パッケージの第１パッドの配列の一例を示す平面図である。
図面を参照すると、第１接続部材１３０は、底面視において、電子部品１２０が配置された領域に対応する第１領域Ｘと、第１領域Ｘを囲む第２領域Ｙと、を含む。この際、第２領域Ｙのコーナー部分Ａは、上述のＲ領域及びＲ'領域に対応する領域であって、上述のようにパッケージ１００Ｂをボードに実装する際に第１接続端子１４５に応力が集中する領域である。したがって、少なくとも第２領域Ｙのコーナー部分Ａでは、応力緩和の効果を得ることができるように、上述のように第１及び第２ビア１３３ａ、１３３ｂを、その間に配置されてそれらと接続される第２パッド１３２ｂの中心線を基準として互いに異なる方向に所定距離だけずらして配置するのが好適である。そしてこの場合、パッケージ１００Ｂのボードレベルの信頼性を改善することができる。但し、応力の集中を防止するための上述した配置の工夫は第２領域Ｙのコーナー部分Ａを対象とする構成態様に限定されるものではなく、第２領域Ｙの最も外側の部分Ｂにも多くの応力が集中し得る。そのため、少なくともこの部分Ｂでは、上述のように第１及び第２ビア１３３ａ、１３３ｂを、その間に配置されてそれらと接続される第２パッド１３２ｂの中心線を基準として互いに異なる方向に所定距離ずらして配置することができ、この場合、ボードレベルの信頼性をさらに改善することができる。
図４５は他の一例によるファンアウト半導体パッケージの第１パッドの配列の他の一例を示す平面図である。
図面を参照すると、第２領域Ｙのコーナー部分Ａ１だけでなく、封止材１１０、電子部品１２０、及び第１接続端子１４５の三種の異種材料が互いに接する第１領域Ｘのコーナー部分及び第２領域Ｙの第１領域Ｘのコーナー部分を囲む部分Ａ２にも、パッケージ１００Ｂをボードに実装する際に第１接続端子１４５に応力が集中し得る。したがって、少なくとも第２領域Ｙのコーナー部分Ａ１だけでなく、さらに、第１領域Ｘのコーナー部分及び第２領域Ｙの第１領域Ｘのコーナー部分を囲む部分Ａ２でも、応力を緩和する効果が得られるように、上述のように第１及び第２ビア１３３ａ、１３３ｂを、その間に配置されてそれらと接続される第２パッド１３２ｂの中心線を基準として互いに異なる方向に所定距離だけずらして配置するのが好適である。そしてこの場合、パッケージ１００Ｂのボードレベルの信頼性をさらに改善することができる。但し、応力の集中を防止するための上述した配置の工夫は上記領域を対象とする構成態様に限定されるものではなく、第２領域Ｙの最も外側の部分Ｂ１及び／または第１領域Ｘの最も外側の部分Ｂ２にも多くの応力が集中し得る。そのため、少なくともこの部分Ｂ１およびＢ２では、上述のように第１及び第２ビア１３３ａ、１３３ｂを、その間に配置されてそれらと接続される第２パッド１３２ｂの中心線を基準として互いに異なる方向に所定距離だけずらして配置することができ、この場合、ボードレベルの信頼性をさらに改善することができる。
図４６は他の一例によるファンアウト半導体パッケージのビア及びパッドの様々な配置形態を概略的に示す図である。
図４６（ａ）は、第１及び第２ビア１３３ａ、１３３ｂの中心線を第２パッド１３２ｂの中心線からずらさずに配置した場合を示す。すなわち、第１及び第２ビア１３３ａ、１３３ｂの中心線の位置と第２パッド１３２ｂの中心線の位置が一致する場合を示す。これは、第１接続部材１３０において、パッケージ１００Ｂをボードに実装する際に第１接続端子１４５の応力がそれほど集中しないと考えられる領域における第１及び第２ビア１３３ａ、１３３ｂ及び第１〜第３パッド１３２ａ、１３２ｂ、１３２ｃの配置形態として実施することができる。この場合、第２パッド１３２ｂ等は、同一層に配置される第２配線１３４ｂ等の設計面積を最大限確保することができるように小さく形成（直径：Ｄ１）することができるため、設計自由度を向上させることができる。
図４６（ｂ）は、第１及び第２ビア１３３ａ、１３３ｂの中心線を第２パッド１３２ｂの中心線から互いに異なる方向にずらして配置した場合を示す。すなわち、第１及び第２ビア１３３ａ、１３３ｂの中心線が第２パッド１３２ｂの中心線と一致しない場合を示す。この場合、第１及び第２ビア１３３ａ、１３３ｂのそれぞれの中心線は、第２パッド１３２ｂの中心線を基準として、設計者により意図された第１オフセットＯ１だけずらして配置されている。これは、第１接続部材１３０において、パッケージ１００Ｂをボードに実装する際に、上述のように第１接続端子１４５の応力が相対的に集中する領域（Ａ１及び／またはＡ２）における第１及び第２ビア１３３ａ、１３３ｂ及び第１〜第３パッド１３２ａ、１３２ｂ、１３２ｃの配置形態として実施することができる。この場合、図面に示すように、第１オフセットＯ１がより大きくなるように第２パッド１３２ｂ等をずらして配置することで、さらに優れた応力緩和の効果を得るために、必要に応じて他の領域の第２パッド１３２ｂ等よりは大きく形成（直径：Ｄ２）することができるが、必ずしもこのような構成態様に限定されるものではない。
図４６（ｃ）に示す実施形態は、設計段階においては第１及び第２ビア１３３ａ、１３３ｂの中心線の位置が第２パッド１３２ｂの中心線からずれないように設計したが、製造工程上の限界により不可避的な製造誤差が生じ、第１及び第２ビア１３３ａ、１３３ｂの中心線の位置が第２パッド１３２ｂの中心線を基準として互いに異なる方向にずれて配置された場合を示す。すなわち、設計段階においては図３８（ａ）の配置形態を意図したが、製造工程上の限界により製造誤差が生じ、第１及び第２ビア１３３ａ、１３３ｂの中心線の位置が第２パッド１３２ｂの中心線から互いに異なる方向に意図せずしてずれて配置されてしまった場合である。この場合、第１及び第２ビア１３３ａ、１３３ｂのそれぞれの中心線は、第２パッド１３２ｂの中心線を基準として設計者が意図しない第２オフセットＯ２だけずれて配置されてしまっている。但し、同一層に配置される第２配線１３４ｂ等の設計面積を最大限確保することができるように第２パッド１３２ｂ等を小さく形成（直径：Ｄ３）するならば、第２オフセットＯ２は意図しなかったものであるため、平均すると設計者が意図した第１オフセットＯ１に比べて小さい。すなわち、場合によっては、第１接続部材１３０において、一つずつ個別に比較した際には任意の何れかの第２オフセットＯ２が第１オフセットＯ１より大きくなる場合があり得るが、第２オフセットＯ２の値を平均すると第１オフセットＯ１の平均よりも小さくなる。したがって、設計者が意図した第１オフセットＯ１に比べてボードレベルの信頼性の改善効果を充分に得ることができない。
図４６（ｄ）に示す実施形態では、意図的に千鳥状（Ｓｔａｇｇｅｒｅｄ）の配置を実現するために、第１及び第２ビア１３３ａ、１３３ｂが互いに異なる第２パッド１３２ｂ１、１３２ｂ２に接続されている。この場合、第１及び第２ビア１３３ａ、１３３ｂが千鳥状に配置されてはいるものの、第２パッド１３２ｂ１、１３２ｂ２をさらに多く形成しなければならないため製造工程が複雑となり、第２パッド１３２ｂ１、１３２ｂ２が占める面積（直径：Ｄ４）が大きくなりすぎて、第２配線１３４ｂの設計面積が小さくなるという問題点がある。この問題点を解決しない限り、最近最も重要な技術的要求として求められている薄型化及び小型化の要求に応えることができない。
図４７は他の一例によるファンアウト半導体パッケージのビア及びパッドの他の様々な配置形態を概略的に示す図である。
図４７（ａ）〜（ｄ）は、図４６（ａ）〜（ｄ）における第１接続部材１３０の絶縁層がより多くの層で構成され、これに応じてビア及びパッドもより多くの絶縁層上に配置された場合である。
図４７（ａ）は、第２及び第３ビア１３３ｂ、１３３ｃの中心線の位置を第３パッド１３２ｃの中心線からずらさずに配置した場合を示す。これは、第１接続部材１３０において、パッケージ１００Ｂをボードに実装する際に、第１接続端子１４５の応力がそれほど集中しないと考えられる領域における第２及び第３ビア１３３ｂ、１３３ｃ及び第２〜第４パッド１３２ｂ、１３２ｃ、１３２ｄの配置形態として実施することができる。この場合、第２〜第４パッド１３２ｂ、１３２ｃ、１３２ｄ等は、同一層に配置される第２〜第４配線１３４ｂ、１３４ｃ、１３４ｄ等の設計面積を最大限確保することができるように小さく形成（直径：Ｄ'１）することができるため、設計自由度を向上させることができる。
図４７（ｂ）は、第２及び第３ビア１３３ｂ、１３３ｃの中心線の位置を第３パッド１３２ｃの中心線から互いに異なる方向にずらして配置した場合を示す。この場合、第２及び第３ビア１３３ｂ、１３３ｃのそれぞれの中心線は、第３パッド１３２ｃの中心線を基準として、設計者により意図された第１オフセットＯ'１だけずらして配置されている。これは、第１接続部材１３０において、パッケージ１００Ｂをボードに実装する際に、上述のように第１接続端子１４５の応力が相対的に集中する領域（Ａ１及び／またはＡ２）における第２及び第３ビア１３３ｂ、１３３ｃ及び第２〜第４パッド１３２ｂ、１３２ｃ、１３２ｄの配置形態として実施することができる。この場合、第１オフセットＯ'１がより大きくなるように第２〜第４パッド１３２ｂ、１３２ｃ、１３２ｄ等をずらして配置することで、さらに優れた応力緩和の効果を得るために、必要に応じて、他の領域の第２〜第４パッド１３２ｂ、１３２ｃ、１３２ｄ等よりは大きく形成（直径：Ｄ'２）することができるが、必ずしもこのような構成態様に限定されるものではない。
図４７（ｃ）は、設計段階において第２及び第３ビア１３３ｂ、１３３ｃの中心線の位置が第３パッド１３２ｃの中心線からずれて配置ないように設計したが、製造工程上の限界により不可避的な製造誤差が生じ、第２及び第３ビア１３３ｂ、１３３ｃの中心線の位置と第３パッド１３２ｃの中心線の位置が互いに異なる方向にずれて配置された場合を示す。すなわち、設計段階では図４７（ａ）の配置形態を意図したが、製造工程上の限界により製造誤差が生じ、第２及び第３ビア１３３ｂ、１３３ｃの中心線の位置が第３パッド１３２ｃの中心線から互いに異なる方向に意図せずしてずれて配置されてしまった場合である。この場合、第２及び第３ビア１３３ｂ、１３３ｃのそれぞれの中心線の位置は、第３パッド１３２ｃの中心線を基準として、設計者が意図しない第２オフセットＯ'２だけずれて配置されている。但し、第２〜第４パッド１３２ｂ、１３２ｃ、１３２ｄ等は、同一層に配置される第２〜第４配線１３４ｂ、１３４ｃ、１３４ｄ等の設計面積を最大限確保することができるように小さく形成（直径：Ｄ'３）することができ、第２オフセットＯ'２は意図せずに生じたものであるため、平均すると設計者が意図した第１オフセットＯ'１に比べて小さくなる。すなわち、場合によっては第１接続部材１３０において、一つずつ個別に比較した際には任意の何れかの第２オフセットＯ'２が第１オフセットＯ'１より大きくなる場合があり得るが、第２オフセットＯ'２の値を平均すると第１オフセットＯ'１の平均よりも小さくなる。したがって、設計者が意図した第１オフセットＯ'１に比べてボードレベルの信頼性の改善効果を充分に得ることができない。
図４７（ｄ）は、意図的に千鳥状（Ｓｔａｇｇｅｒｅｄ）の配置を実現するために、第２及び第３ビア１３３ｂ、１３３ｃのそれぞれを互いに異なる第３パッド１３２ｃ１、１３２ｃ２に配置した場合である。この場合、第２及び第３ビア１３３ｂ、１３３ｃが千鳥状（Ｓｔａｇｇｅｒｅｄ）に配置されてはいるものの、第３パッド１３２ｃ１、１３２ｃ２をより多く形成しなければならないため製造工程が複雑となり、第３パッド１３２ｃ１、１３２ｃ２が占める面積（直径：Ｄ'４）が大きくなりすぎて、第３配線１３４ｃの設計面積が小さくなるという問題点がある。この問題点を解決しない限り、最近最も重要な技術的要求として求められている薄型化及び小型化の要求に応えることができない。
図４８は他の一例によるファンアウト半導体パッケージの変形例を概略的に示す断面図である。
図面を参照すると、他の一例によるファンアウト半導体パッケージ１００Ｂは、いわゆるパッケージオンパッケージ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ：ＰｏＰ）タイプであってもよい。すなわち、他の一例によるファンアウト半導体パッケージ１００Ｂは、封止材１１０を貫通する貫通配線１１３をさらに含むことができる。尚、パッケージ１００Ｂは、貫通配線１１３と接続される第２接続端子１５０をさらに含むことができる。それぞれの構成部材についての説明は上述した通りであるので省略する。
図４９は他の一例によるファンアウト半導体パッケージの他の変形例を概略的に示す断面図である。
図面を参照すると、他の一例によるファンアウト半導体パッケージ１００Ｂは、いわゆるパネルレベルパッケージ（Ｐａｎｅｌ Ｌｅｖｅｌ Ｐａｃｋａｇｅ：ＰＬＰ）タイプであってもよい。すなわち、他の一例によるファンアウト半導体パッケージ１００Ｂは、第１接続部材１３０上に配置され、貫通孔を有する第２接続部材１１５をさらに含むことができる。この際、電子部品１２０は第２接続部材１１５の貫通孔に配置することができる。第２接続部材１１５の貫通孔の内面、第２接続部材１１５の上面、及び／または第２接続部材１１５の下面には、必要に応じて金属層１１６、１１７、１１８を配置することができる。それぞれの構成部材についての説明は上述した通りであるので省略する。
図５０は他の一例によるファンアウト半導体パッケージの他の変形例を概略的に示す断面図である。
図面を参照すると、他の一例によるファンアウト半導体パッケージ１００Ｂは、いわゆるパネルレベルパッケージ（Ｐａｎｅｌ Ｌｅｖｅｌ Ｐａｃｋａｇｅ：ＰＬＰ）タイプであってもよく、且ついわゆるパッケージオンパッケージ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ：ＰｏＰ）タイプであってもよい。すなわち、他の一例によるファンアウト半導体パッケージ１００Ｂは、第２接続部材１１５を貫通する貫通配線１１３をさらに含むことができ、この際、第２接続部材１１５の上面及び下面には各種パターン１１２ａ、１１２ｂが配置され、貫通孔の内面には必要に応じて金属層１１６を配置することができる。尚、パッケージ１００Ｂは、貫通配線１１３と接続される第３接続端子１７０をさらに含むことができる。それぞれの構成部材についての説明は上述した通りであるので省略する。
図５１は他の一例によるファンアウト半導体パッケージの他の変形例を概略的に示す断面図である。
図面を参照すると、他の一例によるファンアウト半導体パッケージ１００Ｂは、いわゆるパネルレベルパッケージ（Ｐａｎｅｌ Ｌｅｖｅｌ Ｐａｃｋａｇｅ：ＰＬＰ）タイプであってもよく、且つ他の形態のいわゆるパッケージオンパッケージ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ：ＰｏＰ）タイプであってもよい。すなわち、第２接続部材１１５の上面及び／または下面に、第２接続部材１１５の貫通孔と一体化された貫通孔を有する内部絶縁層１１１ａ、１１１ｂをさらに配置することができる。第１内部絶縁層１１１ａには、封止材１１０に到達するまで第１内部絶縁層１１１ａの中を貫通する第３開口部（符号不図示）が形成されており、これを介してパターン１１２ａの一部を外部に露出させることができる。外部に露出されられたパターン１１２ａは、パッケージ１００Ｂ上に配置される他の形態の電子部品やファンアウト半導体パッケージをワイヤボンディングする際にパッドとしての役割を担うことができる。その他の構成は上述した構成態様と同様である。
図５２は他の一例によるファンアウト半導体パッケージの他の変形例を概略的に示す断面図である。
図面を参照すると、第２接続部材１１５の下面に形成されたパターン１１２ｂは、その一面が露出するように第２接続部材１１５の内部に埋め込まれたものであってもよい。この場合、第２接続部材１１５の下面に形成されたパターン１１２ｂの厚さは無視することができるほど薄いため、ファインピッチ化が可能となる。その他の構成は上述の通りである。
図５３は他の一例によるファンアウト半導体パッケージの他の変形例を概略的に示す断面図である。
図面を参照すると、第２接続部材１１５ａ、１１５ｂは多層構造として構成することができる。この際、第２接続部材１１５ａ、１１５ｂの内部にもパターン１１２ｃを配置することができる。第２接続部材１１５ａ、１１５ｂの内部に配置されたパターン１１２ｃはビア１１３ａ、１１３ｂを介して第２接続部材１１５ａ、１１５ｂの両側に形成されたパターン１１２ａ、１１２ｂと電気的に接続することができる。この場合、パッケージ１００Ｂにおいて、第１接続部材１３０の層数を減少させることができる。また、第１接続部材１３０の設計自由度を高めることができる。なお、第１接続部材１３０の製造時に発生する製造工程不良を減少させることができるため、収率を向上させることができる。その他の構成は上述した構成態様と同様である。
図５４はファンアウト半導体パッケージをボードに実装した際に、接続端子にクラックが発生する場合を概略的に示す断面図である。
図面を参照すると、ボード２００'は、ファンアウト半導体パッケージが実装される実装パッド２０１'を有する。この際、ファンアウト半導体パッケージは、上述したファンアウト半導体パッケージと以下の点で類似している。すなわち、当該ファンアウト半導体パッケージは、封止材１１０'、電子部品１２０'、第１接続部材１３０'、パッシベーション層１４０'、接続端子１４５'等を含むことができる。ファンアウト半導体パッケージは、接続端子１４５'がボード２００'の実装パッド２０１'に接続される形態でボード２００'に実装される。この際、ファンアウト半導体パッケージの第１接続部材１３０'において、応力Ｆが集中するコーナー領域でも、ビア１３３ａ'、１３３ｂ'がビアパッド１３２ａ'の中心線から全くずらされずに配置されている。そのため、該当領域の接続端子１４５'に発生する応力Ｆがそのまま接続端子１４５'に加えられ、クラックが発生しやすい構造となっていることが分かる。
図５５はファンアウト半導体パッケージが実装されたボードの接続端子にクラックが発生しない場合を概略的に示す断面図である。
図面を参照すると、ボード２００は、ファンアウト半導体パッケージが実装される実装パッド２０１を有する。ファンアウト半導体パッケージは上述のファンアウト半導体パッケージであってもよい。一側面から見ると、ファンアウト半導体パッケージの第１接続部材１３０において、応力Ｆが集中するコーナー領域で、ビア１３３ａは、パッド１３２ａ、１３２ｂの中心線を基準として任意の方向に所定距離だけずらして配置されている。他の側面から見ると、ファンアウト半導体パッケージ１００の第１接続部材１３０において、応力Ｆが集中するコーナー領域で、ビア１３３ａ、１３３ｂは、それらの間に配置されたパッド１３２ｂの中心線を基準として互いに異なる方向にずらして配置されている。このような配置形態では、バネ（Ｓｐｒｉｎｇ）作用により、接続端子１４５にかかる応力Ｆを緩和させることができるため、該当領域の接続端子１４５にクラックが発生しにくい構造となっていることが分かる。
本発明において、説明の便宜上、下側は、図面の断面を基準としてファンアウト半導体パッケージの実装面に向う方向を意味するものとして用い、上側は、下側の反対方向を意味するものとして用いた。尚、下側または上側に位置するということは、対象構成要素が、基準となる構成要素と該当方向に直接接触する場合だけでなく、該当方向に位置するが、直接接触していない場合も含む概念として用いた。但し、これは説明の便宜のために方向を定義したものであり、特許請求の範囲の権利範囲がこのような方向についての記載により特に限定されるものではないことはもちろんである。
以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
１０００ 電子機器
１０１０ メインボード
１０２０ チップ関連部品
１０３０ ネットワーク関連部品
１０４０ その他の部品
１０５０ カメラ
１０６０ アンテナ
１０７０ ディスプレイ
１０８０ バッテリー
１０９０ 信号ライン
１１００ スマートフォン
１１０１ 本体
１１１０ メインボード
１１２０ 部品
１１３０ カメラ
１００ ファンアウト半導体パッケージ
１１０ 封止材
１２０ 電子部品
１２０Ｐ 電極パッド
１３０ 第１接続部材
１３１ 絶縁層
１３２ パッド
１３３ ビア
１３４ａ 第１配線
１３４ｂ 第２配線
１４０ パッシベーション層
１４５、１５０、１７０ 接続端子
１１１ 内部絶縁層
１１２ パターン
１１３ 貫通配線
１１５ 第２接続部材
２００ ボード
２０１ 実装パッド

Claims (29)

  1. 第１絶縁層、前記第１絶縁層の両側にそれぞれ配置された第１パッドと第２パッド、及び前記第１パッドと前記第２パッドとを接続する第１ビアを含む第１接続部材と、
    前記第１接続部材上に配置された半導体チップと、
    前記半導体チップを封止する封止材と、を含み、
    前記第１ビアの中心線の配置は、前記第１パッドの中心線及び前記第２パッドの中心線の少なくとも一つの配置とは異なる配置である、半導体チップパッケージ。
  2. 前記第１絶縁層の前記第１パッドが配置された側に配置され、前記第１パッドの少なくとも一部を開口させる開口部を有するパッシベーション層をさらに含み、
    前記第１ビアの中心線の配置は前記開口部の中心線の配置とは異なる配置である、請求項１に記載の半導体チップパッケージ。
  3. 前記パッシベーション層の開口部に配置され、前記第１パッドと接続された接続端子をさらに含み、
    前記第１ビアの中心線の配置は前記接続端子の中心線の配置とは異なる配置である、請求項２に記載の半導体チップパッケージ。
  4. 前記パッシベーション層は半田レジスト層であり、前記接続端子は半田ボールである、請求項３に記載の半導体チップパッケージ。
  5. 前記第１接続部材は、前記半導体チップが配置された領域に対応する第１領域と、前記第１領域を囲む第２領域と、を含み、
    前記第１パッド、前記第２パッド、及び前記第１ビアは、前記第２領域のコーナー部分に配置される、請求項１から請求項４の何れか一項に記載の半導体チップパッケージ。
  6. 前記第１接続部材は、前記半導体チップが配置された領域に対応する第１領域と、前記第１領域を囲む第２領域と、を含み、
    前記第１パッド、前記第２パッド、及び前記第１ビアは、前記第１領域のコーナー部分及び前記第２領域の前記第１領域のコーナー部分を囲む部分に配置される、請求項１から請求項４の何れか一項に記載の半導体チップパッケージ。
  7. 前記第１接続部材は、前記半導体チップが配置された領域に対応する第１領域と、前記第１領域を囲む第２領域と、を含み、
    前記第１パッド、前記第２パッド、及び前記第１ビアは、前記第２領域の最外側部分に配置される、請求項１から請求項４の何れか一項に記載の半導体チップパッケージ。
  8. 前記第１接続部材は、前記半導体チップが配置された領域に対応する第１領域と、前記第１領域を囲む第２領域と、を含み、
    前記第１パッド、前記第２パッド、及び前記第１ビアは、前記第１領域の最外側部分に配置される、請求項１から請求項４の何れか一項に記載の半導体チップパッケージ。
  9. 前記第１ビアの中心線は、前記第１パッドの中心線を基準として前記半導体チップパッケージの外側方向にずらして配置される、請求項１から請求項８の何れか一項に記載の半導体チップパッケージ。
  10. 前記第１接続部材上に配置され、貫通孔を有する第２接続部材をさらに含み、
    前記半導体チップは前記第２接続部材の貫通孔に配置される、請求項１から請求項９の何れか一項に記載の半導体チップパッケージ。
  11. 前記第２接続部材を貫通する貫通配線と、
    前記第２接続部材の両面に配置された配線パターンと、をさらに含み、
    前記貫通配線及び配線パターンは前記半導体チップと電気的に接続される、請求項１０に記載の半導体チップパッケージ。
  12. 前記第１接続部材は、前記第１絶縁層上に配置された第２絶縁層と、前記第２絶縁層に形成された第２ビアと、をさらに含み、
    前記第２パッドは前記第１ビアと前記第２ビアとを接続し、
    前記第１ビアの中心線、前記第２ビアの中心線、及び前記第２パッドの中心線は互いに異なる位置にある、請求項１から請求項１１の何れか一項に記載の半導体チップパッケージ。
  13. 前記第２パッドは、前記第１接続部材の他の領域に配置されたビアパッドより広い平面積を有する、請求項１２に記載の半導体チップパッケージ。
  14. 前記第１接続部材は、前記半導体チップが配置された領域に対応する第１領域と、前記第１領域を囲む第２領域と、を含み、
    前記第１ビア、前記第２ビア、及び前記第２パッドは、前記第２領域のコーナー部分に配置される、請求項１２または請求項１３に記載の半導体チップパッケージ。
  15. 前記第１接続部材は、前記半導体チップが配置された領域に対応する第１領域と、前記第１領域を囲む第２領域と、を含み、
    前記第１ビア、前記第２ビア、及び前記第２パッドは、前記第１領域のコーナー部分及び前記第２領域の前記第１領域のコーナー部分を囲む部分に配置される、請求項１２または請求項１３に記載の半導体チップパッケージ。
  16. 前記第１接続部材は、前記半導体チップが配置された領域に対応する第１領域と、前記第１領域を囲む第２領域と、を含み、
    前記第１ビア、前記第２ビア、及び前記第２パッドは、前記第２領域の最外側部分に配置される、請求項１２または請求項１３に記載の半導体チップパッケージ。
  17. 前記第１接続部材は、前記半導体チップが配置された領域に対応する第１領域と、前記第１領域を囲む第２領域と、を含み、
    前記第１ビア、前記第２ビア、及び前記第２パッドは、前記第１領域の最外側部分に配置される、請求項１２または請求項１３に記載の半導体チップパッケージ。
  18. 前記第１ビア及び前記第２ビアは、千鳥状（Ｓｔａｇｇｅｒｅｄ）、ジグザグ状（Ｚｉｇｚａｇ）、または螺線状（Ｓｐｉｒａｌ）に配置される、請求項１２から請求項１７の何れか一項に記載の半導体チップパッケージ。
  19. ボードと、
    前記ボード上に実装される半導体チップパッケージと、を含み、
    前記半導体チップパッケージは、請求項１から１８の何れか一項に記載の半導体チップパッケージを備える、電子機器。
  20. 絶縁層、前記絶縁層の一面上に配置された第１及び第３パッド、前記絶縁層の他面上に配置された第２及び第４パッド、前記絶縁層を貫通し、前記第１及び第２パッドを接続する第１ビア、及び前記絶縁層を貫通し、前記第２及び第４パッドを接続する第２ビアを含む接続部材と、
    前記接続部材上に配置され、前記第１〜第４パッド、並びに前記第１及び第２ビアと電気的に接続された半導体チップと、を含み、
    前記半導体チップの中心線から前記第１パッド、前記第２パッド及び前記第１ビアの中心線までの距離は、前記半導体チップの中心線から前記第３パッド、前記第４パッド及び前記第２ビアの中心線までの距離よりも大きく、
    前記第１ビアの中心線と前記第１パッドの間の間隔、及び前記第１ビアの中心線と前記第２パッドとの間の間隔を平均した距離は、前記第２ビアの中心線と前記第３パッドとの間の間隔、及び前記第２ビアの中心線と前記第４パッドとの間の間隔を平均した距離よりも大きい、ファンアウト半導体パッケージ。
  21. 前記第１ビアの中心線の配置は、前記第１パッドの中心線及び前記第２パッドの中心線の少なくとも一つを基準として、前記半導体チップの中心線から遠くなる方向にオフセットされ、
    前記第２ビアの中心線の配置は、前記第３パッドの中心線及び前記第４パッドの中心線の少なくとも一つの位置と一致する、請求項２０に記載のファンアウト半導体パッケージ。
  22. 前記絶縁層の前記第１及び第３パッドが配置された側面上に配置され、前記第１及び第３パッドの少なくとも一部をそれぞれ露出させる第１及び第２開口部を有するパッシベーション層をさらに含み、
    前記第１ビアの中心線と前記第１開口部の中心線との間の間隔は、前記第２ビアの中心線と前記第２開口部の中心線との間の間隔より大きい、請求項２０または請求項２１に記載のファンアウト半導体パッケージ。
  23. 前記第１及び第２開口部上に配置された第１及び第２接続端子をさらに含み、
    前記第１及び第２接続端子は半田ボールである、請求項２２に記載のファンアウト半導体パッケージ。
  24. 前記接続部材は、前記絶縁層の一面及び他面にそれぞれ配置された第５及び第６パッドと、前記絶縁層を貫通し、前記第５及び第６パッドを接続する第３ビアと、をさらに含み、
    前記第３パッド、前記第４パッド及び前記第２ビアは、前記第１パッド、前記第２パッド及び前記第１ビアが配置された領域と、前記第５パッド、前記第６パッド及び前記第３ビアが配置された領域との間の領域に配置され、
    前記第３ビアの中心線と前記第５パッドの中心線との間の間隔、及び前記第３ビアの中心線と前記第６パッドの中心線との間の間隔を平均した距離は、前記第２ビアの中心線と前記第３パッドの中心線との間の間隔、及び前記第２ビアの中心線と前記第４パッドの中心線との間の間隔を平均した距離よりも大きい、請求項２０に記載のファンアウト半導体パッケージ。
  25. 複数の絶縁層、及び前記複数の絶縁層をそれぞれ貫通し、前記複数の絶縁層にそれぞれ形成された複数の第１配線パターンを電気的に接続させる複数の第１ビアを含む接続部材と、
    前記接続部材上に配置され、前記複数の第１ビアと電気的に接続された半導体チップと、を含み、
    前記複数の第１ビアのうち、前記複数の第１配線パターンの何れか一つと直接電気的に接続された何れか二つの中心線は互いにずれて配置されている、ファンアウト半導体パッケージ。
  26. 前記接続部材は、前記複数の絶縁層をそれぞれ貫通し、前記複数の絶縁層にそれぞれ形成された複数の第２配線パターンを介して互いに電気的に接続される複数の第２ビアをさらに含み、
    前記複数の第１ビアのうち、前記複数の第１配線パターンの何れか一つと直接接続された何れか二つの中心線の間のすべての間隔を平均した距離は、前記複数の第２ビアのうち、前記複数の第２配線パターンの何れか一つと直接接続された何れか二つの中心線の間のすべての間隔を平均した距離よりも大きい、請求項２５に記載のファンアウト半導体パッケージ。
  27. 前記複数の第１ビアの中心線から前記半導体チップの中心線までの距離は、前記複数の第２ビアの中心線から前記半導体チップの中心線までの距離より大きい、請求項２６に記載のファンアウト半導体パッケージ。
  28. 前記接続部材は、前記複数の絶縁層をそれぞれ貫通し、前記複数の絶縁層にそれぞれ形成された複数の第３配線パターンを介して互いに電気的に接続される複数の第３ビアをさらに含み、
    前記複数の第３ビアのうち、前記複数の第３配線パターンの何れか一つと直接接続された何れか二つの中心線の間のすべての間隔を平均した距離は、前記複数の第２ビアのうち、前記複数の第２配線パターンの何れか一つと直接接続された何れか二つの中心線の間のすべての間隔を平均した距離よりも大きい、請求項２７に記載のファンアウト半導体パッケージ。
  29. 前記複数の第１ビアと前記複数の第３ビアは、前記複数の第２ビアを基準として互いに対向するように配置される、請求項２８に記載のファンアウト半導体パッケージ。
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