KR20200025477A - 반도체 패키지 - Google Patents

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KR20200025477A
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Abstract

본 개시의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 적어도 하나의 절연층과 재배선층을 포함하는 연결 부재 - 상기 재배선층은 상기 절연층을 관통하는 비아와 상기 절연층의 상면에 위치하며 상기 비아에 연결된 재배선 패턴을 가짐 - ;와, 상기 연결 부재의 제1 면에 배치되며, 상기 재배선층과 연결된 접속 패드를 갖는 반도체 칩;과, 상기 연결 부재의 제1 면에 배치되며, 상기 반도체 칩을 봉합하는 봉합재;를 포함하며, 상기 재배선층은, 상기 절연층의 표면에 배치된 시드층과, 상기 시드층 상에 배치된 도금층을 포함하며, 상기 절연층과 상기 비아를 구성하는 시드층 부분의 계면은, 표면 거칠기(Rz)가 30㎚ 이상인 제1 요철면을 갖는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지에 관한 것이다.
최근에 경박 단소화를 이루고자 하는 패키징(Packaging) 기술이 활발히 연구되고 있으나, 제조공정 또는 사용 환경에서 열 응력으로 인한 패키지의 신뢰성(reliability)을 보장하는 것이 매우 중요하다.
이러한 열 응력은 이종 재료간의 접점에서 집중적으로 발생될 수 있다. 특히, 절연층 내에 재배선층의 불량을 야기하여 패키지의 신뢰성을 저하시키는 문제가 될 수 있다.
본 개시의 해결하고자 하는 기술적 과제들 중 하나는, 이종 재료 사이에서 발생되는 열 응력으로 인한 신뢰성 저하를 저감시킬 수 있는 반도체 패키지를 제공하는 것이다.
본 개시의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 적어도 하나의 절연층과 재배선층을 포함하는 연결 부재 - 상기 재배선층은 상기 절연층을 관통하는 비아와 상기 절연층의 상면에 위치하며 상기 비아에 연결된 재배선 패턴을 가짐 - ;와, 상기 연결 부재의 제1 면에 배치되며, 상기 재배선층과 연결된 접속 패드를 갖는 반도체 칩;과, 상기 연결 부재의 제1 면에 배치되며, 상기 반도체 칩을 봉합하는 봉합재;를 포함하며, 상기 재배선층은, 상기 절연층의 표면에 배치된 시드층과, 상기 시드층 상에 배치된 도금층을 포함하며, 상기 절연층과 상기 비아를 구성하는 시드층 부분의 계면은, 표면 거칠기(Rz)가 30㎚ 이상인 제1 요철면을 갖는 반도체 패키지를 제공한다.
본 개시의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 절연층과 상기 절연층을 관통하는 비아를 갖는 재배선층을 포함하는 연결 부재;와, 상기 연결 부재의 제1 면에 배치되며, 상기 재배선층과 연결된 접속 패드를 갖는 반도체 칩;과, 상기 연결 부재의 제1 면에 배치되며, 상기 반도체 칩을 봉합하는 봉합재;를 포함하며, 상기 절연층은 상기 비아가 관통하는 개구를 가지며, 상기 재배선층은, 상기 개구의 측벽 및 상기 절연층의 상면에 배치된 시드층과, 상기 시드층 상에 배치된 도금층을 포함하고, 상기 개구의 측벽 및 상기 절연층의 상면은 상기 비아의 바닥면에 위치한 시드층 부분의 표면 거칠기보다 큰 표면 거칠기를 갖는 반도체 패키지를 제공한다.
본 실시예에 따르면, 재배선층(특히, 비아)과 접하는 절연층의 계면을 요철면으로 제공함으로써 재배선층과 절연층의 접촉 면적을 증대하여 접합 강도를 향상시키고, 특히 비아와의 계면에서 발생되는 응력를 효과적으로 분산시킬 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 임베디드되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 7은 팬-아웃 반도체 패키지의 개략적으로 나타낸 단면도이다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 나타낸 개략적인 단면도이다.
도 10은 도 9의 반도체 패키지를 Ⅰ-Ⅰ' 선으로 절단하여 본 평면도이다.
도 11은 도 9의 반도체 패키지의 A 부분을 나타내는 확대 단면도이다.
도 12 및 도 13은 각각 비교예(요철 미적용)와 실시예(요철 적용)에 따른 반도체 패키지의 일부를 확대하여 촬영한 사진들이다.
도 14a 내지 도 14e는 본 개시의 일 실시예에 따른 반도체 패키지 제조방법을 나타내는 주요한 공정들의 단면도들이다.
도 15 및 도 16은 본 개시의 다양한 실시예에 따른 반도체 패키지를 나타내는 측단면도들이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동 부품 등이 포함될 수 있다. 또한, 기타 부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 2를 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체 칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체 칩 자체를 그대로 사용하지 않고 반도체 칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체 칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체 칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체 칩의 스케일보다 훨씬 크다. 따라서, 반도체 칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 첨부된 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이며, 도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 3 및 도 4를 참조하면, 반도체 칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 접속 패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체 칩(2220) 상에 반도체 칩(2220)의 사이즈에 맞춰 연결 부재(2240)를 형성한다. 연결 부재(2240)는 반도체 칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선 패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결 부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프 금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체 칩(2220), 연결 부재(2240), 패시베이션층(2250), 및 언더범프 금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체 칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지 형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체 칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체 칩이나 크기가 작은 반도체 칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체 칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이며, 도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 임베디드되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 5 및 도 6을 참조하면, 팬-인 반도체 패키지(2200)는 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 저융점 금속 또는 합금볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 봉합재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 임베디드될 수도 있으며, 임베디드된 상태로 인터포저 기판(2302)에 의하여 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 임베디드된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도이다.
도 7을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체 칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체 칩(2120)의 접속패드(2122)가 연결 부재(2140)에 의하여 반도체 칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결 부재(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프 금속층(2160)이 더 형성될 수 있다. 언더범프 금속층(2160) 상에는 저융점 금속 또는 합금볼(2170)이 더 형성될 수 있다. 반도체 칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결 부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
본 제조 공정은 반도체 칩(2120)의 외측에 봉합재(2130)를 형성한 후에 연결 부재(2140)가 형성될 수 있다. 이 경우에, 연결 부재(2140)는 반도체 칩(2120)을 봉합한 후에 실행되므로, 재배선층과 연결되는 비아(2143)는 반도체 칩(2120)에 가까울수록 작은 폭을 갖도록 형성될 수 있다(확대영역 참조).
이와 같이, 팬-아웃 반도체 패키지는 반도체 칩 상에 형성된 연결 부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체 칩의 I/O 단자를 모두 반도체 칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩 상에 형성된 연결 부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체 칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 8을 참조하면, 팬-아웃 반도체 패키지(2100)는 저융점 금속 또는 합금볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체 칩(2120) 상에 반도체 칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결 부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체 칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 임베디드되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 나타낸 개략적인 단면도이며, 도 10은 도 9의 반도체 패키지를 Ⅰ-Ⅰ' 선으로 절단하여 본 평면도이다.
도 9 및 도 10을 참조하면, 본 실시예에 따른 반도체 패키지(100)는, 서로 반대에 위치한 제1 면(140A)과 제2 면(140B)을 가지며 재배선층(redistribution layer, RDL)(145)을 포함하는 연결 부재(140)와, 상기 연결 부재(140)의 제1 면(140A)에 배치되며 상기 재배선층(145)과 연결된 접속 패드(120P)를 갖는 반도체 칩(120)과, 상기 연결 부재(140)의 제1 면(140A)에 배치되며 상기 반도체 칩(120)을 봉합하는 봉합재(130)를 포함한다.
상기 연결 부재(140)는 절연 부재(141)와 절연 부재(141)에 형성된 재배선층(145)을 포함한다. 상기 재배선층(145)은 절연 부재(141)의 서로 다른 2개의 레벨, 즉 제1 및 제2 절연층(141a,141b)에 각각 배치된 제1 및 제2 재배선층(145a,145b)을 포함할 수 있다. 본 실시예에 채용된 재배선층(145)은 2층 구조로 예시되어 있으나, 단일 또는 다른 수의 층 구조를 포함할 수 있다.
본 실시예에서, 재배선층(145)은 구조적으로 재배선 패턴(142)과 비아(143)로 구성된다. 구체적으로, 제1 재배선층(145a)은 제1 절연층(141a)에 배치된 제1 재배선 패턴(142a)과, 상기 제1 절연층(141a)을 관통하여 상기 제1 재배선 패턴(142a)과 반도체 칩(120)의 접속 패드(120P)를 연결하는 제1 비아(143a)를 포함한다. 이와 유사하게, 제2 재배선층(145b)은 제2 절연층(141b) 상에 배치된 제2 재배선 패턴(142b)과, 상기 제2 절연층(141b)을 관통하여 상기 제1 및 제2 재배선 패턴(142a,142b)을 연결하는 제2 비아(143b)를 포함한다.
다른 측면에서, 재배선층(145)은 상기 제1 및 제2 절연층(141a,141b)의 표면각각에 배치된 시드층(145S)과, 상기 시드층(145S) 상에 배치된 도금층(145P)로 구성될 수 있다. 예를 들어, 상기 시드층(145S)은 Ti, Ni, Cr 및 W중 적어도 하나를 포함할 수 있다. 특정 예에서, 시드층(145S)은 Ti-Cu 또는 Ti-W을 포함할 수 있다. 예를 들어, 상기 도금층(145P)은 Cu를 포함할 수 있다.
본 실시예에 채용된 연결 부재(140)는 절연 부재(141)와 재배선층(145)가 수지와 메탈의 이종 재료로 형성되므로, 이러한 이종 재료 간의 열팽창 계수의 차이로 의해 큰 열응력이 발생할 수 있으며, 이종 재료 간의 계면 박리(delamination) 또는 크랙(crack)과 같은 불량 원인이 될 수 있다.
일부 실시예에서, 감광성 절연 물질(Photo Imagable Dielectric: PID)로 절연 부재(141)(즉, 제1 및 제2 절연층(141a,141b))를 형성하고, 포토리소그래피 공정을 이용하여 제1 및 제2 절연층(141a,141b)에 미세화(예, 직경 30㎛ 이하)된 제1 및 제2 비아(143a,143b)를 형성할 수 있다. 이 경우에, 제1 및 제2 비아(143a,143b)는 제1 및 제2 절연층(141a,141b)과의 접촉 면적의 감소로 인해 접합강도가 크게 낮아지고, 상당한 열응력이 발생할 경우에 박리나 들뜸 현상이 쉽게 야기될 수 있다. 그 결과, 반도체 패키지(100)의 신뢰성이 크게 저하될 수 있다.
도 11은 도 9의 반도체 패키지의 "A" 부분을 나타내는 확대 단면도이다.
도 9와 함께, 도 11를 참조하면, 상기 제1 절연층(141a)과 상기 제1 비아(143a)를 구성하는 시드층(145S) 부분의 계면과, 상기 제2 절연층(141b)과 상기 제2 비아(143b)를 구성하는 시드층(145S) 부분의 계면은, 제1 요철면(uneven surface: R1)을 가질 수 있다. 이러한 제1 요철면은 비아와 절연층의 접합강도를 향상시킬 수 있다.
시드층(145S)과 도금층(145P) 사이의 계면들도 각각 제2 요철면(R2)을 갖는다. 이러한 제2 요철면(R2)은 제1 요철면(R1)을 충분한 표면 거칠기를 갖도록 형성함으로써 얻어질 수 있다. 예를 들어, 시드층(145S)의 다른 표면에 제2 요철면(R2)을 부여하기 위해서, 제1 요철면(R1)은 그 표면 거칠기(Rz)가 30㎚ 이상이 되도록 형성될 수 있다. 예를 들어, 상기 제1 요철면(R1)의 표면 거칠기는 50㎚ 이상일 수 있다. 특정 예에서, 상기 제1 요철면(R1)의 표면 거칠기는 50∼70㎚ 범위일 수 있다.
제1 요철면(R1)은 제1 및 제2 절연층(141a,141b)의 개구(OP) 측벽에 충분한 거칠기를 부여함으로써 제공될 수 있다. 이에 대해서는, 도 14a 내지 도 14e에 도시된 공정을 참조하여 후술하기로 한다.
제1 요철면(R1)은 적어도 상기 제1 및 제2 비아(143a,143b)의 바닥면에 위치한 시드층(145S) 부분의 표면 거칠기보다 큰 표면 거칠기를 가질 수 있다. 앞서 설명한 바와 같이, 제1 요철면(R1)은 제1 및 제2 절연층(141a,141b)의 표면에 의도적으로 충분한 거칠기를 부여하여 얻어지는 반면에, 상기 제1 및 제2 비아(143a,143b)의 바닥면에 위치한 시드층(145S) 부분은 추가적인 조화처리가 적용되지 않는 도전 패턴(예, 접속 패드 (120P) 또는 제1 재배선층(145a)) 상에 위치하므로, 의도적으로 부여된 표면 거칠기를 갖지 않는다. 따라서, 상기 제1 및 제2 비아(143a,143b)의 측벽(제1 요철면(R1))은 상기 제1 및 제2 비아(143a,143b)의 바닥면의 표면 거칠기보다 큰 표면 거칠기를 갖는다.
본 실시예에서는, 제1 및 제2 요철면(R1,R2)은 제1 및 제2 비아(143a,143b) 모두에 적용된 형태로 예시되어 있으나, 일부 비아에만 선택적으로 요철면이 제공될 수도 있다. 예를 들어, 발열원인 반도체 칩(120)과 인접한 제1 재배선층(145a)의 제1 비아(143a)의 시드층(145S) 부분에만 제1 및 제2 요철면(R1,R2)을 부여할 수도 있다.
본 실시예에서, 상기 제1 요철면(R1)은 각각, 상기 제1 절연층(141a)의 상면과 상기 제1 재배선 패턴(142a)을 구성하는 시드층(145S) 부분의 계면과, 상기 제2 절연층(141b)의 상면과 상기 제2 재배선 패턴(142b)을 구성하는 시드층(145S) 부분의 계면으로 연장될 수 있다. 도 11에 도시된 바와 같이, 제1 및 제2 절연층(141a,141b)의 상면들은 제1 요철면(R1)과 유사한 표면 거칠기를 갖도록 형성될 수 있다. 이는 개구(OP)의 내부 측벽을 조화처리하는 과정에서, 제1 및 제2 절연층(141a,141b)의 상면도 노출되어 개구(OP)의 내부 측벽과 함께 조화처리된 결과로 이해할 수 있다. 또한, 상기 제2 요철면(R2)도 역시 상기 제1 및 제2 재배선 패턴(142a,142b)을 구성하는 시드층(145S) 부분과 도금층(145P)의 계면들로 연장될 수 있다.
상기 반도체 패키지(100)는, 상기 연결 부재(140)의 제2 면(140B)에 배치된 패시베이션층(150)과, 상기 패시베이션층(150)의 복수의 개구를 통하여 제2 재배선 패턴(142b)(또는 제2 재배선층(145b))에 연결된 UBM(Under Bump Metallurgy) 층(160)을 포함한다.
본 실시예에 채용된 UBM 층(160)은 상기 패시베이션층(150) 상에 배치된 복수의 UBM 패드(162)와, 상기 패시베이션층(150)을 관통하여 상기 복수의 UBM 패드(162)와 제2 재배선 패턴(142b)을 각각 연결하는 복수의 UBM 비아(163)를 포함할 수 있다. 상기 제2 재배선 패턴(142b)은 각각 관련 UBM 패드(162)와 대응되는 형상과 크기를 가질 수 있다.
상기 반도체 패키지(100)는, 복수의 UBM 층(160), 특히 복수의 UBM 패드(162) 상에 각각 배치된 복수의 전기연결 구조체(170)를 포함할 수 있다. 반도체 패키지(100)는 전기연결 구조체(170)를 이용하여 메인 보드와 같은 기판의 패드에 실장될 수 있다. 여기서, UBM 층(160)은 전기연결 구조체(170)와 재배선층(145) 사이의 열충격으로 인한 전기연결 구조체(170)의 크랙 발생을 억제하여 신뢰성을 개선할 수 있다.
이하, 본 실시예에 따른 반도체 패키지(100)의 각 구성요소를 더욱 상세하게 설명한다.
지지 프레임(110)은 반도체 패키지(100)의 강성을 향상시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 캐비티(110H) 내에서 반도체 칩(120)이 지지 프레임(110)의 측벽은 소정거리로 이격되어 배치된다. 반도체 칩(120)의 측면 주위는 지지 프레임(110)에 의하여 둘러싸일 수 있다. 일부 실시예에서는 지지 프레임(110)를 생략할 수 있다.
지지 프레임(110)은 절연 물질을 포함할 수 있다. 예를 들어, 상기 절연 물질은 에폭시 수지와 같은 열경화성 수지 또는 폴리이미드와 같은 열가소성 수지를 포함하며, 이들 수지가 무기 필러와 혼합되거나, 또는 무기 필러와 함께 유리 섬유(Glass Fabric) 등의 심재에 함침된 수지일 수 있다. 특정 예에서, 지지 프레임은, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 유리 섬유 등을 포함하는 프리프레그와 같은 강성이 높은 지지 프레임(110)을 사용하면, 반도체 패키지(100)의 워피지(warpage)를 제어할 수 있다.
반도체 칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이때 집적회로는, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 한정되는 것은 아니며, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩이나, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩일 수도 있다. 또한, 이들이 서로 조합되어 배치될 수도 있음은 물론이다.
반도체 칩(120)은 액티브 웨이퍼를 기반으로 형성된 것일 수 있다. 이 경우 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 다양한 회로가 형성될 수 있다. 접속 패드(12OP)는 반도체 칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디 상에는 접속 패드(120P)를 노출시키는 패시베이션막(미도시)이 형성될 수 있으며, 패시베이션막은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 패시베이션막을 통하여 접속 패드(120P)의 하면은 봉합재(130) 하면과 단차를 가질 수 있으며, 봉합재(130)가 접속 패드(120P) 하면으로 블리딩되는 것을 억제할 수 있다. 기타 필요한 위치에 절연막(미도시) 등이 더 배치될 수도 있다. 반도체 칩(120)은 베어 다이(bare die)일 수 있으나, 필요에 따라서, 반도체 칩(120)의 활성면(접속 패드(120P)가 형성된 면) 상에 재배선층(미도시)이 더 형성될 수 있으며, 범프(미도시) 등이 접속 패드(120P)와 연결된 형태를 가질 수도 있다.
봉합재(130)는 지지 프레임(110) 및 반도체 칩(120) 등의 전자 부품을 보호하기 위한 구조로서 제공된다. 봉합형태는 특별히 제한되지 않으며, 지지 프레임(110), 반도체 칩(120) 등의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(130)는 지지 프레임(110)의 상면과 반도체 칩(120)을 덮을 수 있으며, 캐비티(110H)의 측벽과 반도체 칩(120)의 측면 사이의 공간을 채울 수 있다. 또한, 봉합재(130)는 반도체 칩(120)과 연결부재(140) 사이의 공간의 적어도 일부를 채울 수도 있다. 봉합재(130)가 캐비티(110H)을 채움으로써, 구체적인 물질에 따라 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다.
예를 들어, 봉합재(130)는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기 필러와 혼합되거나, 또는 무기 필러와 함께 유리 섬유 등의 심재에 함침된 수지, 예를 들면, 프리프레그, ABF, FR-4, BT 등이 사용될 수 있다. 일부 실시예에서, 감광성 절연(PID) 수지를 사용할 수도 있다.
연결 부재(140)는 앞서 설명한 바와 같이 절연 부재(141)와 상기 절연 부재(141)에 형성된 재배선층(145)을 포함할 수 있다. 상기 절연 부재(141)는 에폭시 수지와 같은 열경화성 수지 또는 폴리이미드와 같은 열가소성 수지를 포함할 수 있다. 예를 들어, 프리프레그, ABF, FR-4, BT 등이 사용될 수 있다. 특정 예에서, 상기 절연 부재(141)는 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 감광성 물질을 사용하는 경우에, 각각의 절연층(141a,141b)은 보다 얇게 형성될 수 있으며, 보다 용이하게 비아(143)의 미세한 피치를 달성할 수 있다. 예를 들어, 각각의 절연층(141a,141b)은 재배선 패턴(142)을 제외한 패턴 사이의 두께가 약 1㎛ 내지 약 10㎛이 될 수 있다.
본 실시예에서, 상기 절연 부재(141)는 PID와 같은 감광성 절연물질을 포함하며, 상기 패시베이션층(150)은 비감광성 절연물질로서, 열경화성 수지 또는 열가소성 수지를 포함할 수 있다.
재배선 패턴(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 재배선 패턴(142)은 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함할 수 있다. 또한, 비아패드 패턴, 솔더 패드 패턴 등을 포함할 수 있다. 예를 들어, 재배선 패턴(142)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti) 또는 이들의 합금과 같은 도전성 물질을 포함할 수 있다. 예를 들어, 재배선 패턴(142)의 두께는 약 0.5㎛ 내지 약 15㎛ 정도일 수 있다.
비아(143)는 다른 레벨에 위치한 요소로 사용된다. 예를 들어, 비아(143)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti) 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 비아(143)는 도전성 물질로 완전히 충전되거나, 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 예를 들어, 비아(143)는 테이퍼 형상 또는 원통 형상과 같은 다양한 다른 형상을 가질 수 있다.
전기연결 구조체(170)는 도전성 물질, 예를 들면, Sn-Al-Cu와 같은 저융점 합금으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 전기연결 구조체(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결 구조체(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 저융점 합금을 포함할 수 있다. 전기연결 구조체(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다.
도 12 및 도 13은 각각 비교예(요철 미적용)와 실시예(요철 적용)에 따른 반도체 패키지의 일부를 확대하여 촬영한 사진들이다.
도 12을 참조하면, 비아(143')를 구성하는 시드층(145S')은 절연층(141)과의 계면뿐만 아니라 도금층(145P')과의 계면에도 요철이 형성되지 않는다. 두 계면 모두가 비교적 매끄러운 상태를 나타나 있는 것을 확인할 수 있다. 이러한 매끄러운 계면은 접촉면적이 작으므로, 밀착강도가 작다. 특히, 미세한 크기의 비아일 경우에는 절연층(141)으로부터 쉽게 들뜨는 불량이 유발할 수 있다.
이와 달리, 도 13을 참조하면, 비아(143)를 구성하는 시드층(145S)과 제2 절연층(141b)의 계면은 제1 요철면(R1)이 형성되고, 비아(143)를 구성하는 시드층(145S)과 도금층(145P)의 계면에도 제2 요철면(R2)이 형성된다. 이러한 제1 및 제2 요철면(R1,R2)에 의해 비아(143)는 절연층(141)과의 밀착강도가 강화되어 반도체 패키지의 신뢰성을 향상시킬 수 있다.
상기 제1 요철면(R1)의 표면 거칠기(Rz)는 30㎚ 이상이며, 바람직하게는 50㎚ 이상일 수 있다. 반면에, 제1 재배선층(145a)에 접하는 비아(143)의 바닥면은 제1 요철면(R1)의 표면 거칠기보다 작은 표면 거칠기를 가질 수 있다. 구체적으로, 제1 재배선층(145a)의 노출된 영역에는 의도적으로 요철이 형성되지 않으므로, 거의 매끄러운 표면(예, 표면거칠기 10㎚ 이하)을 갖는 반면에, 비아(143)의 측벽은 제1 요철면과 같은 높은 표면 거칠기를 가질 수 있다.
이하, 첨부된 도면을 참조하여, 본 개시의 일 실시예에 따른 반도체 패키지 제조방법을 설명한다. 본 제조방법을 설명하는 과정에서 다양한 특징들 및 장점들이 구체적으로 이해될 수 있을 것이다.
도 14a 내지 도 14e는 본 개시의 일 실시예에 따른 반도체 패키지 제조방법을 나타내는 주요한 공정들의 단면도들로서, 도 11에 도시된 부분, 즉 반도체 패키지(100)에서 "A" 부분을 나타내는 도면들로 이해될 수 있다.
본 실시예에 따른 제조방법은 도 9에 도시된 반도체 패키지(100)의 제조방법 중 연결 부재의 형성과정을 나타낸다. 구체적으로, 일련의 공정은 반도체 칩(120)의 활성면에 연결 부재(140) 중 제1 절연층 및 제1 재배선층(145a)을 형성된 후에 제2 재배선층 형성과정을 나타낸다.
도 14a를 참조하면, 제1 재배선층(145a)이 형성된 제1 절연층(141a) 상에 제2 절연층(145b)을 형성한다.
제2 절연층(141b)은 제1 절연층(141a)과 유사한 물질로 형성될 수 있다. 본 실시예에서, 제2 절연층(141b)은 감광성 절연 물질을 포함할 수 있다. 본 공정은 미경화된 필름을 이용한 라미네이션 공정으로 수행될 수 있다. 이에 한정되지 않으며, 액상인 감광성 절연 물질을 도포하여 경화시키는 방식으로 수행될 수 있다.
다른 실시예에서는, 제2 절연층(141b)은 에폭시 수지와 같은 열경화성 수지 또는 폴리이미드와 같은 열가소성 수지를 포함할 수 있다. 예를 들어, 프리프레그, ABF, FR-4, BT 등이 사용될 수 있다.
이어, 도 14b을 참조하면, 제2 절연층(141b)에 비아를 형성하기 위한 개구(OP)를 형성한다.
본 개구(OP)의 형성공정은 포토리소그래피 공정을 이용하여 수행될 수 있다. 정밀한 포토리소그래피 공정을 이용하므로, 개구(OP)의 사이즈를 크게 감소시켜 파인 피치(fine pitch)(예를 들어, 30㎛ 이하)를 제공할 수 있다. 개구(OP)는 제2 절연층(141b)에 의해 제공되는 측벽(OP_S) 및 제1 재배선 패턴(142a)으로 제공되는 바닥면(OP_B)을 포함할 수 있다.
다른 실시예에서, 제2 절연층(141b)을 열경화성 수지 또는 열가소성 수지를 사용하는 경우에는 레이저 드릴 공정을 이용하여 개구(OP)를 형성할 수도 있다. 예를 들어, 엑시머 레이져(excimer laser), UV 레이저 또는 CO2 레이저를 이용할 수 있다.
다음으로, 도 14c를 참조하면, 개구(OP)가 형성된 제2 절연층(141b)에 조화처리를 적용한다.
본 조화처리는 산소(O2) 및 비활성 가스(예, Ar)를 이용한 플라즈마 전처리 공정으로 수행될 수 있다. 이 경우에, 개구(OP)의 측벽(OP_S)뿐만 아니라 제2 절연층(141b)의 상면까지 제1 요철면(R1)이 형성될 수 있다. 반면에, 개구에 노출된 제1 배선 패턴은 반응하지 않으므로, 개구(OP)의 바닥면(OP_B)은 의도적인 표면 거칠기가 부여되지 않을 수 있다.
다른 실시예에서는, 상술된 플라즈마를 이용한 조화과정을 대신하여 화학적 반응을 위한 식각액이 사용될 수 있다. 예를 들어, 개구(OP)의 측벽(OP_S)에 별도의 디스미어 공정을 수행할 수도 있다. 이 경우에는, 제2 절연층(141b)의 상면과 개구(OP)의 바닥면(OP_B)에는 요철면이 제공되지 않고, 개구(OP)의 측벽(OP_S)에 한하여 요철면이 제공될 수도 있다(도 15 참조).
이어, 도 14d를 참조하면, 조화처리된 제2 절연층(141b) 상에 시드층(145S)을 형성한다.
시드층(145S)은, 제2 절연층(141b)의 노출된 표면, 즉 개구(OP)의 측벽(OP_S) 및 바닥면(OP_B)뿐만 아니라, 제2 절연층(141b)의 상면에도 형성될 수 있다. 예를 들어, 본 증착 공정은 CVD(chemical vapor deposition), PVD(Physical Vapor Deposition) 또는 스퍼터링(sputtering)에 의해 수행될 수 있다. 예를 들어, 시드층(145S)은 Ti, Ni, Cr 및 W 중 적어도 하나를 포함할 수 있다. 특정 예에서, 시드층(145S)은 Ti-Cu 또는 Ti-W일 수 있다.
다음으로, 도 14e를 참조하면, 상기 시드층(145S)의 원하는 영역에 도금층(145P)을 형성한다.
본 공정은 드라이 필름 패턴(DF)을 이용하여, 전해 동도금 또는 무전해 동도금 등으로 형성할 수 있다. 구체적으로, 시드층(145S) 전체 영역에 드라이 필름을 형성하고, 원하는 시드층(145S) 영역이 개방되도록 드라이 필름 패턴(DF)을 형성한 후에 전해 동도금 또는 무전해 동도금을 수행할 수 있다. 예를 들어, 도금공정은 서브트랙티브(Subtractive), 애디티브(Additive), SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 등의 방법을 이용하여 형성할 수 있으나, 이에 한정되는 것은 아니다.
후속 공정에서, 드라이 필름 패턴(DF)을 제거한 후에 시드층(145S)의 노출영역(Sㄸ)을 에천트를 이용하여 선택적으로 제거하여 원하는 제2 재배선층(145b)을 형성할 수 있다. 추가적으로, 패시베이션층(150)을 형성하고, 제2 재배선층(145b)에 연결된 UBM 층(160)과 전기연결 구조체(170)를 형성함으로써 도 9 및 도 11에 도시된 반도체 패키지(100)를 제조할 수 있다.
앞선 실시예와 같이 조화처리(도 14b 참조)는 산소(O2) 및 비활성 가스(예, Ar)를 이용한 플라즈마 전처리 공정으로 수행될 수 있다. 원하는 표면 거칠기를 얻기 위해서 산소 플라즈마 처리와 함께 비활성 가스를 이용한 플라즈마 처리 공정을 수행할 수 있다. 아래의 표1은 PID와 같은 감광성 물질층 표면에 플라즈마 전처리 조건에 따라 얻어지는 표면 거칠기를 나타낸다.
아래의 표1과 같이, 산소(O2) 플라즈마 처리만을 수행하는 경우보다, 산소(O2) 플라즈마 처리를 수행한 후에, Ar과 같은 비활성 가스를 이용한 플라즈마 처리 공정을 수행함으로써 30㎚ 이상의 표면 거칠기를 얻을 수 있었다.
플라즈마 전처리 조건 표면거칠기 (Rz: ㎚)
미처리 3.233
O2 (2분) 8.807
O2 (2분) + Ar (1분) 59.621
O2 (2분) + Ar (2분) 39.613
O2 (2분) + Ar (3분) 49.252

본 발명은 다양한 형태의 반도체 패키지에 적용될 수 있다. 예를 들어, 지지 프레임(110)에 재배선 구조를 도입할 수 있으며, 이 경우에는, 반도체 패키지가 POP(Package on Package) 타입의 팬-아웃 패키지로 활용될 수도 있다.
도 15는 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도이다.
도 15를 참조하면, 본 실시예에 따른 반도체 패키지(100A)는, 배선 구조를 갖는 지지 프레임(110')를 갖는 점과 연결 부재(140)의 재배선층(145)이 상이한 점을 제외하고, 도 9에 도시된 구조와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 9에 도시된 반도체 패키지(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
본 실시예에 따른 반도체 패키지(100A)는 반도체 칩(120)을 실장하기 위한 캐비티(110H)를 갖는 지지 부재(110')를 포함한다. 상기 지지 부재(110')는 연결 부재(140) 상에 배치되며 재배선층(145)과 연결된 배선 구조를 갖는다.
구체적으로, 본 실시예에 채용된 지지 프레임(110')는, 제1 유전층(111a)과, 제1 유전층(111a)의 양면에 배치된 제1 배선층(112a) 및 제2 배선층(112b)과, 제1 절연층(112a) 상에 배치되며 제1 배선층(112a)을 덮는 제2 유전층(111b)과, 제2 유전층(111b) 상에 배치된 제3 배선층(112c)과, 제1 유전층(111a) 상에 배치되어 제2 배선층(112b)을 덮는 제3 유전층(111c)과, 제3 유전층(111c) 상에 배치된 제4 배선층(112d)을 포함한다. 제1 내지 제4 배선층(112a,112b,112c,112d)는 반도체 칩(120)의 접속 패드(120P)와 전기적으로 연결될 수 있다.
지지 프레임(110)가 더 많은 수의 제1 내지 제4 배선층(112a,112b,112c,112d)을 포함할 수 있으므로, 연결 부재(140)를 더욱 간소화할 수 있다. 따라서, 연결 부재(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다.
한편, 제1 내지 제4 배선층(112a,112b,112c,112d)은 제1 내지 제3 유전층(111a,111b,111c)을 각각 관통하는 제1 내지 제3 비아(113a,113b,113c)를 통하여 전기적으로 연결될 수 있다.
제1 유전층(111a)은 제2 유전층(111b) 및 제3 유전층(111c)의 두께보다 큰 두께를 가질 수 있다. 제1 유전층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2 유전층(111b) 및 제3 유전층(111c)은 더 많은 수의 배선층(112c,112d)을 형성하기 위하여 도입될 수 있다. 제1 유전층(111a)은 제2 유전층(111b) 및 제3 유전층(111c)과 상이한 절연물질을 포함할 수 있다. 예를 들면, 제1 유전층(111a)은 심재, 필러, 및 절연수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2 유전층(111c) 및 제3 유전층(111c)은 필러 및 절연 수지를 포함하는 ABF 필름 또는 PID 필름일 수 있으나, 이에 한정되는 것은 아니다. 유사한 관점에서, 제1 유전층(111a)을 관통하는 제1 비아(113a)는 제2 및 제3 유전층(111b, 111c)을 관통하는 제2 및 제3 비아(113b, 113c)보다 직경이 클 수 있다.
지지 프레임(110')의 제3 배선층(112c)의 하면은 반도체 칩(120)의 접속 패드(120P)의 하면보다 하측에 위치할 수 있다. 또한, 연결 부재(140)의 재배선 패턴(142)과 지지 프레임(110)의 제3 배선층(112c) 사이의 거리는 연결 부재(140)의 재배선 패턴(142)과 반도체 칩(120)의 접속 패드(120P) 사이의 거리보다 작을 수 있다.
본 실시예와 같이, 제3 배선층(112c)이 제2 유전층(111b) 상에 돌출된 형태로 배치될 수 있으며, 그 결과 연결 부재(140)와 접할 수 있기 때문이다. 지지 프레임(110)의 제1 배선층(112a) 및 제2 배선층(112b)은 반도체 칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 지지 프레임(110')은 반도체 칩(120)의 두께에 대응하게 형성할 수 있으며, 지지 프레임(110) 내부에 형성된 제1 배선층(112a) 및 제2 배선층(112b)은 반도체 칩(120)의 활성면과 비활성면 사이 레벨에 배치될 수 있다.
지지 프레임(110')의 제1 내지 제4 배선층(112a,112b,112c,112d)의 두께는 연결 부재(140)의 재배선 패턴(142)의 두께보다 클 수 있다. 지지 프레임(110')은 반도체 칩(120) 이상의 두께를 가질 수 있으며, 제1 내지 제4 배선층(112a,112b,112c,112d)은 상대적으로 큰 두께로 형성할 수 있다. 반면에, 연결 부재(140)의 재배선 패턴(142)은 박형화를 위하여 보다 상대적으로 작은 두께로 형성될 수 있다.
본 실시예에 채용된 연결 부재(140)는 단일 레벨의 재배선층(146)을 포함한다. 재배선층(145)은 절연층(141) 상에 형성된 재배선 패턴(142)과, 절연층(141)을 관통하여 접속 패드(120P)와 재배선 패턴(142)을 연결하는 비아(143)를 포함한다. 비아(143)의 측벽에만 제1 요철면(R1)이 형성되고, 절연층(141)과 재배선 패턴(142) 사이에는 의도적으로 조화처리되지 않을 수 있다.
구체적으로, 개구(OP)의 측벽과 시드층(145S)의 계면에만 제1 요철면(R1)이 형성되고, 비아(143)를 구성하는 시드층(145S) 부분과 도금층(145P) 부분의 계면에 제2 요철면(R2)이 형성될 수 있다.
도 16은 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도이다.
도 16을 참조하면, 본 실시예에 따른 반도체 패키지(100B)는, 배선 구조를 갖는 지지 부재(110")를 갖는 점과 UBM 층(160) 구조가 상이한 점을 제외하고, 도 9에 도시된 구조와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 9에 도시된 반도체 패키지(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
본 실시예에 따른 반도체 패키지(100B)는 반도체 칩(120)을 실장하기 위한 캐비티(110H)를 갖는 지지 부재(110")를 포함한다. 상기 지지 부재(110")는 연결 부재(140) 상에 배치되며 재배선층(145)과 연결된 배선 구조를 갖는다.
구체적으로, 본 실시예에 채용된 지지 부재(110)는 연결 부재(140)와 접하는 일면을 갖는 제1 유전층(111a)과, 제1 유전층(111a)의 일면에 매립된 제1 배선층(112a)과, 제1 유전층(111a)의 타면에 배치된 제2 배선층(112b)과, 제1 유전층(111a)의 타면에 배치되어 제2 배선층(112b)을 덮는 제2 유전층(111b)과, 제2 유전층(111b) 상에 배치된 제3 배선층(112c)을 포함한다. 제1 내지 제3 배선층(112a,112b,112c)은 재배선층(145)에 의해 반도체 칩(120)의 접속 패드(120P)와도 전기적으로 연결될 수 있다.
제1 및 제2 배선층(112a,112b)과 제2 및 제3 배선층(112b,112c)은 각각 제1 및 제2 유전층(111a,111b)을 관통하는 제1 및 제2 비아(113a,113b)를 통하여 전기적으로 각각 연결될 수 있다.
제1 배선층(112a)을 제1 유전층(111a) 내에 매립하는 경우, 제1 배선층(112a)의 두께에 의하여 발생하는 단차가 최소화되며, 연결 부재(140)의 절연거리가 일정해질 수 있다. 즉, 연결 부재(140)의 제1 재배선 패턴(142a)으로부터 제1 유전층(111a)의 하면까지의 거리와, 연결 부재(140)의 제1 재배선 패턴(142a)으로부터 반도체 칩(120)의 접속 패드(122)까지의 거리의 차이는, 제1 배선층(112a)의 두께보다 작을 수 있다. 따라서, 연결 부재(140)의 고밀도 배선 설계가 용이할 수 있다.
지지 부재(110")의 제1 배선층(112a)의 하면은 반도체 칩(120)의 접속패드(120P)의 하면보다 상측에 위치할 수 있다. 제1 배선층(112a)은 앞서 설명한 바와 같이, 제1 유전층(111a)의 내부로 리세스된다. 이와 같이, 제1 배선층(112a)이 제1 유전층(111a) 내부로 리세스되어 제1 유전층(111a)의 하면과 제1 배선층(112a)의 하면이 단차를 가지는 경우, 봉합재(130) 형성물질이 블리딩되어 제1 배선층(112a)을 오염시키는 것을 방지할 수도 있다.
제1 및 제2 유전층(111a,111b)의 재료는 절연물질을 포함하며, 예를 들어 절연물질은 에폭시 수지와 같은 열경화성 수지 또는 폴리이미드와 같은 열가소성 수지을 포함할 수 있다. 또는, 절연 물질은 무기 필러와 혼합되거나, 또는 무기필러와 함께 유리섬유와 같은 심재에 함침된 수지, 예를 들면, 프리프레그, ABF, FR-4, BT을 포함할 수 있다. 특정예에서는, PID 수지를 사용할 수도 있다.
본 실시예에 채용된 UBM 층(160)은 UBM 패드(162)와 제2 재배선 패턴(142b)을 연결하는 2개의 UBM 비아(163a,163b)를 포함할 수 있다. 다른 실시예에서, 각 UBM 층(160)의 UBM 비아(163)는 3개 이상의 복수개일 수도 있다.
도 9 및 도 11에 도시된 실시예와 유사하게, 상기 제1 절연층(141a)과 상기 제1 비아(143a)를 구성하는 시드층(145S) 부분의 계면과, 상기 제2 절연층(141b)과 상기 제2 비아(143b)를 구성하는 시드층(145S) 부분의 계면은, 제1 요철면(R1)을 가질 수 있다. 또한, 시드층(145S)과 도금층(145P) 사이의 계면들도 각각 제2 요철면(R2)을 갖는다. 시드층(145S)의 다른 표면에 제2 요철면(R2)을 부여하기 위해서, 제1 요철면(R1)은 그 표면 거칠기(Rz)가 30㎚ 이상이 되도록 형성될 수 있다. 하지만, 상기 제1 및 제2 비아(143a,143b)의 바닥면에 위치한 시드층(145S) 부분은 추가적인 조화처리가 적용되지 않는 도전 패턴(예, 접속 패드 (120P) 또는 제1 재배선층(145a) 상에 위치하므로, 의도적으로 부여된 표면 거칠기를 갖지 않는다.
이와 같이 재배선층의 비아와 절연층의 접촉 면적을 증대시켜 접합 강도를 향상시킴으로써, 미세한 비아의 들뜸 등의 원하지 않는 불량을 효과적으로 방지할 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (14)

  1. 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 적어도 하나의 절연층과 재배선층을 포함하는 연결 부재 - 상기 재배선층은 상기 절연층을 관통하는 비아와 상기 절연층의 상면에 위치하며 상기 비아에 연결된 재배선 패턴을 가짐 - ;
    상기 연결 부재의 제1 면에 배치되며, 상기 재배선층과 연결된 접속 패드를 갖는 반도체 칩; 및
    상기 연결 부재의 제1 면에 배치되며, 상기 반도체 칩을 봉합하는 봉합재;를 포함하며,
    상기 재배선층은, 상기 절연층의 표면에 배치된 시드층과, 상기 시드층 상에 배치된 도금층을 포함하며,
    상기 절연층과 상기 비아를 구성하는 시드층 부분의 계면은, 표면 거칠기(Rz)가 30㎚ 이상인 제1 요철면을 갖는 반도체 패키지.
  2. 제1항에 있어서,
    상기 비아를 구성하는 시드층 부분과 도금층 부분의 계면은 제2 요철면을 갖는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 요철면은 상기 비아의 바닥면에 위치한 시드층 부분의 표면 거칠기보다 큰 표면 거칠기를 갖는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 요철면의 표면 거칠기는 50㎚ 이상인 반도체 패키지.
  5. 제1항에 있어서,
    상기 제1 요철면은 상기 절연층의 상면과 상기 재배선 패턴을 구성하는 시드층 부분의 계면으로 연장되는 반도체 패키지.
  6. 제1항에 있어서,
    상기 시드층은 Ti, Ni, Cr 및 W 중 적어도 하나를 포함하며, 상기 도금층은 Cu를 포함하는 반도체 패키지
  7. 제1항에 있어서,
    상기 절연층은 감광성 절연 물질을 포함하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 적어도 하나의 절연층은 복수의 절연층을 포함하며,
    상기 재배선층은 상기 복수의 절연층 각각에 배치된 복수의 재배선층을 포함하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 복수의 재배선층의 비아들을 구성하는 시드층 부분들은 각각 상기 복수의 절연층과 요철면을 갖는 반도체 패키지.
  10. 제1항에 있어서,
    상기 연결 부재의 제1 면에 배치되며, 상기 반도체 칩을 수용하는 캐비티를 갖는 지지 프레임을 더 포함하는 반도체 패키지.
  11. 제10항에 있어서,
    상기 지지 프레임은, 상기 지지 프레임의 상면 및 하면을 연결하는 배선 구조를 포함하며, 상기 배선 구조는 상기 재배선층과 전기적으로 연결되는 반도체 패키지.
  12. 제1항에 있어서,
    상기 연결 부재의 제2 면에 배치된 전기연결 구조체와, 상기 전기연결 구조체와 상기 재배선층을 전기적으로 연결하는 언더범프금속(UBM) 층을 포함하는 반도체 패키지.
  13. 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 절연층과 상기 절연층을 관통하는 비아를 갖는 재배선층을 포함하는 연결 부재;
    상기 연결 부재의 제1 면에 배치되며, 상기 재배선층과 연결된 접속 패드를 갖는 반도체 칩; 및
    상기 연결 부재의 제1 면에 배치되며, 상기 반도체 칩을 봉합하는 봉합재;를 포함하며,
    상기 절연층은 상기 비아가 관통하는 개구를 가지며, 상기 재배선층은, 상기 개구의 측벽 및 상기 절연층의 상면에 배치된 시드층과, 상기 시드층 상에 배치된 도금층을 포함하고,
    상기 개구의 측벽 및 상기 절연층의 상면은 상기 비아의 바닥면에 위치한 시드층 부분의 표면 거칠기보다 큰 표면 거칠기를 갖는 반도체 패키지.
  14. 제13항에 있어서,
    상기 개구의 측벽의 표면 거칠기(Rz)가 30 ㎚ 이상인 반도체 패키지.
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