KR20060023935A - 기판 제조 방법 및 회로 기판 - Google Patents

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KR20060023935A
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고이데마사테루
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 절연층과 도체 패턴이 교대로 적층된 다층 구조의 기판을 얻는 적층 공정과, 그 적층 공정을 실시함으로써 얻어진 기판에 가공을 실시하는 가공 공정을 포함하는 기판 제조 방법 등에 관한 것으로, 기판 내부에 도체 패턴을 만들어 넣고, 그 도체 패턴의 일부 표면을 거칠게 하지 않고서 저비용으로 단시간내에 그 일부를 노출시키는 것을 목적으로 한다.
적층 공정이, 제1 단계에서 최종으로 형성된 도체 패턴(20)상에 제2 절연층(30)을 적층시키고, 적층시킨 제2 절연층 표면(30a)을 소망 영역(S)을 제외하고 조면화하며, 그 후, 적어도 제2 절연층 표면(30a)의 영역(S)에 도체층(21)을 형성하는 제2 단계를 포함하고, 가공 공정이, 기판(1)의 제2 절연층(30)보다도 상층의 영역(S)의 윗 부분(R)을 제거하는 제거 단계와, 제2 절연층(30)의 아래에 인접하는 도체 패턴(20)의 영역(S) 내의 부분(25)을 노출시키는 노출 단계를 포함한다.

Description

기판 제조 방법 및 회로 기판{SUBSTRATE MANUFACTURING METHOD AND CIRCUIT BOARD}
도 1은 적층 공정의 제1 단계가 실시된 후의 모습을 도시한 도면.
도 2는 도 1에 도시하는 도체 패턴 위에 제2 절연층을 적층시킨 모습을 도시한 도면.
도 3은 도 2에 도시하는 제2 절연층에 비어 천공을 행한 모습을 도시한 도면.
도 4는 도 3에 도시하는 제2 절연층 표면에 레지스트 필름을 첩부한 모습을 도시한 도면.
도 5는 도 4에 도시하는 레지스트 필름을 노광 현상한 모습을 도시한 도면.
도 6은 도 5에 도시하는 소망 영역이 마스크된 제2 절연층 표면을 조면화한 모습을 도시한 도면.
도 7은 조면화를 한 후, 레지스트 필름의 소망 영역을 마스크한 마스크부를 박리한 모습을 도시한 도면.
도 8은 도 7에 도시하는 노출한 제2 절연층 표면 전체에 시드층을 형성한 모습을 도시한 도면.
도 9는 도 8에 도시하는 시드층의 표면에 레지스트 필름을 첩부한 모습을 도 시한 도면.
도 10은 도 9에 도시하는 레지스트 필름을 노광 현상한 모습을 도시한 도면.
도 11은 시드층의 노출한 부분에 전계 도금층을 형성한 모습을 도시한 도면.
도 12는 제2 단계가 종료한 시점의 모습을 도시한 도면.
도 13은 제3 단계를 2회 반복하여, 제4 절연층을 더 적층시킨 모습을 도시한 도면.
도 14는 적층 공정을 실시함으로써 얻어진 도 13에 도시하는 기판에 컷을 넣은 모습을 도시한 도면.
도 15는 제거 단계가 종료한 후의 기판을 도시한 도면.
도 16은 노출 단계가 종료한 후의 기판을 도시한 도면.
도 17은 노이즈 저감 소자 탑재 공정이 종료한 후의 모습을 도시한 도면.
도 18은 마더보드에 실장된 본 발명의 회로 기판의 일실시예인 기판을 도시한 도면.
도 19는 비특허문헌 1에 기재된 기술을 적용하여 코어 기판내에 칩 콘덴서를 매립한 회로 기판을 모식적으로 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
1: 기판
2: LSI칩
3: 코어 기판
4: 빌드업층
5: 칩 콘덴서
10: 제1 절연층
20: 도체 패턴
21: 시드층
210: 무전계 도금층
220: 전계 도금층
25: 패드 부분
30: 제2 절연층
30a: 제2 절연층 표면
301: 조면화된 부분
302: 조면화되어 있지 않은 부분
60: 제3 절연층
70: 제4 절연층
80: 노이즈 저감 소자
90: 땜납
S: 소망 영역
본 발명은 절연층과 도체 패턴이 교대로 적층된 다층 구조의 기판을 얻는 적 층 공정과, 그 적층 공정을 실시함으로써 얻어진 기판에 가공을 실시하는 가공 공정을 포함하는 기판 제조 방법 및 회로 기판에 관한 것이다.
다층 구조의 기판을 제조하는 방법의 대표적인 방법으로서, 절연층과, 전원 라인이나 그라운드 라인 등의 배선 혹은 패드가 되는 도체 패턴을 코어 기판상에 교대로 적층시켜 가는 소위 빌드업법이 알려져 있다(예컨대, 특허문헌 1 및 2 참조). 특허문헌 1 및 2에 기재된 빌드업법에서는 절연층과 도체 패턴의 밀착도를 높이기 위해서, 절연층의 표면 전체를 조면화한 후에, 조면화된 절연층 표면에 도체 패턴을 형성하고 있다.
그런데, 이렇게 해서 얻어진 다층 구조의 기판에 LSI(Large Scale Integration)칩을 실장시키는 경우, 기판의 전원 라인과 그라운드 라인의 사이의 노이즈를 저감하기 위한 노이즈 저감 소자도 실장되는 경우가 있다. 노이즈 저감 소자에 의한 노이즈 저감률을 높이기 위해서는, 이 노이즈 저감 소자를 가능한 한 LSI칩 근처에 실장시키면 좋다. 그래서, 코어 기판내에 칩 콘덴서를 매립하는 기술이 제안되어 있다(예컨대, 비특허문헌 1 참조).
도 19는 비특허문헌 1에 기재된 기술을 적용하여 코어 기판내에 칩 콘덴서를 매립한 회로 기판을 모식적으로 도시한 도면이다.
도 19에는 회로 기판(1')이 마더보드(9')에 실장된 모습이 도시되어 있다. 또한, 도 19에는 회로 기판(1')을 구성하는 코어 기판(3')과 그 코어 기판(3')의 표리면상에 설치된 빌드업층(4')도 도시되어 있다. 도 19에 도시하는 회로 기판(1')에는 LSI칩(2')이 표면 실장되어 있고, 코어 기판(3')내에 매립된 칩 콘덴서 (5')는 비어(6')에 의해서 LSI칩(2')에 접속하고 있다.
이 도 19에 도시하는 회로 기판(1')을 제조하기 위해서는, 우선, 코어 기판의 표면에 홈(3'a)을 형성하고, 계속해서, 그 홈(3'a)내에 칩 콘덴서(5')를 집어넣어, 홈(3'a) 내에 접착제 등에 의해서 칩 콘덴서(5')를 고정한다. 계속해서, 그 홈(3'a) 내에 수지를 유입시켜 홈(3'a)을 수지로 매립한다. 그 후, 코어 기판의 표면상에 빌드업층(4')을 형성한다. 다음에, 빌드업층(4')에 비어(6')를 형성하여, 칩 콘덴서(5')와의 전기적 접속을 확보한다.
[특허문헌 1] 특허 공개 평5-335744호 공보
[특허문헌 2] 특허 공개 평10-341081호 공보
[비특허문헌 1] NE/NμD Hardware Conference 2002(주최: 니케이 일렉트로닉스, 니케이 마이크로디바이스) 예고집, 와카바야시 노부카즈 저, 「고밀도 다층 수지 기판 패키지의 경향과 기술 전개」, 2002년 5월 30일, p3-16
그러나, 코어 기판(3') 내에 칩 콘덴서(5')를 매립하기 위해서는 칩 콘덴서(5')의 상면과 코어 기판의 표면의 높이 위치를 일치시킬 필요가 있고, 코어 기판 표면의 홈(3'a)의 형성에는 고정밀도인 가공 기술이 필요하게 된다. 또한, 칩 콘덴서(5')의 가로 방향의 위치 결정에도 높은 정밀도가 요구된다. 또한, 홈(3'a)에 유입시킨 수지에 보이드(기포)가 들어가면, 그 후에 행해지는 납땜시에 보이드내의 공기가 가열되어 파열하여, 회로 기판에 내부 파괴가 생길 우려가 있다. 또한, 홈(3'a)을 매립한 수지 표면의 평면도를 충분히 확보할 수 없으면, 빌드업층(4')에 기복이 생겨, 미세한 LSI 범프를 접합할 때에 수율이 나빠질 우려가 있다.
본 발명은 상기 사정을 감안하여, 노이즈 저감 소자 등의 수동 소자를 가능한 한 LSI칩 근처에 실장시킬 수 있는 회로 기판을 용이하게 제조할 수 있는 기판 제조 방법 및 노이즈 저감 소자 등의 수동 소자를 가능한 한 LS1칩 근처에 실장시킬 수 있는 회로 기판을 제공하는 것을 목적으로 하는 것이다.
상기 목적을 해결하는 본 발명의 기판 제조 방법은, 절연층과 도체 패턴이 교대로 적층된 다층 구조의 기판을 얻는 적층 공정과, 그 적층 공정을 실시함으로써 얻어진 기판에 가공을 실시하는 가공 공정을 포함하는 기판 제조 방법에 있어서,
상기 적층 공정이, 제1 절연층을 형성하고, 형성한 제1 절연층의 표면 전체를 조면화한 후, 제1 절연층 표면에 소망 도체 패턴을 형성하는 공정을 필요에 따라서 1회, 또는 형성된 도체 패턴상에 다음 제1 절연층이 더 형성되도록 복수회 실시하는 제1 단계와,
상기 제1 단계에서 최종으로 형성된 도체 패턴상에 제2 절연층을 적층시키고, 적층된 제2 절연층 표면을 소망 영역을 제외하고 조면화하며, 그 후, 적어도 그 제2 절연층 표면의 그 영역에 도체층을 형성하는 제2 단계와,
상기 제2 단계에서 형성된 상기 도체층상에 제3 절연층을 형성하고, 형성한 제3 절연층의 표면 전체를 조면화한 후, 제3 절연층 표면에 소망 도체 패턴을 형성하는 공정을 필요에 따라서 1회, 또는 형성된 도체 패턴상에 다음 제3 절연층이 더 형성되도록 복수회 실시하는 제3 단계를 포함하는 공정이며,
상기 가공 공정이, 상기 적층 공정을 실시함으로써 얻어진 기판의 상기 제2 절연층보다도 상층의 상기 영역의 윗 부분을 제거하는 제거 단계와,
상기 제2 절연층의 아래에 인접하는 도체 패턴의 상기 영역내의 부분을 노출시키는 노출 단계를 포함하는 것을 특징으로 한다.
본 발명의 기판 제조 방법에 의하면, 우선, 상기 적층 공정에 있어서, 제1 절연층과 도체 패턴의 밀착성은 높이면서도, 제2 절연층과 상기 영역의 밀착성은 억지로 낮은 채로 해둔다. 이렇게 함으로써, 상기 가공 공정에서의 상기 제거 단계에 있어서, 상기 적층 공정을 실시함으로써 얻어진 기판의 제2 절연층보다도 상층의 상기 영역의 윗 부분을 간단히 제거할 수 있다. 예컨대, 상기 부분의 외주에 따라서 구멍 형성 가공 등에 의해 컷을 넣으면, 제2 절연층과 상기 영역의 밀착성은 낮기 때문에, 제2 절연층으로부터 상기 부분은 간단히 박리하여 떨어진다. 이 제거 단계의 실시를 끝낸 기판에서는 상기 부분이 제거된 곳에서는 제2 절연층이 노출하고 있고, 그 노출한 제2 절연층 표면으로부터 제2 절연층의 아래에 인접하는 도체 패턴의 상기 영역내의 부분까지의 거리는 근소한 것이다. 이 때문에, 상기 노출 단계에 있어서 기계적인 절삭 가공을 실시하지 않더라도, 예컨대, 레이저 가공이나 화학적인 처리 등을 실시함으로써, 제2 절연층의 아래에 인접하는 도체 패턴의 상기 영역내의 부분을 노출시킬 수 있다. 따라서, 도체 패턴의 절삭 찌꺼기를 비산시키거나 도체 패턴의 일부 표면을 거칠게 하는 일없이, 저비용으로 단시간내에 도체 패턴의 일부를 노출시킬 수 있다.
이렇게 해서 제조된 기판은 상기 노출 단계를 실시함으로써 노출시킨 상기 도체 패턴의 상기 영역내의 부분에 노이즈 저감 소자를 접속함으로써, 상기 제거 단계에서 제거한 부분의 두께만큼 반도체칩을 노이즈 저감 소자에 가까이 할 수 있다.
또, 노이즈 저감 소자는 칩 콘덴서라도 좋고, 본 발명의 기판 제조 방법은 노이즈 저감 소자에 한하지 않고, 수동 소자를 탑재하는 회로 기판을 제조하는 방법에도 적용할 수 있다.
여기서, 상기 제1 단계가 전계 도금에 의해서 소망 도체 패턴을 형성하는 것이고, 상기 제2 단계가 무전계 도금에 의해서 도체층을 형성하는 것이라도 좋다.
상기 목적을 해결하는 본 발명의 회로 기판은, 코어 기판과,
상기 코어 기판 위에 설치된 절연층과 도체 패턴이 교대로 적층된 빌드업층을 포함하며,
상기 빌드업층은 수동 소자를 접속할 예정의, 최상층보다도 하층에 존재하는 접속 예정 도체 패턴보다도 상층의, 그 수동 소자가 수용되는 부분이 제거되어, 그 접속 예정 도체 패턴이 노출한 것인 것을 특징으로 한다.
본 발명의 회로 기판에 의하면, 제거된 상기 부분의 두께만큼 반도체칩을 노이즈 저감 소자에 가까이 할 수 있다.
또한, 본 발명의 회로 기판에 있어서, 상기 접속 예정 도체 패턴에 접속되어, 상기 부분에 수용된 칩 콘덴서 등의 수동 소자를 구비한 형태라도 좋고, 또한, 그 칩 콘덴서에 접속한 반도체칩을 구비한 형태라도 좋다.
이하 도면을 참조하여 본 발명의 실시예를 설명한다.
우선, 본 발명 중 기판 제조 방법의 일실시예에 관해서 설명한다. 본 실시예의 기판 제조 방법은 크게 나눠 절연층과 도체 패턴이 교대로 적층된 다층 구조의 기판을 얻는 적층 공정과, 그 적층 공정을 실시함으로써 얻어진 기판에 가공을 실시하는 가공 공정과, 노이즈 저감 소자를 탑재하는 노이즈 저감 소자 탑재 공정의 3가지의 공정을 포함한다.
우선, 적층 공정에 관해서 설명한다. 이 적층 공정에서는 제1 절연층을 형성하고, 형성한 제1 절연층의 표면 전체를 조면화한 후, 제1 절연층 표면에 소망 도체 패턴을 형성하는 공정을 필요에 따라서 1회, 또는 형성된 도체 패턴상에 다음 제1 절연층이 더 형성되도록 복수회 실시하는 제1 단계가 실시된다.
도 1은 적층 공정의 제1 단계가 실시된 후의 모습을 도시한 도면이다.
도 1에는 코어 기판(3)과, 그 코어 기판(3) 위에 설치된 제1 절연층(10)이 도시되어 있다. 이 제1 절연층(10)은 에폭시 수지의 시트형물을 도체 패턴(20) 위에 첩부하고, 첩부한 시트형물에 열을 가함으로써 형성된 것이다. 또한, 도 1에 도시하는 제1 절연층(10)의 표면(10a) 전체는 과산화망간을 이용한 화학적 처리에 의해서 조면화되어 있다. 또한 이 도 1에는 조면화된 제1 절연층 표면(10a)에 접하도록 설치된 도체 패턴(20)도 도시되어 있다. 도체 패턴(20)은 2층 구조이며, 제1 절연층 표면에 접한 무전계 도금층(210)과 그 무전계 도금층(210)에 적층된 전계 도금층(220)을 갖는다. 무전계 도금층(210)은 제1 절연층 표면(10a)에 무전계하에 구리 도금을 행함으로써 형성된 도체층이며, 무전계 도금에 의해서 형성되었기 때문 에 그 두께는 매우 얇다. 한편, 전계 도금층(220)은 무전계 도금층(210)을 이용하여 전계 도금을 행함으로써 형성된 구리를 주성분으로 하는 층이다. 이 전계 도금층(220)은 전계 도금에 의해서 형성되었기 때문에 그 두께를 무전계 도금층(210)에 비해서 두껍게 할 수 있어, 도 1에 도시하는 도체 패턴(20)의 두께의 대부분은 이 전계 도금층(220)의 두께가 차지하고 있다. 또, 여기서는 도시 생략했지만, 도 1에 도시하는 제1 절연층(10)의 아래에는 제1 절연층과 도체 패턴이 교대로 적층된 적층 구조가 설치되어 있다. 즉, 도 1에는 제1 절연층을 형성하고, 형성한 제1 절연층의 표면 전체를 조면화한 후, 제1 절연층 표면에 소망 도체 패턴을 형성하는 공정이 복수회 실시되며, 최종의 실시에 의해서 형성된 제1 절연층(10)과 도체 패턴(20)이 도시되어 있다.
적층 공정에서는 또한 제1 단계에 이어서 제2 단계가 실시된다. 이 제2 단계에서는, 우선, 최종으로 형성된 도체 패턴(20)상에 제2 절연층을 적층시킨다.
도 2는 도 1에 도시하는 도체 패턴 위에 제2 절연층을 적층시킨 모습을 도시한 도면이다.
제2 절연층(30)도 제1 절연층(10)과 같이 에폭시 수지의 시트형물을 도체 패턴(20) 위에 첩부하고, 첩부한 시트형물에 열을 가함으로써 형성된 것이다. 제2 단계에서는 제2 절연층(30)을 적층시킨 후, 적층시킨 제2 절연층 표면(30a)을 소망 영역을 제외하고 조면화하지만, 여기서는, 조면화 전에 제2 절연층(30)에 비어 천공을 행한다.
도 3은 도 2에 도시하는 제2 절연층에 비어 천공을 행한 모습을 도시한 도면 이다.
비어 천공에서는 레이저 가공을 실시함으로써, 노출하고 있는 제2 절연층 표면(30a)으로부터 그 제2 절연층(30)의 아래에 인접하는 도체 패턴(20)의 일부분에 이르는 비어(31)를 형성한다. 이렇게 해서 비어 천공을 행한 후에, 제2 단계에서는 조면화를 실시한다. 여기서의 조면화에서는 선택적 조면화를 행하기 때문에, 우선 제2 절연층 표면에 레지스트 필름을 첩부한다.
도 4는 도 3에 도시하는 제2 절연층 표면에 레지스트 필름을 첩부한 모습을 도시한 도면이다.
레지스트 필름(40)의 첩부에서는 노출한 제2 절연층 표면(30a) 전체를 덮도록 레지스트 필름(40)을 첩부한다. 계속해서, 이 레지스트 필름(40)의 노광 현상을 실시한다.
도 5는 도 4에 도시하는 레지스트 필름을 노광 현상한 모습을 도시한 도면이다.
도 4에 도시하는 레지스트 필름(40)은 제2 절연층 표면(30a) 중 소망 영역(S)을 마스크하기 위해 설치한 것이며, 도 5에는 레지스트 필름의 그 소망 영역(S)을 마스크한 마스크부(41)가 도시되어 있다. 그리고, 소망 영역(S)이 마스크된 제2 절연층 표면(30a)을 조면화한다.
도 6은 도 5에 도시하는 소망 영역이 마스크된 제2 절연층 표면을 조면화한 모습을 도시한 도면이다.
여기서의 조면화에서도 과산화망간을 이용한 화학적 처리를 실시함으로써 제 2 절연층 표면(30a)이 조면화된다. 이 때, 마스크된 소망 영역(S)은 이 조면화로부터 벗어나, 표면 상태가 유지된다. 계속해서, 소망 영역(S)을 마스크하는 마스크부(41)를 박리제에 의해서 제거한다.
도 7은 조면화를 행한 후, 레지스트 필름의 소망 영역을 마스크한 마스크부를 박리한 모습을 도시한 도면이다.
도 7에 도시하는 노출한 제2 절연층 표면(30a)에는 조면화된 부분(301)과, 조면화되어 있지 않은 부분(302)이 존재한다. 이렇게 해서 제2 절연층 표면(30a)의 선택적 조면화를 행한 후에, 제2 단계에서는 도체층인 시드층의 형성을 행한다.
도 8은 도 7에 도시하는 노출한 제2 절연층 표면 전체에 시드층을 형성한 모습을 도시한 도면이다.
노출한 제2 절연층 표면(30a) 전체에 무전계하에 구리 도금을 실시함으로써 얇은 시드층(21)을 형성한다. 시드층(21)은 제2 절연층(30)의 조면화된 부분(301)에서는 그 부분(301)에 강고히 밀착하고 있지만, 조면화되어 있지 않은 부분(302), 즉 소망 영역(S)에서는 밀착성이 낮아 그 부분(302)으로부터는 시드층(21)을 용이하게 박리할 수 있다. 계속해서, 제2 단계에서는 이 시드층(21)상에 선택적으로 전계 도금층을 설치하기 때문에 레지스트 필름을 첨부하여, 노광 현상을 행한다.
도 9는 도 8에 도시하는 시드층의 표면에 레지스트 필름을 첩부한 모습을 도시한 도면이며, 도 10은 도 9에 도시하는 레지스트 필름을 노광 현상한 모습을 도시한 도면이다.
도 9에 도시하는 레지스트 필름(50)은 시드층(21) 중 소망 영역을 마스크하 기 위해서 설치한 것이며, 도 10에는 레지스트 필름의 그 소망 영역을 마스크한 마스크부(51)가 도시되어 있다. 이렇게 해서 마스크부(51)가 형성된 시드층(21)의 노출한 부분을 이용하여 전계 도금을 행함으로써 구리를 주성분으로 하는 전계 도금층(220)을 형성한다. 시드층(21)은 도 1에 도시하는 도체 패턴(20)의 무전계 도금층(210)과 동일한 역할을 하고 있다.
도 11은 시드층의 노출한 부분에 전계 도금층을 형성한 모습을 도시한 도면이다.
도 11에는 제2 절연층 표면(30a)에 형성된 2개의 도체 패턴(20)이 도시되어 있다. 이들 도체 패턴(20)은 모두 시드층(21)의 일부와 전계 도금층(220)으로 이루어지는 것이다. 다음에, 제2 단계의 최종 공정으로서 레지스트 필름의 마스크부(51)를 박리제에 의해서 제거하고, 시드층(21)의 마스크부(51)를 제거함으로써 노출한 부분을 에칭에 의해서 더 제거한다.
도 12는 제2 단계가 종료한 시점의 모습을 도시한 도면이다.
이 도 12에 도시하는 제2 절연층(30)에서는 노출한 부분이 조면화되어 있다.
적층 공정에서는 제2 단계에 이어서 제3 단계가 더 실시된다. 이 제3 단계에서는 제2 단계에서 형성된 시드층(21)상, 즉 이 예에서는 전계 도금층(220)을 사이에 두고 제3 절연층을 형성하고, 형성한 제3 절연층의 표면 전체를 조면화한 후, 제3 절연층 표면에 소망 도체 패턴을 형성하는 공정을 필요에 따라서 1회, 또는 형성된 도체 패턴상에 다음 제3 절연층이 더 형성되도록 복수회 실시한다.
도 13은 제3 단계를 2회 반복하여, 제4 절연층을 더 적층시킨 모습을 도시한 도면이다.
도 13에는 2개의 제3 절연층(60)과, 각 제3 절연층(60)의 표면에 설치된 도체 패턴(20)이 도시되어 있고, 어느 쪽의 제3 절연층(60)에도 조면화를 실시한 후가 남아 있다. 또한, 이 도 13에는 2개의 제3 절연층(60) 중 상측의 제3 절연층(60)의 표면에 설치된 도체 패턴(20)의 표면에는 제4 절연층(최상층)(70)이 도시되어 있다. 제3 절연층(60) 및 제4 절연층(70)은 모두 제1 절연층(10)과 같이 에폭시 수지의 시트형물을 도체 패턴(20) 위에 첩부하고, 첩부한 시트형물에 열을 가함으로써 형성된 것이다. 또한, 제3 절연층(60)의 표면에 형성된 도체 패턴(20)은 제1 절연층(10)의 표면에 형성된 도체 패턴(20)과 같이 무전계 도금층(210)과 전계 도금층(220)으로 이루어지는 것이다. 이상으로, 본 실시예의 기판 제조 방법에 있어서의 적층 공정을 종료한다.
다음에, 가공 공정에 관해서 설명한다. 이 가공 공정은 제거 단계와 노출 단계를 포함한다. 제거 단계는 적층 공정을 실시함으로써 얻어진 도 13에 도시하는 기판(1)의 제2 절연층(30)보다도 상층의 소망 영역(S)의 윗 부분을 제거하는 단계이며, 우선, 제2 절연층(30)보다도 상층의 소망 영역(S)의 윗 부분의 외주에 따라서 구멍 형성 가공을 실시함으로써 컷(C)을 넣는다.
도 14는 적층 공정을 실시함으로써 얻어진 도 13에 도시하는 기판에 컷을 넣은 모습을 도시한 도면이다.
도 14에 도시하는 기판(1)에 만들어 넣은 시드층의 제2 절연층(30)의 조면화되어 있지 않은 소망 영역(S)에 접하는 부분(21a)은 제2 절연층(30)과의 밀착 정도 가 약하다. 이 때문에, 도 14에 도시한 바와 같은 컷(C)을 넣음으로써, 제2 절연층(30)보다도 상층의 소망 영역(S)의 윗 부분(R)은 제2 절연층(30)으로부터 간단히 박리된다. 컷(C)을 넣은 후, 그 부분(R)을 기계적으로 잡아당겨 벗긴다.
도 15는 제거 단계가 종료한 후의 기판을 도시한 도면이다.
도 15에는 제2 절연층(30)의 조면화되어 있지 않은 소망 영역(S)이 노출한 모습이 도시되어 있다. 또, 도 14에 도시하는 제2 절연층(30)보다도 상층의 소망 영역(S)의 윗 부분(R)은 기계적으로 제거되기 때문에, 제2 절연층(30)의 소망 영역(S)에 시드층이 약간 잔류하는 경우가 있다. 이 경우에는, 소망 영역(S)에 화학적인 에칭을 실시함으로써, 잔류한 시드층을 완전히 제거할 수 있다. 제거 단계가 종료하면, 다음은 노출 단계를 실시한다. 이 노출 단계에서는 제2 절연층(30)의 아래에 인접하는 도체 패턴(20)의 소망 영역(S) 내의 패드 부분(25)을 노출시킨다. 여기서는, 제2 절연층(30)의 노출한 소망 영역(S)의 표면에 레이저빔을 조사함으로써, 그 표면으로부터 패드 부분(25)에 이르는 관통 구멍을 형성한다. 레이저빔에는 제2 절연층(30)의 재질인 수지의 탄화를 방지하기 위해서 자외선을 이용하는 것이 바람직하다.
도 16은 노출 단계가 종료한 후의 기판을 도시한 도면이다.
도 16에 도시하는 기판(1)에서는 관통 구멍(35)이 형성됨으로써, 도체 패턴의 패드 부분(25)이 노출하고 있다. 이 도 16에 도시하는 기판(1)은 본 발명의 회로 기판의 일실시예에 해당한다. 즉, 도 16에 도시하는 기판(1)은 코어 기판(3)과, 코어 기판(3) 위에 설치된 절연층(10, 60, 70)과 도체 패턴(20)이 교대로 적층된 빌드업층(4)을 갖는다. 도 16에 도시하는 빌드업층(4)은 노이즈 저감 소자를 접속할 예정의, 제4 절연층(최상층)(70)보다도 하층에 존재하는 접속 예정의 도체 패턴(20)보다도 상층의, 노이즈 저감 소자가 수용되는 부분(이하, 제거 부분(4a)이라 칭한다)이 제거되어, 접속 예정의 도체 패턴(20)이 노출한 것이다.
노출 공정에서는 제2 절연층(30)의 두께만큼의 관통 구멍(35)을 형성하면 좋다. 즉, 패드 부분(25)과 그 패드 부분(25) 위에 있는 노출면 사이의 거리는 근소한 것이다. 기계적인 절삭 가공은 가공 능력이 높은 반면, 패드의 절삭 찌꺼기가 비산하며, 또한 패드 표면을 거칠게 하는 결점이 있지만, 이 노출 공정에서는 기계적인 절삭 가공보다도 가공 능력이 뒤떨어지더라도, 패드의 절삭 찌꺼기를 비산시키거나 패드 표면을 거칠게 하는 일이 없는 레이저 가공에 의해서, 관통 구멍을 단시간내에 저비용으로 형성한다. 이 때문에, 패드 부분(25)의 절삭 찌꺼기를 비산시키거나 패드 부분(25)의 표면을 거칠게 하는 일없이, 저비용으로 단시간내에 패드 부분(25)을 노출시킬 수 있다.
또, 이 도 16에는 간격을 두고 2개의 패드 부분(25)이 노출하고 있는 모습이 도시되어 있고, 2개의 패드 부분(25)의 사이에는 제2 절연층(30)의 일부분(36)이 남아 있다. 2개의 패드 부분(25) 사이의 거리가 근소한 것이고 비용 및 생산성의 관점에서 허락되는 것이면, 노출 공정에서 이 일부분(36)을 제거하더라도 좋다. 또한, 관통 구멍(35)을 형성하는 수법은 레이저 가공에 한하지 않고, 패드의 절삭 찌꺼기를 비산시키거나 패드 표면을 거칠게 하는 일이 없는 저비용 또한 생산성이 양호한 수법이면 어떠한 수법이라도 좋다.
다음에 노이즈 저감 소자 탑재 공정에 관해서 설명한다. 노이즈 저감 소자 탑재 공정은 노출 단계를 실시함으로써 노출시킨 도체 패턴(20)의 소망 영역(S) 내의 부분(패드 부분(25))에 노이즈 저감 소자를 접속하는 공정이다.
도 17은 노이즈 저감 소자 탑재 공정이 종료한 후의 모습을 도시한 도면이다.
도 17에는 제2 절연층(30)의 2개의 패드 부분(25)의 사이에 남겨진 일부분(36)에 노이즈 저감 소자(80)가 적재되고, 그 적재된 노이즈 저감 소자(80)와 패드 부분(25)이 땜납(90)에 의해서 전기적으로 접속되어 있는 모습이 도시되어 있다. 이 도 17에 도시하는 기판(1)은 본 발명의 회로 기판의 또 하나의 실시예에 해당한다. 즉, 도 17에 도시하는 기판(1)은 접속 예정의 도체 패턴(20)에 접속되어, 제거 부분(4a)에 수용된 노이즈 저감 소자(80)를 구비하고 있다.
도 17에 도시하는 기판(1)의 노이즈 저감 소자(80)가 탑재된 측과는 반대의 측에는 노이즈 저감 소자(80)가 접속된 패드 부분(25)에 대응한 패드(도시되지 않음)가 설치되어 있고, 이 대응한 패드에는 LSI(Large Scale Integration)칩이 납땜된다.
도 18은 마더보드에 실장된 본 발명의 회로 기판의 일실시예인 기판을 도시한 도면이다.
도 18에는 기판(1)을 구성하는 코어 기판(3)과 그 코어 기판(3)의 표리면상에 설치된 빌드업층(4)이 도시되어 있다. 도 18에 도시하는 2개의 빌드업층(4) 중, 마더보드(9)측에 위치하는 빌드업층(4)이 전술한 기판 제조 방법에 의해서 제조된 빌드업층이다. 도 18에 도시하는 기판(1)에는 LSI칩(2)이 표면 실장되어 있고, 빌드업층(4)의 제거 부분(4a)에 수용된 칩 콘덴서(5)는 비어(6)와 주위면에 도체가 설치된 스루볼(7)에 의해서 LSI칩(2)에 접속하고 있다. 도 18에 도시하는 기판(1)은 취급성에 지장을 초래하지 않는 정도의 두께를 가지면서, 칩 콘덴서(5)를 실장하는 부분을 기판의 두께 방향으로 얇게 하여, 반대측에 실장된 LSI칩(2)과 칩 콘덴서(5) 사이의 거리를 단축하고 있다. 이 때문에, 도 18에 도시하는 기판(1)에서는 칩 콘덴서(5)에 의한 노이즈 저감률이 높게 되어 있다.
본 발명에 의하면, 노이즈 저감 소자 등의 수동 소자를 가능한 한 LSI칩 근처에 실장시킬 수 있는 회로 기판을 용이하게 제조할 수 있는 기판 제조 방법 및 노이즈 저감 소자 등의 수동 소자를 가능한 한 LSI칩 근처에 실장시킬 수 있는 회로 기판을 제공할 수 있다.

Claims (9)

  1. 절연층과 도체 패턴이 교대로 적층된 다층 구조의 기판을 얻는 적층 공정과, 상기 적층 공정을 실시함으로써 얻어진 기판에 가공을 실시하는 가공 공정을 포함하는 기판 제조 방법에 있어서,
    상기 적층 공정이, 제1 절연층을 형성하고, 형성한 제1 절연층의 표면 전체를 조면화한 후, 제1 절연층 표면에 소망 도체 패턴을 형성하는 공정을 필요에 따라서 1회, 또는 형성된 도체 패턴상에 다음 제1 절연층이 더 형성되도록 복수회 실시하는 제1 단계와,
    상기 제1 단계에서 최종으로 형성된 도체 패턴상에 제2 절연층을 적층시키고, 적층시킨 제2 절연층 표면을 소망 영역을 제외하고 조면화하며, 그 후, 적어도 상기 제2 절연층 표면의 상기 영역에 도체층을 형성하는 제2 단계와,
    상기 제2 단계에서 형성된 상기 도체층상에 제3 절연층을 형성하고, 형성한 제3 절연층의 표면 전체를 조면화한 후, 제3 절연층 표면에 소망 도체 패턴을 형성하는 공정을 필요에 따라서 1회, 또는 형성된 도체 패턴상에 다음 제3 절연층이 더 형성되도록 복수회 실시하는 제3 단계를 포함하는 공정이며,
    상기 가공 공정이, 상기 적층 공정을 실시함으로써 얻어진 기판의 상기 제2 절연층보다도 상층의 상기 영역의 윗 부분을 제거하는 제거 단계와,
    상기 제2 절연층의 아래에 인접하는 도체 패턴의 상기 영역내의 부분을 노출시키는 노출 단계를 포함하는 것을 특징으로 하는 기판 제조 방법.
  2. 제1항에 있어서, 상기 노출 단계가 레이저 가공에 의해서 행해지는 것인 것을 특징으로 하는 기판 제조 방법.
  3. 제1항에 있어서, 상기 제1 단계가 전계 도금에 의해서 소망 도체 패턴을 형성하는 것이며,
    상기 제2 단계가 무전계 도금에 의해서 도체층을 형성하는 것인 것을 특징으로 하는 기판 제조 방법.
  4. 제1항에 있어서, 상기 노출 단계를 실시함으로써 노출시킨 상기 도체 패턴의 상기 영역내의 부분에 수동 소자를 접속하는 수동 소자 탑재 공정을 포함하는 것을 특징으로 하는 기판 제조 방법.
  5. 제1항에 있어서, 상기 노출 단계를 실시함으로써 노출시킨 상기 도체 패턴의 상기 영역내의 부분에 칩 콘덴서를 접속하는 칩 콘덴서 탑재 공정을 포함하는 것을 특징으로 하는 기판 제조 방법.
  6. 코어 기판과,
    상기 코어 기판 위에 설치된 절연층과 도체 패턴이 교대로 적층된 빌드업층을 포함하며,
    상기 빌드업층은 수동 소자를 접속할 예정의, 최상층보다도 하층에 존재하는 접속 예정 도체 패턴보다도 상층의, 상기 수동 소자가 수용되는 부분이 제거되어, 상기 접속 예정 도체 패턴이 노출한 것인 것을 특징으로 하는 회로 기판.
  7. 제6항에 있어서, 상기 접속 예정 도체 패턴에 접속되어, 상기 부분에 수용된 수동 소자를 구비한 것을 특징으로 하는 회로 기판.
  8. 제7항에 있어서, 상기 수동 소자가 칩 콘덴서인 것을 특징으로 하는 회로 기판.
  9. 제8항에 있어서, 상기 칩 콘덴서에 접속한 반도체칩을 구비한 것을 특징으로 하는 회로 기판.
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