JP2006080349A - 基板製造方法および回路基板 - Google Patents

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Abstract

【課題】絶縁層と導体パターンが交互に積層された多層構造の基板を得る積層工程と、その積層工程を実施することで得られた基板に加工を施す加工工程とを有する基板製造方法等に関し、基板内部に導体パターンを作り込み、その導体パターンの一部表面を荒らさずに低コストで短時間のうちにその一部を露出させる。
【解決手段】積層工程が、第１ステップで最終に形成された導体パターン２０上に第２絶縁層３０を積層させ、積層させた第２絶縁層表面３０ａを所望の領域Ｓを除いて粗面化し、その後、第２絶縁層表面３０ａの、少なくとも領域Ｓに導体層２１を形成する第２ステップを含み、加工工程が、基板１の、第２絶縁層３０よりも上層の、領域Ｓの上の部分Ｒを除去する除去ステップと、第２絶縁層３０の下に隣接する導体パターン２０の、領域Ｓ内の部分２５を露出させる露出ステップとを有する。
【選択図】 図１

Description

本発明は、絶縁層と導体パターンが交互に積層された多層構造の基板を得る積層工程と、その積層工程を実施することで得られた基板に加工を施す加工工程とを有する基板製造方法、および回路基板に関する。
多層構造の基板を製造する方法の代表的な方法として、絶縁層と、電源ラインやグラウンドライン等の配線あるいはパッドとなる導体パターンを、コア基板上に交互に積層させて行くいわゆるビルドアップ法が知られている（例えば、特許文献１および２参照）。特許文献１および２に記載されたビルドアップ法では、絶縁層と導体パターンとの密着度を高めるため、絶縁層の表面全体を粗面化した後に、粗面化された絶縁層表面に導体パターンを形成している。
ところで、こうして得られた多層構造の基板に、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）チップを実装させる場合、基板の電源ラインとグラウンドラインとの間のノイズを低減するためのノイズ低減素子も実装されることがある。ノイズ低減素子によるノイズ低減率を高めるには、このノイズ低減素子をＬＳＩチップのできるだけ近くに実装させればよい。そこで、コア基板内にチップコンデンサを埋め込む技術が提案されている（例えば、非特許文献１参照）。
図１９は、非特許文献１に記載れた技術を適用してコア基板内にチップコンデンサを埋め込んだ回路基板を模式的に示す図である。
図１９には、回路基板１’がマザーボード９’に実装された様子が示されている。また、図１９には、回路基板１’を構成する、コア基板３’とそのコア基板３’の表裏面上に設けられたビルドアップ層４’も示されている。図１９に示す回路基板１’には、ＬＳＩチップ２’が表面実装されており、コア基板３’内に埋め込まれたチップコンデンサ５’は、ビア６’によってＬＳＩチップ２’に接続している。
この図１９に示す回路基板１’を製造するには、まず、コア基板の表面に溝３’ａを形成し、次いで、その溝３’ａ内にチップコンデンサ５’を入れ込み、溝３’ａ内に接着剤等によってチップコンデンサ５’を固定する。続いて、その溝３’ａ内に樹脂を流し込み溝３’ａを樹脂で埋める。その後、コア基板の表面上にビルドアップ層４’を形成する。次に、ビルドアップ層４’にビア６’を形成し、チップコンデンサ５’との電気的接続を確保する。
特開平５−３３５７４４号公報 特開平１０−３４１０８１号公報 ＮＥ／ＮμＤ Ｈａｒｄｗａｒｅ Ｃｏｎｆｅｒｅｎｃｅ２００２（主催：日経エレクトロニクス，日経マイクロデバイス）予稿集，若林信一著，「高密度多層樹脂基板パッケージのトレンドと技術展開」，２００２年５月３０日，ｐ３−１６
しかしながら、コア基板３’内にチップコンデンサ５’を埋め込むには、チップコンデンサ５’の上面とコア基板の表面との高さ位置をそろえる必要があり、コア基板表面の溝３’ａの形成には高精度な加工技術が必要になる。また、チップコンデンサ５’の、横方向の位置決めにも高い精度が要求される。さらに、溝３’ａに流し込んだ樹脂にボイド（気泡）が入ってしまうと、その後に行われる半田付けの際にボイド内の空気が加熱されて破裂し、回路基板に内部破壊が生じる恐れがある。またさらに、溝３’ａを埋めた樹脂表面の平面度を十分に確保することができないと、ビルドアップ層４’にうねりが生じ、微細なＬＳＩバンプを接合する際に歩留まりが悪くなる恐れがある。
本発明は上記事情に鑑み、ノイズ低減素子等の受動素子をＬＳＩチップのできるだけ近くに実装させることができる回路基板を容易に製造することができる基板製造方法、および、ノイズ低減素子等の受動素子をＬＳＩチップのできるだけ近くに実装させることができる回路基板を提供することを目的とするものである。
上記目的を解決する本発明の基板製造方法は、絶縁層と導体パターンが交互に積層された多層構造の基板を得る積層工程と、その積層工程を実施することで得られた基板に加工を施す加工工程とを有する基板製造方法において、
上記積層工程が、第１絶縁層を形成し、形成した第１絶縁層の表面全体を粗面化した後、第１絶縁層表面に所望の導体パターンを形成する工程を、必要に応じて１回、又は形成された導体パターン上にさらに次の第１絶縁層が形成されるように複数回実施する第１ステップと、
上記第１ステップで最終に形成された導体パターン上に第２絶縁層を積層させ、積層させた第２絶縁層表面を所望の領域を除いて粗面化し、その後、その第２絶縁層表面の、少なくともその領域に導体層を形成する第２ステップと、
上記第２ステップで形成された上記導体層上に第３絶縁層を形成し、形成した第３絶縁層の表面全体を粗面化した後、第３絶縁層表面に所望の導体パターンを形成する工程を、必要に応じて１回、又は形成された導体パターン上にさらに次の第３絶縁層が形成されるように複数回実施する第３ステップとを有する工程であり、
上記加工工程が、上記積層工程を実施することで得られた基板の、上記第２絶縁層よりも上層の、上記領域の上の部分を除去する除去ステップと、
上記第２絶縁層の下に隣接する導体パターンの、上記領域内の部分を露出させる露出ステップとを有することを特徴とする。
本発明の基板製造方法によれば、まず、上記積層工程において、第１絶縁層と導体パターンの密着性は高めつつも、第２絶縁層と上記領域の密着性はあえて低いままにしておく。こうすることで、上記加工工程における上記除去ステップにおいて、上記積層工程を実施することで得られた基板の、第２絶縁層よりも上層の、上記領域の上の部分を簡単に除去することができる。例えば、上記部分の外周に沿って孔あけ加工等により切り込みを入れれば、第２絶縁層と上記領域の密着性は低いため、第２絶縁層から上記部分は簡単に剥がし取れる。この除去ステップの実施を終えた基板では、上記部分が除去された所では第２絶縁層が露出しており、その露出した第２絶縁層表面から、第２絶縁層の下に隣接する導体パターンの、上記領域内の部分までの距離はわずかなものである。このため、上記露出ステップにおいて、機械的な削り取り加工を施さなくとも、例えば、レーザ加工や化学的な処理等を施すことによって、第２絶縁層の下に隣接する導体パターンの、上記領域内の部分を露出させることができる。したがって、導体パターンの削りカスを飛散させたり導体パターンの一部表面を荒らすことなく、低コストで短時間のうちに導体パターンの一部を露出させることができる。
こうして製造された基板は、上記露出ステップを実施することによって露出させた、上記導体パターンの、上記領域内の部分に、ノイズ低減素子を接続することで、上記除去ステップで除去した部分の厚み分、半導体チップをノイズ低減素子に近づけることができる。
なお、ノイズ低減素子はチップコンデンサであってもよく、本発明の基板製造方法は、ノイズ低減素子に限らず、受動素子を搭載する回路基板を製造する方法にも適用することができる。
ここで、上記第１ステップが、電界メッキによって所望の導体パターンを形成するものであり、上記第２ステップが、無電界メッキによって導体層を形成するものであってもよい。
上記目的を解決する本発明の回路基板は、コア基板と、
上記コア基板の上に設けられた、絶縁層と導体パターンが交互に積層されたビルドアップ層とを有し、
上記ビルドアップ層は、受動素子を接続する予定の、最上層よりも下層に存在する接続予定導体パターンよりも上層の、その受動素子が収容される部分が除去され、その接続予定導体パターンが露出したものであることを特徴とする。
本発明の回路基板によれば、除去された上記部分の厚み分、半導体チップをノイズ低減素子に近づけることができる。
また、本発明の回路基板において、上記接続予定導体パターンに接続され、上記部分に収容されたチップコンデンサ等の受動素子を備えた態様であってもよく、さらに、そのチップコンデンサに接続した半導体チップを備えた態様であってもよい。
本発明によれば、ノイズ低減素子等の受動素子をＬＳＩチップのできるだけ近くに実装させることができる回路基板を容易に製造することができる基板製造方法、および、ノイズ低減素子等の受動素子をＬＳＩチップのできるだけ近くに実装させることができる回路基板を提供することができる。
以下図面を参照して本発明の実施の形態を説明する。
まず、本発明のうちの基板製造方法の一実施形態について説明する。本実施形態の基板製造方法は、大きく分けて、絶縁層と導体パターンが交互に積層された多層構造の基板を得る積層工程と、その積層工程を実施することで得られた基板に加工を施す加工工程と、ノイズ低減素子を搭載するノイズ低減素子搭載工程との３つの工程を有する。
まず、積層工程について説明する。この積層工程では、第１絶縁層を形成し、形成した第１絶縁層の表面全体を粗面化した後、第１絶縁層表面に所望の導体パターンを形成する工程を、必要に応じて１回、又は形成された導体パターン上にさらに次の第１絶縁層が形成されるように複数回実施する第１ステップが実施される。
図１は、積層工程の第１ステップが実施された後の様子を示す図である。
図１には、コア基板３と、そのコア基板３の上に設けられた第１絶縁層１０が示されている。この第１絶縁層１０は、エポキシ樹脂のシート状物を導体パターン２０の上に貼り付け、貼り付けたシート状物に熱を加えることによって形成されたものである。また、図１に示す第１絶縁層１０の表面１０ａ全体は、過酸化マンガンを用いた化学的処理によって粗面化されている。またこの図１には、粗面化された第１絶縁層表面１０ａに接するように設けられた導体パターン２０も示されている。導体パターン２０は２層構造であり、第１絶縁層表面に接した無電界めっき層２１０とその無電界めっき層２１０に積層された電界めっき層２２０とを有する。無電界めっき層２１０は、第１絶縁層表面１０ａに、無電界のもと銅めっきを施すことによって形成された導体層であり、無電界めっきによって形成されたものであることから、その厚さは非常に薄い。一方、電界めっき層２２０は、無電界めっき層２１０を利用して電界めっきを行うことで形成された銅を主成分とする層である。この電界めっき層２２０は、電界めっきによって形成されたものであることから、その厚さを無電界めっき層２１０に比べて厚くすることができ、図１に示す導体パターン２０の厚さのほとんどがこの電界めっき層２２０の厚さによって占められている。なお、ここでは図示省力したが、図１に示す第１絶縁層１０の下には、第１絶縁層と導体パターンが交互に積層された積層構造が設けられている。すなわち、図１には、第１絶縁層を形成し、形成した第１絶縁層の表面全体を粗面化した後、第１絶縁層表面に所望の導体パターンを形成する工程が複数回実施され、最終の実施によって形成された第１絶縁層１０と導体パターン２０が示されている。
積層工程では、さらに、第１ステップに次いで第２ステップが実施される。この第２ステップでは、まず、最終に形成された導体パターン２０上に第２絶縁層を積層させる。
図２は、図１に示す導体パターンの上に第２絶縁層を積層させた様子を示す図である。
第２絶縁層３０も、第１絶縁層１０と同じく、エポキシ樹脂のシート状物を導体パターン２０の上に貼り付け、貼り付けたシート状物に熱を加えることによって形成されたものである。第２ステップでは、第２絶縁層３０を積層させた後、積層させた第２絶縁層表面３０ａを所望の領域を除いて粗面化するが、ここでは、粗面化の前に第２絶縁層３０にビア穿孔を行う。
図３は、図２に示す第２絶縁層にビア穿孔を行った様子を示す図である。
ビア穿孔では、レーザ加工を行うことにより、露出している第２絶縁層表面３０ａから、その第２絶縁層３０の下に隣接する導体パターン２０の一部分につながるビア３１を形成する。こうしてビア穿孔を行った後に、第２ステップでは粗面化を実施する。ここでの粗面化では、選択的粗面化を行うため、まず第２絶縁層表面にレジストフィルムを貼り付ける。
図４は、図３に示す第２絶縁層表面にレジストフィルムを貼り付けた様子を示す図である。
レジストフィルム４０の貼り付けでは、露出した第２絶縁層表面３０ａ全体を覆うようにレジストフィルム４０を貼り付ける。次いで、このレジストフィルム４０の露光現像を実施する。
図５は、図４に示すレジストフィルムを露光現像した様子を示す図である。
図４に示すレジストフィルム４０は、第２絶縁層表面３０ａのうちの所望領域Ｓをマスクするために設けたものであり、図５には、レジストフィルムの、その所望領域Ｓをマスクしたマスク部４１が示されている。そして、所望領域Ｓがマスクされた第２絶縁層表面３０ａを粗面化する。
図６は、図５に示す所望領域がマスクされた第２絶縁層表面を粗面化した様子を示す図である。
ここでの粗面化でも、過酸化マンガンを用いた化学的処理を施すことによって第２絶縁層表面３０ａが粗面化される。この際、マスクされた所望領域Ｓはこの粗面化から逃れ、表面状態が維持される。続いて、所望領域Ｓをマスクするマスク部４１を剥離剤によって除去する。
図７は、粗面化を行った後、レジストフィルムの、所望領域をマスクしたマスク部を剥離した様子を示す図である。
図７に示す露出した第２絶縁層表面３０ａには、粗面化された部分３０１と、粗面化されていない部分３０２とが存在する。こうして第２絶縁層表面３０ａの選択的粗面化を行った後に、第２ステップでは導体層であるシード層の形成を行う。
図８は、図７に示す露出した第２絶縁層表面全体にシード層を形成した様子を示す図である。
露出した第２絶縁層表面３０ａ全体に、無電界のもと銅めっきを施すことによって薄いシード層２１を形成する。シード層２１は、第２絶縁層３０の、粗面化された部分３０１ではその部分３０１に強固に密着しているが、粗面化されていない部分３０２、すなわち所望領域Ｓでは密着性が低くその部分３０２からはシード層２１を容易に剥離することができる。次いで、第２ステップでは、このシード層２１上に選択的に電界めっき層を設けるため、レジストフィルムを貼付し、露光現像を行う。
図９は、図８に示すシード層の表面にレジストフィルムを貼り付けた様子を示す図であり、図１０は、図９に示すレジストフィルムを露光現像した様子を示す図である。
図９に示すレジストフィルム５０は、シード層２１のうちの所望領域をマスクするために設けたものであり、図１０には、レジストフィルムの、その所望領域をマスクしたマスク部５１が示されている。こうしてマスク部５１が形成されたシード層２１の、露出した部分を利用して電界めっきを行うことで銅を主成分とする電界めっき層２２０を形成する。シード層２１は、図１に示す導体パターン２０の無電界めっき層２１０と同じ役割を果たしている。
図１１は、シード層の、露出した部分に電界めっき層を形成した様子を示す図である。
図１１には、第２絶縁層表面３０ａに形成された２つの導体パターン２０が示されている。これらの導体パターン２０はいずれも、シード層２１の一部と電界めっき層２２０とからなるものである。次に、第２ステップの最終工程として、レジストフィルムのマスク部５１を剥離剤によって除去し、シード層２１の、マスク部５１を除去することによって露出した部分を、エッチングによってさらに除去する。
図１２は、第２ステップが終了した時点の様子を示す図である。
この図１２に示す第２絶縁層３０では、露出した部分が粗面化されている。
積層工程では、さらに、第２ステップに次いで第３ステップが実施される。この第３ステップでは、第２ステップで形成されたシード層２１上、すなわちこの例では電界めっき層２２０を介して第３絶縁層を形成し、形成した第３絶縁層の表面全体を粗面化した後、第３絶縁層表面に所望の導体パターンを形成する工程を、必要に応じて１回、又は形成された導体パターン上にさらに次の第３絶縁層が形成されるように複数回実施する。
図１３は、第３ステップを２回繰り返し、さらに第４絶縁層を積層させた様子を示す図である。
図１３には、２つの第３絶縁層６０と、各第３絶縁層６０の表面に設けられた導体パターン２０が示されており、いずれの第３絶縁層６０にも粗面化を実施した後が残っている。また、この図１３には、２つの第３絶縁層６０のうちの上方の第３絶縁層６０の表面に設けられた導体パターン２０の表面には第４絶縁層（最上層）７０が示されている。第３絶縁層６０および第４絶縁層７０はいずれも、第１絶縁層１０と同じく、エポキシ樹脂のシート状物を導体パターン２０の上に貼り付け、貼り付けたシート状物に熱を加えることによって形成されたものである。また、第３絶縁層６０の表面に形成された導体パターン２０は、第１絶縁層１０の表面に形成された導体パターン２０と同じく、無電界めっき層２１０と電界めっき層２２０からなるものである。以上で、本実施形態の基板製造方法における積層工程が終了する。
次に、加工工程について説明する。この加工工程は除去ステップと露出ステップを有する。除去ステップは、積層工程を実施することで得られた図１３に示す基板１の、第２絶縁層３０よりも上層の、所望領域Ｓの上の部分を除去するステップであり、まず、第２絶縁層３０よりも上層の、所望領域Ｓの上の部分の外周に沿って孔あけ加工を行うことで切り込みＣを入れる。
図１４は、積層工程を実施することで得られた図１３に示す基板に切り込みを入れた様子を示す図である。
図１４に示す基板１に作り込まれたシード層の、第２絶縁層３０の粗面化されていない所望領域Ｓに接する部分２１ａは、第２絶縁層３０との密着度合いが弱い。このため、図１４に示すような切り込みＣを入れることで、第２絶縁層３０よりも上層の、所望領域Ｓの上の部分Ｒは、第２絶縁層３０から簡単に剥離される。切り込みＣを入れた後、その部分Ｒを機械的に引きはがす。
図１５は、除去ステップが終了した後の基板を示す図である。
図１５には、第２絶縁層３０の粗面化されていない所望領域Ｓが露出した様子が示されている。なお、図１４に示す、第２絶縁層３０よりも上層の、所望領域Ｓの上の部分Ｒは機械的に除去されるため、第２絶縁層３０の所望領域Ｓにシード層がわずかに残留することがある。この場合には、所望領域Ｓに化学的なエッチングを施すことで、残留したシード層を完全に除去することができる。除去ステップが終了すると、今度は、露出ステップを実施する。この露出ステップでは、第２絶縁層３０の下に隣接する導体パターン２０の、所望領域Ｓ内のパッド部分２５を露出させる。ここでは、第２絶縁層３０の、露出した所望領域Ｓの表面にレーザビームを照射することで、その表面からパッド部分２５に通じる貫通孔を形成する。レーザビームには、第２絶縁層３０の材質である樹脂の炭化を防ぐため紫外線を用いることが好ましい。
図１６は、露出ステップが終了した後の基板を示す図である。
図１６に示す基板１では、貫通孔３５が形成されたことで、導体パターンのパッド部分２５が露出している。この図１６に示す基板１は、本発明の回路基板の一実施形態に相当する。すなわち、図１６に示す基板１は、コア基板３と、コア基板３の上に設けられた、絶縁層１０，６０，７０と導体パターン２０が交互に積層されたビルドアップ層４とを有する。図１６に示すビルドアップ層４は、ノイズ低減素子を接続する予定の、第４絶縁層（最上層）７０よりも下層に存在する接続予定の導体パターン２０よりも上層の、ノイズ低減素子が収容される部分（以下、除去部分４ａと称する）が除去され、接続予定の導体パターン２０が露出したものである。
露出工程では、第２絶縁層３０の厚み分の貫通孔３５を形成すればよい。すなわち、パッド部分２５とそのパッド部分２５の上にある露出面との距離はわずかなものである。機械的な削り取り加工は加工能力が高い反面、パッドの削りカスが飛散し、またパッド表面を荒らす欠点があるが、この露出工程では、機械的な削り取り加工よりも加工能力が劣っても、パッドの削りカスを飛散させたりパッド表面を荒らすことがないレーザ加工によって、貫通孔を短時間の内に低コストで形成する。このため、パッド部分２５の削りカスを飛散させたりパッド部分２５の表面を荒らすことなく、低コストで短時間のうちにパッド部分２５を露出させることができる。
なお、この図１６には、間隔をあけて２つのパッド部分２５が露出している様子が示されており、２つのパッド部分２５の間には、第２絶縁層３０の一部分３６が残っている。２つのパッド部分２５の間の距離がわずかなものでありコスト及び生産性の観点から許されるのであれば、露出工程においてこの一部分３６を除去してもよい。また、貫通孔３５を形成する手法は、レーザ加工に限らず、パッドの削りカスを飛散させたりパッド表面を荒らすことがない低コストかつ生産性が良好な手法であればいかなる手法であってもよい。
次にノイズ低減素子搭載工程について説明する。ノイズ低減素子搭載工程は、露出ステップを実施することによって露出させた、導体パターン２０の、所望領域Ｓ内の部分（パッド部分２５）に、ノイズ低減素子を接続する工程である。
図１７は、ノイズ低減素子搭載工程が終了した後の様子を示す図である。
図１７には、第２絶縁層３０の、２つのパッド部分２５の間に残された一部分３６にノイズ低減素子８０が載置され、その載置されたノイズ低減素子８０とパッド部分２５とが半田９０によって電気的に接続されている様子が示されている。この図１７に示す基板１は、本発明の回路基板のもう一つの実施形態に相当する。すなわち、図１７に示す基板１は、接続予定の導体パターン２０に接続され、除去部分４ａに収容されたノイズ低減素子８０を備えている。
図１７に示す基板１の、ノイズ低減素子８０が搭載された側とは反対の側には、ノイズ低減素子８０が接続されたパッド部分２５に対応したパッド（不図示）が設けられており、この対応したパッドにはＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）チップが半田付けされる。
図１８は、マザーボードに実装された、本発明の回路基板の一実施形態である基板を示す図である。
図１８には、基板１を構成する、コア基板３とそのコア基板３の表裏面上に設けられたビルドアップ層４とが示されている。図１８に示す２つのビルドアップ層４のうち、マザーボード９側に位置するビルドアップ層４が、上述の基板製造方法によって製造されたビルドアップ層である。図１８に示す基板１には、ＬＳＩチップ２が表面実装されており、ビルドアップ層４の除去部分４ａに収容されたチップコンデンサ５は、ビア６と周面に導体が設けられたスルーホール７によってＬＳＩチップ２に接続している。図１８に示す基板１は、取り扱い性に支障をきたさない程度の厚さをもちながら、チップコンデンサ５を実装する部分を基板の厚さ方向に薄くし、反対側に実装されたＬＳＩチップ２とチップコンデンサ５との距離を縮めている。このため、図１８に示す基板１では、チップコンデンサ５によるノイズ低減率が高められている。
図１は、積層工程の第１ステップが実施された後の様子を示す図である。 図１に示す導体パターンの上に第２絶縁層を積層させた様子を示す図である。 図２に示す第２絶縁層にビア穿孔を行った様子を示す図である。 図３に示す第２絶縁層表面にレジストフィルムを貼り付けた様子を示す図である。 図４に示すレジストフィルムを露光現像した様子を示す図である。 図５に示す所望領域がマスクされた第２絶縁層表面を粗面化した様子を示す図である。 粗面化を行った後、レジストフィルムの、所望領域をマスクしたマスク部を剥離した様子を示す図である。 図７に示す露出した第２絶縁層表面全体にシード層を形成した様子を示す図である。 図８に示すシード層の表面にレジストフィルムを貼り付けた様子を示す図であり、 図９に示すレジストフィルムを露光現像した様子を示す図である。 シード層の、露出した部分に電界めっき層を形成した様子を示す図である。 第２ステップが終了した時点の様子を示す図である。 第３ステップを２回繰り返し、さらに第４絶縁層を積層させた様子を示す図である。 積層工程を実施することで得られた図１３に示す基板に切り込みを入れた様子を示す図である。 除去ステップが終了した後の基板を示す図である。 露出ステップが終了した後の基板を示す図である。 ノイズ低減素子搭載工程が終了した後の様子を示す図である。 マザーボードに実装された、本発明の回路基板の一実施形態である基板を示す図である。 非特許文献１に記載れた技術を適用してコア基板内にチップコンデンサを埋め込んだ回路基板を模式的に示す図である。
符号の説明
１ 基板
２ ＬＳＩチップ
３ コア基板
４ ビルドアップ層
５ チップコンデンサ
１０ 第１絶縁層
２０ 導体パターン
２１ シード層
２１０ 無電界めっき層
２２０ 電界めっき層
２５ パッド部分
３０ 第２絶縁層
３０ａ 第２絶縁層表面
３０１ 粗面化された部分
３０２ 粗面化されていない部分
６０ 第３絶縁層
７０ 第４絶縁層
８０ ノイズ低減素子
９０ 半田
Ｓ 所望領域

Claims (9)

  1. 絶縁層と導体パターンが交互に積層された多層構造の基板を得る積層工程と、該積層工程を実施することで得られた基板に加工を施す加工工程とを有する基板製造方法において、
    前記積層工程が、第１絶縁層を形成し、形成した第１絶縁層の表面全体を粗面化した後、第１絶縁層表面に所望の導体パターンを形成する工程を、必要に応じて１回、又は形成された導体パターン上にさらに次の第１絶縁層が形成されるように複数回実施する第１ステップと、
    前記第１ステップで最終に形成された導体パターン上に第２絶縁層を積層させ、積層させた第２絶縁層表面を所望の領域を除いて粗面化し、その後、該第２絶縁層表面の、少なくとも該領域に導体層を形成する第２ステップと、
    前記第２ステップで形成された前記導体層上に第３絶縁層を形成し、形成した第３絶縁層の表面全体を粗面化した後、第３絶縁層表面に所望の導体パターンを形成する工程を、必要に応じて１回、又は形成された導体パターン上にさらに次の第３絶縁層が形成されるように複数回実施する第３ステップとを有する工程であり、
    前記加工工程が、前記積層工程を実施することで得られた基板の、前記第２絶縁層よりも上層の、前記領域の上の部分を除去する除去ステップと、
    前記第２絶縁層の下に隣接する導体パターンの、前記領域内の部分を露出させる露出ステップとを有することを特徴とする基板製造方法。
  2. 前記露出ステップが、レーザ加工によって行われるものであることを特徴とする請求項１記載の基板製造方法。
  3. 前記第１ステップが、電界メッキによって所望の導体パターンを形成するものであり、
    前記第２ステップが、無電界メッキによって導体層を形成するものであることを特徴とする請求項１記載の基板製造方法。
  4. 前記露出ステップを実施することによって露出させた、前記導体パターンの、前記領域内の部分に、受動素子を接続する受動素子搭載工程を有することを特徴とする請求項１記載の基板製造方法。
  5. 前記露出ステップを実施することによって露出させた、前記導体パターンの、前記領域内の部分に、チップコンデンサを接続するチップコンデンサ搭載工程を有することを特徴とする請求項１記載の基板製造方法。
  6. コア基板と、
    前記コア基板の上に設けられた、絶縁層と導体パターンが交互に積層されたビルドアップ層とを有し、
    前記ビルドアップ層は、受動素子を接続する予定の、最上層よりも下層に存在する接続予定導体パターンよりも上層の、該受動素子が収容される部分が除去され、該接続予定導体パターンが露出したものであることを特徴とする回路基板。
  7. 前記接続予定導体パターンに接続され、前記部分に収容された受動素子を備えたことを特徴とする請求項６記載の回路基板。
  8. 前記受動素子が、チップコンデンサであることを特徴とする請求項７記載の回路基板。
  9. 前記チップコンデンサに接続した半導体チップを備えたことを特徴とする請求項８記載の回路基板。
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