TWI475940B - 多層配線基板之製造方法及多層配線基板 - Google Patents

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Tatsuya Ito
Satoshi Hirano
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Description

多層配線基板之製造方法及多層配線基板
本發明係關於多層配線基板之製造方法及多層配線基板，其中該多層配線基板具有將以相同的樹脂絕緣材料為主體之複數個樹脂絕緣層及複數個導體層交替地積層而多層化的積層構造體但不具有所謂的核心基板。
作為電腦之微處理器等使用之半導體積體電路元件(IC晶片)，近年來已逐漸高速化、高功能化，隨此端子數亦增加，而有端子間間距亦變窄的趨勢。一般而言，於IC晶片之底面，多數個端子係密集配置成陣列狀，此種端子群係對母基板(mother board)側之端子群以覆晶之形態連接。然而，由於IC晶片側之端子群與母基板側之端子群，在端子間間距上有大幅差異，因此難以將IC晶片直接地連接至母基板上。因此，通常係採用先製作將IC晶片搭載於IC晶片搭載用配線基板上所構成之半導體封裝，再將該半導體封裝搭載於母基板上的手法。
作為構成此種封裝之IC晶片搭載用配線基板，於核心基板之表面及背面形成有增建層(build-up layer)的多層配線基板已實用化。在該多層配線基板中，作為核心基板，例如係使用使樹脂含浸至補強纖維的樹脂基板(玻璃環氧基板等)。此外，利用該核心基板之剛性，將樹脂絕緣層與導體層交替地積層於核心基板之表面及背面，藉此而形成增建層。亦即，在該多層配線基板中，核心基板係具有補強之功用，形成為厚度遠較增建層為厚。又，於核心基板，係貫通形成有用以謀求形成於表面及背面之增建層間之導通的配線(具體而言，通孔導體(through hole conductor)等)。
然而，近年來，隨著半導體積體電路元件之高速化，所使用之信號頻率亦逐漸變成高頻頻帶。此種情況下，貫通核心基板之配線會促成大的阻抗，導致高頻信號之傳輸損失或電路誤動作之發生，而成為高速化的妨礙。為了解決此問題，已提出將多層配線基板設置成不具核心基板的基板(例如參照專利文獻一、二)。專利文獻一、二所記述之多層配線基板，由於係藉由省略較厚之核心基板而縮短了整體之配線長度，因此可降低高頻信號之傳輸損失，而使半導體積體電路元件以高速動作。
專利文獻一所揭示之製造方法中，係於暫時基板之單面配置金屬箔，在該金屬箔之上形成將複數個導體層及複數個樹脂絕緣層交替地積層而成的增建層。然後，從暫時基板將金屬箔分離，而製得在金屬箔上形成有增建層的構造體。接著，藉由利用蝕刻除去金屬箔，使增建層之最外層的表面(樹脂絕緣層之表面或複數個IC晶片連接端子之表面)露出，藉此製造多層配線基板。
又，於專利文獻一，係揭示有一種將防焊阻劑形成於增建層之最外層的多層配線基板。此外，於防焊阻劑係形成有使IC晶片連接端子之表面露出的開口部。在專利文獻二所揭示之多層配線基板，亦於IC晶片之搭載面側的最外層設有防焊阻劑，於該防焊阻劑係形成有使IC晶片連接端子之上面露出的開口部。防焊阻劑係以已賦予光硬化性之樹脂絕緣材料之硬化物為主體所形成，防焊阻劑之開口部係藉由以配置有既定遮罩之狀態進行曝光及顯影而形成。接著，於在防焊阻劑之開口部內露出之IC晶片連接端子的上面，形成焊料凸塊(solder bump)，透過該焊料凸塊來搭載IC晶片。
又，在IC晶片搭載用之多層配線基板中，亦已提出一種藉由底部填料(underfill)來密封連接於IC晶片連接端子之IC晶片與基板表面之間隙的基板。
[先前技術文獻] [專利文獻]
專利文獻一：日本特開2007-158174號公報
專利文獻二：日本特開2004-111544號公報
然而，上述IC晶片搭載用之多層配線基板中，作為密封IC晶片之底部填料係使用疏水性的材料。相對於此，於IC晶片連接端子在形成焊料凸塊時，係使用親水性的助熔劑。亦即，期望於多層配線基板之表面，除了疏水性之底部填料以外，還使親水性之助熔劑潤濕擴散成適度之狀態，而難以將多層配線基板之表面粗糙度設定於適度之狀態。具體而言，例如專利文獻一之多層配線基板中，係藉由蝕刻除去銅箔而使最外層之樹脂絕緣層與IC晶片連接端子露出。然而，卻會因該蝕刻導致樹脂絕緣層之表面受到某種程度之粗化。此處，若使樹脂絕緣層之表面粗糙度大於所需，則有底部填料之流動性會變成不良而發生空隙(void)等之虞。反之，若防焊阻劑之表面粗糙度小，則助熔劑會潤濕擴散到所需以上，而難以確實地形成焊料凸塊。
又，上述多層配線基板中，在將防焊阻劑形成於最外層的情況下，由於該防焊阻劑與內層之各樹脂絕緣層的熱膨脹係數並不相同，因此會因它們之熱膨脹係數差而發生基板之翹曲。在此情形下，由於另外需要用以抑制該翹曲之構成(例如，補強板等)，因此會使多層配線基板之製造成本變高。再者，與內層之樹脂絕緣層相較，防焊阻劑的絕緣性差。因此，若縮小IC晶片連接端子之端子間隔，則有利用防焊阻劑之絕緣會變得不充分而發生端子間之短路的情況。
本發明係有鑑於上述課題而構成，其目的在於提供一種可將最外層之表面粗糙度設定於適切狀態之多層配線基板的製造方法。又，本發明之另一目的係在於提供一種可將最外層之表面粗糙度設定於適切狀態，以確實地搭載IC晶片的多層配線基板。
於是，作為用以解決上述課題之手段(手段1)，係一種多層配線基板之製造方法，其中該多層配線基板具有將以相同的樹脂絕緣材料為主體之複數個樹脂絕緣層及複數個導體層交替地積層而多層化的積層構造體，於該積層構造體之第1主面側，係配置有複數個第1主面側連接端子，於該積層構造體之第2主面側，係配置有複數個第2主面側連接端子，該複數個導體層係形成於該複數個樹脂絕緣層，藉由隨著朝向該第1主面側或該第2主面側之任一側而擴徑之導通導體彼此連接，其特徵在於，包含：增建製程，係在以可剝離之狀態將金屬箔積層配置於單面而成的基材上，將複數個樹脂絕緣層及複數個導體層交替地積層而多層化，藉此形成積層構造體；開孔製程，係對最外層之樹脂絕緣層施以雷射孔加工藉此形成複數個開口部，以使該第1主面側連接端子露出；除渣製程，係在該開孔製程後除去該開口部內之殘渣；以及基材除去製程，係在該增建製程後除去該基材以使該金屬箔露出。
因此，根據手段1所記述之發明，由於係以與積層構造體中之內層樹脂絕緣層相同的樹脂絕緣材料來形成最外層之樹脂絕緣層，因此相較於以別的樹脂絕緣材料形成最外層之樹脂絕緣層的情況，可減輕因在積層構造體之熱膨脹係數差所造成的影響。其結果，即可抑制多層配線基板之翹曲。此處，由於最外層之樹脂絕緣層係以與內層之樹脂絕緣層相同的樹脂絕緣材料形成，因此難以利用光微影製程形成開口部。然而，藉由施以雷射孔加工，即可於最外層之樹脂絕緣層確實地形成開口部。又，由於在增建製程後實施除渣製程，因此可將最外層之樹脂絕緣層的表面粗糙度設定成任意之粗糙度。因此，針對構成多層配線基板之最外層之樹脂絕緣層的表面，可設定適合於助熔劑或底部填料的表面粗糙度，而可使它們潤濕擴散成適度之狀態。
最外層之樹脂絕緣層，較佳為使用以未賦予光硬化性之樹脂絕緣材料之硬化物為主體的增建材形成。就該增建材而言，可考量絕緣性、耐熱性、耐濕性等而適當加以選擇。就增建材之較佳例而言，可舉出環氧樹脂、酚樹脂、胺基甲酸酯樹脂、矽酮樹脂、聚醯亞胺樹脂等之熱硬化性樹脂、聚碳酸酯樹脂、丙烯酸樹脂、聚縮醛樹脂、聚丙烯樹脂等之熱可塑性樹脂等。此外，亦可使用這些樹脂與玻璃纖維(玻璃織布或玻璃不織布)或與聚醯胺纖維等有機纖維之複合材料，或者是，使環氧樹脂等之熱硬化性樹脂含浸至連續多孔質PTFE等之三維網目狀氟系樹脂基材的樹脂-樹脂複合材料等。
導體層係主要由銅構成，藉由扣除法、半加成法、全加成法、等公知之手法形成。具體而言，例如可應用銅箔之蝕刻、無電解鍍銅或電解鍍銅等手法。此外，亦可在利用濺鍍或CVD等手法形成薄膜之後進行蝕刻，藉此形成導體層或連接端子，或者利用導電性糊等之印刷來形成導體層或連接端子。
亦可依序進行：連接端子形成製程，係在基材除去製程後，以設有覆蓋第1主面整面之防蝕阻劑的狀態，以扣除法將該金屬箔圖案化，藉此形成第2主面側連接端子；以及阻劑除去製程，係除去防蝕阻劑以使第1主面側連接端子露出。該方法中，係在進行基材除去製程之前的階段實施雷射孔加工的開孔製程。此種情況下，由於基材上之積層構造體比較具有強度，因此可保持在無翹曲之狀態，而可在該積層構造體表面之正確位置形成開口部。
亦可在基材除去製程後，以於第2主面上設有防蝕阻劑之狀態，進行形成第2主面側連接端子的連接端子形成製程，在該連接端子形成製程後進行開孔製程。此種情況下，在連接端子形成製程中，第1主面側之最外層已以樹脂絕緣層覆蓋，於該樹脂絕緣層尚未設置開口部。因此，可使最外層之樹脂絕緣層具有作為防蝕阻劑之功能。因此，無需於第1主面側另外設置防蝕阻劑，以僅於第2主面上設有防蝕阻劑之狀態即可將第2主面側連接端子形成圖案。
亦可在開孔製程，使第1主面側連接端子露出，並且使連接端子以外之導體層露出。具體而言，例如藉由使設置作為對準標記之導體層露出，即可容易地進行配線基板之定位。
又，作為用以解決上述課題之另一手段(手段2)，係有一種多層配線基板，其具有將以相同的樹脂絕緣材料為主體之複數個樹脂絕緣層及複數個導體層交替地積層而多層化的積層構造體，於該積層構造體之第1主面側係配置有複數個第1主面側連接端子，於該積層構造體之第2主面側係配置有複數個第2主面側連接端子，該複數個導體層係形成於該複數個樹脂絕緣層，藉由隨著朝向該第1主面側或該第2主面側之任一方向而擴徑之導通導體來彼此連接，其特徵在於：該複數個樹脂絕緣層係使用以未賦予光硬化性之樹脂絕緣材料之硬化物為主體的相同的增建材形成；在該積層構造體之第1主面側於處於露出狀態之最外層的樹脂絕緣層，形成有複數個開口部；於該第1主面，係存在有連接對象為IC晶片之IC晶片連接端子、及連接對象為被動零件且面積較該IC晶片連接端子還大之被動零件連接端子的兩種，以作為該第1主面側連接端子，而且於該複數個開口部內係配置有複數個該IC晶片連接端子，同時該複數個IC晶片連接端子係上面之高度較該最外層之樹脂絕緣層的表面還低且表面側外周部埋設於該最外層之樹脂絕緣層內。
因此，根據手段2所記述之發明，交替地積層以相同的樹脂絕緣材料為主體之複數個樹脂絕緣層及複數個導體層，作為不含核心基板之無核心配線基板而形成多層配線基板。該多層配線基板中，由於以與未具有光硬化性之內層之樹脂絕緣層相同的樹脂絕緣材料來形成最外層之樹脂絕緣層，因此相較於以別的樹脂絕緣材料形成最外層之樹脂絕緣層的情況，可減輕因熱膨脹係數差異所造成的影響。其結果，即可抑制多層配線基板之翹曲。又，於多層配線基板之第1主面，係存在有連接對象為IC晶片之IC晶片連接端子、及連接對象為被動零件且面積較該IC晶片連接端子還大之被動零件連接端子的兩種，以作為該第1主面側連接端子，其中之IC晶片連接端子係配置於複數個開口部內。該IC晶片連接端子係上面之高度較最外層之樹脂絕緣層的表面還低且表面側外周部埋設於最外層之樹脂絕緣層內。因此，最外層之樹脂絕緣層係具有防焊阻劑之功能，而可於IC晶片連接端子之上面確實地形成焊料凸塊。又，由於最外層之樹脂絕緣層係以與內層之樹脂絕緣層相同之絕緣性優異的增建材形成，因此可縮小IC晶片連接端子之間隔，而可將多層配線基板予以高度積體化。
被動零件連接端子，較佳為具有以銅以外之鍍覆層覆蓋構成主體之銅層之上面及側面的構造；該IC晶片連接端子，較佳為具有以銅以外之鍍覆層僅覆蓋構成主體之銅層之上面的構造。如此一來，即可將較大之焊腳(solder fillet)確實地形成於被動零件連接端子之上面及側面。又，於IC晶片連接端子之上面，亦可確實地形成焊料凸塊。此處，由於被動零件連接端子之端子間隔係較IC晶片連接端子之端子間隔還寬，且被動零件連接端子的尺寸較大，因此藉由形成於被動零件連接端子之上面及側面的焊腳(solder fillet)，即能以充分之強度確實地焊接被動零件。另一方面，由於IC晶片連接端子之端子間隔窄，因此於IC晶片連接端子之側面當焊料凸塊膨脹時，端子間之短路便會造成問題。對此，由於本發明中僅於IC晶片連接端子之上面形成焊料凸塊，因此焊料凸塊並不會膨脹於橫方向，而可避免端子間之短路。
 [用以實施發明的形態]
[第1實施形態]
以下，根據圖式詳細地說明將本發明具體化成多層配線基板的第1實施形態。第1圖係表示本實施形態之多層配線基板之概略構成的放大截面圖，第2圖則為該多層配線基板的俯視圖。
如第1圖所示，多層配線基板10係形成為不含核心基板之無核心配線基板，且具有將以相同的樹脂絕緣材料為主體之4層樹脂絕緣層21,22,23,24與由銅構成之導體層26交替地積層而多層化的配線積層部30(積層構造體)。各樹脂絕緣層21～24係使用未賦予光硬化性之樹脂絕緣材料，具體而言，係以熱硬化性環氧樹脂之硬化物為主體的增建材形成。多層配線基板10中，於配線積層部30之上面31側(第1主面側)，係配置有複數個連接端子41,42(第1主面側連接端子)。
如第1圖及第2圖所示，本實施形態之多層配線基板10中，作為配置於配線積層部30之上面31側的複數個連接端子41,42，存在有連接對象為IC晶片之IC晶片連接端子41、以及連接對象為晶片電容器(被動零件)之電容器連接端子42(被動零件連接端子)。在配線積層部30之上面31側，複數個IC晶片連接端子41係在設置於基板中央部之晶片搭載區域43配置成陣列狀。又，電容器連接端子42係面積較IC晶片連接端子41還大之連接端子，配置於較晶片搭載區域43還靠外周側。
另一方面，於配線積層部30之下面32側(第2主面側)，連接對象為母基板(mother board)之LGA(地柵陣列：land grid array)用的複數個連接端子45(作為第2主面側連接端子之母基板連接端子)係配置成陣列狀。這些母基板連接端子45係面積較上面31側之IC晶片連接端子41及電容器連接端子42還大的連接端子。
於樹脂絕緣層21,22,23,24，係分別設有導通孔33及填充導通導體34。各導通導體34皆具有朝同一方向(第1圖中係隨著從下面側朝向上面側)擴徑的形狀，而將各導體層26、IC晶片連接端子41、電容器連接端子42、及母基板連接端子45彼此在電氣上予以連接。
在配線積層部30之上面31側，於露出至最外層之第4層樹脂絕緣層24係形成有複數個開口部35,36。於開口部35內，係以上面之高度成為較樹脂絕緣層24之表面(基準面)還低的狀態配置有IC晶片連接端子41，IC晶片連接端子41之表面側外周部係埋設於樹脂絕緣層24內。又，於開口部36內，係以上面之高度成為較樹脂絕緣層24之表面還低的狀態配置有電容器連接端子42，電容器連接端子42之表面側外周部係埋設於樹脂絕緣層24內。IC晶片連接端子41及電容器連接端子42，係以銅層為主體構成。再者，IC晶片連接端子41及電容器連接端子42，係具有以銅以外之鍍覆層46,47(具體而言，係鎳-金鍍覆層)僅覆蓋構成主體之銅層之上面的構造。
在配線積層部30之下面32側，樹脂絕緣層21之表面係藉由防焊阻劑37大致整體地覆蓋，於該防焊阻劑37係形成有使母基板連接端子45露出的開口部38。本實施形態中，開口部38係較母基板連接端子45還小，母基板連接端子45之表面側外周部係埋設於防焊阻劑37內。母基板連接端子45係以銅層為主體構成。再者，母基板連接端子45係具有以銅以外之鍍覆層48(具體而言，係鎳-金鍍覆層)僅覆蓋構成主體之銅層之下面的構造。
上述構成之多層配線基板10，例如係以以下之順序製作。
首先，在增建製程，準備具有充分之強度的支持基板(玻璃環氧基板等)，於該支持基板上增建樹脂絕緣層21～24，以形成配線積層部30。
予以詳述時，如第3圖所示，於支持基板50上，貼附由環氧樹脂構成之片狀絕緣樹脂基材而形成基底樹脂絕緣層51，藉此製得由支持基板50及基底樹脂絕緣層51所構成之基材52。接著，如第4圖所示，於基材52之單面(具體而言，係基底樹脂絕緣層51之上面)配置積層金屬片體54。此處，藉由於基底樹脂絕緣層51上配置積層金屬片體54，在後續之製造製程確保積層金屬片體54不會從基底樹脂絕緣層51剝離程度的密接性。積層金屬片體54係使2片銅箔55,56(一對金屬箔)以可剝離之狀態密接而成。具體而言，透過金屬鍍覆(例如，鍍鉻、鍍鎳、鍍鈦、或這些之複合鍍覆)，形成配置有銅箔55、銅箔56之積層金屬片體54。
然後，如第5圖所示，以包覆積層金屬片體54之方式配置片狀之樹脂絕緣層21，以貼附樹脂絕緣層21。此處，樹脂絕緣層21係與積層金屬片體54密接，並且在該積層金屬片體54之周圍區域與基底樹脂絕緣層51密接，藉此密封積層金屬片體54。
接著，如第6圖所示，藉由使用例如準分子雷射或UV雷射或CO2 雷射等，施以雷射加工而在樹脂絕緣層21之既定位置形成導通孔33。接著，使用過錳酸鉀溶液等蝕刻液進行除去各導通孔33內之殘渣的除渣製程。此外，就除渣製程而言，除了使用蝕刻液之處理以外，亦可進行例如利用O2 電漿之電漿灰化處理。
除渣製程之後，依照以往公知之手法進行無電解鍍銅及電解鍍銅，藉此於各導通孔33內形成導通導體34。進一步，利用以往公知之手法(例如半加成法)進行蝕刻，藉此於樹脂絕緣層21上將導體層26形成圖案(參照第7圖)。
又，針對第2層～第4層之樹脂絕緣層22～24及導體層26，亦藉由與上述第1層之樹脂絕緣層21及導體層26同樣的方法予以形成，而陸續積層在樹脂絕緣層21上。藉由以上之製程，在基材52上形成積層有積層金屬片體54、樹脂絕緣層21～24、及導體層26的配線積層體60(參照第8圖)。此外，在配線積層體60中，位於積層金屬片體54上之區域係成為多層配線基板10之配線積層部30的部分。又，形成於第4層之樹脂絕緣層24與第3層之樹脂絕緣層23之間之導體層26的一部分，係成為IC晶片連接端子41及電容器連接端子42。
接著，如第9圖所示，對最外層之樹脂絕緣層24施以雷射孔加工藉此形成複數個開口部35,36，以使IC晶片連接端子41及電容器連接端子42之上面露出(開孔製程)。接著，以過錳酸鉀溶液或O2 電漿等進行除去各開口部35,36內之殘渣的除渣製程。
除渣製程後，藉由切割裝置(省略圖示)切斷配線積層體60，以除去配線積層部30之周圍區域(切斷製程)。此時，如第9圖所示，在配線積層部30與其周圍部64之邊界(第9圖中以箭頭表示之邊界)，與位於配線積層部30下方之基材52(支持基板50及基底樹脂絕緣層51)一起切斷。藉由該切斷，以樹脂絕緣層21密封之積層金屬片體54的外緣部即呈露出之狀態。亦即，藉由周圍部64之除去，而失去基底樹脂絕緣層51與樹脂絕緣層21之密接部分。其結果，配線積層部30與基材52便呈僅透過積層金屬片體54連結的狀態。
此處，如第10圖所示，藉由在積層金屬片體54中之一對銅箔55,56的界面剝離，從配線積層部30除去基材52，而使位於配線積層部30(樹脂絕緣層21)之下面上的銅箔55露出(基材除去製程)。然後，以扣除法將配線積層部30中之銅箔55圖案化(連接端子形成製程)。具體而言，在配線積層部30之上面31及下面32上，層合(laminate)乾膜並對該乾膜進行曝光及顯影。藉此，於配線積層部30之上面31以覆蓋其整面的方式形成防蝕阻劑，並且於配線積層部30之下面32形成與母基板連接端子45對應之既定圖案的防蝕阻劑。以該狀態，藉由對配線積層部30之銅箔55進行利用蝕刻之圖案化，而於樹脂絕緣層21上形成母基板連接端子45。
此外，此處係在銅箔55藉由蝕刻逐漸溶解除去未設有防蝕阻劑之區域。亦即，銅箔55係從防蝕阻劑側之下面逐漸溶解除去。因此，母基板連接端子45係形成為面積為上面較下面大之截面梯形狀。接著，剝離並除去形成於配線積層部30之上面31及下面32的防蝕阻劑(參照第11圖)。
其次，藉由於樹脂絕緣層21上塗佈感光性環氧樹脂並使其硬化，而形成防焊阻劑37。然後，以配置有既定遮罩之狀態進行曝光及顯影，而將開口部38圖案化於防焊阻劑37(參照第12圖)。
然後，對從開口部35露出之IC晶片連接端子41的表面(上面)、從開口部36露出之電容器連接端子42的表面(上面)、以及從開口部38露出之母基板連接端子45的表面(下面)，依序實施無電解鍍鎳、無電解鍍金，藉此形成鎳-金鍍覆層46,47,48(鍍覆製程)。藉由經過以上之製程來製造第1圖之多層配線基板10。
因此，根據本實施形態可獲得以下之效果。
(1)　本實施形態之多層配線基板10中，最外層之樹脂絕緣層24係以與內層之樹脂絕緣層22,23相同之熱硬化性樹脂絕緣材料所形成。此種情況下，以光微影製程雖難以在其最外層之樹脂絕緣層24形成開口部35,36，不過藉由施以雷射孔加工，即可於樹脂絕緣層24確實地形成開口部35,36。又，由於在增建製程後實施除渣製程，因此可將最外層之樹脂絕緣層24的表面粗糙度設定成任意之粗糙度。因此，針對最外層之樹脂絕緣層24的表面，可設定適合於助熔劑或底部填料的表面粗糙度，而可在IC晶片等之構裝時，使它們潤濕擴散成適度之狀態。
(2)　本實施形態中，係在進行基材除去製程前之階段，實施雷射孔加工之開孔製程。此種情況下，由於基材52上之配線積層部30比較具有強度，因此可保持在無翹曲之狀態，而可在該配線積層部30中最外層之樹脂絕緣層24的表面，於與各連接端子41,42對應之正確位置形成開口部35,36。
(3)　於本實施形態中之多層配線基板10的上面31，係存在有連接對象為IC晶片之IC晶片連接端子41、及連接對象為晶片電容器之電容器連接端子42的兩種，這些連接端子41,42係配置於複數個開口部35,36內。此各連接端子41,42係上面之高度較最外層之樹脂絕緣層24的表面還低，且表面側外周部埋設於最外層之樹脂絕緣層24內。因此，最外層之樹脂絕緣層24具有防焊阻劑之功能，而可於各連接端子41,42之上面確實地形成焊料凸塊或焊腳。在多層配線基板10，由於IC晶片連接端子41之端子間隔狹窄，因此於IC晶片連接端子41之側面當焊料凸塊膨脹時，端子間之短路便會造成問題。對此，由於本實施形態中係僅於IC晶片連接端子41之上面形成焊料凸塊，因此焊料凸塊並不會膨脹於橫方向，而可避免端子間之短路。再者，最外層之樹脂絕緣層24係以與內層之樹脂絕緣層22,23相同之絕緣性優異的增建材形成，因此可縮小IC晶片連接端子41之間隔，而可將多層配線基板10予以高度積體化。
[第2實施形態]
其次，根據圖式說明將本實施形態具體化的第2實施形態。本實施形態中，多層配線基板10之製造方法係與上述第1實施形態不同。
首先，本實施形態中，與第1實施形態同樣地，亦進行增建製程，而在基材52上形成積層有積層金屬片體54、樹脂絕緣層21～24、以及導體層26的配線積層體60(參照第8圖)。
然後，藉由切割裝置(省略圖示)切斷配線積層體60，以除去配線積層部30之周圍區域(切斷製程)。接著，如第13圖所示，藉由在積層金屬片體54中之一對金屬箔55,56的界面剝離，從配線積層部30除去基材52，而使位於配線積層部30(樹脂絕緣層21)之下面上的銅箔55露出(基材除去製程)。
基材除去製程後，以扣除法將配線積層部30中之銅箔55圖案化(連接端子形成製程)。具體而言，在配線積層部30之下面32上，層合乾膜並對該乾膜進行曝光及顯影，藉此於配線積層部30之下面32，形成與母基板連接端子45對應之既定圖案的防蝕阻劑。以該狀態，藉由對配線積層部30之銅箔55進行利用蝕刻之圖案化，而於樹脂絕緣層21上形成母基板連接端子45。接著，剝離並除去形成於母基板連接端子45之下面32的防蝕阻劑(參照第14圖)。
接著，如第15圖所示，對最外層之樹脂絕緣層24施以雷射孔加工藉此形成複數個開口部35,36，以使IC晶片連接端子41及電容器連接端子42之上面露出(開孔製程)。接著，以過錳酸鉀溶液或O2 電漿等進行除去各開口部35,36內之殘渣的除渣製程。
其次，藉由於樹脂絕緣層21上塗佈感光性環氧樹脂並使其硬化，而形成防焊阻劑37。然後，以配置有既定遮罩之狀態進行曝光及顯影，而在防焊阻劑37將開口部38圖案化(參照第12圖)。
然後，對從開口部35露出之IC晶片連接端子41的表面、從開口部36露出之電容器連接端子42的表面、以及從開口部38露出之母基板連接端子45的表面，依序實施無電解鍍鎳、無電解鍍金，藉此形成鎳-金鍍覆層46,47,48(鍍覆製程)。藉由經過以上之製程來製造第1圖之多層配線基板10。
以此方式，本實施形態中，在連接端子形成製程，配線積層部30之上面31側的最外層，係以樹脂絕緣層24覆蓋，於該樹脂絕緣層24並未設有開口部35,36。因此，由於樹脂絕緣層24具有防蝕阻劑之功能，因此於上面31側無需形成防蝕阻劑，而能以僅於下面32上設有防蝕阻劑之狀態，將母基板連接端子45形成圖案。
此外，本發明之各實施形態亦可變更成以下方式。
‧上述各實施形態之多層配線基板10中，雖於配線積層部30之下面32形成有防焊阻劑37，不過亦可如第16圖所示之多層配線基板10A般，將防焊阻劑37予以省略。又，多層配線基板10中，形成於防焊阻劑37之開口部38雖較母基板連接端子45還小，且母基板連接端子45之表面外周部埋設於防焊阻劑37內，不過並非限制於此。如第17圖之多層配線基板10B般，亦能以開口部38A較母基板連接端子45還大，且母基板連接端子45之側面及下面整體露出的方式來形成防焊阻劑37。此外，多層配線基板10A,10B係具有以鍍覆層48覆蓋母基板連接端子45之下面及側面的構造。因此，於母基板連接端子45之下面及側面可形成較大之焊腳，而可充分確保與母基板之連接強度。又，多層配線基板10A中，由於並未形成防焊阻劑37，因此可避免因各樹脂絕緣層21～24與防焊阻劑37之熱膨脹係數差異所造成之多層配線基板10A的翹曲。
‧上述各實施形態之多層配線基板10中，形成於最外層之樹脂絕緣層24的開口部35,36雖較各連接端子41,42還小，且各連接端子41,42之表面外周部埋設於樹脂絕緣層24內，不過並非限制於此。例如，如第18圖之多層配線基板10C般，亦能以開口部36A較電容器連接端子42還大，且電容器連接端子42之上面及側面整體露出的方式來形成樹脂絕緣層24。多層配線基板10C係具有以鍍覆層47覆蓋電容器連接端子42之上面及側面的構造。因此，於電容器連接端子42之上面及側面可形成比較大之焊腳，而可充分確保與晶片電容器之連接強度。
再者，如第19圖之多層配線基板10D般，亦能以開口部35A較IC晶片連接端子41還大，且IC晶片連接端子41之上面及側面整體露出的方式來形成樹脂絕緣層24。該多層配線基板10D可在IC晶片連接端子41之上面及側面形成比較大之焊料凸塊，而可充分確保與IC晶片之連接強度。
‧上述各實施形態中，在開孔製程中，雖於最外層之樹脂絕緣層24形成有複數個開口部35,36，並使IC晶片連接端子41及電容器連接端子42露出，不過並非限制於此。例如，在該開孔製程，除了各連接端子41,42以外，亦可使各連接端子以外之導體層26(具體而言，係對準標記)露出。再者，除了對準標記以外，亦可使序號、方向辨識標記等之導體層26露出。
‧上述各實施形態中，雖在開孔製程之後立即進行除渣製程，不過亦可變更成在防焊阻劑37形成後再進行除渣製程。
‧上述各實施形態中，形成於複數個樹脂絕緣層21～24之複數個導體層26，雖藉由隨著從下面32側朝向上面31側而擴徑之導通導體34來彼此連接，不過並非限制於此。形成於複數個樹脂絕緣層21～24之導通導體34，只要是擴徑於同一方向之形狀即可，亦可藉由隨著從上面31側朝向下面32側而擴徑之導通導體，將複數個導體層26彼此連接。
‧上述各實施形態中，被覆各連接端子41,42,45之鍍覆層46,47,48，雖為鎳-金鍍覆層，不過只要是銅以外之鍍覆層即可，例如亦可變更為鎳-鈀-金鍍覆層等之其他鍍覆層。
其次，藉由前述各實施形態，將所掌握之技術思想列舉於以下。
(1)　一種多層配線基板之製造方法，具有將以相同的樹脂絕緣材料為主體之複數個樹脂絕緣層及複數個導體層交替地積層而多層化的積層構造體，於該積層構造體之第1主面側，係配置有複數個第1主面側連接端子，於該積層構造體之第2主面側，係配置有複數個第2主面側連接端子，該複數個導體層係形成於該複數個樹脂絕緣層，藉由隨著朝向該第1主面側或該第2主面側之任一側而擴徑之導通導體彼此連接，其特徵在於，包含：增建製程，係在以彼此可剝離之狀態將一對金屬箔積層配置於單面而成的基材上，將複數個樹脂絕緣層及複數個導體層交替地積層而多層化，藉此形成積層構造體；開孔製程，係對最外層之樹脂絕緣層施以雷射孔加工藉此形成複數個開口部，以使該第1主面側連接端子露出；基材除去製程，係在該增建製程後將該一對金屬箔彼此剝離，藉此除去該基材以使該金屬箔露出；以及除渣製程，係在該開孔製程後除去該開口部內之殘渣。
10,10A～10D．．．多層配線基板
21～24．．．樹脂絕緣層
26．．．導體層
30．．．作為積層構造體之配線積層部
31．．．作為第1主面之上面
32．．．作為第2主面之下面
33．．．導通孔
34．．．導通導體
35,36,36A,38,38A．．．開口部
37．．．防焊阻劑
41．．．IC晶片連接端子
42．．．作為被動零件連接端子之電容器連接端子
43．．．晶片搭載區域
45．．．作為第2主面側連接端子之母基板連接端子
46,47,48．．．鍍覆層
50．．．支持基板
51．．．基底樹脂絕緣層
52．．．基材
54．．．積層金屬片體
55,56．．．作為金屬箔之銅箔
60．．．配線積層體
64．．．周圍部
第1圖係表示第1實施形態中多層配線基板之概略構成的截面圖。
第2圖係表示第1實施形態中多層配線基板之概略構成的俯視圖。
第3圖係表示第1實施形態之多層配線基板之製造方法的說明圖。
第4圖係表示第1實施形態之多層配線基板之製造方法的說明圖。
第5圖係表示第1實施形態之多層配線基板之製造方法的說明圖。
第6圖係表示第1實施形態之多層配線基板之製造方法的說明圖。
第7圖係表示第1實施形態之多層配線基板之製造方法的說明圖。
第8圖係表示第1實施形態之多層配線基板之製造方法的說明圖。
第9圖係表示第1實施形態之多層配線基板之製造方法的說明圖。
第10圖係表示第1實施形態之多層配線基板之製造方法的說明圖。
第11圖係表示第1實施形態之多層配線基板之製造方法的說明圖。
第12圖係表示第1實施形態之多層配線基板之製造方法的說明圖。
第13圖係表示第2實施形態之多層配線基板之製造方法的說明圖。
第14圖係表示第2實施形態之多層配線基板之製造方法的說明圖。
第15圖係表示第2實施形態之多層配線基板之製造方法的說明圖。
第16圖係表示另一實施形態中多層配線基板之概略構成的截面圖。
第17圖係表示另一實施形態中多層配線基板之概略構成的截面圖。
第18圖係表示另一實施形態中多層配線基板之概略構成的截面圖。
第19圖係表示另一實施形態中多層配線基板之概略構成的截面圖。
10．．．多層配線基板
21,22,23,24．．．樹脂絕緣層
26．．．導體層
30．．．配線積層部
31．．．上面
32．．．下面
33．．．導通孔
34．．．導通導體
35,36,38．．．開口部
37．．．防焊阻劑
41．．．IC晶片連接端子
42．．．電容器連接端子
45．．．母基板連接端子
46,47,48．．．鍍覆層

Claims (3)

  1. 一種多層配線基板之製造方法，具有將以相同的樹脂絕緣材料為主體之複數個樹脂絕緣層及複數個導體層交替地積層而多層化的積層構造體，於該積層構造體之第1主面側，係配置有複數個第1主面側連接端子，於該積層構造體之第2主面側，係配置有複數個第2主面側連接端子，該複數個導體層係形成於該複數個樹脂絕緣層，藉由隨著朝向該第1主面側或該第2主面側之任一側而擴徑之導通導體彼此連接，其特徵在於，包含：增建製程，係在以可剝離之狀態將金屬箔積層配置於單面而成的基材上，將複數個樹脂絕緣層及複數個導體層交替地積層而多層化，藉此形成積層構造體；開孔製程，係對最外層之樹脂絕緣層施以雷射孔加工，藉此形成複數個開口部，以使該第1主面側連接端子露出；除渣製程，係在該開孔製程後除去該開口部內之殘渣，並將最外層之樹脂絕緣層之表面粗糙度設定成可使助熔劑或底部填料潤濕擴散成適度之狀態；基材除去製程，係在該增建製程後除去該基材以使該金屬箔露出；連接端子形成製程，係在該基材除去製程後以設有覆蓋該第1主面整面之防蝕阻劑的狀態形成該第2主面側連接端子；以及阻劑除去製程，係除去該防蝕阻劑以使該第1主面 側連接端子露出，該最外層之樹脂絕緣層係使用以未賦予光硬化性之樹脂絕緣材料之硬化物為主體的增建材形成，在進行該基材除去製程前，實施該開孔製程及該除渣製程。
  2. 如申請專利範圍第1項之多層配線基板之製造方法，其中該開孔製程係使該第1主面側連接端子露出，並且使連接端子以外之該導體層露出。
  3. 一種多層配線基板，具有將以相同的樹脂絕緣材料為主體之複數個樹脂絕緣層及複數個導體層交替地積層而多層化的積層構造體，於該積層構造體之第1主面側係配置有複數個第1主面側連接端子，於該積層構造體之第2主面側係配置有複數個第2主面側連接端子，該複數個導體層係形成於該複數個樹脂絕緣層，藉由隨著朝向該第1主面側或該第2主面側之任一方向而擴徑之導通導體來彼此連接，其特徵在於：該複數個樹脂絕緣層係使用以未賦予光硬化性之樹脂絕緣材料之硬化物為主體的相同的增建材形成；在該積層構造體之該第1主面側於處於露出狀態之最外層的樹脂絕緣層，形成有複數個開口部；於該第1主面，係存在有連接對象為IC晶片之IC晶片連接端子、及連接對象為被動零件且面積較該IC晶片連接端子還大之被動零件連接端子的兩種，以作為該 第1主面側連接端子，而且於該複數個開口部內係配置有複數個該IC晶片連接端子，同時該複數個IC晶片連接端子係上面之高度較該最外層之樹脂絕緣層的表面還低且表面側外周部埋設於該最外層之樹脂絕緣層內，該被動零件連接端子係具有以銅以外之鍍覆層覆蓋構成主體之銅層之上面及側面的構造；該IC晶片連接端子係具有以銅以外之鍍覆層僅覆蓋構成主體之銅層之上面的構造。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5566720B2 (ja) * 2010-02-16 2014-08-06 日本特殊陶業株式会社 多層配線基板及びその製造方法
CN102427684B (zh) * 2011-11-08 2014-04-23 汕头超声印制板（二厂）有限公司 一种高密度互连印制电路板的制造方法
JP2013123035A (ja) * 2011-11-09 2013-06-20 Ngk Spark Plug Co Ltd 多層配線基板の製造方法
JP2013211519A (ja) 2012-02-29 2013-10-10 Ngk Spark Plug Co Ltd 多層配線基板の製造方法
JP5502139B2 (ja) * 2012-05-16 2014-05-28 日本特殊陶業株式会社 配線基板
JP6166525B2 (ja) * 2012-06-18 2017-07-19 太陽誘電株式会社 電子部品の製造方法
JP6054080B2 (ja) * 2012-07-20 2016-12-27 新光電気工業株式会社 支持体及びその製造方法、配線基板の製造方法、電子部品装置の製造方法、配線構造体
CN104066275A (zh) * 2013-03-21 2014-09-24 毅嘉科技股份有限公司 用于电路板绝缘保护层的开口方法
JP6162897B2 (ja) * 2013-08-16 2017-07-12 エルジー ディスプレイ カンパニー リミテッド 導電性基板およびその製造方法
KR101516078B1 (ko) * 2013-09-16 2015-04-29 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판 제조 방법
US9434135B2 (en) 2013-12-19 2016-09-06 Intel Corporation Panel with releasable core
US9554472B2 (en) * 2013-12-19 2017-01-24 Intel Corporation Panel with releasable core
US9522514B2 (en) * 2013-12-19 2016-12-20 Intel Corporation Substrate or panel with releasable core
US9554468B2 (en) * 2013-12-19 2017-01-24 Intel Corporation Panel with releasable core
KR102237778B1 (ko) * 2014-01-22 2021-04-09 엘지이노텍 주식회사 임베디드 인쇄회로기판
JP2016066705A (ja) * 2014-09-25 2016-04-28 イビデン株式会社 プリント配線板およびその製造方法
TWI571994B (zh) * 2015-06-30 2017-02-21 旭德科技股份有限公司 封裝基板及其製作方法
KR20170041161A (ko) * 2015-09-10 2017-04-14 대덕전자 주식회사 회로기판 및 제조방법
TWI712344B (zh) * 2017-08-18 2020-12-01 景碩科技股份有限公司 可做電性測試的多層電路板及其製法
EP3454631B1 (de) * 2017-09-08 2020-03-25 voestalpine Stahl GmbH Verfahren zur herstellung eines elektrischen anschlusskontakts an einem beschichteten blech
KR102179165B1 (ko) 2017-11-28 2020-11-16 삼성전자주식회사 캐리어 기판 및 상기 캐리어 기판을 이용한 반도체 패키지의 제조방법
JP7133329B2 (ja) * 2018-03-23 2022-09-08 京セラ株式会社 配線基板
KR102499039B1 (ko) * 2018-11-08 2023-02-13 삼성전자주식회사 캐리어 기판 및 상기 캐리어 기판을 이용한 반도체 패키지의 제조방법
WO2020138378A1 (ja) * 2018-12-27 2020-07-02 住友電気工業株式会社 カーボンナノチューブの製造方法、カーボンナノチューブ集合線の製造方法、カーボンナノチューブ集合線バンドルの製造方法、カーボンナノチューブ製造装置、カーボンナノチューブ集合線製造装置及びカーボンナノチューブ集合線バンドル製造装置
CN109743840B (zh) * 2018-12-28 2021-05-25 广州兴森快捷电路科技有限公司 无芯基板及其封装方法
TWI759095B (zh) * 2021-02-04 2022-03-21 欣興電子股份有限公司 封裝結構及其製作方法
JP2022127486A (ja) * 2021-02-19 2022-08-31 トヨタ自動車株式会社 配線基板の製造方法
CN113593775B (zh) * 2021-07-30 2023-04-14 长春捷翼汽车科技股份有限公司 一种制造线束的方法及线束
US20230207435A1 (en) * 2021-12-28 2023-06-29 Texas Instruments Incorporated Multilevel package substrate with stair shaped substrate traces

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI228957B (en) * 2003-01-29 2005-03-01 Fujitsu Ltd Method of manufacturing circuit board
TW200845340A (en) * 2007-02-28 2008-11-16 Shinko Electric Ind Co Method of manufacturing wiring substrate and method of manufacturing electronic component device

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002151618A (ja) * 2000-11-15 2002-05-24 Nippon Avionics Co Ltd ビルドアッププリント配線板およびその製造方法
JP3910363B2 (ja) * 2000-12-28 2007-04-25 富士通株式会社 外部接続端子
JP2003229661A (ja) * 2001-11-30 2003-08-15 Ngk Spark Plug Co Ltd 配線基板およびその製造方法
JP4401070B2 (ja) * 2002-02-05 2010-01-20 ソニー株式会社 半導体装置内蔵多層配線基板及びその製造方法
JP3786894B2 (ja) * 2002-04-30 2006-06-14 日本特殊陶業株式会社 配線基板およびその製造方法
JP2004111544A (ja) 2002-09-17 2004-04-08 Ngk Spark Plug Co Ltd 多層配線基板
JP3983146B2 (ja) 2002-09-17 2007-09-26 Ｎｅｃエレクトロニクス株式会社 多層配線基板の製造方法
JP4541763B2 (ja) * 2004-01-19 2010-09-08 新光電気工業株式会社 回路基板の製造方法
JP2006019441A (ja) * 2004-06-30 2006-01-19 Shinko Electric Ind Co Ltd 電子部品内蔵基板の製造方法
JP2006024699A (ja) * 2004-07-07 2006-01-26 Cmk Corp 多層プリント配線板の製造方法
TWI250834B (en) * 2004-11-03 2006-03-01 Phoenix Prec Technology Corp Method for fabricating electrical connections of circuit board
KR100688744B1 (ko) * 2004-11-15 2007-02-28 삼성전기주식회사 고밀도 인쇄회로기판 및 이의 제조방법
JP2006196768A (ja) 2005-01-14 2006-07-27 Shinko Electric Ind Co Ltd 配線基板の製造方法
JP4334005B2 (ja) * 2005-12-07 2009-09-16 新光電気工業株式会社 配線基板の製造方法及び電子部品実装構造体の製造方法
US20070157174A1 (en) * 2005-12-30 2007-07-05 Boris Gebhardt Debugger with on the fly script generation
JP5324051B2 (ja) 2007-03-29 2013-10-23 新光電気工業株式会社 配線基板の製造方法及び半導体装置の製造方法及び配線基板
JP4881211B2 (ja) * 2007-04-13 2012-02-22 新光電気工業株式会社 配線基板の製造方法及び半導体装置の製造方法及び配線基板
JP5224784B2 (ja) * 2007-11-08 2013-07-03 新光電気工業株式会社 配線基板及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI228957B (en) * 2003-01-29 2005-03-01 Fujitsu Ltd Method of manufacturing circuit board
TW200845340A (en) * 2007-02-28 2008-11-16 Shinko Electric Ind Co Method of manufacturing wiring substrate and method of manufacturing electronic component device

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