CN1747630B - 基板制造方法和电路板 - Google Patents

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Abstract

基板制造方法和电路板。层叠步骤包括在第一步骤中形成的导电图案上层叠第二绝缘层、使除了所需区域以外的所层叠的第二绝缘层的表面粗糙化、和至少在第二绝缘层表面的所需区域上形成导电层的第二步骤，加工步骤包括去除所述区域的比在层叠步骤中得到的基板上的第二绝缘层高的部分的去除步骤，和露出所述区域中与第二绝缘层的下侧相邻的导电图案的一部分的露出步骤。

Description

基板制造方法和电路板
技术领域
本发明涉及制造基板的方法和电路板，该方法包括得到多层基板的层叠步骤和加工在层叠步骤得到的基板的加工步骤，该多层基板具有交替层叠的绝缘层和导电图案。
背景技术
作为制造多层基板的代表性方法，已知一种所谓的堆积法(buildupmethod)，即在芯板上交替层叠绝缘层和布线(例如电源线和地线)或者作为焊盘的导电图案(例如参见日本专利申请公开No.5-335744和日本专利申请公开No.10-341081)。具体地说，根据在日本专利申请公开No.5-335744和日本专利申请公开No.10-341081中描述的堆积法，为了增加绝缘层和导电图案之间的粘合度，使绝缘层的整个表面粗糙化，在该绝缘层的粗糙表面上形成导电图案。
当在所得到的多层基板上安装LSI(大规模集成电路)芯片时，在某些情况下还安装减噪元件，以减小电源线和地线之间的噪声。为了增加与减噪元件相对应的减噪率，应将减噪元件安装在基板上尽可能靠近LSI芯片的位置。为此，提出了将片状电容器(chip capacitor)嵌入芯板中的技术(例如，参见NE/NμD Hardware Conference 2002(held by NikkeiElectronics and Nikkei Micro Device)draft paper，“The trend and technicaldevelopment of a high-density multilayer resin substrate package”，NobukazuWakabayashi，2002年5月30日，第3-16页)。
图19是具有多个片状电容器的电路板的示意图，该片状电容器是通过应用NE/NμD Hardware Conference 2002中的上述文献所描述的技术而嵌入到芯板中的。
图19示出了电路板1′安装到母板9′上的状态。图19还示出了构成电路板1′的芯板3′以及设置在芯板3′的上表面和下表面上的堆积层4′。如图19所示，LSI芯片2′被安装在电路板1′的表面上。嵌入到芯板3′中的片状电容器5′通过通孔6′与LSI芯片2′连接。
为了制造图19所示的电路板1′，首先在芯板的表面形成沟槽3′a，将片状电容器5′放到沟槽3′a中。利用粘合剂等将片状电容器5′固定到沟槽3′a中。将树脂注入到沟槽3′a中，以利用该树脂填充沟槽3′a。在芯板的表面上形成堆积层4′。在堆积层4′中形成通孔6′，以使LSI芯片2′和片状电容器5′电连接。
然而，为了将片状电容器5′嵌入到芯板3′中，需要片状电容器5′的上表面和芯板3′的上表面处于同一平面。因此，在芯板3′上形成沟槽3′a需要高精度的处理技术。片状电容器5′的横向定位也需要高精度。当注入到沟槽3′a中的树脂中形成有孔隙时，在后续的焊接中，孔隙中的空气被加热并爆裂，这带来了电路板内部破损的危险。当填充到沟槽3′a中的树脂表面不能确保足够的平整度时，堆积层4′膨胀，连接精细的LSI凸起时会出现合格率低的风险。
发明内容
鉴于上述情况提出了本发明，本发明提供了一种制造基板的方法，能够容易地制造这样的电路板，在该电路板上，能够尽可能接近LSI芯片地安装无源元件(例如减噪元件)，并且本发明提供一种电路板，在该电路板上能够尽可能接近LSI芯片地安装无源元件(例如减噪元件)。
根据本发明的第一方面，提供一种基板制造方法，包括得到具有交替层叠的绝缘层和导电图案的多层基板的层叠步骤，和加工在层叠步骤得到的基板的加工步骤，其中
层叠步骤包括：
第一步骤，形成第一绝缘层、使形成的第一绝缘层的整个表面粗糙化、和在第一绝缘层的粗糙化表面上形成所需的导电图案，它们作为一次加工过程，或者进一步在形成的导电图案上形成下一个第一绝缘层，从而一次以上地重复该加工过程，
第二步骤，在第一步骤最后形成的导电图案上层叠第二绝缘层、使所层叠的第二绝缘层的除了所需区域以外的表面粗糙化、和至少在第二绝缘层表面的所需区域上形成导电层，和
第三步骤，在第二步骤形成的导电层上形成第三绝缘层、使形成的第三绝缘层的整个表面粗糙化、和在第三绝缘层的粗糙化表面上形成需要的导电图案，这些作为一次加工过程，或者进一步在所形成的导电图案上形成下一个第三绝缘层，从而一次以上地重复该加工过程，并且
加工步骤包括：
去除步骤，去除所述区域的比在层叠步骤得到的基板上的第二绝缘层高的部分，和
露出步骤，露出所述区域中与所述第二绝缘层的下侧相邻的导电图案的一部分。
根据本发明的上述方案，在层叠步骤中，第二绝缘层和该比其高的区域之间的粘接保持弱状态，而第一绝缘层和导电图案之间的粘接保持强状态。利用这种结构，在加工步骤的去除步骤中，可以容易地去除在层叠步骤得到的基板上的比第二绝缘层高的区域的上部。例如，当通过沿着该部分的外围打孔来切割该部分时，由于第二绝缘层和该区域之间的粘接保持弱状态，因此可以从第二绝缘层上容易地去除该部分。结束去除步骤之后，在基板上去除了该部分的位置露出第二绝缘层。从第二绝缘层的露出表面到与第二绝缘层的下侧相邻的导电图案区域中的该部分的距离非常小。因此，在该露出步骤中，与第二绝缘层下侧相邻的导电图案区域中的该部分可以通过激光加工或者化学处理露出，而不进行机械切割加工。结果，可以低成本地在短时间内露出导电布线的一部分，而不会使导电图案的切割废物散落(scatter)，或者使导电图案表面的一部分粗糙化。
根据以这种方式制造的基板，当将减噪元件连接到在露出步骤中露出的导电图案的该部分区域中时，可以使半导体芯片对应于在去除步骤中去除的部分的厚度来接近减噪元件。
该减噪元件可以是片状电容器。根据本发明的基板制造方法还可以应用于制造以下电路板：在该电路板上安装有减噪元件以外的无源元件。
第一步骤可以是通过电镀形成所需的导电图案的步骤，第二步骤可以是通过非电解镀(electroless plating)形成导电层的步骤。
根据本发明的另一方面，一种电路板包括芯板，和
堆积层，其具有交替层叠在所述芯板上的绝缘层和导电图案，其中
所述堆积层这样构成：比低于顶层的某层中存在的待连接导电图案高的层中容纳无源元件的部分被去除，因而露出所述待与无源元件连接的导电图案。
根据本发明的电路板，可以使半导体芯片对应于所去除部分的厚度来接近减噪元件。
根据本发明的电路板可以具有与要规划(schedule)的导电图案相连接并且容纳在去除部分中的无源元件(例如片状电容器)。此外，该电路板可以具有与片状电容器相连接的半导体芯片。
本发明提供了一种基板制造方法，能够很容易地制造其上可以尽可能接近LSI芯片地安装无源元件(例如减噪元件)的电路板，并且本发明提供一种电路板，其上可以尽可能接近LSI芯片地安装无源元件，例如减噪元件。
附图说明
图1是基板的截面图，表示在执行了层叠步骤的第一步骤之后的状态；
图2是该基板的截面图，表示在图1所示的导电图案上层叠了第二绝缘层之后的状态；
图3是该基板的截面图，表示在图2所示的第二绝缘层上形成了通孔后的状态；
图4是该基板的截面图，表示将光刻胶膜粘贴到图3所示第二绝缘层表面上以后的状态；
图5是该基板的截面图，表示曝光和显影图4所示光刻胶膜之后的状态；
图6是该基板的截面图，表示在将需要的区域遮盖的同时使图5所示第二绝缘层的表面粗糙化后的状态；
图7是该基板的截面图，表示在使表面粗糙化、去除了在需要的区域上形成的光刻胶膜的掩模之后的状态；
图8是该基板的截面图，表示在图7所示的第二绝缘层的整个暴露表面上形成籽晶层后的状态；
图9是该基板的截面图，表示将光刻胶膜粘贴到图8所示籽晶层表面上之后的状态；
图10是该基板的截面图，表示曝光和显影图9所示的光刻胶膜之后的状态；
图11是该基板的截面图，表示在籽晶层的暴露部分上形成电镀层以后的状态；
图12是该基板的截面图，表示在执行了第二步骤之后的状态；
图13是该基板的截面图，表示重复了第三步骤两次并且进一步层叠了第四绝缘层的状态；
图14是该基板的截面图，表示在层叠步骤得到的图13所示的基板上形成切口后的状态；
图15是该基板的截面图，表示在执行了去除步骤之后的状态；
图16是该基板的截面图，表示在执行了露出步骤之后的状态；
图17是该基板的截面图，表示在执行了减噪元件安装步骤之后的状态；
图18是根据本发明实施例安装在母板上的基板、电路板的截面图；而
图19是具有通过应用NE/NμD Hardware Conference 2002的草案中所描述的技术而嵌入到芯板中的片状电容器的电路板的示意图。
具体实施方式
下面描述根据本发明实施例的基板制造方法。根据本实施例的基板制造方法大致具有三个步骤，包括：通过交替层叠绝缘层和导电图案得到多层基板的层叠步骤、处理在层叠步骤得到的基板的加工步骤以及安装减噪元件的减噪元件安装步骤。
首先说明层叠步骤。在层叠步骤，第一步骤被执行。第一步骤包括作为一次加工过程来形成第一绝缘层、使所形成的第一绝缘层的整个表面粗糙化以及在第一绝缘层的粗糙化表面上形成所需的导电图案，或者进一步在所形成的导电图案上形成下一个第一绝缘层，由此多次重复该加工过程。
图1是基板的截面图，示出了执行了第一步骤的层叠之后的状态。
图1示出了芯板3和设置在芯板3上的第一绝缘层10。通过将环氧树脂片粘接到导电图案20上并且加热所粘接的片而形成第一绝缘层10。通过使用锰的过氧化物来进行化学处理使图1所示的第一绝缘层的整个表面10a粗糙化。图1还示出了与第一绝缘层被粗糙化的表面10a接触设置的导电图案20。导电图案20具有两层，包括与第一绝缘层的表面接触的非电解镀层(electroless-plated)210和层叠在非电解镀层210上的电镀层220。非电解镀层210是通过在非电解状态下对第一绝缘层的表面10a镀铜而形成的导电层。由于该层通过非电解镀形成，因此该层的厚度非常小。另一方面，电镀层220包含作为主成分的铜，该电镀层220通过对非电解镀层210进行电镀形成。由于电镀层220通过电镀形成，因此该层具有比非电解镀层210更厚的厚度。图1所示的导电图案20的整个厚度基本上是电镀层220的厚度。尽管图1中未示出，但可以在第一绝缘层10的下面提供通过交替层叠第一绝缘层和导电图案而形成的层。换句话说，图1示出了在进行多次下述工艺之后最后形成的第一绝缘层10和导电图案20：形成第一绝缘层、使所形成的第一绝缘层的整个表面粗糙化和在第一绝缘层的粗糙化表面上形成所需的导电图案。
在层叠步骤中，在第一步骤之后进行第二步骤。在第二步骤中，在最后形成的导电图案20上层叠第二绝缘层。
图2是该基板的截面图，示出了在图1所示的导电图案上层叠了第二绝缘层的状态。
与第一绝缘层10一样，通过将环氧树脂片粘接到导电图案20上并且加热该所粘接的片而形成第二绝缘层30。在第二步骤中，在层叠第二绝缘层30之后，使层叠的第二绝缘层的表面30a粗糙化，所需区域除外。在粗糙化该表面之前，在第二绝缘层30上形成通孔。
图3是该基板的截面图，示出了在图2所示的第二绝缘层上形成了通孔的状态。
对第二绝缘层的暴露表面30a进行激光加工，以形成连通到与第二绝缘层30的下表面相邻的导电图案20的一部分的通孔31。形成通孔之后，在第二步骤中使第二绝缘层的表面粗糙化。为了有选择地使第二绝缘层的表面粗糙化，将光刻胶膜粘接到该表面上。
图4是该基板的截面图，示出了将光刻胶膜粘接到图3所示的第二绝缘层表面上以后的状态。
粘接光刻胶膜40以覆盖第二绝缘层的整个暴露表面30a。对该光刻胶膜40曝光并且显影。
图5是该基板的截面图，示出了对图4所示的光刻胶膜曝光和显影后的状态。
提供图4所示的光刻胶膜40以遮蔽第二绝缘层的表面30a的所需区域S。图5示出了形成在所需区域S上的由光刻胶膜形成的掩模41。第二绝缘层的表面30a被粗糙化，但被遮蔽的所需区域S除外。
图6是该基板的截面图，示出了在遮蔽了所需区域的情况下使图5所示的第二绝缘层的表面粗糙化后的状态。
通过使用锰的过氧化物来进行化学处理使第二绝缘层的表面30a粗糙化。不使被遮蔽的所需区域S粗糙化，保持原有的表面状态。使用脱模剂(release agent)去除所需区域的掩模41。
图7是该基板的截面图，示出了在使表面粗糙化、去除了形成在所需区域上的光刻胶膜的掩模之后的状态。
在图7中，第二绝缘层的暴露表面30a具有粗糙化部分301和未粗糙化的部分302。在选择性地使第二绝缘层的表面30a粗糙化之后，在第二步骤中形成作为导电图案的籽晶层(seed layer)。
图8是该基板的截面图，示出了在图7所示的第二绝缘层的整个暴露表面上形成籽晶层后的状态。
对第二绝缘层的整个暴露表面30a进行非电解镀铜，以形成薄籽晶层(seed layer)21。该籽晶层21与粗糙化部分301强粘接，与非粗糙化部分302即所需区域S弱粘接。因此，可以容易地从该部分302上去除籽晶层21。在第二步骤中，为了有选择地在籽晶层21上设置电镀层，将光刻胶膜粘接到该籽晶层上，并且曝光和显影该光刻胶膜。
图9是该基板的截面图，示出了将光刻胶膜粘接到图8所示籽晶层表面上之后的状态。图10是该基板的截面图，示出了曝光和显影图9所示光刻胶膜后的状态。
在图9中，提供光刻胶膜50以遮蔽籽晶层21的所需部分。图10示出了形成在该所需区域上的由光刻胶膜形成的掩模51。利用掩模51形成的籽晶层21的暴露部分被电镀，从而形成包含铜作为主成分的电镀层220。籽晶层21扮演着与图1所示的导电图案20的非电解镀层210相同的角色。
图11是该基板的截面图，示出了在籽晶层的露出部分上形成电镀层之后的状态。
图11示出了形成在第二绝缘层的表面30a上的两个导电图案20。每个导电图案20包含部分籽晶层21和电镀层220。在第二步骤的最后步骤中，使用脱模剂去除由光刻胶膜形成的掩模51，并且进一步通过蚀刻去除在掩模51被去除之后露出的部分籽晶层21。
图12是该基板的截面图，示出了执行了第二步骤之后的状态。
在图12中，使第二绝缘层30的露出部分粗糙化。
该层叠步骤中，在第二步骤之后执行第三步骤。该第三步骤包括在第二步骤形成的籽晶层21上(即通过电镀层220)形成第三绝缘层、使所形成的第三绝缘层的整个表面粗糙化、以及在第三绝缘层的粗糙化表面上形成所需的导电图案，它们作为一个加工过程，或者进一步在所形成的导电图案上形成下一个第三绝缘层，从而重复一个以上的该加工过程。
图13是该基板的截面图，示出了重复了两次第三步骤、并且进一步层叠了第四绝缘层的状态。
图13示出了两个第三绝缘层60和设置在这两个第三绝缘层60的表面上的导电图案20。每个第三绝缘层60都具有粗糙化部分。在图13中，第四绝缘层(即顶层)70形成在设置在一个第三绝缘层60表面上的导电图案20的表面上，该第三绝缘层60位于比另一个第三绝缘层60更高的位置。与第一绝缘层10类似，第三绝缘层60和第四绝缘层70也通过将环氧树脂片粘接到导电图案20上、并且加热所粘接的片而形成。与形成在第一绝缘层10表面上的导电图案20一样，形成在第三绝缘层60表面上的导电图案20包括非电解镀层210和电镀层220。上面完成了根据本实施例的基板制造方法中的层叠步骤。
下面说明加工步骤。该加工步骤包括去除步骤和露出步骤。去除步骤是去除在层叠步骤得到的、比图13所示基板1上的第二绝缘层30更靠上的层上的所需区域S的上部的步骤。首先，沿着比第二绝缘层30更高的所需区域S上部的外围来形成孔，从而形成切口C。
图14是该基板的截面图，示出了在层叠步骤得到的图13所述基板上形成切口后的状态。
在图14中，与第二绝缘层30的未粗糙化的所需区域S接触的、形成在基板1上的籽晶层的部分21a与第二绝缘层30具有弱粘接。因此，当如图14所示形成切口C时，可以从第二绝缘层30上很容易地去除比第二绝缘层30高的所需区域S的上部R。形成切口C之后，机械去除该部分R。
图15是该基板的截面图，示出了执行去除步骤之后的状态。
图15示出了第二绝缘层30的未粗糙化的所需区域S被露出的状态。由于图14所示的比第二绝缘层30高的所需区域S的上部R是机械去除的，因此在某些情况下第二绝缘层30的所需区域S上稍残留有籽晶层。在这种情况下，可以通过化学蚀刻该所需区域S来完全去除剩余籽晶层。去除步骤结束之后，执行露出步骤。在露出步骤中，与第二绝缘层30的下部相邻的导电图案20的所需区域S内的焊盘被露出。对第二绝缘层30的被露出的所需区域S的表面照射激光束，从而形成从表面连通到焊盘25的通孔。优选地，使用紫外线来防止第二绝缘层30的树脂材料的碳化。
图16是该基板的截面图，示出了露出步骤执行之后的状态。
在图16中，在基板1中形成通孔35，从而露出导电图案的焊盘。图16所示的基板1对应于本发明实施例的电路板。换句话说，在图16中，基板1包含芯板3，在芯板3上交替层叠了导电图案20和绝缘层10、60和70，以形成堆积层4。对应图16所示的堆积层4，去除了高于待连接的导电图案20、低于第四绝缘层(即顶层)的用于容纳减噪元件的部分(下文称作去除区域4a)，从而露出待与减噪元件连接的导电图案20。
在露出步骤中，形成与第二绝缘层30的厚度对应的通孔35。焊盘25和焊盘25之上的被露出表面之间的距离很小。机械切割加工具有高加工能力，但是焊盘的切割废物会散落从而使焊盘表面粗糙化。在该露出步骤中，尽管激光加工的加工能力低于机械切割，但还是进行激光加工以避免焊盘的切割废物散落而使焊盘表面粗糙化。结果，可以在短时间内低成本地形成通孔。因而，可以在短时间内低成本地露出焊盘25，而不会使焊盘25的切割废物散落而致焊盘25的表面粗糙化。
图16示出了其间具有距离的两个焊盘25被露出的状态。第二绝缘层30的部分36留在两个焊盘25之间。当两个焊盘25之间的距离小时，以及当从成本和生产率的角度来看允许去除时，可以在露出步骤中去除该部分36。在能以低成本和高生产率形成通孔的情况下，只要焊盘的切割废物不会散落从而不会使焊盘粗糙化，则可以使用激光加工以外的其它方法来形成通孔35。
下面说明减噪元件安装步骤。在减噪元件安装步骤中，将减噪元件与在露出步骤中露出的导电图案20的所需区域S内的部分(即焊盘25)相连接。
图17是该基板的截面图，示出了减噪元件安装步骤执行之后的状态。
在图17中，在残留于第二绝缘层30的两个焊盘25之间的部分36上安装减噪元件80。所安装的减噪元件80利用焊料90与焊盘25电连接。图17所示的基板1对应于根据本发明的另一个实施例的电路板。在图17中，基板1包括与待连接的导电图案20相连接的减噪元件80，并且该减噪元件80容纳在去除部分4a中。
在图17中，在基板1上与安装有减噪元件80的一侧相对的一侧提供与焊盘25(减噪元件与该焊盘相连接)相对应的焊盘(未示出)。LSI(大规模集成)芯片被焊到该相对应的焊盘上。
图18是安装在母板上的基板的截面图，该基板对应于根据本发明实施例的电路板。
图18示出了构成基板1的芯板3和设置在芯板3的上表面和下表面上的堆积层4。在图18中，在两个堆积层4中，位于母板9侧的堆积层根据上述基板制造方法制得。在图18中，LSI芯片2安装在基板1的表面上。容纳在堆积层4的去除部分4a上的片状电容器5通过在其周面设置有导体的通孔7和通孔6与LSI芯片2连接。图18所示的基板1具有不引起加工麻烦的厚度。其上安装片状电容器5的基板部分在基板的厚度方向具有小的厚度，从而减小了片状电容器5和安装在相对侧的LSI芯片2之间的距离。因此，图18所示的基板1具有高减噪率的片状电容器5。

Claims (9)

1.一种基板制造方法，包括得到具有交替层叠的绝缘层和导电图案的多层基板的层叠步骤，和加工在所述层叠步骤得到的基板的加工步骤，其中
所述层叠步骤包括：
第一步骤，包括作为一次加工过程来形成第一绝缘层、将所形成的第一绝缘层的整个表面粗糙化和在第一绝缘层的粗糙化表面上形成所需的导电图案，或者进一步包括在所形成的导电图案上形成下一个第一绝缘层，从而多于一次地重复该加工过程，
第二步骤，在所述第一步骤最后形成的导电图案上层叠第二绝缘层、使所层叠的第二绝缘层的除所需区域之外的表面粗糙化并至少在所述第二绝缘层表面的所述所需区域上形成导电层，和
第三步骤，包括作为一次加工过程来在所述第二步骤形成的导电层上形成第三绝缘层、使形成的第三绝缘层的整个表面粗糙化和在第三绝缘层的粗糙化表面上形成所需的导电图案，或者进一步包括在所形成的导电图案上形成下一个第三绝缘层，从而多于一次地重复该加工过程，以及
所述加工步骤包括：
去除步骤，去除所述区域的比在所述层叠步骤得到的基板上的所述第二绝缘层高的部分，和
露出步骤，露出所述区域中与所述第二绝缘层的下侧相邻的导电图案的一部分。
2.根据权利要求1所述的基板制造方法，其中所述露出步骤由激光加工执行。
3.根据权利要求1所述的基板制造方法，其中
在所述第一步骤中，使用电镀来形成所需的导电图案，而
在所述第二步骤中，通过非电解镀来形成导电层。
4.根据权利要求1所述的基板制造方法，还包括无源元件安装步骤，用于使无源元件与所述露出步骤中露出的所述导电图案在所述区域内的部分相连接。
5.根据权利要求1所述的基板制造方法，还包含片状电容器安装步骤，用于使片状电容器与所述露出步骤中露出的所述导电图案在所述区域内的部分相连接。
6.一种电路板，包括：
芯板，以及
堆积层，具有交替层叠在所述芯板上的绝缘层和导电图案；其中
所述堆积层这样构成：比低于顶层的某层中存在的待连接导电图案高的层中容纳无源元件的部分被去除，其中直接位于所述待连接导电图案上的绝缘层的一部分被保留，并且进一步在该绝缘层的所述一部分的、位于所述待连接导电图案正上方的部分中形成开口，从而露出该待连接导电图案。
7.根据权利要求6所述的电路板，还包括与待连接导电图案连接并且容纳在被去除的部分中的无源元件。
8.根据权利要求7所述的电路板，其中所述无源元件是片状电容器。
9.根据权利要求8所述的电路板，还包括与所述片状电容器相连接的半导体芯片。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4346541B2 (ja) 2004-11-26 2009-10-21 日東電工株式会社 配線回路基板およびその製造方法
US7335955B2 (en) * 2005-12-14 2008-02-26 Freescale Semiconductor, Inc. ESD protection for passive integrated devices
TWI327361B (en) * 2006-07-28 2010-07-11 Unimicron Technology Corp Circuit board structure having passive component and stack structure thereof
TWI331488B (en) * 2007-10-09 2010-10-01 Unimicron Technology Corp Printed circuit board and fabrication method thereof
KR100990575B1 (ko) 2008-07-08 2010-10-29 삼성전기주식회사 미세 패턴을 갖는 인쇄회로기판 및 그 제조 방법
CN101770957B (zh) * 2008-12-31 2011-09-07 欣兴电子股份有限公司 线路基板工艺
FR2944646B1 (fr) * 2009-04-21 2012-03-23 Commissariat Energie Atomique Procede de realisation d'une cavite dans l'epaisseur d'un substrat pouvant former un site d'accueil de composant
JP5757163B2 (ja) * 2011-06-02 2015-07-29 ソニー株式会社 多層配線基板およびその製造方法、並びに半導体装置
JP5715009B2 (ja) * 2011-08-31 2015-05-07 日本特殊陶業株式会社 部品内蔵配線基板及びその製造方法
JP2017028024A (ja) * 2015-07-17 2017-02-02 富士通株式会社 部品搭載基板、部品内蔵基板、部品搭載基板の製造方法および部品内蔵基板の製造方法
US11257748B2 (en) 2017-06-30 2022-02-22 Intel Corporation Semiconductor package having polymeric interlayer disposed between conductive elements and dielectric layer
KR102145204B1 (ko) 2018-08-30 2020-08-18 삼성전자주식회사 반도체 패키지
JP2022108637A (ja) * 2021-01-13 2022-07-26 新光電気工業株式会社 配線基板及び配線基板の製造方法
US11876085B2 (en) 2021-06-25 2024-01-16 Qualcomm Incorporated Package with a substrate comprising an embedded capacitor with side wall coupling

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6043987A (en) * 1997-08-25 2000-03-28 Compaq Computer Corporation Printed circuit board having a well structure accommodating one or more capacitor components
US6770965B2 (en) * 2000-12-28 2004-08-03 Ngk Spark Plug Co., Ltd. Wiring substrate using embedding resin

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0632386B2 (ja) * 1988-01-19 1994-04-27 イビデン株式会社 多層プリント配線板及びその製造方法
JP2776886B2 (ja) * 1989-05-31 1998-07-16 イビデン株式会社 多層プリント配線板およびその製造方法
US5517758A (en) 1992-05-29 1996-05-21 Matsushita Electric Industrial Co., Ltd. Plating method and method for producing a multi-layered printed wiring board using the same
JPH05335744A (ja) 1992-05-29 1993-12-17 Matsushita Electric Ind Co Ltd 多層プリント配線板の製造方法
EP0732107A3 (en) * 1995-03-16 1997-05-07 Toshiba Kk Screen device for circuit substrate
JPH098175A (ja) * 1995-06-14 1997-01-10 Fuji Kiko Denshi Kk 多層プリント基板のボンディング用棚形成方法
KR100438091B1 (ko) * 1995-06-16 2004-07-02 이비덴 가부시키가이샤 다층프린트 배선판
CN1094717C (zh) * 1995-11-16 2002-11-20 松下电器产业株式会社 印刷电路板的安装体
JPH1022645A (ja) * 1996-07-08 1998-01-23 Nippon Avionics Co Ltd キャビティ付きプリント配線板の製造方法
DE19703990A1 (de) * 1997-02-03 1998-08-06 Giesecke & Devrient Gmbh Modular aufgebauter, elektronischer Datenträger
JPH10247780A (ja) 1997-03-04 1998-09-14 Ibiden Co Ltd 多層配線板及びその製造方法
JP2984625B2 (ja) * 1997-06-09 1999-11-29 富山日本電気株式会社 多層プリント配線板製造方法
JP4117807B2 (ja) 1997-06-24 2008-07-16 松下電工株式会社 電子部品のハンダ付け方法
JPH1070368A (ja) * 1997-08-04 1998-03-10 Ibiden Co Ltd 多層プリント配線板
EP1843650B1 (en) * 1998-09-03 2012-03-07 Ibiden Co., Ltd. Method of manufacturing a multilayered printed circuit board
JP3511982B2 (ja) * 2000-06-14 2004-03-29 株式会社村田製作所 多層配線基板の製造方法
JP2002134873A (ja) * 2000-10-24 2002-05-10 Nippon Dempa Kogyo Co Ltd チップ素子の実装方法及び表面実装用の水晶発振器

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6043987A (en) * 1997-08-25 2000-03-28 Compaq Computer Corporation Printed circuit board having a well structure accommodating one or more capacitor components
US6770965B2 (en) * 2000-12-28 2004-08-03 Ngk Spark Plug Co., Ltd. Wiring substrate using embedding resin

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP特开平10－341081A 1998.12.22

Also Published As

Publication number Publication date
EP1635625B1 (en) 2015-05-06
EP1635625A3 (en) 2007-07-25
TW200610462A (en) 2006-03-16
US20060056162A1 (en) 2006-03-16
JP4028863B2 (ja) 2007-12-26
CN1747630A (zh) 2006-03-15
EP1635625A2 (en) 2006-03-15
US7301230B2 (en) 2007-11-27
KR100722211B1 (ko) 2007-05-29
TWI293856B (en) 2008-02-21
KR20060023935A (ko) 2006-03-15
JP2006080349A (ja) 2006-03-23

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