CN116936486B - 半导体模块 - Google Patents

半导体模块 Download PDF

Info

Publication number
CN116936486B
CN116936486B CN202311044839.0A CN202311044839A CN116936486B CN 116936486 B CN116936486 B CN 116936486B CN 202311044839 A CN202311044839 A CN 202311044839A CN 116936486 B CN116936486 B CN 116936486B
Authority
CN
China
Prior art keywords
conductive
resin
main surface
semiconductor element
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202311044839.0A
Other languages
English (en)
Other versions
CN116936486A (zh
Inventor
谷川昂平
林健二
福田谅介
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to CN202311044839.0A priority Critical patent/CN116936486B/zh
Publication of CN116936486A publication Critical patent/CN116936486A/zh
Application granted granted Critical
Publication of CN116936486B publication Critical patent/CN116936486B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B29—WORKING OF PLASTICS; WORKING OF SUBSTANCES IN A PLASTIC STATE IN GENERAL
    • B29C—SHAPING OR JOINING OF PLASTICS; SHAPING OF MATERIAL IN A PLASTIC STATE, NOT OTHERWISE PROVIDED FOR; AFTER-TREATMENT OF THE SHAPED PRODUCTS, e.g. REPAIRING
    • B29C45/00—Injection moulding, i.e. forcing the required volume of moulding material through a nozzle into a closed mould; Apparatus therefor
    • B29C45/14—Injection moulding, i.e. forcing the required volume of moulding material through a nozzle into a closed mould; Apparatus therefor incorporating preformed parts or layers, e.g. injection moulding around inserts or for coating articles
    • B29C45/14639—Injection moulding, i.e. forcing the required volume of moulding material through a nozzle into a closed mould; Apparatus therefor incorporating preformed parts or layers, e.g. injection moulding around inserts or for coating articles for obtaining an insulating effect, e.g. for electrical components
    • B29C45/14655—Injection moulding, i.e. forcing the required volume of moulding material through a nozzle into a closed mould; Apparatus therefor incorporating preformed parts or layers, e.g. injection moulding around inserts or for coating articles for obtaining an insulating effect, e.g. for electrical components connected to or mounted on a carrier, e.g. lead frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026—Bonding areas specifically adapted for layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04034—Bonding areas specifically adapted for strap connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/29124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32013—Structure relative to the bonding area, e.g. bond pad the layer connector being larger than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/40139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous strap daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/404—Connecting portions
    • H01L2224/40475—Connecting portions connected to auxiliary connecting means on the bonding areas
    • H01L2224/40499—Material of the auxiliary connecting means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83439—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H01L2224/8382—Diffusion bonding
    • H01L2224/8383—Solid-solid interdiffusion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/8484—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85447—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/182—Disposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Inverter Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

半导体模块具备导电基板、半导体元件、控制端子以及封固树脂。上述导电基板具有在厚度方向上相互隔开间隔的主面以及背面。上述半导体元件与上述主面电接合，且具有开关功能。上述控制端子为控制上述半导体元件的结构。上述封固树脂具有树脂主面以及树脂背面，覆盖上述导电基板及上述半导体元件、以及上述控制端子的一部分。上述控制端子从上述树脂主面突出，而且沿上述厚度方向延伸。

Description

半导体模块
本申请为分案申请；其母案的申请号为“2021800557850”，发明名称为“半导体模块”。
技术领域
本公开涉及半导体模块。
背景技术
以往，公知有具备MOSFET(Metal Oxide Semiconductor Field EffectTransistor，金属氧化物半导体场效应晶体管)、IGBT(Insulated Gate BipolarTransistor，绝缘栅双极晶体管)等电力用开关元件的半导体模块。这种半导体模块搭载于工业设备至家电、信息终端、汽车用设备的所有电子设备。在专利文献1中，公开了以往的半导体模块(功率模块)。专利文献1所记载的半导体模块具备半导体元件、以及支撑基板(陶瓷基板)。半导体元件例如是Si(硅)制的IGBT。支撑基板支撑半导体元件。支撑基板包含绝缘性的基材、以及层叠于基材的两面的导体层。基材例如由陶瓷构成。各导体层例如由Cu(铜)构成，在一方的导体层接合有半导体元件。
现有技术文献
专利文献
专利文献1：日本特开2015－220382号公报
发明内容
发明所要解决的课题
近年来，要求电子设备的节能化、高性能化以及小型化等。因此，需要搭载于电子设备的半导体模块的性能提高、小型化等。
本公开是鉴于上述事情而提出的方案，一个课题是提供一种半导体模块，其在实现性能提高、小型化等的方面具有优选的模块构造。
用于解决课题的方案
本公开的半导体模块具备：导电基板，其具有朝向厚度方向的一方侧的主面、以及朝向与上述主面相反的一侧的背面；半导体元件，其与上述主面电接合，且具有开关功能；控制端子，其用于控制上述半导体元件；以及封固树脂，其具有朝向与上述主面相同的一侧的树脂主面以及朝向与上述树脂主面相反的一侧的树脂背面，且覆盖上述导电基板及上述半导体元件、以及上述控制端子的一部分，上述控制端子从上述树脂主面突出，而且沿上述厚度方向延伸。
发明效果
根据上述的结构，例如能够提供在实现性能提高、小型化等的方面优选的半导体模块构造。
附图说明
图1是第一实施方式的半导体模块的立体图。
图2是在图1的立体图中省略了封固树脂、树脂部以及树脂填充部的图。
图3是在图2的立体图中省略了导通部件的图。
图4是表示第一实施方式的半导体模块的俯视图。
图5是在图4的俯视图中用想象线示出封固树脂、树脂部以及树脂填充部的图。
图6是放大了图5的一部分的局部放大图，省略了封固树脂、树脂部以及树脂填充部的想象线。
图7是放大了图6的一部分的局部放大图。
图8是在图5的俯视图中用想象线示出导通部件的一部分的图。
图9是表示第一实施方式的半导体模块的主视图。
图10是表示第一实施方式的半导体模块的仰视图。
图11是表示第一实施方式的半导体模块的左侧视图。
图12是表示第一实施方式的半导体模块的右侧视图。
图13是沿图5的XIII－XIII线的剖视图。
图14是沿图5的XIV－XIV线的剖视图。
图15是放大了图14的一部分的局部放大图。
图16是沿图5的XVI－XVI线的剖视图。
图17是沿图5的XVII－XVII线的剖视图。
图18是沿图5的XVIII－XVIII线的剖视图。
图19是沿图5的XIX－XIX线的剖视图。
图20是第一实施方式的半导体模块的电路构成例。
图21是表示第一实施方式的半导体模块的制造方法的一个工序的俯视图。
图22是表示第一实施方式的半导体模块的制造方法的一个工序的剖面示意图。
图23是表示第一实施方式的半导体模块的制造方法的一个工序的俯视图。
图24是表示第一实施方式的制造方法的一个工序的剖切部端面图，与图13所示的剖面对应。
图25是表示第一实施方式的半导体模块的制造方法的一个工序的主要部分放大剖视图，与放大了图13所示的剖面的一部分的图对应。
图26是表示第一实施方式的半导体模块的制造方法的一个工序的主要部分放大剖视图，与放大了图14所示的剖面的一部分的图对应。
图27是表示第一实施方式的半导体模块的制造方法的一个工序的主要部分放大剖视图，与放大了图14所示的剖面的一部分的图对应。
图28是表示第一实施方式的半导体模块的制造方法的一个工序的主要部分放大剖视图，与放大了图13所示的剖面的一部分的图对应。
图29是表示第一实施方式的半导体模块的制造方法的一个工序的主要部分放大剖视图，与放大了图14所示的剖面的一部分的图对应。
图30是第二实施方式的半导体模块的主视图。
图31是表示第二实施方式的半导体模块的右侧视图。
图32表示第二实施方式的半导体模块，是与图18相同的剖视图。
图33是第三实施方式的半导体模块的主视图。
图34是表示第三实施方式的半导体模块的右侧视图。
图35表示第三实施方式的半导体模块，是与图18相同的剖视图。
图36是第四实施方式的半导体模块的立体图。
图37是表示第四实施方式的半导体模块的右侧视图。
图38表示第五实施方式的半导体模块，是与图5相同的俯视图。
图39是放大了图38的一部分的局部放大图，省略了封固树脂、树脂部以及树脂填充部的想象线。
图40是放大了图39的一部分的局部放大图。
图41表示第六实施方式的半导体模块，是与图5相同的俯视图。
图42是沿图41的XLII－XLII线的剖视图。
具体实施方式
以下参照附图对本公开的半导体模块的优选的实施方式进行说明。在以下的说明中，对于相同或类似的构成要素标注相同的符号，并省略重复的说明。
图1～图20表示第一实施方式的半导体模块A1。半导体模块A1具备多个半导体元件10、导电基板2、支撑基板3、多个输入端子41～43、多个输出端子44、多个控制端子45、控制端子支撑体5、导通部件6、第一导电性接合材料71、第二导电性接合材料72、多个金属丝731～735、封固树脂8、树脂部87以及树脂填充部88。
图1是表示半导体模块A1的立体图。图2是在图1的立体图中省略了封固树脂8、树脂部87以及树脂填充部88的图。图3是在图2的立体图中省略了导通部件6的图。图4是表示半导体模块A1的俯视图。图5是在图4的俯视图中用想象线示出封固树脂8、树脂部87以及树脂填充部88的图。图6是放大了图5的一部分的局部放大图。在图6中，省略了封固树脂8、树脂部87以及树脂填充部88的想象线。图7是放大了图6的一部分的局部放大图。图8是在图5的俯视图中用想象线示出导通部件6的一部分(后述的第二导通部件62)的图。图9是表示半导体模块A1的主视图。图10是表示半导体模块A1的仰视图。图11是表示半导体模块A1的左侧视图。图12是表示半导体模块A1的右侧视图。图13是沿图5的XIII－XIII线的剖视图。图14是沿图5的XIV－XIV线的剖视图。图15是放大了图14的一部分的局部放大图。图16是沿图5的XVI－XVI线的剖视图。图17是沿图5的XVII－XVII线的剖视图。图18是沿图5的XVIII－XVIII线的剖视图。图19是沿图5的XIX－XIX线的剖视图。此外，在图2、图3、图7、图14、图18中，省略了多个金属丝731～735。图20是半导体模块A1的电路构成例。在图20的电路图中，仅记载多个第一半导体元件10A(后述)以及多个第二半导体元件10B(后述)中的各自一个，省略其它的第一半导体元件10A以及其它的第二半导体元件10B。
为了便于说明，参照相互正交的三个方向、即x方向、y方向以及z方向。作为一例，z方向是半导体模块A1的厚度方向。x方向是半导体模块A1的俯视图(参照图4)中的左右方向。y方向是半导体模块A1的俯视图(参照图4)中的上下方向。将x方向的一方设为x1方向、将x方向的另一方设为x2方向。同样，将y方向的一方设为y1方向、将y方向的另一方设为y2方向，将z方向的一方设为z1方向、将z方向的另一方设为z2方向。在以下的说明中，“俯视”是指在z方向上观察时。z方向是“厚度方向”的一例，x方向是“第一方向”的一例，y方向是“第二方向”的一例。
多个半导体元件10分别是半导体模块A1的功能中枢。各半导体元件10的构成材料例如是以SiC(碳化硅)为主的半导体材料。该半导体材料并不限定于SiC，也可以是Si(硅)、GaAs(砷化镓)或者GaN(氮化镓)等。各半导体元件10例如具有由MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属氧化物半导体场效应晶体管)构成的开关功能部Q1(参照图20)。开关功能部Q1并不限定于MOSFET，也可以是包含MISFET(Metal-Insulator-Semiconductor FET，金属绝缘体半导体FET)的场效应晶体管、IGBT那样的双极晶体管等其它晶体管。各半导体元件10均为同一元件。各半导体元件10例如是n通道型的MOSFET，但也可以是p通道型的MOSFET。
如图15所示，各半导体元件10具有元件主面101以及元件背面102。在各半导体元件10中，元件主面101与元件背面102在z方向上隔开间隔。元件主面101朝向z2方向，元件背面102朝向z1方向。
多个半导体元件10包含多个第一半导体元件10A以及多个第二半导体元件10B。在本实施方式中，半导体模块A1具备三个第一半导体元件10A和三个第二半导体元件10B，第一半导体元件10A的个数以及第二半导体元件10B的个数并不限定于本结构，可根据半导体模块A1所要求的性能来适当变更。在图8的例子中，第一半导体元件10A以及第二半导体元件10B分别各配置有三个。第一半导体元件10A以及第二半导体元件10B的个数可以分别是一个或者两个、也可以分别是四个以上。第一半导体元件10A的个数与第二半导体元件10B的个数可以相同、也可以不同。第一半导体元件10A以及第二半导体元件10B的个数由半导体模块A1处理的电流容量决定。
如图20所示，半导体模块A1例如作为半桥型的开关电路而构成。该情况下，多个第一半导体元件10A构成半导体模块A1的上臂电路，多个第二半导体元件10B构成下臂电路。在上臂电路中，多个第一半导体元件10A相互并列连接，在下臂电路中，多个第二半导体元件10B相互并列连接。各第一半导体元件10A与各第二半导体元件10B串联连接，构成桥接层。
如图8以及图16等所示，多个第一半导体元件10A分别搭载于导电基板2。在图8所示的例子中，多个第一半导体元件10A例如在y方向上排列，相互隔开间隔。各第一半导体元件10A经由第二导电性接合材料72而与导电基板2(后述的第一导电部2A)导通接合。各第一半导体元件10A与第一导电部2A接合时，元件背面102与第一导电部2A对置。
如图8以及图17等所示，多个第二半导体元件10B分别搭载于导电基板2。在图8所示的例子中，多个第二半导体元件10B例如在y方向上排列，相互隔开间隔。各第二半导体元件10B经由第二导电性接合材料72而与导电基板2(后述的第二导电部2B)导通接合。各第二半导体元件10B与第二导电部2B接合时，元件背面102与第二导电部2B对置。如从图8所理解的那样，在x方向上观察时，多个第一半导体元件10A与多个第二半导体元件10B重叠，但也可以不重叠。
多个半导体元件10(多个第一半导体元件10A以及多个第二半导体元件10B)分别具有第一主面电极11、第二主面电极12以及背面电极15。以下说明的第一主面电极11、第二主面电极12以及背面电极15的结构在各半导体元件10中通用。第一主面电极11以及第二主面电极12设于元件主面101。第一主面电极11以及第二主面电极12由未图示的绝缘膜绝缘。背面电极15设于元件背面102。
第一主面电极11例如为栅极电极，输入用于驱动半导体元件10的驱动信号(例如栅极电压)。在各半导体元件10中，第二主面电极12例如是源极电极，流动源极电流。背面电极15例如是漏极电极，流动漏极电流。背面电极15覆盖元件背面102的大致整个区域。背面电极15例如由镀Ag构成。
若通过上述开关功能部Q1向第一主面电极11(栅极电极)输入驱动信号(栅极电压)，则各半导体元件10根据该驱动信号来切换导通状态和断开状态。将切换该导通状态和断开状态的动作称为开关动作。在导通状态下，电流从背面电极15(漏极电极)向第二主面电极12(源极电极)流动，在断开状态下，该电流不流动。也就是，各半导体元件10通过开关功能部Q1进行开关动作。半导体模块A1通过多个半导体元件10的开关功能部Q1，将输入至一个输入端子41与两个输入端子42、43之间的第一电源电压(直流电压)例如变换成第二电源电压(交流电压)，并从输出端子44输出第二电源电压。输入端子41～43和输出端子44均为处理电源电压的电源端子。输入端子41～43是输入第一电源电压的第一电源端子。输出端子44是输出第二电源电压的第二电源端子。
多个半导体元件10中的几个(在图8所示的例子中为两个)除了具有上述开关功能部Q1以外还具有二极管功能部D1(参照图20)。在半导体模块A1中，多个第一半导体元件10A中的一个(配置在图8的最靠y2方向侧的第一半导体元件10A)和多个第二半导体元件10B中的一个(配置在图8的最靠y1方向侧的第二半导体元件10B)除了包含开关功能部Q1以外还包含二极管功能部D1。关于二极管功能部D1，其功能、作用没有特别限定，例如可列举温度检测用二极管。此外，图20所示的二极管D2例如是开关功能部Q1的寄生二极管成分。
如图8所示，具有二极管功能部D1的该半导体元件10除了具有第一主面电极11、第二主面电极12、背面电极15以外，还具有第三主面电极13、第四主面电极14以及第五主面电极16。以下说明的第三主面电极13、第四主面电极14以及第五主面电极16的各结构在具有二极管功能部D1的各半导体元件10中通用。第三主面电极13、第四主面电极14以及第五主面电极16形成于元件主面101。在具有二极管功能部D1的半导体元件10中，第三主面电极13以及第四主面电极14与二极管功能部D1导通。第五主面电极16例如是源极感测电极，流动开关功能部Q1中的源极电流。
如图7所示，各第一半导体元件10A在俯视时具有第一边191、第二边192、第三边193以及第四边194。在图7中，示出了在y方向上排列的多个第一半导体元件10A中的配置在y方向中央的第一半导体元件10A，但其它的第一半导体元件10A同样，具有第一边191、第二边192、第三边193以及第四边194。第一边191和第二边192分别在y方向上延伸。第一边191是俯视时的x2方向侧的端缘，第二边192是俯视时的x1方向侧的端缘。第三边193和第四边194分别在x方向上延伸。第三边193是俯视时的y2方向侧的端缘，第四边194是俯视时的y1方向侧的端缘。各第一半导体元件10A俯视时为矩形形状，因此由第一边191、第二边192、第三边193以及第四边194形成的四角在俯视时为大致直角。如图7所示，该四角在俯视时不与导通部件6(后述的第一导通部件61以及第二导通部件62)重叠。第三边193以及第四边194的长度比第一边191以及第二边192的长度大。
导电基板2也称为引线框。导电基板2支撑多个半导体元件10。导电基板2经由第一导电性接合材料71而接合在支撑基板3上。导电基板2例如俯视时为矩形形状。导电基板2与导通部件6一起构成由多个半导体元件10开关的主电路电流的路径。
导电基板2包含第一导电部2A以及第二导电部2B。第一导电部2A以及第二导电部2B分别为金属制的板状部件。该金属例如是Cu(铜)或者Cu合金。第一导电部2A以及第二导电部2B与多个输入端子41～43以及多个输出端子44一起构成向多个半导体元件10的导通路径。如图13～图18所示，第一导电部2A以及第二导电部2B分别经由第一导电性接合材料71而接合在支撑基板3上。在第一导电部2A，经由第二导电性接合材料72分别接合有多个第一半导体元件10A。在第二导电部2B，经由第二导电性接合材料72分别接合有多个第二半导体元件10B。如图3、图8、图13以及图14所示，第一导电部2A以及第二导电部2B在x方向上隔开间隔。在上述的图所示的例子中，第一导电部2A位于比第二导电部2B更靠x2方向。第一导电部2A以及第二导电部2B例如俯视时分别为矩形形状。第一导电部2A以及第二导电部2B在x方向上观察时重叠。第一导电部2A以及第二导电部2B例如x方向的尺寸为15mm～25mm(优选为20mm左右)，例如y方向的尺寸为30mm～40mm(优选为35mm左右)，z方向的尺寸为1.5mm～3.0mm(优选为2.0mm左右)。
导电基板2具有主面201以及背面202。如图13、图14以及图16～图18所示，主面201以及背面202在z方向上隔开间隔。主面201朝向z2方向，背面202朝向z1方向。主面201是使第一导电部2A的上表面和第二导电部2B的上表面合在一起而成的面。背面202是使第一导电部2A的下表面与第二导电部2B的下表面合在一起而成的面。背面202以与支撑基板3对置的方式与支撑基板3接合。如图5、图8以及图13所示，在主面201形成有多个凹部201a。各凹部201a是从主面201沿z方向凹陷的部分。各凹部201a的凹陷程度(深度)例如超过0μm且为100μm以下。各凹部201a例如在后述的模制成形时形成。在多个凹部201a具有形成于第一导电部2A中的主面201的凹部和形成于第二导电部2B中的主面201的凹部。形成于第一导电部2A的主面201的两个凹部201a在y方向上隔开间隔，在y方向上观察时重叠。形成于第二导电部2B的主面201的两个凹部201a在y方向上隔开间隔，在y方向上观察时重叠。
导电基板2(第一导电部2A以及第二导电部2B各自)包含相互层叠的基材21、主面接合层22以及背面接合层23。基材21是金属制的板状部件。该金属是Cu或者Cu合金。主面接合层22形成于基材21的上表面。主面接合层22是导电基板2的z2方向侧的表层。主面接合层22的上表面相当于导电基板2的主面201。主面接合层22例如是镀Ag。背面接合层23形成于基材21的下表面。背面接合层23是导电基板2的z1方向侧的表层。背面接合层23的下表面相当于导电基板2的背面202。背面接合层23与主面接合层22相同，例如是镀Ag。
支撑基板3支撑导电基板2。支撑基板3例如由DBC(Direct Bonded Copper，直接粘结铜)基板构成。支撑基板3包含绝缘层31、第一金属层32、第一接合层321以及第二金属层33。
绝缘层31例如是导热性优异的陶瓷。作为这样的陶瓷，例如有AlN(氮化铝)。绝缘层31并不限定于陶瓷，也可以是绝缘树脂片等。绝缘层31例如俯视时为矩形形状。
第一金属层32形成于绝缘层31的上表面(朝向z2方向的面)。第一金属层32的构成材料例如包含Cu。该构成材料也可以包含Al而并非Cu。第一金属层32包含第一部32A以及第二部32B。第一部32A以及第二部32B在x方向上隔开间隔。第一部32A位于第二部32B的x2方向侧。第一部32A与第一导电部2A接合，支撑第一导电部2A。第二部32B与第二导电部2B接合，支撑第二导电部2B。第一部32A以及第二部32B例如俯视时分别为矩形形状。
第一接合层321形成于第一金属层32(第一部32A以及第二部32B各自)的上表面。第一接合层321例如是镀Ag。第一接合层321是为了使与第一导电性接合材料71的固相扩散形成的接合变得良好而设置的。
第二金属层33形成于绝缘层31的下表面(朝向z1方向的面)。第二金属层33的构成材料与第一金属层32的构成材料相同。在图10所示的例子中，第二金属层33的下表面(后述的底面302)例如从封固树脂8露出。该下表面也可以不从封固树脂8露出而是被封固树脂8覆盖。在俯视时，第二金属层33与第一部32A以及第二部32B这双方重叠。
如图13～图18所示，支撑基板3具有支撑面301以及底面302。支撑面301与底面302在z方向上隔开间隔。支撑面301朝向z2方向，底面302朝向z1方向。如图10所示，底面302从封固树脂8露出。支撑面301是第一接合层321的上表面，是使第一部32A的上表面与第二部32B的上表面合在一起而成的面。支撑面301与导电基板2对置，且与导电基板2接合。底面302是第二金属层33的下表面。在底面302，能够安装未图示的散热部件(例如散热器)等。支撑基板3的z方向的尺寸(从支撑面301至底面302的沿z方向的距离)例如为0.7mm～2.0mm。
多个输入端子41～43以及多个输出端子44分别由板状的金属板构成。该金属板的构成材料例如是Cu或者Cu合金。在图1～图5、图8以及图10所示的例子中，半导体模块A1具备三个输入端子41～43以及两个输出端子44。
在三个输入端子41～43之间施加有电源电压。在本实施方式中，输入端子41是正极(P端子)，两个输入端子42、43分别是负极(N端子)。此外，也可以代替地，输入端子41是负极(N端子)，两个输入端子42、43分别是正极(P端子)。该情况下，只要变更端子的极性使其一致地适当变更封装内部的配线即可。三个输入端子41～43以及两个输出端子44分别包含被封固树脂8覆盖的部分和从封固树脂8的树脂侧面露出的部分。
如图14所示，输入端子41与第一导电部2A一体地形成。与本结构不同，输入端子41与第一导电部2A分离，也可以与第一导电部2A导通接合。如图8等所示，输入端子41相对于多个第一半导体元件10A以及第一导电部2A(导电基板2)位于x2方向侧。输入端子41与第一导电部2A导通，而且经由第一导电部2A而与各第一半导体元件10A的背面电极15(漏极电极)导通。输入端子41是“第一输入端子”的一例。
输入端子41具有输入侧接合面411以及输入侧侧面412。输入侧接合面411朝向z2方向，且向x2方向侧延伸。输入侧侧面412在z方向上观察时位于输入侧接合面411的周缘，朝向与输入侧接合面411交叉的方向。在本实施方式中，输入侧侧面412包含前端面413以及一对侧方面414。前端面413位于输入端子41的x2方向侧端，朝向x2方向。一对侧方面414位于输入端子41的y方向两端，朝向y1方向以及y2方向。在输入侧侧面412，前端面413以及一对侧方面414中的至少一个具有输入侧加工痕。该输入侧加工痕通过后述的引线框的剖切加工而形成。
如图8所示，两个输入端子42、43分别与第一导电部2A隔开间隔。两个输入端子42、43分别与第二导通部件62接合。如图8等所示，两个输入端子42、43分别相对于多个第一半导体元件10A以及第一导电部2A(导电基板2)位于x2方向侧。两个输入端子42、43分别与第二导通部件62导通，而且经由第二导通部件62而与各第二半导体元件10B的第二主面电极12(源极电极)导通。输入端子42是“第二输入端子”的一例，输入端子43是“第三输入端子”的一例。
输入端子42、43具有输入侧接合面421、431以及输入侧侧面422、432。输入侧接合面421、431朝向z2方向，且向x2方向侧延伸。输入侧侧面422、432在z方向上观察时位于输入侧接合面421、431的周缘，朝向与输入侧接合面421、431交叉的方向。在本实施方式中，输入侧侧面422包含前端面423以及一对侧方面424。前端面423位于输入端子42的x2方向侧端，朝向x2方向。一对侧方面424位于输入端子42的y方向两端，朝向y1方向以及y2方向。在输入侧侧面422中，前端面423以及一对侧方面424中的至少一个具有输入侧加工痕。该输入侧加工痕通过后述的引线框的剖切加工而形成。输入侧侧面432包含前端面433以及一对侧方面434。前端面433位于输入端子43的x2方向侧端，朝向x2方向。一对侧方面434位于输入端子43的y方向两端，朝向y1方向以及y2方向。在输入侧侧面432中，前端面433以及一对侧方面434中的至少一个具有输入侧加工痕。该输入侧加工痕通过后述的引线框的剖切加工而形成。
如图1～图5、图8以及图10等所示，三个输入端子41～43在半导体模块A1中分别从封固树脂8向x2方向突出。三个输入端子41～43相互隔开间隔。两个输入端子42、43在y方向上位于隔着输入端子41而彼此相反的一侧。输入端子42位于输入端子41的y2方向侧，输入端子43位于输入端子41的y1方向侧。三个输入端子41～43在y方向上观察时相互重叠。
如从图8以及图14所理解的那样，两个输出端子44分别与第二导电部2B一体地形成。与本结构不同，输出端子44与第二导电部2B分离，也可以与第二导电部2B导通接合。如图8等所示，两个输出端子44分别相对于多个第二半导体元件10B以及第二导电部2B(导电基板2)位于x1方向侧。各输出端子44与第二导电部2B导通，而且经由第二导电部2B而与各第二半导体元件10B的背面电极15(漏极电极)导通。上述两个输出端子44分别是“第一输出端子”以及“第二输出端子”的一例。
输出端子44具有输出侧接合面441以及输出侧侧面442。输出侧接合面441朝向z2方向，且向x1方向侧延伸。输出侧侧面442在z方向上观察时位于输出侧接合面441的周缘，朝向与输出侧接合面441交叉的方向。在本实施方式中，输出侧侧面442包含前端面443以及一对侧方面444。前端面443位于输出端子44的x1方向侧端，朝向x1方向。一对侧方面444位于输出端子44的y方向两端，朝向y1方向以及y2方向。在输出侧侧面442中，前端面443以及一对侧方面444中的至少一个具有输出侧加工痕。该输出侧加工痕通过后述的引线框的剖切加工而形成。此外，输出端子44的个数并不限定于两个，例如既可以是一个也可以是三个以上。例如，在输出端子44是一个的情况下，希望与第二导电部2B的y方向上的中央部分连接。
多个控制端子45分别是用于控制各半导体元件10的销状的端子。多个控制端子45包含多个第一控制端子46A～46E以及多个第二控制端子47A～47D。多个第一控制端子46A～46E用于各第一半导体元件10A的控制。多个第二控制端子47A～47D用于各第二半导体元件10B的控制。
多个第一控制端子46A～46E在y方向上隔开间隔地配置。如图8以及图14等所示，各第一控制端子46A～46E经由控制端子支撑体5(后述的第一支撑部5A)支撑于第一导电部2A。如图5以及图8所示，在x方向上，各第一控制端子46A～46E位于多个第一半导体元件10A与三个输入端子41～43之间。
第一控制端子46A是多个第一半导体元件10A的驱动信号输入用的端子(栅极端子)。在第一控制端子46A输入用于使多个第一半导体元件10A驱动的驱动信号(例如施加有栅极电压)。
第一控制端子46B是多个第一半导体元件10A的源极信号检测用的端子(源极感测端子)。由第一控制端子46B对施加于多个第一半导体元件10A的各第二主面电极12(源极电极)的电压(与源极电流对应的电压)进行检测。
第一控制端子46C以及第一控制端子46D是与二极管功能部D1导通的端子。第一控制端子46C与具有二极管功能部D1的第一半导体元件10A的第三主面电极13导通，第一控制端子46D与具有二极管功能部D1的第一半导体元件10A的第四主面电极14导通。
第一控制端子46E是多个第一半导体元件10A的漏极信号检测用的端子(漏极感测端子)。由第一控制端子46E对施加于多个第一半导体元件10A的各背面电极15(漏极电极)的电压(与漏极电流对应的电压)进行检测。
多个第二控制端子47A～47D在y方向上隔开间隔地配置。如图5以及图18等所示，各第二控制端子47A～47D经由控制端子支撑体5(后述的第二支撑部5B)支撑于第二导电部2B。如图5以及图8所示，在x方向上，各第二控制端子47A～47D位于多个第二半导体元件10B与两个输出端子44之间。
多个控制端子45(多个第一控制端子46A～46E以及多个第二控制端子47A～47D)分别包含支架451以及金属销452。
支架451由导电性材料构成。如图15所示，支架451经由导电性接合材料459而与控制端子支撑体5(后述的第一金属层52)接合。支架451包含筒状部、上端凸边部以及下端凸边部。上端凸边部与筒状部的上方连接，下端凸边部与筒状部的下方连接。在支架451中的至少上端凸边部以及筒状部中插通金属销452。上端凸边部的上表面从封固树脂8(后述的第二突出部852)露出，被树脂部87覆盖。
金属销452是在z方向上延伸的棒状部件。金属销452通过压入到支架451而支撑。金属销452至少经由支架451而与控制端子支撑体5(后述的第一金属层52)导通。如图15所示的例子那样，在金属销452的下端(z1方向侧的端部)在支架451的插通孔内与导电性接合材料459相接的情况下，金属销452经由导电性接合材料459而与控制端子支撑体5导通。
控制端子支撑体5支撑多个控制端子45。控制端子支撑体5介于主面201(导电基板2)与多个控制端子45之间。
控制端子支撑体5包含第一支撑部5A以及第二支撑部5B。第一支撑部5A配置在导电基板2的第一导电部2A上，支撑多个控制端子45中的多个第一控制端子46A～46E。如图15所示，第一支撑部5A经由接合材料59而与第一导电部2A接合。接合材料59既可以是导电性也可以是绝缘性，例如使用焊锡。第二支撑部5B配置在导电基板2的第二导电部2B上，支撑多个控制端子45中的多个第二控制端子47A～47D。第二支撑部5B经由接合材料59而与第二导电部2B接合。
控制端子支撑体5(第一支撑部5A以及第二支撑部5B各自)例如由DBC基板构成。控制端子支撑体5具有相互层叠的绝缘层51、第一金属层52以及第二金属层53。
绝缘层51例如由陶瓷构成。绝缘层51例如俯视时为矩形形状。
如图15等所示，第一金属层52形成于绝缘层51的上表面。各控制端子45竖立设置在第一金属层52上。第一金属层52例如是Cu或者Cu合金。如图8等所示，第一金属层52包含第一部521、第二部522、第三部523、第四部524以及第五部525。第一部521、第二部522、第三部523、第四部524以及第五部525相互隔开间隔并绝缘。
第一部521与多个金属丝731接合，经由各金属丝731而与各半导体元件10的第一主面电极11(栅极电极)导通。如图8所示，第一控制端子46A与第一支撑部5A的第一部521接合，第二控制端子47A与第二支撑部5B的第一部521接合。
第二部522与多个金属丝732接合，经由各金属丝732而与各半导体元件10的第二主面电极12(源极电极)导通。如图8所示，第一控制端子46B与第一支撑部5A的第二部522接合，第二控制端子47B与第二支撑部5B的第二部522接合。
第三部523与金属丝733接合，经由金属丝733而与具有二极管功能部D1的半导体元件10的第三主面电极13导通。如图8所示，第一控制端子46C与第一支撑部5A的第三部523接合，第二控制端子47C与第二支撑部5B的第三部523接合。
第四部524与金属丝734接合，经由金属丝734而与具有二极管功能部D1的半导体元件10的第四主面电极14导通。如图8所示，第一控制端子46D与第一支撑部5A的第四部524接合，第二控制端子47D与第二支撑部5B的第四部524接合。
第一支撑部5A的第五部525与金属丝735接合，经由金属丝735而与第一导电部2A导通。第二支撑部5B的第五部525不与其它结构部位导通。如图8所示，第一控制端子46E与第一支撑部5A的第五部525接合。
如图15等所示，第二金属层53形成于绝缘层51的下表面。如图15所示，第一支撑部5A的第二金属层53经由接合材料59而与第一导电部2A接合。
第二支撑部5B的第二金属层53经由接合材料59而与第二导电部2B接合。
导通部件6与导电基板2一起构成由多个半导体元件10开关的主电路电流的路径。导通部件6在z2方向上从主面201(导电基板2)隔开间隔，而且在俯视时与主面201重叠。在本实施方式中，导通部件6由金属制的板材构成。该金属例如是Cu或者Cu合金。具体而言，导通部件6是折弯的金属制的板材。并不限于此，也可以由金属制的箔材构成导通部件6。在本实施方式中，导通部件6包含多个第一导通部件61以及第二导通部件62。主电路电流包含第一主电路电流和第二主电路电流。第一主电路电流是将输入端子41与输出端子44之间作为路径的电流。第二主电路电流是将输出端子44与输入端子42、43之间作为路径的电流。
多个第一导通部件61分别与各第一半导体元件10A的第二主面电极12(源极电极)和第二导电部2B接合，使各第一半导体元件10A的第二主面电极12与第二导电部2B导通。各第一导通部件61与各第一半导体元件10A的第二主面电极12(参照图8)、以及各第一导通部件61与第二导电部2B分别经由导电性接合材料69而接合。导电性接合材料69例如是焊锡、金属糊料材、或者烧结金属等。如图8所示，各第一导通部件61是在俯视时沿x方向延伸的带状。
在本实施方式中，如图6等所示，在各第一导通部件61中，在将各第一半导体元件10A与第二导电部2B连接的矩形的部分，形成有开口61h。开口61h优选在俯视时形成于矩形的中央部，例如是在z方向上贯通的贯通孔。当为了形成封固树脂而注入流动性的树脂材料时，在各第一导通部件61的附近，为了使树脂材料容易在上侧(z2方向侧)与下侧(z1方向侧)之间流动而形成开口61h。开口61h的平面形状既可以是正圆，也可以是椭圆形、矩形等其它形状。第一导通部件61的形状并不限定于本结构，例如也可以不形成开口61h。
在本实施方式中，多个第一导通部件61与第一半导体元件10A的个数对应地设有三个。作为变形例，不依赖于多个第一半导体元件10A的个数，也可以使用相对于多个第一半导体元件10A通用的一个第一导通部件61。
第二导通部件62使各第二半导体元件10B的第二主面电极12与各输入端子42、43导通。第二导通部件62在x方向的最大尺寸例如为25mm～40mm(优选为32mm左右)，在y方向的最大尺寸例如为30mm～45mm(优选为38mm左右)。如图6所示，第二导通部件62包含第一配线部621、第二配线部622、第三配线部623以及第四配线部624。
第一配线部621与输入端子42连接。第一配线部621与输入端子42通过导电性接合材料69而接合。第一配线部621是在俯视时在x方向上延伸的带状的部位。
第二配线部622与输入端子43连接。第二配线部622与输入端子43通过导电性接合材料69而接合。第二配线部622是在俯视时在x方向上延伸的带状的部位。第一配线部621与第二配线部622在y方向上隔开间隔，且大致平行地配置。第二配线部622相对于第一配线部621位于y1方向。
第三配线部623与第一配线部621以及第二配线部622这双方连接。第三配线部623是在俯视时在y方向上延伸的带状的部位。如从图6所理解的那样，第三配线部623在俯视时与多个第二半导体元件10B重叠。如图17所示，第三配线部623与各第二半导体元件10B连接。第三配线部623具有多个凹状区域623a。如图17所示，各凹状区域623a比第三配线部623的其它部位更向z1方向突出。第三配线部623中的各凹状区域623a与各第二半导体元件10B接合。第三配线部623的各凹状区域623a与各第二半导体元件10B的第二主面电极12(参照图8)经由导电性接合材料69而接合。
第四配线部624与第一配线部621以及第二配线部622这双方连接。另外，第四配线部624与第三配线部623连接。第四配线部624位于比第三配线部623更靠x2方向侧。如图6所理解的那样，第四配线部624在俯视时与多个第一半导体元件10A重叠。第四配线部624包含第一带状部625以及多个第二带状部626。
第一带状部625在x方向上与第三配线部623隔开间隔，是第四配线部624中在俯视时带状的部位。第一带状部625与第一配线部621以及第二配线部622这双方连接。第一带状部625在俯视时与多个第一半导体元件10A重叠。第一带状部625具有多个凸状区域625a。如图16所示，各凸状区域625a比第一带状部625的其它部位更向z2方向突出。如图6所示，各凸状区域625a在俯视时与各第一半导体元件10A重叠。如图16所示，第一带状部625具有多个凸状区域625a，因此在各第一半导体元件10A上设置有接合各第一导通部件61的区域。由此，抑制第一带状部625与各第一导通部件61接触。
多个第二带状部626分别与第一带状部625和第三配线部623连接。各第二带状部626是在俯视时沿x方向延伸的带状。多个第二带状部626在y方向上隔开间隔，且大致平行地配置。在俯视时，多个第二带状部626各自的一端连接于第一带状部625中的在y方向上相邻的两个第一半导体元件10A之间，另一端连接于第三配线部623中的在y方向上相邻的两个第二半导体元件10B之间。
第一带状部625具有第一端缘627以及第二端缘628。如图7所示，第一端缘627在俯视时位于比第一边191更靠x1方向，而且在y方向上至少从第三边193延伸至第四边194。由此，在俯视时，各第一半导体元件10A的x2方向侧的两个角171、172分别不与第二导通部件62重叠。该两个角是第一边191与第三边193所成的角171、以及第一边191与第四边194所成的角172。因此，在各第一半导体元件10A中，在俯视时(详细而言，在如图7所示那样观察的情况下。以下相同。)，可看到夹着该各角171、172的两边各自的一部分。如图7所示，第二端缘628在俯视时位于比第二边192更靠x2方向，而且在y方向上至少从第三边193延伸至194。由此，在俯视时，各第一半导体元件10A的x1方向侧的两个角173、174分别不与第二导通部件62重叠。该两个角是第二边192与第三边193所成的角173、以及第二边192与第四边194所成的角174。因此，在各第一半导体元件10A中，在俯视时，可看到夹着该各角173、174的两边各自的一部分。
在上述各角171、172、173、174中，对于夹着该各角171、172、173、174的两边，在俯视时为超过0μm且200μm以下的长度可看到即可。另外，在俯视时，在夹着各角171、172、173、174的两边中可看到的部分的长度分别优选为5μm以上且150μm以下。在夹着各角171、172、173、174的两边中可看到的部分的长度为2μm以上的情况下，能够检测第一半导体元件10A的角，在上述两边中可看到的部分的长度为5μm以上的情况下，能够可靠地检测第一半导体元件10A的角。此外，在上述两边中可看到的部分的长度超过200μm的情况下，第一导通部件61与第一半导体元件10A的接合面积变小至所需以上，因此不优选。只要在上述两边中可看到的部分的长度的上限为150μm以下，则可避免第一导通部件61与第一半导体元件10A的接合面积变得过小，因此优选。
如图6所示，导通部件6(第一导通部件61以及第二导通部件62)具有第一部601。第一部601是在俯视时与半导体元件10(多个第一半导体元件10A以及多个第二半导体元件10B的任一个)重叠的区域。在第二导通部件62中，第四配线部624的一部分(在俯视时与多个第一半导体元件10A重叠的区域)以及第三配线部623的一部分(在俯视时与多个第二半导体元件10B重叠的区域)构成第一部601。
如图6、图8所示，第一半导体元件10A(具有二极管功能部D1的第一半导体元件10A)的主面电极11、13、14、16沿y方向排列地配置在第一半导体元件10A的x2方向侧的端部。在俯视时，第一导通部件61以及第二导通部件62与第一半导体元件10A的主面电极11、13、14、16以及x2方向侧的角171、172的任一个都不重叠。另外，在俯视时，第一导通部件61以及第二导通部件62与第一半导体元件10A的x1方向侧(与配置有主面电极的一侧相反的一侧)中的角173、174中的至少一个不重叠。由此，在俯视时，可看到半导体元件10A的四个角171、172、173、174中的至少三个角。由此，在半导体元件10A、第一导通部件61以及第二导通部件62装配在导电基板2上的状态下，能够通过自动外观检查来检查半导体元件10A是否正确地装配。在俯视时，半导体元件10A的四个角171、172、173、174也可以全部看到。此外，上述的第一半导体元件10A的主面电极11、13、14、16是“一方侧主面电极”的一例。
此外，如图6所示，关于各第二半导体元件10B，也与第一半导体元件10A相同地俯视时为矩形形状，具有与第一半导体元件10A的四个角171、172、173、174对应的四个角181、182、183、184。上述的各第一半导体元件10A的四个角171、172、173、174与第一导通部件61以及第二导通部件62的俯视时的关系也与各第二半导体元件10B的四个角181、182、183、184与第二导通部件62的俯视时的关系相同。
如图5所示，第二导通部件62包含第一部62A以及第二部62B。第一部62A在俯视时与导电基板2的主面201(第一导电部2A或者第二导电部2B的主面201)重叠，而且在俯视时与多个半导体元件10的任一个都不重叠。第二部62B在俯视时与主面201重叠，而且在俯视时与多个半导体元件10的任一个重叠。在图5中，在第一部62A标注有右升高的影线，在第二部62B标注有右下降的影线。第一部62A具有开口63。如图5以及图13等所示，开口63是在俯视时被部分地切除后的部位。在本实施方式中，开口63在俯视时与第一导电部2A(导电基板2)的主面201重叠，而且处于在俯视时不与多个半导体元件10重叠的位置。开口63例如是在z方向上贯通的贯通孔。开口63具有形成于第一配线部621的部分和形成于第二配线部622的部分。开口63在俯视时设置在导电基板2的四角中的至少两个角部附近，例如在第一配线部621以及第二配线部622各自中设置在靠x2方向侧。此外，开口63的平面形状没有限定，既可以如本实施方式那样是孔、也可以与本实施方式不同是切口。开口63例如也可以通过电铸等来制作。在该情况下，第二导通部件62具有由没有金属电沉积的部位构成的开口63，而并非是由除去后的部位构成的开口63。
在第二导通部件62中，在俯视时与各第一半导体元件10A重叠的矩形的部分，形成有开口625h。在本实施方式中，开口625h优选在俯视时与各第一半导体元件10A的中央部重叠地形成。开口625h例如是形成于上述第一带状部625(第四配线部624)的各凸状区域625a的贯通孔(参照图6)。在将第一导通部件61与第一半导体元件10A接合时，为了从上侧在光学上确认其接合的状况而使用开口625h。
在第二导通部件62中，在俯视时与各第二半导体元件10B的重叠的矩形的部分，形成有开口623h。在本实施方式中，开口623h优选在俯视时与第二半导体元件10B的中央部重叠地形成。开口623h例如是形成于上述第三配线部623的各凹状区域623a的贯通孔。在相对于导电基板2对第二导通部件62进行定位时使用开口623h。上述两种开口623h、625h的平面形状既可以是正圆，也可以是椭圆形、矩形等其它形状。
第二导通部件62的形状并不限定于本结构，例如也可以不包含第四配线部624。但是，在使流动于第二导通部件62的电流产生的电感值降低的方面，优选在第二导通部件62设置第四配线部624。
第一导电性接合材料71介于导电基板2与支撑基板3之间，使导电基板2与支撑基板3导通接合。第一导电性接合材料71具有使第一导电部2A与第一部32A导通接合的部分和使第二导电部2B与第二部32B导通接合的部分。如图15所示，第一导电性接合材料71具有相互层叠的第一基层711、第一层712以及第二层713。
如图15所示，第一导电性接合材料71的侧面与支撑基板3的作为最上层的第一金属层32的侧面最优选为同一面。优选在俯视时第一金属层32的侧面位于比第一导电性接合材料71的侧面稍微靠内侧。也就是，在俯视时，第一金属层32的侧面以不比第一导电性接合材料71的侧面更向外侧伸出的方式接合。在俯视时第一金属层32的侧面比第一导电性接合材料71的侧面更向外侧伸出的情况下，第一金属层32与第二金属层33之间的沿面距离变小，因此不优选。此外，在俯视时，第一金属层32的侧面配置在比导电基板2所具有的基材21的侧面更靠外侧。
第一基层711是金属制，该金属例如是Al或者Al合金。第一基层711是片材。作为第一基层711的构成材料的Al(铝)的杨氏模量为70.3GPa。
第一层712形成于第一基层711的上表面。第一层712介于第一基层711与导电基板2(第一导电部2A以及第二导电部2B各自)之间。第一层712例如是镀Ag。第一层712例如通过金属的固相扩散而与第一导电部2A以及第二导电部2B的各背面接合层23接合。即，第一层712与第一导电部2A以及第二导电部2B的各背面接合层23通过固相扩散接合而接合。由此，第一层712与各背面接合层23以在接合界面相互直接相接的状态接合。此外，在本公开中，“A与B通过固相扩散接合而接合”是指，实施固相扩散接合的结果是，A与B以在接合界面直接相接的状态相互固定的方式，可以说由A和B构成固相扩散接合层。在理想的条件下实施固相扩散接合的情况下，有接合界面因金属元素的扩散而不明显存在的情况。另一方面，在A与B的表层存在氧化皮膜等中介物、或者在A与B之间存在空隙的情况下，有在接合界面存在这些中介物、空隙的情况。
第二层713形成于第一基层711的下表面。第二层713介于第一基层711与支撑基板3(第一部32A以及第二部32B各自)之间。第二层713例如是镀Ag。第二层713例如通过金属的固相扩散而与分别形成于第一部32A上以及第二部32B上的第一接合层321接合。即，第二层713与第一接合层321通过固相扩散接合而接合，以在接合界面相互直接相接的状态接合。作为第一层712以及第二层713的构成材料的镀Ag(银)的杨氏模量为82.7GPa。
在第一导电性接合材料71中，第一基层711的构成材料与第一层712以及第二层713的各构成材料是上述的材料，因此第一基层711的杨氏模量比第一层712以及第二层713的杨氏模量小。第一基层711的厚度(z方向尺寸)比第一层712以及第二层713的各厚度大。
在第一导电性接合材料71中，在作为Al或者Al合金的第一基层711的端面未形成镀Ag，第一基层711的端面露出。但是，也可以在第一基层711的端面形成有镀Ag。根据削减第一导电性接合材料71的制造成本的观点，优选在大面积的片材的两面形成镀Ag之后，通过剖切带有镀Ag的片材来制作第一导电性接合材料71。根据该观点，优选在第一基层711的端面不形成镀Ag。
第二导电性接合材料72介于导电基板2与各半导体元件10之间，使导电基板2与各半导体元件10导通接合。第二导电性接合材料72具有使各第一半导体元件10A与第一导电部2A导通接合的部分和使各第二半导体元件10B与第二导电部2B导通接合的部分。如图15所示，第二导电性接合材料72包含相互层叠的第二基层721、第三层722以及第四层723。
第二基层721是金属制，该金属例如是Al或者Al合金。第二基层721是片材。
第三层722形成于第二基层721的上表面。第三层722介于第二基层721与各半导体元件10之间。第三层722例如是镀Ag。第三层722例如通过金属的固相扩散而与各半导体元件10的背面电极15接合。即，第三层722与背面电极15通过固相扩散接合而接合，以在接合界面相互直接相接的状态接合。
第四层723形成于第二基层721的下表面。第四层723介于第二基层721与导电基板2(第一导电部2A以及第二导电部2B各自)之间。第四层723例如是镀Ag。第四层723例如通过金属的固相扩散而与第一导电部2A以及第二导电部2B的各主面接合层22接合。即，第四层723与各主面接合层22通过固相扩散接合而接合，以在接合界面相互直接相接的状态接合。
在第二导电性接合材料72中，第二基层721的构成材料与第三层722以及第四层723的各构成材料是上述的材料，因此第二基层721的杨氏模量比第三层722以及第四层723的杨氏模量小。第二基层721的厚度(z方向尺寸)比第三层722以及第四层723的各厚度大。
在第二导电性接合材料72中，在作为Al或者Al合金的第二基层721的端面未形成镀Ag，第二基层721的端面露出。但是，也可以在第二基层721的端面形成有镀Ag。根据削减第二导电性接合材料72的制造成本的观点，优选在面积的片材的两面形成镀Ag之后，通过剖切带有镀Ag的片材来制作第二导电性接合材料72。根据该观点，优选在第二基层721的端面不形成镀Ag。
多个金属丝731～735分别使相互隔开间隔的两个部位间导通。多个金属丝731～735例如分别是接合引线。多个金属丝731～735的各构成材料例如包含Au(金)、Al或者Cu的任一个。
如图8所示，多个金属丝731分别与各半导体元件10的第一主面电极11(栅极电极)和各控制端子支撑体5的第一部521(第一金属层52)接合，使它们导通。如图8所示，多个金属丝731包含多个第一金属丝731a以及多个第二金属丝731b。多个第一金属丝731a分别与各第一半导体元件10A的第一主面电极11(栅极电极)和第一支撑部5A的第一部521(第一金属层52)连接。由此，第一控制端子46A经由各第一金属丝731a而与各第一半导体元件10A的第一主面电极11(栅极电极)导通。多个第二金属丝731b分别与各第二半导体元件10B的第一主面电极11(栅极电极)和第二支撑部5B的第一部521(第一金属层52)连接。由此，第二控制端子47A经由各第二金属丝731b而与各第二半导体元件10B的第一主面电极11(栅极电极)导通。
如图8所示，多个金属丝732分别与各半导体元件10的第二主面电极12(源极电极)和各控制端子支撑体5的第二部522(第一金属层52)接合，使它们导通。但是，在具有二极管功能部D1的各半导体元件10中，各金属丝732与第五主面电极16(源极感测电极)接合，来代替第二主面电极12(源极电极)。
如图8所示，多个金属丝733分别与具有二极管功能部D1的各半导体元件10的第三主面电极13和各控制端子支撑体5的第三部523(第一金属层52)接合，使它们导通。
如图8所示，多个金属丝734分别与具有二极管功能部D1的各半导体元件10的第四主面电极14和各控制端子支撑体5的第四部524(第一金属层52)接合，使它们导通。
如图8所示，金属丝735与第一导电部2A(导电基板2)中的主面201和第一支撑部5A(控制端子支撑体5)的第五部525(第一金属层52)接合，使它们导通。
封固树脂8分别覆盖多个半导体元件10、导电基板2、支撑基板3(除底面302以外)、多个输入端子41～43的各一部分、多个输出端子44的各一部分、多个控制端子45的各一部分、控制端子支撑体5、导通部件6以及多个金属丝731～735。封固树脂8例如由黑色的环氧树脂构成。封固树脂8例如通过后述的模制成形而形成。封固树脂8例如x方向的尺寸为35mm～60mm左右，例如y方向的尺寸为35mm～50mm左右，例如z方向的尺寸为4mm～15mm左右。上述的尺寸是沿各方向的最大部分的大小。封固树脂8具有树脂主面81、树脂背面82以及多个树脂侧面831～834。
如图9、图11以及图12等所示，树脂主面81与树脂背面82在z方向上隔开间隔。树脂主面81朝向z2方向，树脂背面82朝向z1方向。多个控制端子45(多个第一控制端子46A～46E以及多个第二控制端子47A～47D)从树脂主面81突出。如图10所示，树脂背面82是在俯视时包围支撑基板3的底面302(第二金属层33的下表面)的框状。支撑基板3的底面302从树脂背面82露出，例如与树脂背面82为同一面。多个树脂侧面831～834分别与树脂主面81以及树脂背面82这双方连接，而且在z方向上被它们所夹。如图4等所示，树脂侧面831与树脂侧面832在x方向上隔开间隔。树脂侧面831朝向x1方向，树脂侧面832朝向x2方向。两个输出端子44从树脂侧面831突出，三个输入端子41～43从树脂侧面832突出。如图4等所示，树脂侧面833与树脂侧面834在y方向上隔开间隔。树脂侧面833朝向y1方向，树脂侧面834朝向y2方向。
如图4所示，在树脂侧面832形成有多个凹部832a。各凹部832a是在俯视时在x方向上凹陷的部位。多个凹部832a具有在俯视时形成于输入端子41与输入端子42之间的部分、和形成于输入端子41与输入端子43之间的部分。多个凹部832a是为了使输入端子41与输入端子42的沿树脂侧面832的沿面距离、以及输入端子41与输入端子43的沿树脂侧面832的沿面距离变大而设置的。
如图13以及图14等所示，封固树脂8具有多个第一突出部851、多个第二突出部852以及树脂空隙部86。
多个第一突出部851分别从树脂主面81沿z方向突出。多个第一突出部851在俯视时配置在封固树脂8的四角附近。在各第一突出部851的前端(z2方向的端部)，形成有第一突出端面851a。多个第一突出部851中的各第一突出端面851a与树脂主面81大致平行，而且处于同一平面(x－y平面)上。各第一突出部851例如是有底中空的圆锥台状。在利用由半导体模块A1生成的电源的设备中，在该设备所具有的控制用的电路基板等上搭载有半导体模块A1时，多个第一突出部851作为间隔件来利用。多个第一突出部851分别具有凹部851b和形成于该凹部851b的内壁面851c。各第一突出部851的形状为柱状即可，优选为圆柱状。凹部851b的形状优选为圆柱状，在俯视时内壁面851c为单一的正圆状。各第一突出部851是“突出部”的一例，各第一突出端面851a是“突出端面”的一例。
半导体模块A1存在相对于控制用的电路基板等而通过螺纹固定等的方法机械地固定的情况。在该情况下，能够在多个第一突出部851中的凹部851b的内壁面851c形成螺纹的螺纹牙。也可以在多个第一突出部851中的凹部851b埋入嵌入螺母。
如图14等所示，多个第二突出部852从树脂主面81沿z方向突出。多个第二突出部852在俯视时与多个控制端子45重叠。多个控制端子45的各金属销452从各第二突出部852突出。支架451的一部分(上端凸边部的上表面)从各第二突出部852的上端面露出。各第二突出部852是圆锥台状。在各第二突出部852上配置有树脂部87。
如图13所示，树脂空隙部86在z方向上从树脂主面81通过形成于导电基板2的主面201的凹部201a。树脂空隙部86从树脂主面81在凹部201a形成为随着朝向z方向而剖面面积变小的锥形状。在树脂空隙部86中与主面201相接的树脂空隙部端缘861、和在凹部201a中与主面201相接的凹部端缘201b相互一致。树脂空隙部86在后述的模制成形时形成，是该模制成形时未形成封固树脂8的部分。
树脂部87设置在封固树脂8的第二突出部852上。树脂部87在各控制端子45中覆盖从封固树脂8露出的支架451的一部分(上端凸边部的上表面)和金属销452的一部分。树脂部87例如与封固树脂8相同地由环氧树脂构成，但也可以是与封固树脂8不同的材料。
树脂填充部88以填埋树脂空隙部86的方式填充于树脂空隙部86。树脂填充部88例如与封固树脂8相同地由环氧树脂构成，但也可以是与封固树脂8不同的材料。
以下，参照图21～图29对半导体模块A1的制造方法进行说明。图21是表示半导体模块A1的制造方法的一个工序的俯视图。图22是表示半导体模块A1的制造方法的一个工序的剖面示意图。图23是表示半导体模块A1的制造方法的一个工序的俯视图。图24是表示半导体模块A1的制造方法的一个工序的剖切部端面图。图24与图13所示的剖面对应。图25以及图28是表示半导体模块A1的制造方法的一个工序的主要部分放大剖视图，与放大了图13所示的剖面的一部分的图对应。图26、图27以及图29是表示半导体模块A1的制造方法的一个工序的主要部分放大剖视图，与放大了图14所示的剖面的一部分的图对应。
首先，准备多个半导体元件10、导电基板2、支撑基板3、多个输入端子41～43、以及多个输出端子44。多个半导体元件10、导电基板2以及支撑基板3的各结构如上述。在准备上述部件的阶段，多个半导体元件10、导电基板2以及支撑基板3分别单独准备，相互不接合。另外，如图21所示，导电基板2、多个输入端子41～43以及多个输出端子44相互连接，例如由同一引线框构成。并且，如图21所示，在导电基板2的主面201未形成凹部201a。
接着，如图22所示，在支撑基板3上隔着第一导电性接合材料71载置导电基板2，并且，在导电基板2上隔着第二导电性接合材料72载置各半导体元件10。然后，一边夹持支撑基板3的下表面和各半导体元件10的上表面(参照图22的粗箭头)一边加热，从而通过固相扩散将各半导体元件10与导电基板2接合，并且通过固相扩散将导电基板2与支撑基板3接合。具体而言，通过固相扩散将第一金属层32上的第一接合层321(支撑基板3)与第二层713(第一导电性接合材料71)、将第一层712(第一导电性接合材料71)与背面接合层23(导电基板2)、将第四层723(第二导电性接合材料72)与主面接合层22(导电基板2)、以及将第三层722(第二导电性接合材料72)与各半导体元件10的背面电极15一并相互接合。在固相扩散的条件下，接合时的加热温度只要在200℃以上且350℃以下的范围即可，另外，接合时进行加压的压力(上述夹持的力)只要在1MPa以上且100MPa以下的范围即可。固相扩散假设在大气中进行的情况，但也可以在真空中进行。由此，导电基板2经由第一导电性接合材料71而与支撑基板3接合，各半导体元件10经由第二导电性接合材料72而与导电基板2接合。此外，导电基板2与支撑基板3的接合、以及导电基板2与各半导体元件10的接合也可以分别处理而并非一并处理。但是，在提高制造效率的方面，优选一并处理。
如图16以及图17所示，在导电基板2上隔着第二导电性接合材料72载置各半导体元件10时，配置与各半导体元件10对应的单独的第二导电性接合材料72。并不限于此，也可以配置与图16所示的三个半导体元件10通用而对应的一个第二导电性接合材料72。
接着，如图23所示，进行控制端子支撑体5的接合、多个控制端子45的各支架451的接合、多个金属丝731～735的引线接合、多个第一导通部件61的接合、以及第二导通部件62的接合。此外，上述的处理顺序没有限定。
接着，形成封固树脂8。封固树脂8的形成例如利用模制成形。如图24所示，在模制成形中使用的金属模91设有作为按压部件的按压销911。按压销911的前端与导电基板2的主面201相接。此时，利用按压销911向主面201的按压力，在主面201形成凹部201a。通过该按压力的大小等，改变凹部201a的凹陷程度(深度)。另外，与第一导电部2A中的主面201相接的按压销911插通在第二导通部件62的开口63中。然后，依次经由树脂流路以及树脂注入口(均省略图示)，向金属模91的型腔空间919注入流动性的树脂材料。通过注入后的流动性的树脂材料固化，从而形成封固树脂8。如图25以及图26所示，所形成的封固树脂8具有上述第一突出部851、上述第二突出部852以及上述树脂空隙部86。如图25所示，在树脂空隙部86中与主面201相接的树脂空隙部端缘861、和在凹部201a中与主面201相接的凹部端缘201b相互一致。如图26所示，支架451的上表面从第二突出部852露出，与第二突出部852的上表面为同一面。另外，如从图24以及图25所理解的那样，树脂空隙部86通过利用按压销911不填充流动性的树脂材料而形成。此外，按压销911也可以是可动销。在该情况下，按压销911优选设置在金属模91上所形成的孔部，且被弹性支撑。并不限于销状的按压部件，也可以使用块状的按压部件。
接着，对金属模91进行开模，取出包含导电基板2的引线框和包含封固树脂8的成形体。然后，将封固树脂8与在树脂流路以及树脂注入口中固化的树脂分离。在该工序中，在封固树脂8中的x1方向侧的树脂侧面831，且在以下任意的位置形成有树脂分离痕。第一位置是图1所示的树脂侧面831中的靠近y方向的两端的两个位置中、或者两端的角部中的至少一方。在两端的角部形成有树脂分离痕的情况下，在形成于角部的面(在俯视时倒角成C形的部分)形成有树脂分离痕。上述的斜面包含于封固树脂8中的x1方向侧的树脂侧面831。第二位置在图1所示的树脂侧面831中的两个输出端子44之间。这些树脂分离痕与金属模91的树脂注入口的位置对应，通过将封固树脂8与在树脂注入口中固化的树脂分离而形成。为了抑制树脂的蔓延的偏颇，优选从y方向上的中央位置注入树脂。该情况下，在两个输出端子44之间形成有树脂分离痕。
接着，如图27所示，将多个控制端子45的各金属销452压入到各支架451。具体而言，将具有比各支架451所具有的筒状部(参照图26)的内径稍大的剖面尺寸的各金属销452一边施加插入压力一边插入。由此，各支架451与各金属销452被机械地固定，而且电连接。也可以使用例如焊锡将各支架451与各金属销452电连接。然后，如图28以及图29所示，形成树脂部87以及树脂填充部88。树脂部87以及树脂填充部88的形成例如利用灌封。
接着，通过适当剖切上述引线框，来使多个输入端子41～43以及输出端子44分离。在图21所示的输入端子41～43以及输出端子44中，只要使用金属模等剖切各端子与引线框的外框部的连接部附近(在图21中用虚线示出的部分)即可。在此，在输入端子41～43分别形成有作为输入侧加工痕的前端面413、423、433。在输出端子44形成有作为输出侧加工痕的前端面443。在引线框中，在具有将在y方向上相邻的各端子在y方向上连接的拉杆的情况下，也可以使用金属模等剖切该拉杆。该情况下，在各端子上，在朝向y方向的两个侧面形成有加工痕。通过经由以上的工序，从而制造出图1～图20所示的半导体模块A1。
半导体模块A1安装于控制用的电路基板等。在此，各金属销452插入到安装有半导体模块A1的电路基板的销孔，并与销孔周边的端子连接。输入端子41、42、43分别具有朝向z方向的一方侧(z2方向)的输入侧接合面411、421、431。各输出端子44具有朝向z方向的一方侧(z2方向侧)的输出侧接合面441。输入侧接合面411、421、431以及输出侧接合面441例如使用焊锡与安装有半导体模块A1的电路基板的端子连接。
以下对在本实施方式的半导体模块A1中，从输入端子41至输出端子44的电流的路径进行说明。在称为输入端子41、第一导电部2A、各第一半导体元件10A、第一导通部件61、第二导电部2B、各输出端子44的路径中，流动有第一主电路电流。在各第一半导体元件10A的第二主面电极12与第二导电部2B之间，经由各第一导通部件61沿x方向流动有第一主电路电流。在第二导电部2B中，在与各第一导通部件61接合的部分与各输出端子44之间，沿x方向以及从x方向稍微倾斜的方向流动有第一主电路电流。
以下对从输出端子44至输入端子42以及输入端子43的电流的路径进行说明。在称为输出端子44、第二导电部2B、各第二半导体元件10B、第二导通部件62、输入端子42以及输入端子43的路径中，流动有第二主电路电流。第二主电路电流的路径具有第二导通部件62，在沿y方向延伸的第三配线部623和与第三配线部623的两端连接且沿x2方向延伸的第一配线部621以及第二配线部622这双方流动第二主电路电流。并且，将配置在第一配线部621与第二配线部622之间且沿x方向延伸的两个第二带状部626、和配置在第一配线部621与第二配线部622之间且沿y方向延伸的第一带状部625设为路径，在第一配线部621和第二配线部622流动第二主电路电流。
在输入端子42以及输入端子43与各第二半导体元件10B的第二主面电极12之间，经由各第二导通部件62所包含的第一配线部621以及第二配线部622和第三配线部623、两个第二带状部626以及第一带状部625，流动第二主电路电流。在第一配线部621、第二配线部622以及两个第二带状部626中，第二主电路电流沿x方向流动。第一主电路电流流动的方向与第二主电路电流流动的方向相反。
在第一导通部件61中第一主电路电流流动的方向与在第二导通部件62所包含的第一配线部621以及第二配线部622以及两个第二带状部626中第二主电路电流流动的方向均为x方向。
半导体模块A1的作用以及效果如下。
半导体模块A1具备导电基板2、多个输入端子41～43、输出端子44以及导通部件6。导电基板2包含与多个第一半导体元件10A接合的第一导电部2A以及与多个第二半导体元件10B接合的第二导电部2B。输入端子41与第一导电部2A连接，经由第一导电部2A而与多个第一半导体元件10A导通。输入端子42以及输入端子43经由第二导通部件62(导通部件6)而与多个第二半导体元件10B导通。输出端子44与第二导电部2B连接，经由第二导电部2B而与多个第二半导体元件10B导通。导通部件6包含将各第一半导体元件10A与第二导电部2B导通的第一导通部件61、以及将各第二半导体元件10B与各输入端子42、43导通的第二导通部件62。多个输入端子41～43相对于导电基板2配置在x2方向侧，输出端子44相对于导电基板2配置在x1方向。并且，两个输入端子42、43隔着输入端子41在y方向上配置在彼此相反的一侧。在与半导体模块A1不同的结构的半导体模块中，在不具备输入端子43，且输入端子41与输入端子42在y方向上并排配置的情况下，存在以下可能性：从输入端子41经由各第一半导体元件10A流向输出端子44的电流的路径产生偏差，并且从输出端子44经由各第二半导体元件10B流动各输入端子42的电流的路径产生偏差。因此，在半导体模块A1中，具备两个输入端子42、43，通过由两个输入端子42、43夹着输入端子41，从而能够降低从输入端子41经由各第一半导体元件10A流向输出端子44的电流的路径的偏差，并且降低从输出端子44经由各第二半导体元件10B流向各输入端子42、43的电流的路径的偏差。由此，能够降低半导体模块A1的寄生电感成分。也就是，半导体模块A1在降低寄生电感成分的方面构成优选的封装构造。
半导体模块A1中，上臂电流路径与下臂电流路径在俯视时重叠。上臂电流路径是从输入端子41经由第一导电部2A、各第一半导体元件10A、各第一导通部件61以及第二导电部2B而流向各输出端子44的电流的路径，在本实施方式中，如从图5所理解的那样，从x2方向侧沿x1方向侧。下臂电流路径是从输出端子44经由各第二半导体元件10B以及第二导通部件62而流向输入端子42的电流的路径，在本实施方式中，如从图5所理解的那样，从x1方向侧沿x2方向侧。根据该结构，由沿上臂电流路径的电流产生的磁场与由沿下臂电流路径的电流产生的磁场相互抵消，因此能够降低寄生电感成分。尤其是，在半导体模块A1中，通过由金属制的板材构成导通部件6(多个第一导通部件61以及第二导通部件62各自)，从而能够适度地确保上臂电流路径和下臂电流路径在俯视时重叠的区域。也就是，半导体模块A1在降低寄生电感成分的方面构成优选的封装构造。
在半导体模块A1中，构成下臂电流路径的第二导通部件62包含第一配线部621、第二配线部622、第三配线部623以及第四配线部624。第一配线部621以及第二配线部622分别与隔着输入端子41在y方向上配置在彼此相反的一侧的输入端子42、43连接，并且在x方向上延伸。第三配线部623与第一配线部621以及第二配线部622这双方连接并在y方向上延伸，与多个第二半导体元件10B分别连接。第四配线部624与第一配线部621以及第二配线部622这双方连接，在俯视时与多个第一半导体元件10A重叠。构成为包含上述第一配线部621、第二配线部622、第三配线部623以及第四配线部624的第二导通部件62在z方向上从主面201(导电基板2)隔开间隔地配置，在俯视时与主面201的宽阔的范围重叠。根据这种结构，可适当地降低从输出端子44经由各第二半导体元件10B流向各输入端子42、43的电流的路径的偏差，适合于降低寄生电感成分。
多个第一半导体元件10A与多个第二半导体元件10B在x方向上观察时相互重叠。根据这种结构，能够抑制配置有多个第一半导体元件10A以及多个第二半导体元件10B的导电基板2(第一导电部2A以及第二导电部2B)的y方向的尺寸变大，能够实现半导体模块A1的小型化。
第二导通部件62的第四配线部624具有第一带状部625以及多个第二带状部626。第一带状部625与第一配线部621以及第二配线部622这双方连接并在y方向上延伸，是在俯视时与多个第一半导体元件10A重叠的部分。多个第二带状部626分别与第一带状部625和第三配线部623连接，是在俯视时在x方向上延伸的带状。多个第二带状部626在y方向上隔开间隔，且大致平行地配置。在俯视时，多个第二带状部626各自的一端连接于第一带状部625中的在y方向上相邻的两个第一半导体元件10A之间，另一端连接于第三配线部623中的在y方向上相邻的两个第二半导体元件10B之间。根据这种结构，能够更大地确保第四配线部624(第二导通部件62)在俯视时的尺寸。这在降低寄生电感成分的方面更加优选。
第一带状部625具有比其它部位更向z2方向突出的多个凸状区域625a。各凸状区域625a在俯视时与各第一半导体元件10A重叠。根据第一带状部625具有多个凸状区域625a的结构，能够避免第一带状部625与接合于第一半导体元件10A上的第一导通部件61不当地接触。
第三配线部623具有比其它部位更向z1方向突出的多个凹状区域623a。各凹状区域623a与多个第二半导体元件10B的任一个接合。根据这种结构，能够使第三配线部623(第二导通部件62)与多个第二半导体元件10B适当地导通，并且能够较大地确保第三配线部623(第二导通部件62)在俯视时的尺寸。
在半导体模块A1中，除了具备上述结构的导通部件6(第一导通部件61以及第二导通部件62)以外，还具备用于对多个第一半导体元件10A以及多个第二半导体元件10B进行控制的多个第一控制端子46A～46E以及多个第二控制端子47A～47D。多个第一控制端子46A～46E以及多个第二控制端子47A～47D分别配置为在导电基板2的主面201上沿z方向延伸。这种结构的半导体模块A1能够实现俯视时的小型化，因此适合于实现寄生电感成分的降低的同时实现俯视时的小型化。
多个第一控制端子46A～46E支撑于第一导电部2A，配置在比多个第一半导体元件10A更靠x2方向侧。多个第二控制端子47A～47D支撑于第二导电部2B，配置在比多个第二半导体元件10B更靠x1方向侧。多个第一控制端子46A～46E以及多个第二控制端子47A～47D分别在y方向上隔开间隔地配置。由此，多个第一控制端子46A～46E以及多个第二控制端子47A～47D适当地配置在与构成上臂电路的多个第一半导体元件10A以及构成下臂电路的多个第二半导体元件10B分别对应的区域。该结构的半导体模块A1在实现寄生电感成分的降低的同时实现小型化的方面更加优选。
第一半导体元件10A以及第二半导体元件10B分别具有朝向z2方向的第一主面电极11(栅极电极)。第一控制端子46A经由各第一金属丝731a而与各第一半导体元件10A的第一主面电极11(栅极电极)连接。第二控制端子47A经由各第二金属丝731b而与各第二半导体元件10B的第一主面电极11(栅极电极)连接。由此，用于使具有开关功能的第一半导体元件10A(第二半导体元件10B)驱动的驱动信号能够经由第一控制端子46A(第二控制端子47A)、第一金属丝731a(第二金属丝731b)被适当地输入至第一主面电极11。
在半导体模块A1安装于电路基板时，各金属销452插入到安装有半导体模块A1的电路基板的销孔，并与销孔周边的端子连接。输入端子41、42、43分别具有朝向z方向的一方侧(z2方向)的输入侧接合面411、421、431。各输出端子44具有朝向z方向的一方侧(z2方向侧)的输出侧接合面441。输入侧接合面411、421、431以及输出侧接合面441例如使用焊锡来与安装有半导体模块A1的电路基板的端子连接。通过上述的结构，能够在z方向上分离配置连接有输入端子41～43以及输出端子44的电力系电路基板、和连接有各金属销452的控制系电路基板。由此，第一，提高半导体模块A1中的关于信号端子的配置的自由度。第二，提高半导体模块A1中的关于信号配线的引绕及其长度的自由度。第三，在使用半导体模块A1时，提高关于使用者对电路基板的配置的自由度。
在半导体模块A1中，各控制端子45从树脂主面81突出，沿z方向延伸。在与半导体模块A1不同的结构中，存在配置为各控制端子45沿与z方向正交的平面(x－y平面)延伸的情况。在该结构中，俯视时的小型化有限度。因此，如半导体模块A1那样，通过将各控制端子45配置为沿z方向延伸，从而能够实现半导体模块A1在俯视时的小型化。也就是，半导体模块A1在实现俯视时的小型化的方面构成为优选的封装构造。
在本实施方式的半导体模块A1中，控制端子支撑体5介于各控制端子45与主面201(导电基板2)之间。控制端子支撑体5具有绝缘层51，各控制端子45经由控制端子支撑体5而支撑于导电基板2。根据具备这种控制端子支撑体5的结构，能够在与导电基板2之间确保绝缘，并且能够将控制端子45适当地支撑在导电基板2上。
控制端子支撑体5是具有相互层叠的绝缘层51、第一金属层52以及第二金属层53的层叠构造体。控制端子45经由导电性接合材料459而与形成于控制端子支撑体5的上表面的第一金属层52接合。根据这种结构，能够利用已制的层叠构造体(例如DBC基板等)作为控制端子支撑体5，并且能够使控制端子45与控制端子支撑体5(第一金属层52)导通接合。
半导体元件10具有朝向z2方向的元件主面101、以及朝向z1方向的元件背面102。在元件主面101配置有第一主面电极11(栅极电极)。各半导体元件10的第一主面电极11与第一金属层52(第一部521)由导电性的金属丝731连接。由此，用于使具有开关功能的半导体元件10驱动的驱动信号能够经由控制端子45、第一金属层52、金属丝731被适当地输入至第一主面电极11。
各控制端子45包含支架451以及金属销452。支架451由导电性材料构成，并构成为包含筒状部。金属销452是在z方向上延伸的棒状部件，被压入至支架451。另外，支架451的一部分(上端凸边部的上表面)从封固树脂8露出。根据这种结构，通过封固树脂8的形成(模制成形)，支架451除了一部分(上端面)以外，被封固树脂8覆盖，并且支架451的上端面从封固树脂8露出。由此，能够在封固树脂8形成后将金属销452插入至支架451。因此，根据控制端子45包含上述的支架451以及金属销452的结构，能够避免在模制成形中使用的金属模91变得复杂，适合于高效地制造半导体模块A1。
本实施方式的半导体模块A1具备与封固树脂8接合的树脂部87。树脂部87覆盖从封固树脂8露出的支架451的一部分(上端凸边部的上表面)和金属销452的一部分。根据这种结构，能够防止异物向支架451与金属销452的连接部的侵入。上述结构的半导体模块A1在提高耐久性以及可靠性的方面是优选的。
封固树脂8具有从树脂主面81突出的多个第二突出部852。多个第二突出部852在俯视时包围多个控制端子45。多个控制端子45的各金属销452从各第二突出部852突出。在各第二突出部852上配置有树脂部87。根据这种结构，能够使彼此相邻的控制端子45的沿树脂主面81的沿面距离增大。在提高相邻的控制端子45的耐电压的方面是优选的。
导电基板2包含在x方向上相互隔开间隔的第一导电部2A以及第二导电部2B。第一导电部2A位于比第二导电部2B更靠x2方向。多个半导体元件10包含与第一导电部2A接合的第一半导体元件10A、以及与第二导电部2B接合的第二半导体元件10B。多个控制端子45包含第一控制端子46A～46E以及第二控制端子47A～47D。第一控制端子46A～46E支撑于第一导电部2A，在x方向上位于第一半导体元件10A与输入端子41、42等之间。第二控制端子47A～47D在x方向上位于第二半导体元件10B与输出端子44之间。根据这种结构，多个控制端子45(第一控制端子46A～46E以及第二控制端子47A～47D)适当地配置在与构成上臂电路的第一半导体元件10A以及构成下臂电路的第二半导体元件10B分别对应的区域。该结构在实现半导体模块A1的小型化的方面更加优选。
封固树脂8具有从树脂主面81突出的多个第一突出部851。在各第一突出部851的前端形成有第一突出端面851a。多个第一突出部851中的各第一突出端面851a与树脂主面81大致平行，而且处于同一平面(x－y平面)上。根据这种结构，在利用由半导体模块A1生成的电源的设备中，能够在搭载有半导体模块A1的控制用的电路基板的表面与树脂主面81之间确保预定的间隙。由此，即使在上述控制用的电路基板中与半导体模块A1的对置面安装有各种功能部件的情况下，也可避免该功能部件与封固树脂8不当地接触。
在半导体模块A1中，具备各半导体元件10所接合的导电基板2。根据该结构，因各半导体元件10的通电产生的热传递至导电基板2，从各半导体元件10传递的热在导电基板2扩散。因此，半导体模块A1在提高各半导体元件10的热的散热性的方面构成为优选的封装构造。
在半导体模块A1中，导电基板2与支撑基板3经由第一导电性接合材料71而接合。第一导电性接合材料71包含第一层712以及第二层713。第一层712通过金属的固相扩散与导电基板2接合，以在接合界面相互直接相接的状态接合。第二层713通过金属的固相扩散与支撑基板3接合，以在接合界面相互直接相接的状态接合。根据该结构，相比导电基板2与支撑基板3例如通过焊锡等接合材来接合的情况，能够提高导电基板2与支撑基板3的接合强度。因此，半导体模块A1在抑制导电基板2与支撑基板3的剥离的方面构成为优选的封装构造。
在半导体模块A1中，各半导体元件10与导电基板2经由第二导电性接合材料72而接合。第二导电性接合材料72包含第三层722以及第四层723。第三层722通过金属的固相扩散与各半导体元件10(背面电极15)接合，以在接合界面相互直接相接的状态接合。第四层723通过金属的固相扩散与导电基板2接合，以在接合界面相互直接相接的状态接合。根据该结构，相比各半导体元件10与导电基板2例如通过焊锡等接合材来接合的情况，能够提高各半导体元件10与导电基板2的接合强度。因此，半导体模块A1在抑制各半导体元件10与导电基板2的剥离的方面构成为优选的封装构造。
在本实施方式的半导体模块A1中，第一导电性接合材料71中的第一基层711的杨氏模量比第一层712以及第二层713各自的构成材料的杨氏模量小。根据这种结构，在通过固相扩散将第一导电性接合材料71接合于导电基板2和支撑基板3时，能够通过相对柔软的第一基层711来缓和应力，实现接合边界部的平滑化。由此，第一层712与导电基板2、以及第二层713与支撑基板3通过固相扩散而更加牢固地接合。
另外，在本实施方式中，第一基层711的厚度比第一层712以及第二层713各自的厚度大。由此，在利用了固相扩散的接合时，作用于第一层712与导电基板2(背面接合层23)的边界部、以及第二层713与支撑基板3(第一接合层321)的边界部各自的按压力变得更加均匀。因此，第一层712与导电基板2、以及第二层713与支撑基板3分别能够成为更加牢固的导通接合状态。
第一层712以及第二层713各自的构成材料包含银。根据这种结构，在利用了使用了第一导电性接合材料71的固相扩散的接合时，可抑制第一层712以及第二层713的氧化，能够实现良好的固相扩散接合。另外，与第一层712以及第二层713接合的背面接合层23以及第一接合层321各自也包含银，因此能够实现更加良好的固相扩散接合。
在本实施方式中，第二导电性接合材料72中的第二基层721的杨氏模量比第三层722以及第四层723各自的构成材料的杨氏模量小。根据这种结构，在通过固相扩散将第二导电性接合材料72接合于半导体元件10(背面电极15)和导电基板2时，能够通过相对柔软的第二基层721来缓和应力，实现接合边界部的平滑化。由此，第三层722与半导体元件10(背面电极15)、以及第四层723与导电基板2通过固相扩散而更加牢固地接合。
另外，在本实施方式中，第二基层721的厚度比第三层722以及第四层723各自的厚度大。由此，在利用了固相扩散的接合时，作用于第三层722与半导体元件10(背面电极15)的边界部、以及第四层723与导电基板2(主面接合层22)的边界部各自的按压力变得更加均匀。因此，第三层722与半导体元件10(背面电极15)、以及第四层723与导电基板2分别能够成为更加牢固的导通接合状态。
第三层722以及第四层723各自的构成材料包含银。根据这种结构，在利用了使用了第二导电性接合材料72的固相扩散的接合时，可抑制第三层722以及第四层723的氧化，能够实现良好的固相扩散接合。另外，与第三层722以及第四层723接合的背面电极15以及主面接合层22各自也包含银，因此能够实现更加良好的固相扩散接合。
第一导电性接合材料71是在由包含Al的片材构成的第一基层711的表面(两面)层叠有作为镀Ag层的第一层712以及第二层713的结构。另外，第二导电性接合材料72也是在由包含Al的片材构成的第二基层721的表面(两面)层叠有作为镀Ag层的第三层722以及第四层723的结构。根据这种结构，能够容易地准备第一导电性接合材料71、第二导电性接合材料72。
在半导体模块A1中，在第二导通部件62形成有开口63。开口63在俯视时与主面201(导电基板2)重叠，而且在俯视时不与各半导体元件10重叠。根据该结构，在半导体模块A1的制造工序中的模制成形(形成封固树脂8的工序)中，能够将设于金属模91的按压销911插通在开口63。由此，不会与第二导通部件62干涉，能够由该按压销911按压导电基板2，因此能够抑制导电基板2所接合的支撑基板3的翘曲。该翘曲例如以支撑基板3的y方向的两外侧位于比y方向的中央侧更靠上方的方式产生。假设在支撑基板3产生了的情况下，有导电基板2与支撑基板3的接合强度下降的担忧。另外，在模制成形时，有时因树脂泄漏，封固树脂8的一部分形成于底面302上，是与底面302接合的散热部件(例如散热器)的接合不良的原因。因此，半导体模块A1通过抑制支撑基板3的翘曲，从而在实现导电基板2与支撑基板3的接合强度的提高的方面是优选的封装构造，并且在抑制封固树脂8向不希望的位置的树脂泄漏的方面构成为优选的封装构造。
导电基板2包含与多个第一半导体元件10A接合的第一导电部2A以及与多个第二半导体元件10B接合的第二导电部2B。第一导电部2A以及第二导电部2B在x方向上隔开间隔，第一导电部2A位于比第二导电部2B更靠x2方向。第二导通部件62与多个第二半导体元件10B和输入端子42、43连接，设于第二导通部件62的开口63在俯视时与第一导电部2A的主面201重叠。根据这种结构，在较大地确保第二导通部件62在俯视时的尺寸的情况下，在封固树脂8形成时(模制成形时)，也能够避免与第二导通部件62的干涉，并且能够由设于金属模91的按压销911按压导电基板2。此外，通过使第二导通部件62在俯视时的尺寸增大，从而能够抑制构成主电路电流的路径的第二导通部件62(导通部件6)的寄生电阻成分。
第二导通部件62包含第一配线部621、第二配线部622、第三配线部623以及第四配线部624。第一配线部621以及第二配线部622分别与隔着输入端子41在y方向上配置在彼此相反的一侧的输入端子42、43连接，并且在x方向上延伸。第三配线部623与第一配线部621以及第二配线部622这双方连接并在y方向上延伸，且与多个第二半导体元件10B分别连接。开口63形成于第一配线部621以及第二配线部622各自中的靠x2方向的位置。由此，开口63在俯视时设于导电基板2(第一导电部2A)的y方向两外侧的两个角部的附近。因此，开口63在俯视时设于支撑导电基板2(第一导电部2A)的支撑基板3的y方向两外侧的两个角部的附近。根据这种结构，比较大地确保第二导通部件62在俯视时的尺寸，并且在封固树脂8形成时(模制成形时)，能够使设于金属模91的按压销911插通在开口63，来按压导电基板2(第一导电部2A)的y方向两外侧的角部的附近。如上所述，导电基板2所接合的支撑基板3的翘曲以支撑基板3的y方向的两外侧位于比y方向的中央侧更靠上方的方式产生，根据上述结构，能够有效地抑制模制成形时的支撑基板3的翘曲。
在本实施方式中，导通部件6(第一导通部件61以及第二导通部件62)由金属制的板材构成。由此，能够在第二导通部件62容易地形成开口63。另外，对于由金属板材构成的导通部件6(第一导通部件61以及第二导通部件62)，容易与各种各样的形状、尺寸对应，通过确保与其它部位的接合面积，可提高与其它部位的接合部的可靠性。
在导电基板2(第一导电部2A)的主面201中在俯视时与各开口63重叠的部位，形成有凹部201a。各凹部201a是模制成形时由按压销911向主面201赋予按压力的痕跡。在本实施方式中，通过对第二导通部件62以及形成于此的开口63的配置进行研究，从而模制成形时，能够避免与半导体元件10等功能元件的干涉，并且能够由按压销911按压导电基板2(第一导电部2A)的适当的部位。
在封固树脂8形成有从树脂主面81通过凹部201a的树脂空隙部86。树脂空隙部86是锥形状，剖面面积随着从树脂主面81朝向凹部201a而变小。这种树脂空隙部86是在模制成形时(封固树脂8形成时)形成的。在模制形成后，导电基板2的主面201中的凹部201a的表面从封固树脂8露出。另外，在本实施方式中，以填埋树脂空隙部86的方式，在该树脂空隙部86填充有树脂填充部88。根据这种结构，能够防止异物(包含水分)向从封固树脂8露出的凹部201a的侵入。上述结构的半导体模块A1在提高耐久性以及可靠性的方面是优选的。
在本实施方式中，形成于第二导通部件62(导通部件6)的各开口63是在z方向上贯通的贯通孔。根据这种结构，在构成主电路电流的路径的第二导通部件62(导通部件6)中，可抑制开口63的形成引起的电流路径的偏颇。
半导体模块A1具备导通部件6。导通部件6构成由各半导体元件10开关的主电路电流的路径。导通部件6包含与各第一半导体元件10A连接的各第一导通部件61、以及与各第二半导体元件10B连接的第二导通部件62。导通部件6(各第一导通部件61以及第二导通部件62各自)由金属制的板材构成。上述主电路电流有时为比较大的值。该情况下，抑制作为主电路电流的路径的导通部件6中的寄生电阻成分在降低半导体模块A1的消耗电力的降低的方面是优选的。因此，在半导体模块A1中，如上所述，不是由接合引线而是由金属制的板材构成导通部件6，抑制导通部件6中的寄生电阻成分。也就是，半导体模块A1在实现抑制寄生电阻成分的方面构成为优选的封装构造。
在半导体模块A1中，各第一半导体元件10A在俯视时为矩形形状，俯视时的第一半导体元件10A的四角不与第二导通部件62重叠。根据该结构，在半导体模块A1的制造工序中，在形成封固树脂8的工序之前，能够进行各第一半导体元件10A是否适当地接合的外观检查。也就是，半导体模块A1能够在制造中途(例如图23所示的状态)进行各第一半导体元件10A的接合状态的外观检查，因此能够判断各第一半导体元件10A是否适当地接合。例如通过激光测距法来测定第一半导体元件10A的四角的距离，如果测定出的四角的距离差小，则能够判断为第一半导体元件10A适当地接合。因此，半导体模块A1能够在制造中途实施外观检查，因此在实现可靠性的提高的方面构成为优选的封装构造。此外，在进行外观检查时，能够确认俯视时的第一半导体元件10A的四角中的至少三个角部即可，因此构成为该三个角部不与第二导通部件62重叠即可。另外，如图5所示，在各第二半导体元件10B中也同样，俯视时的各第二半导体元件10B的四角不与第二导通部件62重叠，因此在半导体模块A1的制造工序中，在形成封固树脂8的工序之前，能够进行各第二半导体元件10B是否适当地接合的外观检查。外观检查也可以是使用摄像以及图像处理的自动外观检查。
第二导通部件62包含第一配线部621、第二配线部622、第三配线部623以及第四配线部624。第一配线部621以及第二配线部622分别与隔着输入端子41在y方向上配置在彼此相反的一侧的输入端子42、43连接，并且在x方向上延伸。第三配线部623与第一配线部621以及第二配线部622这双方连接并在y方向上延伸，且与多个第二半导体元件10B分别连接。第四配线部624与第一配线部621以及第二配线部622这双方连接。第四配线部624相对于第三配线部623位于x2方向侧，在俯视时与多个第一半导体元件10A重叠。构成为包含上述第一配线部621、第二配线部622、第三配线部623以及第四配线部624的第二导通部件62在俯视时与主面201的宽阔的范围重叠，俯视时的尺寸比较大。这样，使第二导通部件62在俯视时的尺寸增大在抑制构成主电路电流的路径的第二导通部件62(导通部件6)的寄生电阻成分的方面更加优选。
各第一半导体元件10A在俯视时具有第一边191、第二边192、第三边193以及第四边194。第一边191和第二边192分别在y方向上延伸。第一边191是俯视时的x2方向侧的端缘，第二边192是俯视时的x1方向侧的端缘。第三边193和第四边194分别在x方向上延伸。第三边193是俯视时的y2方向侧的端缘，第四边194是俯视时的y1方向侧的端缘。各第一半导体元件10A俯视时为矩形形状，因此由第一边191、第二边192、第三边193以及第四边194形成的四角在俯视时为大致直角。另一方面，第二导通部件62的第四配线部624(第一带状部625)具有第一端缘627以及第二端缘628。第一端缘627是在第四配线部624中位于x2方向的端缘，在俯视时位于比第一边191更靠x1方向。第一端缘627另外在y方向上至少从第三边193延伸至第四边194。由此，在俯视时，各第一半导体元件10A的x2方向侧的两个角171、172都不与第二导通部件62重叠。第二端缘628是在第四配线部624(第一带状部625)中位于x1方向的端缘，在俯视时位于比第二边192更靠x2方向。第二端缘628另外在y方向上至少从第三边193延伸至第四边194。由此，在俯视时，各第一半导体元件10A的x1方向侧的两个角173、174都不与第二导通部件62重叠。在这种结构中，通过确保在俯视时第四配线部624中与各第一半导体元件10A重叠的区域从而使第二导通部件62的俯视时的尺寸增大，并且俯视时的第一半导体元件10A的四角不与第二导通部件62重叠。因此，能够有效地抑制第二导通部件62(导通部件6)的寄生电阻成分，并且能够在半导体模块A1的制造中途进行各第一半导体元件10A的接合状态的外观检查。
第四配线部624(第一带状部625)具有比其它部位更向z2方向突出的多个凸状区域625a。各凸状区域625a在俯视时与各第一半导体元件10A重叠。根据第四配线部624具有多个凸状区域625a的结构，能够避免第四配线部624与接合于第一半导体元件10A上的第一导通部件61不当地接触。
第三配线部623具有比其它部位更向z1方向突出的多个凹状区域623a。各凹状区域623a与多个第二半导体元件10B的任一个接合。根据这种结构，能够使第三配线部623(第二导通部件62)与多个第二半导体元件10B适当地导通，并且能够较大地确保第三配线部623(第二导通部件62)在俯视时的尺寸。
多个第一半导体元件10A与多个第二半导体元件10B在x方向上观察时相互重叠。根据这种结构，能够抑制配置有多个第一半导体元件10A以及多个第二半导体元件10B的导电基板2(第一导电部2A以及第二导电部2B)的y方向的尺寸变大，能够实现半导体模块A1的小型化。
半导体模块A1具备导电基板2、两个输入端子41、42(或者两个输入端子41、43)、输出端子44以及导通部件6。导电基板2包含在俯视时在x方向上排列的第一导电部2A以及第二导电部2B。多个第一半导体元件10A与第一导电部2A电接合。另外，多个第二半导体元件10B与第二导电部2B电接合。多个第一半导体元件10A以及多个第二半导体元件10B分别沿y方向隔开间隔地配置。两个输入端子41、42(或者两个输入端子41、43)相对于第一导电部2A位于x2方向。输入端子41是正极，与第一导电部2A连接。输入端子42(或者输入端子43)是负极。输出端子44相对于第二导电部2B位于x1方向。导通部件6包含与多个第一半导体元件10A和第二导电部2B连接的第一导通部件61、以及与多个第二半导体元件10B和输入端子42(或者输入端子43)连接的第二导通部件62。根据该结构，构成为由多个半导体元件10(多个第一半导体元件10A以及多个第二半导体元件10B)开关的主电路电流的路径在俯视时沿x方向，并且构成为半导体模块A1在平面构造中的对称轴(参照图5的辅助线L1)在俯视时沿y方向。也就是，上述对称轴与上述主电路电流的路径正交。由此，在从两个输入端子41、42(或者两个输入端子41、43)输入、且从输出端子44输出的主电路电流中，能够缩小向多个第一半导体元件10A以及多个第二半导体元件10B的电流路径的差。也就是，能够抑制半导体模块A1中的寄生电感成分的偏差、电流偏差。因此，半导体模块A1在实现主电路电流的路径中的寄生电感成分的均等化以及向各半导体元件10的电流量的均等化的方面构成为优选的封装构造。
各第一半导体元件10A与各第二半导体元件10B在x方向上隔开间隔。各第一半导体元件10A与各第二半导体元件10B分别沿y方向排列。因此，各半导体元件10排列的方向与第一主电路电流或者第二主电路电流流动的方向正交。由此，在如本实施方式那样并列连接多个开关元件来使用的情况下，可抑制在三个第一半导体元件10A之间产生第一主电路电流的电流路径的长度的差。由此，能够抑制作为主电路电流的路径的导通部件6中的寄生电阻成分。
第一主电路电流流动的区域与第二主电路电流流动的区域构成为在俯视时重叠。即，为了使第二主电路电流流动而将连接输出端子44和作为负极端子的第一输入端子42以及第二输入端子43的第二导通部件62配置在第一主电路电流流动的区域(第一导电部2A、第一导通部件61、第二导电部2B)的上方。第一主电路电流流动的方向与第二主电路电流流动的方向相反。因此，通过上述的配置，能够抵消由第一主电路电流产生的磁场和由第二主电路电流产生的磁场，因此能够降低电感。
本实施方式的半导体模块A1具备两个输入端子42、43。这些输入端子42、43均为负极，在y方向上隔着输入端子41。另外，第二导通部件62与两个输入端子42、43连接。根据这种结构，能够更加降低从输出端子44经由各第二半导体元件10B以及第二导通部件62流向各输入端子42、43的电流的路径的偏差。
在半导体模块A1中，第二导通部件62包含第一配线部621、第二配线部622、第三配线部623以及第四配线部624。第一配线部621以及第二配线部622分别与隔着输入端子41在y方向上配置在彼此相反的一侧的输入端子42、43连接，并且在x方向上延伸。第三配线部623与第一配线部621以及第二配线部622这双方连接并在y方向上延伸，且与多个第二半导体元件10B分别连接。第四配线部624中，第四配线部624相对于第三配线部623位于x2方向侧，与第一配线部621、第二配线部622以及第三配线部623的任一个都连接。构成为包含上述第一配线部621、第二配线部622、第三配线部623以及第四配线部624的第二导通部件62在俯视时与主面201的宽阔的范围重叠，能够较大地确保俯视时的尺寸。根据这种结构，可适当地降低从输出端子44经由各第二半导体元件10B以及第二导通部件62流向各输入端子42、43的电流的路径的偏差。因此，本实施方式的半导体模块A1在实现主电路电流的路径(第二导通部件62)中的寄生电感成分的均等化以及流向各第二半导体元件10B的电流量的均等化的方面更加优选。
第四配线部624与第一配线部621以及第二配线部622这双方连接，在俯视时与多个第一半导体元件10A重叠。另外，第四配线部624(第一带状部625)具有比其它部位更向z2方向突出的多个凸状区域625a。各凸状区域625a在俯视时与各第一半导体元件10A重叠。根据这种结构，能够较大地确保第四配线部624(第二导通部件62)在俯视时的尺寸，并且能够避免第四配线部624与接合于第一半导体元件10A上的第一导通部件61不当地接触。
多个第一半导体元件10A与多个第二半导体元件10B在x方向上观察时相互重叠。根据这种结构，能够抑制配置有多个第一半导体元件10A以及多个第二半导体元件10B的导电基板2(第一导电部2A以及第二导电部2B)的y方向的尺寸变大，能够实现半导体模块A1的小型化。
图30～图32表示第二实施方式的半导体模块。在本实施方式的半导体模块A2中，封固树脂8的结构与上述实施方式的半导体模块A1不同。
在本实施方式中，封固树脂8不具备第二突出部852。如图32所示，封固树脂8的树脂主面81与支架451的上端凸边部的上表面为同一面。由此，各支架451的一部分(上端凸边部的上表面)从封固树脂8露出。树脂部87配置在各支架451的上端凸边部的上表面、以及包围它的树脂主面81上。树脂部87在各控制端子45覆盖从封固树脂8露出的支架451的一部分(上端凸边部的上表面)和金属销452的一部分。
在本实施方式的半导体模块A2中，也起到与上述实施方式的半导体模块A1相同的作用效果。
图33～图35表示第三实施方式的半导体模块。在本实施方式的半导体模块A3中，树脂部87的结构与上述实施方式的半导体模块A2不同。
在本实施方式中，封固树脂8不具备第二突出部852，如图35所示，封固树脂8的树脂主面81与支架451的上端凸边部的上表面为同一面。由此，与图32所示的半导体模块A2相同，各支架451的一部分(上端凸边部的上表面)从封固树脂8露出。另一方面，在本实施方式中，树脂部87配置在多个第二控制端子47A～47D各自中的支架451的上端凸边部的上表面、以及与之相连的树脂主面81上。另外，树脂部87配置在多个第一控制端子46A～46E各自中的支架451的上端凸边部的上表面、以及与之相连的树脂主面81上。在上述的半导体模块A2(参照图32)中，与多个控制端子45的各支架451对应地配置有多个树脂部87，但在本实施方式中，设有与多个第一控制端子46A～46E对应的一个树脂部87、以及与多个第二控制端子47A～47D对应的另一个树脂部87。一个树脂部87在多个第一控制端子46A～46E中覆盖从封固树脂8露出的各支架451的一部分(上端凸边部的上表面)和各金属销452的一部分。另一个树脂部87在多个第二控制端子47A～47D覆盖从封固树脂8露出的各支架451的一部分(上端凸边部的上表面)和各金属销452的一部分。
在本实施方式的半导体模块A3中，也起到与上述实施方式的半导体模块A1相同的作用效果。
图36以及图37表示第四实施方式的半导体模块。在本实施方式的半导体模块A4中，多个控制端子45各自的金属销452的结构与上述实施方式的半导体模块A1不同。
在本实施方式中，在各控制端子45(各第一控制端子46A～46E和各第二控制端子47A～47D)中，金属销452具有缓冲部452a。缓冲部452a吸收振动引起的冲击，并从封固树脂8露出。在图36以及图37所示的例子中，缓冲部452a设置在金属销452的长度方向上的偏靠树脂部87的位置，在包含z方向的面内构成为以大致U字状屈曲的部位。
在本实施方式的半导体模块A4中，也起到与上述实施方式的半导体模块A1相同的作用效果。另外，在半导体模块A4中，各金属销452(各控制端子45)具有缓冲部452a。根据该结构，例如在半导体模块A4搭载于能产生比较大的振动的电子设备(例如汽车设备)的情况下，能够由缓冲部452a吸收振动引起的冲击，因此能够防止金属销452(控制端子45)的破损。此外，缓冲部452a的具体的结构并不限定于图示的例子，例如也可以通过在金属销452的中间设置L字状的屈曲部位等来构成缓冲部452a。
图38～图40表示第五实施方式的半导体模块。在本实施方式的半导体模块A5中，第二导通部件62的结构与上述实施方式的半导体模块A1不同。
在本实施方式中，第二导通部件62的第四配线部624所占的区域与上述实施方式不同。具体而言，第一带状部625的x方向的尺寸比上述半导体模块A1大。如图39、图40所示，与上述半导体模块A1相比，第一带状部625的第二端缘628的位置位于x1方向侧。如图40所示，第二端缘628在俯视时位于比第一半导体元件10A的第二边192更靠x1方向。由此，在俯视时各第一半导体元件10A的x1方向侧的两个角分别与第二导通部件62(第一带状部625)重叠。
在本实施方式的半导体模块A5中，也起到与上述实施方式的半导体模块A1相同的作用效果。另外，在半导体模块A5中，能够确保第四配线部624的第一带状部625(第二导通部件62)的俯视时的尺寸更大。这在降低寄生电感成分的方面更优选。
图41以及图42表示第六实施方式的半导体模块。在本实施方式的半导体模块A6中，主要是第二导通部件62的结构与上述实施方式的半导体模块A1不同。
在半导体模块A6中，与上述实施方式不同，第二导通部件62不具有开口63。在制造半导体模块A6时，封固树脂8的形成(模制成形)所使用的金属模91不具备按压销911。由此，如图42所示，在封固树脂8未形成树脂空隙部86，在导电基板2(第一导电部2A以及第二导电部2B)的主面201未形成凹部201a。另外，由于在封固树脂8中未形成树脂空隙部86，因此对于在上述实施方式中填埋树脂空隙部86所使用的树脂填充部88，本实施方式的半导体模块A6也不具备。
在本实施方式的半导体模块A6中，也起到与上述实施方式的半导体模块A1相同的作用效果。
本公开的半导体模块并不限定于上述的实施方式。本公开的半导体模块的各部的具体的结构自由地进行各种设计变更。
本公开包含以下的附记所记载的结构。
附记1.
一种半导体模块，具备：
导电基板，其具有朝向厚度方向的一方侧的主面、以及朝向与上述主面相反的一侧的背面；
半导体元件，其与上述主面电接合，且具有开关功能；
控制端子，其用于控制上述半导体元件；以及
封固树脂，其具有朝向与上述主面相同的一侧的树脂主面以及朝向与上述树脂主面相反的一侧的树脂背面，且覆盖上述导电基板及上述半导体元件、以及上述控制端子的一部分，
上述控制端子从上述树脂主面突出，而且沿上述厚度方向延伸。
附记2.
根据附记1所记载的半导体模块，
上述封固树脂具有树脂侧面，该树脂侧面与上述树脂主面和上述树脂背面双方连接，而且在上述厚度方向上被上述树脂主面以及上述树脂背面夹持，
具备电源端子，该电源端子从上述树脂侧面突出，与上述半导体元件电连接，而且对电源电压进行处理，
上述电源端子包含朝向上述厚度方向的一方侧的接合面。
附记3.
根据附记2所记载的半导体模块，
上述电源端子包含被输入第一电源电压的第一电源端子、以及输出第二电源电压的第二电源端子。
附记4.
根据附记1至3任一项中所记载的半导体模块，
具备控制端子支撑体，该控制端子支撑体介于上述主面与上述控制端子之间，且具有绝缘层。
附记5.
根据附记4所记载的半导体模块，
上述控制端子支撑体具有：上述绝缘层；层叠于上述绝缘层的上述厚度方向的一方侧的第一金属层；以及层叠于上述绝缘层的上述厚度方向的另一方侧而且以与上述主面对置的方式与上述导电基板接合的第二金属层。
附记6.
根据附记5所记载的半导体模块，
上述控制端子经由导电性接合材料而与上述第一金属层接合。
附记7.
根据附记6所记载的半导体模块，
还具备导电性的金属丝，
上述半导体元件具有：朝向与上述主面相同的一侧的元件主面；朝向与上述元件主面相反的一侧的元件背面；以及配置在上述元件主面的栅极电极，
在上述栅极电极和上述第一金属层连接有上述导电性的金属丝。
附记8.
根据附记6或7所记载的半导体模块，
上述控制端子包括：与上述第一金属层接合且具有导电性的筒状的支架；以及被压入到上述支架并且在上述厚度方向上延伸的金属销。
附记9.
根据附记8所记载的半导体模块，
上述支架的一部分在上述厚度方向的一方侧从上述封固树脂露出。
附记10.
根据附记9所记载的半导体模块，
还具备与上述封固树脂接合的树脂部，
上述树脂部覆盖上述支架中从上述封固树脂露出的部分和上述金属销的一部分。
附记11.
根据附记3所记载的半导体模块，
上述导电基板包含在与上述厚度方向成直角的第一方向的一方侧以及另一方侧相互隔开间隔地配置的第一导电部以及第二导电部，
上述第一电源端子包括：相对于上述第一半导体元件位于上述第一方向一方侧且与上述第一导电部连接的第一输入端子；以及相对于上述第一半导体元件位于上述第一方向一方侧且与上述第二半导体元件连接的第二输入端子，
上述第二电源端子是相对于上述第二半导体元件位于上述第一方向另一方侧且与上述第二导电部连接的输出端子，
上述控制端子包括：控制上述第一半导体元件的第一控制端子；以及控制上述第二半导体元件的第二控制端子，
上述第一控制端子支撑于上述第一导电部，而且在上述第一方向上配置在上述第一半导体元件与上述第一输入端子以及上述第二输入端子之间，
上述第二控制端子支撑于上述第二导电部，而且在上述第一方向上配置在上述第二半导体元件与上述输出端子之间。
附记12.
根据附记11所记载的半导体模块，具备：
多个上述第一半导体元件，其在与上述厚度方向以及上述第一方向双方成直角的第二方向上隔开间隔地配置；
多个上述第一控制端子，其在上述第二方向上隔开间隔地配置；
多个上述第二半导体元件，其在上述第二方向上隔开间隔地配置；以及
多个上述第二控制端子，其在上述第二方向上隔开间隔地配置。
附记13.
根据附记1至12任一项中所记载的半导体模块，
上述封固树脂具有多个突出部，该多个突出部从上述树脂主面突出，在各自的前端形成有突出端面，
上述多个突出部中的上述突出端面分别与上述树脂主面平行，而且处于同一平面上。
附记14.
根据附记1至13任一项中所记载的半导体模块，
上述控制端子具有用于吸收振动引起的冲击的缓冲部。
附记15.
根据附记14所记载的半导体模块，
上述缓冲部从上述封固树脂露出。
附记16.
一种半导体模块，具备：
导电基板，其具有朝向厚度方向的一方侧的主面、以及朝向与上述主面相反的一侧的背面；
半导体元件，其与上述主面电接合，且具有开关功能；
控制端子，其用于控制上述半导体元件；以及
封固树脂，其具有朝向与上述主面相同的一侧的树脂主面以及朝向与上述树脂主面相反的一侧的树脂背面，且覆盖上述导电基板及上述半导体元件、以及上述控制端子的一部分，
上述控制端子从上述树脂主面突出，而且沿上述厚度方向延伸。
附记17.
根据附记16所记载的半导体模块，
具备控制端子支撑体，该控制端子支撑体介于上述主面与上述控制端子之间，且具有绝缘层。
附记18.
根据附记17所记载的半导体模块，
上述控制端子支撑体具有：上述绝缘层；层叠于上述绝缘层的上述厚度方向的一方侧的第一金属层；以及层叠于上述绝缘层的上述厚度方向的另一方侧而且以与上述主面对置的方式与上述导电基板接合的第二金属层。
附记19.
根据附记18所记载的半导体模块，
上述控制端子经由导电性接合材料而与上述第一金属层接合。
附记20.
根据附记19所记载的半导体模块，
上述半导体元件具有：朝向与上述主面相同的一侧的元件主面；朝向与上述元件主面相反的一侧的元件背面；以及配置在上述元件主面的栅极电极，
在上述栅极电极和上述第一金属层连接有导电性的金属丝。
附记21.
根据附记19或20所记载的半导体模块，
上述控制端子包括：与上述第一金属层接合且具有导电性的筒状的支架；以及被压入到上述支架并且在上述厚度方向上延伸的金属销。
附记22.
根据附记21所记载的半导体模块，
上述支架的一部分在上述厚度方向的一方侧从上述封固树脂露出。
附记23.
根据附记22所记载的半导体模块，
还具备与上述封固树脂接合的树脂部，
上述树脂部覆盖上述支架中从上述封固树脂露出的部分和上述金属销的一部分。
附记24.
根据附记16至23任一项中所记载的半导体模块，
上述导电基板包含第一导电部以及第二导电部，该第一导电部以及第二导电部配置于在上述厚度方向上观察时相互隔开间隔而且相对于上述厚度方向成直角的第一方向的一方侧以及另一方侧，
上述半导体元件包含与上述第一导电部电接合的第一半导体元件、以及与上述第二导电部电接合的第二半导体元件，
还具备：
第一输入端子，其相对于上述第一半导体元件位于上述第一方向一方侧，且与上述第一导电部连接；
第二输入端子，其相对于上述第一半导体元件位于上述第一方向一方侧且与上述第二半导体元件连接；以及
输出端子，其相对于上述第二半导体元件位于上述第一方向另一方侧且与上述第二导电部连接，
上述控制端子包含控制上述第一半导体元件的第一控制端子、以及控制上述第二半导体元件的第二控制端子，
上述第一控制端子支撑于上述第一导电部，而且在上述第一方向上配置在上述第一半导体元件与上述第一输入端子以及上述第二输入端子之间，
上述第二控制端子支撑于上述第二导电部，而且在上述第一方向上配置在上述第二半导体元件与上述输出端子之间。
附记25.
根据附记24所记载的半导体模块，具备：
多个上述第一半导体元件，其在与上述厚度方向以及上述第一方向双方成直角的第二方向上隔开间隔地配置；
多个上述第一控制端子，其在上述第二方向上隔开间隔地配置；
多个上述第二半导体元件，其在上述第二方向上隔开间隔地配置；以及
多个上述第二控制端子，其在上述第二方向上隔开间隔地配置。
附记26.
根据附记16至25任一项中所记载的半导体模块，
上述封固树脂具有多个突出部，该多个突出部从上述树脂主面突出，在各自的前端形成有突出端面，
上述多个突出部中的上述突出端面分别与上述树脂主面平行，而且处于同一平面上。
附记27.
根据附记16至26任一项中所记载的半导体模块，
上述控制端子具有用于吸收振动引起的冲击的缓冲部。
附记28.
根据附记27所记载的半导体模块，
上述缓冲部从上述封固树脂露出。
符号的说明
A1、A2、A3、A4、A5、A6—半导体模块，10—半导体元件，10A—第一半导体元件，10B—第二半导体元件，101—元件主面，102—元件背面，11—第一主面电极(栅极电极)，12—第二主面电极(源极电极)，13—第三主面电极，14—第四主面电极，15—背面电极(漏极电极)，16—第五主面电极，171、172、173、174—角，181、182、183、184—角，191—第一边，192—第二边，193—第三边，194—第四边，2—导电基板，2A—第一导电部，2B—第二导电部，201—主面，201a—凹部，201b—凹部端缘，202—背面，21—基材，22—主面接合层，23—背面接合层，3—支撑基板，301—支撑面，302—底面，31—绝缘层，32—第一金属层，32A—第一部，32B—第二部，321—第一接合层，33—第二金属层，41—第一输入端子，411—输入侧接合面，412—输入侧侧面，413—前端面，414—侧方面，42—第二输入端子，421—输入侧接合面，422—输入侧侧面，423—前端面，424—侧方面，43—第三输入端子，431—输入侧接合面，432—输入侧侧面，433—前端面，434—侧方面，44—输出端子，441—输出侧接合面，442—输出侧侧面，443—前端面，444—侧方面，45—控制端子，451—支架，452—金属销，452a—缓冲部，459—导电性接合材料，46A、46B、46C、46D、46E—第一控制端子，47A、47B、47C、47D—第二控制端子，5—控制端子支撑体，51—绝缘层，52—第一金属层，521—第一部，522—第二部，523—第三部，524—第四部，525—第五部，53—第二金属层，59—接合材料，6—导通部件，601—第一部，61—第一导通部件，61h—开口，62—第二导通部件，62A—第一部，62B—第二部，621—第一配线部，622—第二配线部，623—第三配线部，623a—凹状区域，623h—开口，624—第四配线部，625—第一带状部，625a—凸状区域，625h—开口，626—第二带状部，627—第一端缘，628—第二端缘，63—开口，69—导电性接合材料，71—第一导电性接合材料，711—第一基层，712—第一层，713—第二层，72—第二导电性接合材料，721—第二基层，722—第三层，723—第四层，731—金属丝，731a—第一金属丝，731b—第二金属丝，732、733、734、735—金属丝，8—封固树脂，81—树脂主面，82—树脂背面，831、832—树脂侧面，832a—凹部，833、834—树脂侧面，851—第一突出部，851a—第一突出端面，851b—凹部，851c—内壁面，852—第二突出部，86—树脂空隙部，861—树脂空隙部端缘，87—树脂部，88—树脂填充部，91—金属模，911—按压销。

Claims (5)

1.一种半导体模块，其特征在于，具备：
导电基板，其具有朝向厚度方向的一方侧的主面、以及朝向与上述主面相反的一侧的背面；
半导体元件，其与上述主面电接合，且具有开关功能；
控制端子，其用于控制上述半导体元件；以及
封固树脂，其具有朝向与上述主面相同的一侧的树脂主面以及朝向与上述树脂主面相反的一侧的树脂背面，且覆盖上述导电基板及上述半导体元件、以及上述控制端子的一部分，
上述控制端子从上述树脂主面突出，而且沿上述厚度方向延伸，
上述封固树脂具有树脂侧面，该树脂侧面与上述树脂主面和上述树脂背面双方连接，而且在上述厚度方向上被上述树脂主面以及上述树脂背面夹持，
还具备电源端子，该电源端子从上述树脂侧面突出，与上述半导体元件电连接，而且对电源电压进行处理，
上述电源端子包含朝向上述厚度方向的一方侧的接合面，
上述电源端子包含被输入第一电源电压的第一电源端子、以及输出第二电源电压的第二电源端子，
上述导电基板包含在与上述厚度方向成直角的第一方向的一方侧以及另一方侧相互隔开间隔地配置的第一导电部以及第二导电部，
上述半导体元件包括：与上述第一导电部电接合的第一半导体元件；以及与上述第二导电部电接合的第二半导体元件，
上述第一电源端子包括：与上述第一半导体元件及上述第二半导体元件的任意一方电连接的第一输入端子；以及分别配置在隔着上述第一输入端子而与上述厚度方向及第一方向交叉的第二方向的一方侧以及上述第二方向的另一方侧的第二输入端子以及第三输入端子，
上述第二输入端子以及上述第三输入端子与上述第一输入端子极性相反，而且与上述第一半导体元件及上述第二半导体元件的任意另一方电连接，
上述第二电源端子是与上述第二导电部电连接的输出端子，
上述控制端子包括：控制上述第一半导体元件的第一控制端子；以及控制上述第二半导体元件的第二控制端子，
上述封固树脂具有向上述第一方向凹陷的第一凹部和向上述第一方向凹陷的第二凹部，
上述第一凹部在上述厚度方向上观察时设置于上述第一输入端子与上述第二输入端子之间，上述第二凹部在上述厚度方向上观察时设置于上述第一输入端子与上述第三输入端子之间，
上述第一控制端子支撑于上述第一导电部，而且在上述第一方向上配置在上述第一半导体元件与上述第一输入端子以及上述第二输入端子之间，
上述第二控制端子支撑于上述第二导电部，而且在上述第一方向上配置在上述第二半导体元件与上述输出端子之间。
2.根据权利要求1所述的半导体模块，其特征在于，具备：
多个上述第一半导体元件，其在与上述厚度方向以及上述第一方向双方成直角的第二方向上隔开间隔地配置；
多个上述第一控制端子，其在上述第二方向上隔开间隔地配置；
多个上述第二半导体元件，其在上述第二方向上隔开间隔地配置；以及
多个上述第二控制端子，其在上述第二方向上隔开间隔地配置。
3.根据权利要求1所述的半导体模块，其特征在于，
上述封固树脂具有多个突出部，该多个突出部从上述树脂主面突出，在各自的前端形成有突出端面，
上述多个突出部中的上述突出端面分别与上述树脂主面平行，而且处于同一平面上。
4.根据权利要求1所述的半导体模块，其特征在于，
上述控制端子具有用于吸收振动引起的冲击的缓冲部。
5.根据权利要求4所述的半导体模块，其特征在于，
上述缓冲部从上述封固树脂露出。
CN202311044839.0A 2020-10-14 2021-09-14 半导体模块 Active CN116936486B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311044839.0A CN116936486B (zh) 2020-10-14 2021-09-14 半导体模块

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2020-173335 2020-10-14
JP2020173335 2020-10-14
PCT/JP2021/033676 WO2022080063A1 (ja) 2020-10-14 2021-09-14 半導体モジュール
CN202311044839.0A CN116936486B (zh) 2020-10-14 2021-09-14 半导体模块
CN202180055785.0A CN116034465A (zh) 2020-10-14 2021-09-14 半导体模块

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN202180055785.0A Division CN116034465A (zh) 2020-10-14 2021-09-14 半导体模块

Publications (2)

Publication Number Publication Date
CN116936486A CN116936486A (zh) 2023-10-24
CN116936486B true CN116936486B (zh) 2024-04-05

Family

ID=81208361

Family Applications (3)

Application Number Title Priority Date Filing Date
CN202311044314.7A Pending CN116936485A (zh) 2020-10-14 2021-09-14 半导体模块
CN202180055785.0A Pending CN116034465A (zh) 2020-10-14 2021-09-14 半导体模块
CN202311044839.0A Active CN116936486B (zh) 2020-10-14 2021-09-14 半导体模块

Family Applications Before (2)

Application Number Title Priority Date Filing Date
CN202311044314.7A Pending CN116936485A (zh) 2020-10-14 2021-09-14 半导体模块
CN202180055785.0A Pending CN116034465A (zh) 2020-10-14 2021-09-14 半导体模块

Country Status (5)

Country Link
US (3) US20230245961A1 (zh)
JP (4) JP7352754B2 (zh)
CN (3) CN116936485A (zh)
DE (3) DE112021002452T5 (zh)
WO (1) WO2022080063A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023214500A1 (ja) * 2022-05-02 2023-11-09 ローム株式会社 半導体装置
WO2024057860A1 (ja) * 2022-09-13 2024-03-21 ローム株式会社 半導体装置
WO2024107791A1 (en) * 2022-11-16 2024-05-23 Semiconductor Components Industries, Llc Semiconductor power module

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008124522A (ja) * 2008-02-21 2008-05-29 Fuji Electric Fa Components & Systems Co Ltd 樹脂封止型半導体装置の設置方法
JP2011160173A (ja) * 2010-02-01 2011-08-18 Seiko Epson Corp 圧電振動子、及び圧電発振器
JP2012059927A (ja) * 2010-09-09 2012-03-22 Rohm Co Ltd 半導体装置および半導体装置の製造方法
CN104412383A (zh) * 2012-06-29 2015-03-11 株式会社电装 半导体装置以及半导体装置的连接构造
JP2015053241A (ja) * 2013-09-09 2015-03-19 新電元工業株式会社 半導体装置の端子案内部材、半導体装置及び半導体装置の製造方法
CN110447099A (zh) * 2017-04-20 2019-11-12 罗姆股份有限公司 半导体器件
JP2020072106A (ja) * 2018-10-29 2020-05-07 ローム株式会社 半導体装置

Family Cites Families (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5927563A (ja) * 1982-08-07 1984-02-14 Mitsubishi Electric Corp 半導体装置
JP2993278B2 (ja) 1992-06-26 1999-12-20 富士電機株式会社 半導体装置
US5408141A (en) 1993-01-04 1995-04-18 Texas Instruments Incorporated Sensed current driving device
US5544412A (en) 1994-05-24 1996-08-13 Motorola, Inc. Method for coupling a power lead to a bond pad in an electronic module
US5532512A (en) 1994-10-03 1996-07-02 General Electric Company Direct stacked and flip chip power semiconductor device structures
JPH09148523A (ja) * 1995-11-21 1997-06-06 Toshiba Corp 半導体装置
JPH104167A (ja) * 1996-06-18 1998-01-06 Toshiba Corp 半導体装置
JP3491481B2 (ja) 1996-08-20 2004-01-26 株式会社日立製作所 半導体装置とその製造方法
CN1146988C (zh) * 1997-12-08 2004-04-21 东芝株式会社 半导体功率器件的封装及其组装方法
JP3547333B2 (ja) 1999-02-22 2004-07-28 株式会社日立産機システム 電力変換装置
JP4220094B2 (ja) 1999-04-05 2009-02-04 三菱電機株式会社 パワー半導体モジュール
JP3630070B2 (ja) 2000-03-30 2005-03-16 株式会社デンソー 半導体チップおよび半導体装置
US6703703B2 (en) 2000-01-12 2004-03-09 International Rectifier Corporation Low cost power semiconductor module without substrate
JP4177571B2 (ja) 2001-09-20 2008-11-05 三菱電機株式会社 半導体装置
DE10231091A1 (de) 2002-07-10 2004-01-22 Robert Bosch Gmbh Aktivgleichrichter-Modul für Drehstromgeneratoren von Fahrzeugen
JP2004107728A (ja) 2002-09-18 2004-04-08 Ebara Corp 接合材料及び接合方法
JP4007143B2 (ja) * 2002-10-09 2007-11-14 日産自動車株式会社 電子部品、電子部品の製造方法及び製造装置
US6992283B2 (en) 2003-06-06 2006-01-31 Micromass Uk Limited Mass spectrometer
JP2005136264A (ja) 2003-10-31 2005-05-26 Mitsubishi Electric Corp 電力用半導体装置及び電力用半導体モジュール
JP4004460B2 (ja) 2003-12-16 2007-11-07 三菱電機株式会社 半導体装置
JP4196001B2 (ja) 2004-02-17 2008-12-17 パナソニック株式会社 半導体パワーモジュール
JP2006108247A (ja) 2004-10-01 2006-04-20 Ryosan Co Ltd 液冷ヒートシンク
JP2006190972A (ja) 2004-12-08 2006-07-20 Mitsubishi Electric Corp 電力用半導体装置
US7262444B2 (en) 2005-08-17 2007-08-28 General Electric Company Power semiconductor packaging method and structure
JP4429251B2 (ja) 2005-10-17 2010-03-10 三菱電機株式会社 電力変換装置
JP4450230B2 (ja) 2005-12-26 2010-04-14 株式会社デンソー 半導体装置
US8680666B2 (en) 2006-05-24 2014-03-25 International Rectifier Corporation Bond wireless power module with double-sided single device cooling and immersion bath cooling
CN101819965B (zh) 2006-06-09 2013-01-16 本田技研工业株式会社 半导体装置
JP5076440B2 (ja) 2006-10-16 2012-11-21 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP5252819B2 (ja) 2007-03-26 2013-07-31 三菱電機株式会社 半導体装置およびその製造方法
US7759777B2 (en) 2007-04-16 2010-07-20 Infineon Technologies Ag Semiconductor module
JP4924411B2 (ja) 2007-12-27 2012-04-25 三菱電機株式会社 電力半導体装置
SI2340560T1 (sl) 2008-01-25 2014-02-28 Letrika Lab D.O.O. Močnostni stikalni modul
JP2009200416A (ja) 2008-02-25 2009-09-03 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
JP4576448B2 (ja) 2008-07-18 2010-11-10 三菱電機株式会社 電力用半導体装置
JP4634498B2 (ja) 2008-11-28 2011-02-16 三菱電機株式会社 電力用半導体モジュール
JP4766162B2 (ja) 2009-08-06 2011-09-07 オムロン株式会社 パワーモジュール
JP2011086889A (ja) 2009-10-19 2011-04-28 Renesas Electronics Corp 半導体装置およびその製造方法
CN102802846B (zh) 2010-03-15 2017-05-24 同和电子科技有限公司 接合材料及使用其的接合方法
JP5319601B2 (ja) 2010-05-10 2013-10-16 株式会社東芝 半導体装置及び電力用半導体装置
JP5253455B2 (ja) 2010-06-01 2013-07-31 三菱電機株式会社 パワー半導体装置
JP5858914B2 (ja) 2010-08-04 2016-02-10 ローム株式会社 パワーモジュールおよび出力回路
CN103229408A (zh) 2010-12-01 2013-07-31 株式会社安川电机 电力变换装置
JP5464159B2 (ja) 2011-03-08 2014-04-09 三菱電機株式会社 パワーモジュール
JP5287919B2 (ja) 2011-04-01 2013-09-11 トヨタ自動車株式会社 ヒートシンク、およびヒートシンク付き電子部品
JP5602095B2 (ja) 2011-06-09 2014-10-08 三菱電機株式会社 半導体装置
JP5642022B2 (ja) 2011-06-17 2014-12-17 カルソニックカンセイ株式会社 半導体装置および半導体装置の製造方法
JP2013183023A (ja) 2012-03-01 2013-09-12 Toyota Industries Corp 電力変換装置
JP2013258387A (ja) 2012-05-15 2013-12-26 Rohm Co Ltd パワーモジュール半導体装置
JP5924164B2 (ja) 2012-07-06 2016-05-25 株式会社豊田自動織機 半導体装置
US9196604B2 (en) 2012-07-19 2015-11-24 Mitsubishi Electric Corporation Power semiconductor module having pattern laminated region
EP2899757B1 (en) 2012-09-20 2023-01-11 Rohm Co., Ltd. Power module semiconductor device and inverter device, power module semiconductor device producing method, and mold
JP2012248907A (ja) 2012-09-21 2012-12-13 Mitsubishi Electric Corp 電力半導体装置
JP6016611B2 (ja) 2012-12-20 2016-10-26 三菱電機株式会社 半導体モジュール、その製造方法およびその接続方法
WO2015083250A1 (ja) 2013-12-04 2015-06-11 三菱電機株式会社 半導体装置
JP6252293B2 (ja) 2014-03-26 2017-12-27 株式会社デンソー 半導体装置
JP2014135527A (ja) 2014-04-30 2014-07-24 Rohm Co Ltd 半導体パワーモジュールおよびその製造方法
JP6300633B2 (ja) 2014-05-20 2018-03-28 三菱電機株式会社 パワーモジュール
JP2016039202A (ja) 2014-08-06 2016-03-22 スズキ株式会社 インバータ装置
JP6300386B2 (ja) 2015-03-23 2018-03-28 株式会社日立製作所 半導体装置
JP6920790B2 (ja) 2016-05-24 2021-08-18 ローム株式会社 インテリジェントパワーモジュール、電気自動車またはハイブリッドカー、およびインテリジェントパワーモジュールの組み立て方法
JP6584679B2 (ja) 2016-09-07 2019-10-02 三菱電機株式会社 電力用半導体装置
JP6834462B2 (ja) 2016-12-22 2021-02-24 住友金属鉱山株式会社 放熱基板
US10074590B1 (en) 2017-07-02 2018-09-11 Infineon Technologies Ag Molded package with chip carrier comprising brazed electrically conductive layers
JP6717270B2 (ja) 2017-07-27 2020-07-01 株式会社デンソー 半導体モジュール
JP7273055B2 (ja) 2018-10-24 2023-05-12 ローム株式会社 半導体装置
CN113169144B (zh) 2018-12-03 2023-11-10 罗姆股份有限公司 半导体装置
JP2020092108A (ja) 2018-12-03 2020-06-11 ローム株式会社 半導体装置
CN116936561B (zh) 2020-10-14 2024-05-03 罗姆股份有限公司 半导体模块

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008124522A (ja) * 2008-02-21 2008-05-29 Fuji Electric Fa Components & Systems Co Ltd 樹脂封止型半導体装置の設置方法
JP2011160173A (ja) * 2010-02-01 2011-08-18 Seiko Epson Corp 圧電振動子、及び圧電発振器
JP2012059927A (ja) * 2010-09-09 2012-03-22 Rohm Co Ltd 半導体装置および半導体装置の製造方法
CN104412383A (zh) * 2012-06-29 2015-03-11 株式会社电装 半导体装置以及半导体装置的连接构造
JP2015053241A (ja) * 2013-09-09 2015-03-19 新電元工業株式会社 半導体装置の端子案内部材、半導体装置及び半導体装置の製造方法
CN110447099A (zh) * 2017-04-20 2019-11-12 罗姆股份有限公司 半导体器件
JP2020072106A (ja) * 2018-10-29 2020-05-07 ローム株式会社 半導体装置

Also Published As

Publication number Publication date
CN116936486A (zh) 2023-10-24
JP7352763B1 (ja) 2023-09-28
CN116034465A (zh) 2023-04-28
DE202021004370U1 (de) 2023-12-12
CN117712049A (zh) 2024-03-15
US20230245961A1 (en) 2023-08-03
DE112021002452T5 (de) 2023-02-09
US11955413B2 (en) 2024-04-09
JP2023145705A (ja) 2023-10-11
US20230395475A1 (en) 2023-12-07
DE212021000233U1 (de) 2022-05-17
JPWO2022080063A1 (zh) 2022-04-21
JP7411849B2 (ja) 2024-01-11
US11955414B2 (en) 2024-04-09
JP2024029105A (ja) 2024-03-05
US20230395476A1 (en) 2023-12-07
JP2023166572A (ja) 2023-11-21
WO2022080063A1 (ja) 2022-04-21
CN116936485A (zh) 2023-10-24
JP7352754B2 (ja) 2023-09-28

Similar Documents

Publication Publication Date Title
CN116936561B (zh) 半导体模块
CN116936486B (zh) 半导体模块
JP7354475B1 (ja) 半導体モジュール
CN116018677A (zh) 半导体模块
CN116195056A (zh) 半导体模块
CN117712049B (zh) 半导体模块
CN116472606A (zh) 半导体模块、以及半导体模块的制造方法
WO2024084954A1 (ja) 半導体装置および半導体装置の製造方法
JP2023168849A (ja) 半導体装置、及び、半導体装置の製造方法
CN117480604A (zh) 半导体装置
CN117425962A (zh) 接合构造以及半导体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant