KR101301387B1 - 전력 반도체 모듈 - Google Patents
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Abstract
본 발명의 일 실시 예에 따른 전력 반도체 모듈은 게이트(gate), 이미터(emitter) 및 컬렉터(collector) 패턴이 형성된 회로기판과, 상기 회로기판상에 실장되되, 일면에는 상기 게이트(gate) 및 이미터(emitter) 패턴과 접하는 게이트(gate), 이미터(emitter) 단자를 갖고, 타면에는 컬렉터(collector) 단자를 갖는 제1반도체칩과, 상기 제1반도체칩 상에 실장되되, 일면에는 상기 컬렉터(collector) 단자와 접하는 캐소드(cathode) 단자를 갖고, 타면에는 애노드(anode) 단자를 갖는 제2반도체칩과, 일단은 상기 제1반도체칩의 컬렉터(collector) 단자와 상기 제2반도체칩의 캐소드(cathode) 단자 사이에 배치되고, 타단은 상기 회로기판의 컬렉터(collector) 패턴에 접하는 제1전도성 접속부재 및 일단은 상기 제2반도체칩의 애노드(anode) 단자에 접하고, 타단은 상기 회로기판의 이미터(emitter) 패턴에 접하는 제2전도성 접속부재를 포함한다.
Description
본 발명은 전력 반도체 모듈에 관한 것이다.
최근 가전 및 산업용 전자 부품에 있어서 소형화, 고성능화, 다기능화가 요구가 되어진다. 또한, 환경 규제 문제로 인한 에너지 효율을 증대시키기 위한 많은 노력들이 행해지고 있다.
현재 가전 부분의 세탁기, 냉장고, 에어컨 등은 에너지 효율을 높이기 위해 전력 반도체를 이용한 인버터 모듈이 사용되고 있다.
이에 따라, 인버터로 사용되는 전력 반도체 모듈의 고 신뢰성 및 고 기능화가 요구되고 있다.
한편, 종래 기술에 따른 전력 반도체 모듈이 특허번호 제2000-164800호(일본공개특허)에 개시되어 있다.
종래 기술에 따른 전력 반도체 모듈은 길이 방향의 면적을 축소시키기 위하여 절연 기판상에 실장되는 트랜지스터 소자의 상부에 도전성 수지를 이용하여 다이오드 소자를 적층하고 있다.
그러나, 종래 기술에 따른 전력 반도체 모듈은 트랜지스터 및 다이오드 소자의 각 단자는 와이어 본딩(wire bonding)을 통하여 회로와 전기적으로 연결되어 있다.
이와 같이 종래 기술에 따른 전력 반도체 모듈은 와이어(wire)를 이용하여 회로와 연결되어 있어 불량이 발생하기 쉽기 때문에 제품의 신뢰성을 감소시키는 문제가 있으며, 충분한 방열 특성을 확보할 수 없는 문제가 있다.
본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명의 일 측면은 고 신뢰성을 갖는 전력 반도체 모듈을 제공하는 것이다.
또한, 본 발명의 다른 측면은 충분한 방열 특성을 확보한 전력 반도체 모듈을 제공하는 것이다.
또한, 본 발명의 또 다른 측면은 고밀도의 견고한 구조를 갖는 전력 반도체 모듈을 제공하는 것이다.
본 발명의 일 실시 예에 따른 전력 반도체 모듈은 게이트(gate), 이미터(emitter) 및 컬렉터(collector) 패턴이 형성된 회로기판과, 상기 회로기판상에 실장되되, 일면에는 상기 게이트(gate) 및 이미터(emitter) 패턴과 접하는 게이트(gate), 이미터(emitter) 단자를 갖고, 타면에는 컬렉터(collector) 단자를 갖는 제1반도체칩과, 상기 제1반도체칩 상에 실장되되, 일면에는 상기 컬렉터(collector) 단자와 접하는 캐소드(cathode) 단자를 갖고, 타면에는 애노드(anode) 단자를 갖는 제2반도체칩과, 일단은 상기 제1반도체칩의 컬렉터(collector) 단자와 상기 제2반도체칩의 캐소드(cathode) 단자 사이에 배치되고, 타단은 상기 회로기판의 컬렉터(collector) 패턴에 접하는 제1전도성 접속부재 및 일단은 상기 제2반도체칩의 애노드(anode) 단자에 접하고, 타단은 상기 회로기판의 이미터(emitter) 패턴에 접하는 제2전도성 접속부재를 포함한다.
상기 회로기판에 형성된 게이트(gate) 및 이미터(emitter) 패턴에서 상기 제1반도체칩이 접하는 부분을 제1영역, 상기 제1반도체칩이 접하지 않는 부분을 제2영역이라고 할 때, 상기 제1영역은 상기 제2영역에 대하여 단차진 오목한 형상일 수 있다.
상기 제1전도성 접속부재 및 제2전도성 접속부재는 금속으로 이루어진 리본 형태일 수 있으며, 상기 금속은 구리(Cu)일 수 있다.
상기 제1반도체칩은 절연 게이트 양극성 트랜지스터(Insulated gate bipolar transistor:IGBT)일 수 있고, 상기 제2반도체칩은 다이오드(diode)일 수 있다.
상기 제1전도성 접속부재의 타단은 구부러진 형상으로 상기 회로기판의 컬렉터(collector) 패턴에 접하고, 상기 제2전도성 접속부재의 타단은 구부러진 형상으로 상기 회로기판의 이미터(emitter) 패턴에 접할 수 있다.
상기 회로기판의 게이트(gate) 및 이미터(emitter) 패턴과 상기 제1반도체칩의 게이트(gate) 및 이미터(emitter) 단자는 솔더링에 의해 접합될 수 있다.
또한, 상기 제1반도체칩의 컬렉터(collector) 단자와 제1전도성 접속부재는 솔더링에 의해 접합될 수 있다.
또한, 상기 제1전도성 접속부재와 제2반도체칩의 캐소드(cathode) 단자는 솔더링에 의해 접합될 수 있다.
또한, 상기 제2반도체칩의 애노드(anode) 단자와 제2전도성 접속부재는 솔더링에 의해 접합될 수 있다.
또한, 상기 제2전도성 접속부재와 상기 회로기판의 이미터(emitter) 패턴은 솔더링에 의해 접합될 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가잔 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명은 플립칩 본딩(flip chip bonding)을 통하여 전력 소자를 적층함으로써, 종래의 와이어 본딩을 통한 연결과 비교하여 회로와의 전기적 연결을 확보함과 동시에 제품의 신뢰성을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 와이어 대신 폭이 넓은 금속 리본을 이용함으로써, 전력 소자로부터 발생되는 열의 방출을 용이하게 하여 제품의 방열 특성을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 게이트, 이미터, 컬렉터 패턴이 모두 형성된 기판에 전력 소자를 플립칩 실장함으로써, 고밀도이면서 견고한 구조를 갖는 전력 반도체 모듈을 얻을 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 전력 반도체 모듈의 구조를 나타내는 사시도이다.
도 2는 도 1의 전력 반도체 모듈의 구조에서 A-A′의 단면을 나타내는 단면도이다.
도 3의 (a)는 절연 게이트 양극성 트랜지스터(Insulated Gate Bipolar Transistor:IGBT)의 상부에 형성된 단자를 나타내는 도면이다.
도 3의 (b)는 절연 게이트 양극성 트랜지스터(Insulated Gate Bipolar Transistor:IGBT)의 하부에 형성된 단자를 나타내는 도면이다.
도 4는 본 발명의 일 실시 예에 따른 전력 반도체 모듈에서 게이트(gate), 이미터(emitter) 및 컬렉터(collector) 패턴이 형성된 회로기판을 나타내는 평면도이다.
도 5는 본 발명의 일 실시 예에 따른 전력 반도체 모듈에서 게이트(gate), 이미터(emitter) 및 컬렉터(collector) 패턴이 형성된 회로기판을 나타내는 사시도도이다.
도 2는 도 1의 전력 반도체 모듈의 구조에서 A-A′의 단면을 나타내는 단면도이다.
도 3의 (a)는 절연 게이트 양극성 트랜지스터(Insulated Gate Bipolar Transistor:IGBT)의 상부에 형성된 단자를 나타내는 도면이다.
도 3의 (b)는 절연 게이트 양극성 트랜지스터(Insulated Gate Bipolar Transistor:IGBT)의 하부에 형성된 단자를 나타내는 도면이다.
도 4는 본 발명의 일 실시 예에 따른 전력 반도체 모듈에서 게이트(gate), 이미터(emitter) 및 컬렉터(collector) 패턴이 형성된 회로기판을 나타내는 평면도이다.
도 5는 본 발명의 일 실시 예에 따른 전력 반도체 모듈에서 게이트(gate), 이미터(emitter) 및 컬렉터(collector) 패턴이 형성된 회로기판을 나타내는 사시도도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 전력 반도체 모듈의 구조를 나타내는 사시도이고, 도 2는 도 1의 전력 반도체 모듈의 구조에서 A-A′의 절단면을 나타내는 단면도이며, 도 3의 (a) 및 (b)는 각각 절연 게이트 양극성 트랜지스터(Insulated Gate Bipolar Transistor:IGBT)의 상면 및 하면을 나타내는 평면도이고, 도 4는 본 발명의 일 실시 예에 다른 전력 반도체 모듈 중 회로기판을 나타내는 평면도이며, 도 5는 회로기판을 나타내는 사시도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 전력 반도체 모듈(100)은 회로기판(110), 제1반도체칩(130), 제2반도체칩(140), 제1전도성 접속부재(150a) 및 제2전도성 접속부재(150b)를 포함한다.
본 실시 예에서 회로기판(110)은 절연기판(115)에 금속 패턴이 형성된 형태일 수 있다.
즉, 도 4에 도시된 바와 같이, 본 실시 예에 따른 회로기판(110)은 절연기판상에(115) 게이트(gate) 패턴(120a), 이미터(emitter) 패턴(120b) 및 컬렉터(collector) 패턴(120c)이 형성되어 있다.
여기에서, 절연기판(115)은 세라믹 기판, 양극산화층을 갖는 금속기판, 인쇄회로기판 등일 수 있으나, 특별히 이에 한정되는 것은 아니다.
상기 세라믹 기판은 금속계 질화물 또는 세라믹 재료로 이루어질 수 있으며, 금속계 질화물로서, 예를 들어, 알루미늄 질화물(AlN) 또는 실리콘 질화물(SiN)을 포함할 수 있으며, 세라믹 재료로서, 알루미늄 산화물(Al2O3) 또는 베릴륨 산화물(BeO)을 포함할 수 있으나, 특별히 이에 한정되는 것은 아니다.
한편, 금속기판으로는 예를 들어, 비교적 저가로 손쉽게 얻을 수 있는 금속 재료일 뿐 아니라, 열전달 특성이 매우 우수한 알루미늄(Al) 또는 알루미늄 합금이 사용될 수 있다.
또한, 양극산화층은 예를 들어, 알루미늄 또는 알루미늄 합금으로 된 금속기판을 붕산, 인산, 황산, 크롬산 등의 전해액에 담근 후, 상기 금속기판에 양극을 인가하고 전해액에 음극을 인가함으로써 생성되는 것으로, 절연 성능을 갖되, 약 10 내지 30 W/mk의 비교적 높은 열 전달 특성을 갖는다.
상술한 바와 같이, 알루미늄 또는 알루미늄 합금을 사용하여 생성된 양극산화층은 알루미늄 양극산화막(Al2O3)일 수 있다.
상기 양극산화층은 절연성을 갖기 때문에, 제1기판(110)에 회로층 형성을 가능하게 하며, 일반적인 절연층보다 얇은 두께로 형성가능하기 때문에, 방열 성능은 더욱 향상시키는 동시에 박형화를 가능하게 한다.
상기 각 패턴 즉, 게이트(gate) 패턴(120a), 이미터(emitter) 패턴(120b) 및 컬렉터(collector) 패턴(120c)은 구리(Cu), 니켈(Ni), 은(Ag) 또는 금(Au)으로 이루어질 수 있으나, 특별히 이에 한정되는 것은 아니다.
또한, 각 패턴은 화학 기상 증착법(Chemical Vapor Deposition:CVD), 물리 기상 증착법(Physical Vapor Deposition:PVD), 전해 도금 공정 또는 무전해 도금 공정, 스퍼터링 공정에 의해 형성될 수 있으나, 특별히 이에 한정되는 것은 아니며, 당업자라면 공지된 모든 금속층 형성 공정이 이용 가능함을 인식할 수 있을 것이다.
본 실시 예에서는 도 4에 도시된 바와 같이, 게이트(gate) 패턴(120a)은 돌출부를 갖고, 이미터(emitter) 패턴은 상기 돌출부에 대응되는 오목부를 갖도록 형성될 수 있다.
이는, 도 3에 도시된 바와 같이, 절연 게이트 양극성 트랜지스터(IGBT)(130)의 상면에 형성된 게이트(gate) 단자(130a) 및 이미터(emitter) 단자(130b)의 형상과 대응되도록 형성된 것이다.
본 실시 예에서 회로기판(110)의 각 패턴은 도 4에 도시된 것과 같은 형상으로 형성되었지만, 이는 하나의 실시 예에 불과하며, 플립칩(flip-chip) 접합될 반도체칩의 단자 형상과 대응되도록 형성하여야 함은 당업자라면 인식할 수 있을 것이다.
도 4를 참조하면, 회로기판(110)에 형성된 패턴 중 제1반도체칩(130)의 상면이 플립칩(flip-chip) 접합될 영역을 표시하였다. 이후부터는, 제1반도체칩(130)이 접합 될 영역을 제1영역(125), 그 외의 영역을 제2영역이라고 명명할 것이다.
본 실시 예에 따른 회로기판(110)은 제1반도체칩(130)이 접합되는 영역인 제1영역(125)은 제2영역에 대하여 단차지도록 오목한 홈 형상으로 형성될 수 있다.
즉, 도 5에 도시한 바와 같이, 제1반도체칩(130)이 접합될 제1영역(125)의 게이트(gate) 패턴 부분(125a) 및 이미터(emitter) 패턴 부분(125b)은 제2영역에 해당하는 게이트(gate) 패턴(120a) 및 이미터(emitter) 패턴(120b)보다 낮은 표면 높이를 갖도록 계단 형상으로 형성되어 제1영역(125)이 오목한 홈 형상으로 형성된 것이다.
일반적으로, 반도체칩을 리플로우(reflow) 공정을 통하여 솔더링 접합할 때, 상기 반도체칩이 자기 정렬(self-align) 또는 회전을 하여 원래의 위치로부터 틀어지는 현상이 발생하게 되는데, 이와 같은 현상에 의해 상기 반도체칩이 틀어지게 되면, 후속 공정에서 다른 반도체칩을 상기 반도체칩 상에 적층할 때, 정렬(align)이 용이하지 않은 문제가 발생할 수 있다.
그러나, 상술한 본 실시 예와 같이, 제1반도체칩(130) 접합 영역인 제1영역(125)을 그 외의 영역에 대하여 단차지도록 오목한 홈 형상으로 형성함으로써, 제1반도체칩(130) 접합 공정 시 제1영역(125)과 제2영역 간의 단턱부에 의해 제1반도체칩(130)이 회전하는 것을 막아 틀어지는 것을 방지할 수 있다.
이와 같이, 적층되는 복수 개의 반도체칩 중 가장 하부에 접합되는 제1반도체칩(130)의 틀어짐을 방지함으로써, 이후 제2, 제3의 반도체칩 적층 시 용이하게 정렬(align)할 수 있다.
본 실시 예에서 제1반도체칩(130)은 트랜지스터(transistor), 예를 들어, 절연 게이트 양극성 트랜지스터(Insulated Gate Bipolar Transistor:IGBT), 전력 트랜지스터(power transistor) 및 모스(MOS:Metal Oxide Semiconductor) 트랜지스터 등을 포함할 수 있으나, 특별히 이에 한정되는 것은 아니다.
본 실시 예에서 제1반도체칩(130)의 일면에는 도 3의 (a)에 도시한 바와 같이, 게이트(gate) 및 이미터(emitter) 단자가 형성되어 있으며, 제1반도체칩(130)의 타면에는 도 3의 (b)에 도시한 바와 같이, 컬렉터(collector) 단자가 형성되어 있다.
본 실시 예에서 제1반도체칩(130)은 일면이 회로기판(110)에 접하도록 즉, 제1반도체칩(130)의 게이트(gate) 단자(130a) 및 이미터(emitter) 단자(130b)가 각각 회로기판(110)의 게이트(gate) 패턴(120a) 및 이미터(emitter) 패턴(120b)에 접하도록 실장될 수 있으나, 특별히 이에 한정되는 것은 아니다.
본 실시 예에서 제2반도체칩(140)은 다이오드(diode)일 수 있으나, 특별히 이에 한정되는 것은 아니다.
즉, 본 실시 예에서는 회로기판(110) 상에 트랜지스터인 제1반도체칩(130)을 실장하고, 제1반도체칩(130) 상에 다이오드인 제2반도체칩(140)을 실장한 구조를 예로써 설명하고 있으나, 트랜지스터인 제1반도체칩(130) 상에 또 다른 트랜지스터인 제2반도체칩(140)을 실장하는 것 또한 가능하다 할 것이다.
본 실시 예에서 제2반도체칩(140)으로 사용하고 있는 다이오드(diode)는 도면으로 도시하지는 않았으나, 일면에는 애노드(anode) 단자가 형성되어 있고, 타면에는 캐소드(cathode) 단자가 형성될 수 있다.
도 2를 참조하면, 본 실시 예에서 제2반도체칩(140)은 캐소드(cathode) 단자가 제1반도체칩(130)의 컬렉터(collector) 단자에 접하는 역병렬 접속을 이루고 있으나, 또 다른 반도체칩과 제1반도체칩(130)이 병렬 접속을 이루도록 구현하는 것 역시 가능하다 할 것이다.
본 실시 예에서, 제1전도성 접속부재(150a) 및 제2전도성 접속부재(150b)는 도 1 및 도 2에 도시한 바와 같이, 폭이 넓은 금속 리본 형상일 수 있으나, 특별히 형상이 이에 한정되는 것은 아니다.
또한, 본 실시 예에서 제1전도성 접속부재(150a) 및 제2전도성 접속부재(150b)는 열전도율이 높은 구리(Cu)로 이루어질 수 있으나, 특별히 이에 한정되는 것은 아니다.
일반적으로, 트랜지스터는 컬렉터(collector) 단자 쪽에서 열이 많이 발생하고, 다이오드는 캐소드(cathode) 단자 쪽에서 열이 많이 발생하는데, 종래에는 기판 상에 트랜지스터는 컬렉터 단자가 형성된 면이 접하도록 실장되고, 다이오드는 캐소드 단자가 형성된 면이 접하도록 실장하여 기판의 하부에는 별도의 방열판을 구비하여 방열 특성을 향상시켜왔다.
그러나, 본 실시 예에서는 도 1 및 도 2에 도시한 바와 같이, 제1반도체칩(130)은 컬렉터 단자가 형성된 면이 상부를 향하도록 실장하고, 제2반도체칩(140)은 캐소드 단자가 형성된 면이 상기 컬렉터 단자에 접하도록 실장하며, 그 사이에는 열전도율이 높은 구리로 이루어지고 폭이 넓은 리본 형상의 제1전도성 접속부재(150a)를 배치함으로써, 제1반도체칩(130) 및 제2반도체칩(140)으로부터 발생되는 열의 방출을 용이하게 하였다.
이와 같은 구조로 구현함에 따라, 본 실시 예에서는 회로기판(110) 하부에 별도의 방열판을 구비하지 않아도 방열이 효율적으로 이루어질 수 있다.
또한, 도면상에 도시되지는 않았으나, 본 실시 예에서는 회로기판(110)과 제1반도체칩(130), 제1반도체칩(130)과 제1전도성 접속부재(150a), 제1전도성 접속부재(150a)와 제2반도체칩(140) 및 제2반도체칩(140)과 제2전도성 접속부재(150b) 사이에는 접합을 위한 접합층이 형성될 수 있다.
여기에서, 상기 접합층은 솔더(solder) 또는 도전성 에폭시 등으로 이루어질 수 있으나, 특별히 이에 한정되는 것은 아니다.
이와 같이, 제1반도체칩(130), 제2반도체칩(140), 제1전도성 접속부재(150a) 및 제2전도성 접속부재(150b)를 접합층을 형성하여 플립칩(flip-chip) 형태로 접합함으로써, 제조 공정을 단순화할 수 있고, 고밀도로 적층하여 견고한 구조로 구현될 수 있다.
또한, 본 실시 예에 따른 전력 반도체 모듈(100)은 방열 특성을 더욱 향상시키기 위하여 회로기판(110) 하부에 별도의 방열판(미도시)을 더 구비할 수 있으며, 제2전도성 접속부재(150b) 상에 별도의 절연층을 형성한 후, 상기 절연층 상에 별도의 방열판(미도시)을 더 구비하는 것 역시 가능하다 할 것이다.
이상 본 발명의 구체적인 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로 본 발명에 따른 전력 반도체 모듈은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100 : 전력 반도체 모듈 110 : 회로기판
115 : 절연기판 120a : 게이트(gate) 패턴
120b : 이미터(emitter) 패턴 120c : 컬렉터(collector) 패턴
125 : 제1영역 130 : 제1반도체칩
130a : 게이트(gate) 단자 130b : 이미터(emitter) 단자
130c : 컬렉터(collector) 단자 140 : 제2반도체칩
150a : 제1전도성 접속부재 150b : 제2전도성 접속부재
115 : 절연기판 120a : 게이트(gate) 패턴
120b : 이미터(emitter) 패턴 120c : 컬렉터(collector) 패턴
125 : 제1영역 130 : 제1반도체칩
130a : 게이트(gate) 단자 130b : 이미터(emitter) 단자
130c : 컬렉터(collector) 단자 140 : 제2반도체칩
150a : 제1전도성 접속부재 150b : 제2전도성 접속부재
Claims (13)
- 게이트(gate), 이미터(emitter) 및 컬렉터(collector) 패턴이 형성된 회로기판;
상기 회로기판상에 실장되되, 일면에는 상기 게이트(gate) 및 이미터(emitter) 패턴과 접하는 게이트(gate), 이미터(emitter) 단자를 갖고, 타면에는 컬렉터(collector) 단자를 갖는 제1반도체칩;
상기 제1반도체칩 상에 적층 실장되되, 일면에는 상기 컬렉터(collector) 단자와 접하는 캐소드(cathode) 단자를 갖고, 타면에는 애노드(anode) 단자를 갖는 제2반도체칩;
일단은 상기 제1반도체칩의 컬렉터(collector) 단자와 상기 제2반도체칩의 캐소드(cathode) 단자 사이에 배치되고, 타단은 상기 회로기판의 컬렉터(collector) 패턴에 접하는 제1전도성 접속부재; 및
일단은 상기 제2반도체칩의 애노드(anode) 단자에 접하고, 타단은 상기 회로기판의 이미터(emitter) 패턴에 접하는 제2전도성 접속부재
를 포함하는 전력 반도체 모듈. - 청구항 1에 있어서,
상기 회로기판에 형성된 게이트(gate) 및 이미터(emitter) 패턴에서 상기 제1반도체칩이 접하는 부분을 제1영역, 상기 제1반도체칩이 접하지 않는 부분을 제2영역이라고 할 때,
상기 제1영역은 상기 제2영역에 대하여 단차진 오목한 형상인 전력 반도체 모듈. - 청구항 1에 있어서,
상기 제1전도성 접속부재 및 제2전도성 접속부재는 금속으로 이루어진 리본 형태인 전력 반도체 모듈. - 청구항 3에 있어서,
상기 금속은 구리(Cu)인 전력 반도체 모듈. - 청구항 1에 있어서,
상기 제1반도체칩은 절연 게이트 양극성 트랜지스터(Insulated gate bipolar transistor:IGBT)인 전력 반도체 모듈 - 청구항 1에 있어서,
상기 제2반도체칩은 다이오드(diode)인 전력 반도체 모듈. - 청구항 1에 있어서,
상기 제1전도성 접속부재의 타단은 구부러진 형상으로 상기 회로기판의 컬렉터(collector) 패턴에 접하는 전력 반도체 모듈. - 청구항 1에 있어서,
상기 제2전도성 접속부재의 타단은 구부러진 형상으로 상기 회로기판의 이미터(emitter) 패턴에 접하는 전력 반도체 모듈. - 청구항 1에 있어서,
상기 회로기판의 게이트(gate) 및 이미터(emitter) 패턴과 상기 제1반도체칩의 게이트(gate) 및 이미터(emitter) 단자는 솔더링에 의해 접합된 전력 반도체 모듈. - 청구항 1에 있어서,
상기 제1반도체칩의 컬렉터(collector) 단자와 제1전도성 접속부재는 솔더링에 의해 접합된 전력 반도체 모듈. - 청구항 1에 있어서,
상기 제1전도성 접속부재와 제2반도체칩의 캐소드(cathode) 단자는 솔더링에 의해 접합된 전력 반도체 모듈. - 청구항 1에 있어서,
상기 제2반도체칩의 애노드(anode) 단자와 제2전도성 접속부재는 솔더링에 의해 접합된 전력 반도체 모듈. - 청구항 1에 있어서,
상기 제2전도성 접속부재와 상기 회로기판의 이미터(emitter) 패턴은 솔더링에 의해 접합된 전력 반도체 모듈.
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