DE112004000564T5 - Leiterrahmenstruktur mit Öffnung oder Rille für einen Flipchip in a leaded molded package - Google Patents

Leiterrahmenstruktur mit Öffnung oder Rille für einen Flipchip in a leaded molded package Download PDF

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semiconductor die
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Rajeev Cupertino Joshi
Chung-Lin San Jose Wu
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Fairchild Semiconductor Corp
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Fairchild Semiconductor Corp
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Abstract

Halbleiter-Die-Package umfassend:
(a) ein Halbleiter-Die, das eine erste Oberfläche und eine zweite Oberfläche umfasst;
(b) eine Leiterrahmenstruktur, die einen Die-Anbringungsbereich und eine Vielzahl an Leitern, die sich von dem Die-Anbringungsbereich weg erstrecken, umfasst, wobei der Die-Anbringungsbereich eine oder mehrere Öffnungen, die sich durch den Die-Anbringungsbereich erstrecken und im Allgemeinen rechtwinklig zu den Richtungen der Leiter der Vielzahl an Leitern ausgerichtet sind, umfasst, und wobei das Halbleiter-Die auf den Die-Anbringungsbereich der Leiterrahmenstruktur montiert ist; und
(c) ein Vergussmaterial, das mindestens Abschnitte des Die-Anbringungsbereichs der Leiterrahmenstruktur und des Halbleiter-Dies umgibt, und wobei das Vergussmaterial sich auch in der einen oder den mehreren Öffnungen in dem Die-Anbringungsbereich der Leitenahmenstruktur befindet.

Description

  • Hintergrund der Erfindung
  • Es gibt eine Anzahl an Halbleiter-Die-Packages. Packages mit flacher Bauform, die spezielle Leiterrahmenstrukturen und spezielle Drain-Klemmen-Strukturen umfassen, sind in der US-Patentanmeldung Nr. 10/271,654 von Rajeev Joshi und Chung-Lin Wu, die am 14. Oktober 2002 eingereicht wurde und den Titel "Thin, Thermally Enhanced Flip Chip In A Leaded Molded Package" trägt, und deren Offenbarungsgehalt hierin durch Bezugnahme vollständig mit eingeschlossen ist, gezeigt und beschrieben. In dieser Patentanmeldung ist ein Halbleiter-Die mit Lot auf eine Leiterrahmenstruktur montiert. Eine Drain-Klemme ist auf die Oberseite des Dies gebondet. Das Die ist mit einem Vergussmaterial verkapselt.
  • Während solche Halbleiter-Packages nützlich sind, könnten Verbesserungen vorgenommen werden. Zum Beispiel ist ein Problem, dem sich gewidmet werden sollte, das Problem der Zuverlässigkeit der Lotverbindungsstellen. Während des Verarbeitens des oben beschriebenen Die-Packages wird ein Halbleiter-Die mit Lot auf den Leiterrahmen montiert. Es bilden sich Lotverbindungsstellen zwischen dem Leiterrahmen und dem Halbleiter-Die aus. Die engen Räume zwischen Lotverbindungsstellen und zwischen dem Die und dem Leiterrahmen müssen mit dem Vergussmaterial gefüllt werden. Es ist schwierig, diese engen Räume mit Vergussmaterial zu füllen. Wenn die Räume nicht mit Vergussmaterial gefüllt werden, können sich Zwischenräume in dem Halbleiter-Die-Package bilden. Das Vergussmaterial kann ungleichmäßig sein, und dies kann Spannungen in den Lotverbindungsstellen verursachen, die bewirken können, dass diese brechen. Ein anderes Problem, dem sich gewidmet werden sollte, ist das Problem einer Ablösung zwischen der Leiterrahmenstruktur und dem Vergussmaterial. Wenn das Vergussmaterial und die Leiterrahmenstruktur nicht stark aneinander haften, können sie sich voneinander trennen und somit die Wahrscheinlichkeit erhöhen, dass das Die-Package mit der Zeit versagt.
  • Ausführungsformen der Erfindung richten sich individuell und im Gesamten auf diese und andere Probleme.
  • Ausführungsformen der Erfindung richten sich auf Halbleiter-Die-Packages, Leiterrahmenstrukturen für Halbleiter-Die-Packages und Verfahren zum Herstellen von Halbleiter-Die-Packages.
  • Eine Ausführungsform der Erfindung richtet sich auf ein Halbleiter-Die-Package, umfassend: (a) ein Halbleiter-Die, das eine erste Oberfläche und eine zweite Oberfläche umfasst; (b) eine Leiterrahmenstruktur, die einen Die-Anbringungsbereich und eine Vielzahl an Leitern, die sich von dem Die-Anbringungsbereich weg erstrecken, umfasst, wobei der Die-Anbringungsbereich eine oder mehrere Öffnungen umfasst, die sich durch den Die-Anbringungsbereich erstrecken und im Allgemeinen rechtwinklig zu den Richtungen der Leiter der Vielzahl an Leitern ausgerichtet sind, und wobei das Halbleiter-Die auf den Die-Anbringungsbereich der Leiterrahmenstruktur montiert ist; und (c) ein Vergussmaterial, das mindestens Abschnitte des Die-Anbringungsbereichs der Leiterrahmenstruktur und des Halbleiter-Dies umgibt, und wobei sich das Vergussmaterial auch in der einen oder den mehreren Öffnungen in dem Die-Anbringungsbereich der Leiterrahmenstruktur befindet.
  • Eine weitere Ausführungsform der Erfindung richtet sich auf eine Leiterrahmenstruktur, umfassend: einen Die-Anbringungsbereich; eine Vielzahl an Leitern, die sich von dem Die-Anbringungsbereich weg erstrecken; und eine oder mehrere Öffnungen in dem Die-Anbringungsbereich, die sich durch den Die-Anbringungsbereich erstrecken, und wobei die eine oder die mehreren Öffnungen im Allgemeinen rechtwinklig zu den Leitern der Vielzahl an Leitern ausgerichtet sind.
  • Eine weitere Ausführungsform der Erfindung richtet sich auf ein Verfahren zum Ausbilden eines Halbleiter-Die-Packages, wobei das Verfahren umfasst: (a) Anbringen eines Halbleiter-Dies, das eine erste Oberfläche und eine zweite Oberfläche umfasst, auf einem Die-Anbringungsbereich in einer Leiterrahmenstruktur unter Verwendung von Lot, wobei die Leiterrahmenstruktur eine oder mehrere Öffnungen, die sich durch den Die-Anbringungsbereich erstrecken, und eine Vielzahl an Leitern, die sich von dem Die-Anbringungsbereich weg erstrecken, umfasst, und wobei die eine oder die mehreren Öffnungen im Allgemeinen rechtwinklig zu den Richtungen der Leiter der Vielzahl an Leitern ausgerichtet sind; und (b) Vergießen eines Vergussmaterials mindestens teilweise um das Halbleiter-Die und den Die-Anbringungsbereich, wobei das Vergussmaterial in die eine oder die mehreren Öffnungen in dem Die-Anbringungsbereich der Leiterrahmenstruktur gelangt.
  • Eine weitere Ausführungsform der Erfindung richtet sich auf ein Halbleiter-Die-Package, umfassend: (a) ein Halbleiter-Die, das eine erste Oberfläche und eine zweite Oberfläche umfasst; (b) eine Leiterrahmenstruktur, die einen Die-Anbringungsbereich und eine Vielzahl an Leitern, die sich von dem Die-Anbringungsbereich weg erstrecken, umfasst, wobei der Die-Anbringungsbereich eine oder mehrere Rillen in dem Die-Anbringungsbereich umfasst, und wobei das Halbleiter-Die unter Verwendung von Lot, das in der einen oder den mehreren Rillen angeordnet ist, auf den Die-Anbringungsbereich der Leiterrahmenstruktur montiert ist; und (c) ein Vergussmaterial, das mindestens Abschnitte des Die-Anbringungsbereichs der Leiterrahmenstruktur und des Halbleiter-Dies umgibt.
  • Diese und andere Ausführungsformen der Erfindung werden nachstehend ausführlicher beschrieben.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1(a) zeigt eine Draufsicht eines Halbleiter-Dies auf einer Leitenahmenstruktur.
  • 1(b) zeigt eine Seitenansicht des in 1(a) gezeigten Halbleiters auf einer Leitenahmenstruktur.
  • 2(a) zeigt eine Draufsicht eines Halbleiter-Dies auf einer Leitenahmenstruktur.
  • 2(b) zeigt eine Draufsicht eines Halbleiter-Dies auf einer Leitenahmenstruktur.
  • 3(a)–3(l) zeigen verschiedene Ansichten eines Halbleiter-Dies und einer Leitenahmenstruktur, wenn sie zu einem Halbleiter-Die-Package ausgebildet werden.
  • 4(a)–4(b) zeigen ein Halbleiter-Die und eine Leitenahmenstruktur, wenn ein Vergussmaterial aufgebracht wird.
  • 4(c) ist eine Querschnittsansicht eines Halbleiter-Dies, das auf einen Leiterrahmen montiert ist, nach dem Vergießen.
  • 4(d) zeigt eine Querschnittsansicht eines Lot-Bumps mit einem teilweisen Bruch.
  • 5(a) zeigt eine Draufsicht von oben einer Leiterrahmenstruktur.
  • 5(b) zeigt eine Querschnittsansicht von der Seite der Leiterrahmenstruktur, die in 5(a) gezeigt ist, entlang der Linie 5(b)–5(b).
  • 6(a) zeigt eine perspektivische Ansicht einer Leiterrahmenstruktur mit Öffnungen in Form von Schlitzen und Rillen.
  • 6(b) zeigt eine perspektivische Ansicht einer Leiterrahmenstruktur mit einem Halbleiter-Die, das auf diese montiert ist.
  • 7 zeigt eine Nahaufnahme eines Kupfer-Studs auf einem Halbleiter-Die, das auf eine Leiterrahmenstruktur montiert ist.
  • 8 zeigt eine Tabelle mit Daten, die die Zuverlässigkeit von Ausführungsformen der Erfindung zeigen.
  • In 1 bis 8 bezeichnen gleiche Bezugszeichen gleiche Elemente.
  • DETAILLIERTE BESCHREIBUNG
  • Ausführungsformen der Erfindung richten sich auf Leiterrahmenstrukturen, Halbleiter-Die-Packages und Verfahren zum Herstellen von Halbleiter-Die-Packages. Das Halbleiter-Die-Package kann ein Halbleiter-Die umfassen, das zum Beispiel unter Verwendung von Lot auf eine Leiterrahmenstruktur montiert ist. Wenn das Halbleiter-Die einen vertikalen Transistor umfasst, kann das Halbleiter-Die-Package eine Drain-Klemme oder eine andere leitende Struktur, die mit dem Halbleiter-Die verbunden ist, aufweisen, um den Drain-Strom von einer Seite des Halbleiter-Dies auf die andere Seite des Halbleiter-Dies zu leiten. Ein Vergussmaterial kann mindestens einen Teil des Halbleiter-Dies und der Leiterrahmenstruktur bedecken.
  • Die Halbleiter-Dies, die in den Halbleiter-Die-Packages gemäß bevorzugten Ausführungsformen der Erfindung verwendet werden, umfassen vertikale Leistungstransistoren. Beispielhafte vertikale Leistungstransistoren sind zum Beispiel in den US-Patenten Nr. 6,274,905 und 6,351,018 beschrieben, die beide an den Inhaber der vorliegenden Anmeldung übertragen sind und deren beider Offenbarungsgehalt hierin durch Bezugnahme vollständig mit eingeschlossen ist. Vertikale Leistungstransistoren umfassen VDMOS-Transistoren. Ein VDMOS-Transistor ist ein MOSFET, der zwei oder mehrere Halbleiterbereiche aufweist, die durch Diffusion gebildet sind. Er weist einen Source-Bereich, einen Drain-Bereich und ein Gate auf. Das Bauelement ist darin vertikal, dass sich der Source-Bereich und der Drain-Bereich auf gegenüberliegenden Oberflächen des Halbleiter-Dies befinden. Das Gate kann aus einer Gate-Struktur mit Gräben oder einer planaren Gate-Struktur bestehen und ist auf der gleichen Oberfläche wie der Source-Bereich gebildet. Gate-Strukturen mit Gräben werden bevor zugt, da Gate-Strukturen mit Gräben schmaler sind und weniger Platz einnehmen als planare Gate-Strukturen. Während des Betriebs ist der Stromfluss von dem Source-Bereich zu dem Drain-Bereich in einem VDMOS-Bauelement im Wesentlichen rechtwinklig zu den Die-Oberflächen.
  • Wie hierin verwendet, kann sich der Begriff "Leiterrahmenstruktur" auf eine Struktur beziehen, die auf einen Leiterrahmen zurückzuführen ist. Eine typische Leiterrahmenstruktur umfasst eine Source-Leiterstruktur, eine Gate-Leiterstruktur und eine optionale Dummy-Leiterstruktur. Jeder dieser Teile der Leiterrahmenstruktur ist nachstehend detailliert beschrieben. Sowohl die Soure-Leiterstruktur als auch die Gate-Leiterstruktur und die Dummy-Leiterstruktur können einen oder mehrere Leiter aufweisen.
  • 1(a) zeigt ein Halbleiter-Die 118 auf einer Leiterrahmenstruktur 104. Die Leiterrahmenstruktur 104 umfasst eine Gate-Leiterstruktur 110 und eine Source-Leiterstruktur 106. Die Gate-Leiterstruktur 110 umfasst einen Gate-Leiter 110(a) und die Surce-Leiterstruktur 106 umfasst sieben Source-Leiter 106(a)–106(g). Dieses Beispiel zeigt sieben Source-Leiter und einen Gate-Leiter.
  • Eine Anordnung von Lotverbindungsstellen 123 befindet sich zwischen dem Halbleiter-Die 118 und der Leiterrahmenstruktur 104 und verbindet sie elektrisch und mechanisch miteinander. Die Anordnung von Lotverbindungsstellen 123 umfasst eine Vielzahl an Source-Lotverbindungsstellen 122 und eine Gate-Lotverbindungsstelle 124, die jeweils den Source-Bereich und den Gate-Bereich eines MOSFETs in dem Halbleiter-Die 118 mit der Gate-Leiterstruktur 110 und der Source-Leiterstruktur 106 verbinden.
  • Die Leiterrahmenstruktur 104 weist einen Die-Anbringungsbereich 130 auf, auf den das Halbleiter-Die 118 montiert ist. Der Die-Anbringungsbereich 130 kann diskontinuierlich sein und kann einen inneren Abschnitt der Gate-Leiterstruktur 110 und einen inneren Abschnitt der Source-Leiterstruktur 106 umfassen. Eine Anzahl an Öffnungen 132 ist in dem Die-Anbringungsbereich 130 ausgebildet, und eine Öffnung 132 ist außerhalb des Die-Anbringungsbereichs 130 ausgebildet. Jede Öffnung 132 führt vollständig durch den Die-Anbringungsbereich 130 der Leiterrahmenstruktur 104. In diesem Beispiel weisen die Öffnungen 132 die Form von länglichen Schlitzen auf. Jede schlitzförmige Öffnung 132 ist parallel zu der Richtung von jedem der Source-Leiter 106(a)–106(f) und des Gate-Leiters 110(a) ausgerichtet. Jede Öffnung 132 ist auch zwischen Reihen benachbarter Lotverbindungsstellen in der Lotverbindungsstellenanordnung 123 angeordnet. Wie es in 1(a) gezeigt ist, ist das Halbleiter-Die 118 mindestens über einige der Öffnungen 132 montiert.
  • Wie es nachstehend ausführlicher beschrieben wird, können die Lotverbindungsstellen 123 als eine Anzahl an Rillen (nicht dargestellt in 1(a)) vorhanden sein, die in der Leiterrahmenstruktur 106 ausgebildet sind. Die Rillen können Längsrillen sein, die parallel zu den Öffnungen 132 liegen.
  • Anstatt von Lotverbindungsstellen 123 könnten andere Verbindungsstellen verwendet werden. Zum Beispiel könnten leitende Studs, die durch einen Drahtbond-Prozess ausgebildet sind (zum Beispiel wie es in dem US-Patent Nr. 5,633,204 beschrieben ist, dessen Offenbarungsgehalt hierin durch Bezugnahme vollständig mit eingeschlossen ist), anstatt der oder zusätzlich zu den Lotverbindungsstellen 123 verwendet werden. Die leitenden Studs können Kupfer umfassen. Es könnten leitende Säulen wie diese, die in der US-Patentanmeldung Nr. 09/881,787, eingereicht am 15. Juni 2001, beschrieben sind, verwendet werden. Diese US-Patentanmeldung stammt von den Erfindern und ihr Offenbarungsgehalt ist hierin durch Bezugnahme vollständig mit eingeschlossen.
  • 1(b) zeigt das Halbleiter-Die 118 auf der Leiterrahmenstruktur 104 in einem Halbleiter-Die-Package. Das Halbleiter-Die 118 weist eine erste Oberfläche 118(a), die proximal zu der Leiterrahmenstruktur 104 ist, und eine zweite Oberfläche 118(b), die distal zu der Leiterrahmenstruktur 104 ist, auf. Die zweite Oberfläche 118(b) kann dem Drain-Bereich eines MOSFETs in dem Die 118 entsprechen, während die Source- und Gate-Bereiche des MOSFETs der ersten Oberfläche 118(a) des Halbleiter-Dies 118 entsprechen können.
  • Ein Vergussmaterial 160 umgibt und bedeckt mindestens einen Abschnitt des Halbleiter-Dies 118 und mindestens einen Abschnitt des Die-Anbringungsbereichs 130 der Leiterrahmenstruktur 104. Die Source-Leiter 106(d), 106(e) erstrecken sich seitlich von dem Vergussmaterial 160 weg. In diesem Beispiel bedeckt das Vergussmaterial 160 den Die-Anbringungsbereich 130 und die Anordnung von Lotverbindungsstellen 123 vollständig. Das Vergussmaterial 160 füllt die Öffnungen 132 in dem Die-Anbringungsbereich 130 und füllt auch die Räume zwischen dem Halbleiter-Die 188 und der Leiterrahmenstruktur 104. Das Vergussmaterial 160 bedeckt in diesem Beispiel nicht die zweite Oberfläche 118(b) des Halbleiter-Dies 118. Stattdessen sind die zweite Oberfläche 118(b) und der Drain-Bereich des MOSFETs in dem Halbleiter-Die 118 durch das Vergussmaterial 160 freigelegt, so dass der Drain-Bereich an eine Drain-Klemme 210 gekoppelt sein kann. Die Drain-Klemme 210 sorgt für einen leitenden Pfad von dem Drain-Bereich des MOSFETs zu einer Leiterplatte (nicht dargestellt) auf der anderen Seite der Leiterrahmenstruktur 104. Das gesamte Die-Package, das in 1(b) gezeigt ist, ist dünn und weist gute Eigenschaften für eine thermische Dissipation auf. Packages mit flacher Bauform, spezielle Leiterrahmenstrukturen und spezielle Drain-Klemmen-Strukturen sind in der US-Patentanmeldung Nr. 10/271,654 von Rajeev Joshi und Chung-Lin Wu, die am 14. Oktober 2002 eingereicht wurde und den Titel "Thin, Thermally Enhanced Flip Chip In A Leaded Molded Package" trägt, und deren Offenbarungsgehalt hierin durch Bezugnahme vollständig mit eingeschlossen ist, gezeigt und beschrieben. Alle darin beschriebenen Merkmale können in Ausführungsformen der Erfindung verwendet werden.
  • Das Vergussmaterial 160 kann jedes geeignete Material umfassen. Geeignete Vergussmaterialien umfassen Materialien auf Diphenyl-Basis und multifunktionale vernetzte Epoxidharzverbundmaterialien. Ein beispielhaftes Material ist Plaskon AMC2-RC-Vergussharz, das von Cookson Electronics of Alpharetta, Georgia, im Handel erhältlich ist.
  • 2(a) zeigt ein Halbleiter-Die 118, das über eine Anordnung von Lotverbindungsstellen 123 auf eine Leiterrahmenstruktur 140 montiert ist. In diesem Beispiel weist die Leitenahmenstruktur 140 eine Gate-Leiterstruktur 110 mit einem Gate-Leiter 110(a), eine Source-Leiterstruktur 106 mit drei Source-Leitern 106(a)–106(c) und eine Dummy-Leiterstruktur 140 mit vier Dummy-Leitern 140(a)–140(d) auf. Die Dummy-Leiterstruktur 140 ist nicht elektrisch mit dem Halbleiter-Die 118 verbunden und bietet eine konstruktive Unterstützung für das gebildete Die-Package. In der Source-Leiterstruktur 106 sind Haltestege 142 ausgebildet. Die Haltestege 142 verbinden während der Verarbeitung die Leitenahmenstruktur 140 mit anderen Leiterrahmenstrukturen in einer Anordnung von Leiterrahmenstrukturen.
  • In 2(a) sind die Öffnungen 132 auch Schlitze. Jede schlitzförmige Öffnung 132 ist im Allgemeinen rechtwinklig (d.h. etwa 90° oder genau 90°) zu der Richtung von jedem der Leiter 106(a)–106(c), 110(a), 140(a)–140(d) ausgerichtet. In diesem Beispiel sind auch mindestens zwei der schlitzförmigen Öffnungen 132 Ende an Ende ausgerichtet. Die schlitzförmigen Öffnungen 132 können jegliche geeigneten Abmessungen oder jeglichen geeigneten Abstand aufweisen. Zum Beispiel kann jeder Schlitz etwa 0,2 mm breit und etwa 1,0 mm lang sein, und der Abstand der schlitzförmigen Öffnungen kann etwa 0,7 mm betragen. In einem anderen Beispiel kann jede schlitzförmige Öffnung etwa 0,2 mm breit und etwa 1,8 mm lang sein.
  • Wie es unten ausführlicher beschrieben wird, können die Lotverbindungsstellen 123 in einer Anzahl an Rillen (nicht dargestellt in 2(a)) vorhanden sein, die in der Leiterrahmenstruktur 106 ausgebildet sind. Die Rillen können Längsrillen sein, die parallel zu den Öffnungen 132 sind.
  • In 2(b) sind die Öffnungen 132 auch schlitzförmig, aber sind parallel zu den Richtungen der Leiter 106(a)–106(c), 110(a), 140(a)–140(d) ausgerichtet. Jedoch weist die Leiterrahmenstruktur 104, die in 2(b) gezeigt ist, anders als die Leiterrahmenstruktur, die in 1 gezeigt ist, eine Dummy-Leiterstruktur 140 auf.
  • Ein Verfahren zum Ausbilden eines Die-Packages kann in Bezug auf 3(a)–3(l) beschrieben werden.
  • Eine Leiterrahmenstruktur 104 kann in Bezug auf 3(a) und 3(b) ausgebildet werden. Leiterrahmenstrukturen können zum Beispiel durch einen Stanzprozess (aus dem Stand der Technik bekannt) ausgebildet werden. Die Leiterrahmenstrukturen können auch durch Ätzen einer durch gehenden leitenden Bahn ausgebildet werden, um ein vorbestimmtes Muster auszubilden. Wenn jedoch Stanzen angewandt wird, kann der Leiterrahmen ursprünglich einer von vielen Leiterrahmen in einer Anordnung von Leiterrahmen sein, die durch Haltestege miteinander verbunden sind. Während des Herstellungsprozesses eines Halbleiter-Die-Packages kann die Leiterrahmenanordnung abgeschnitten werden, um den Leiterrahmen von anderen Leiterrahmen zu trennen. Als ein Ergebnis dieses Abschneidens können Abschnitte einer Leiterrahmenstruktur in einem fertigen Halbleiter-Die-Package, wie beispielsweise ein Source-Leiter und ein Gate-Leiter, elektrisch und mechanisch voneinander entkoppelt sein. Somit kann eine Leiterrahmenstruktur in einem Halbleiter-Die-Package eine kontinuierliche metallische Struktur oder eine diskontinuierliche metallische Struktur sein.
  • Die Leiterrahmenstruktur 104 umfasst eine Anzahl an Öffnungen 132. Die Öffnungen 132 können unter Verwendung jedes geeigneten Prozesses, der Stanzen, Ätzen (nass oder trocken) etc. umfasst, ausgebildet werden. Vor oder nach dem Ausbilden der Öffnungen 132 kann die Leiterrahmenstruktur 104 mit einer oder mehreren Materialschichten beschichtet werden. Die Leiterrahmenstruktur 104 kann zum Beispiel ein Basismetall wie beispielsweise Kupfer oder eine Kupferlegierung umfassen. Das Basismetall kann mit einer oder mehreren Underbump-Metallurgieschichten beschichtet werden. Zum Beispiel kann NiPd auf einen Kupferleiterrahmen vorplattiert werden. Die Gesamtdicke der Leiterrahmenstruktur kann variieren. In einigen Ausführungsformen kann die Dicke der Leiterrahmenstruktur zum Beispiel etwa 8 Tausendstel (8 mils) dick (oder dicker oder weniger dick) sein.
  • Wie es nachfolgend detaillierter beschrieben wird, kann das Lot 123 in einer Anzahl an Rillen (nicht dargestellt in 3(b)), die in der Leiterrah menstruktur 104 ausgebildet sind, vorhanden sein. Die Rillen können Längsrillen sein, die parallel zu den Öffnungen 132 liegen.
  • Nachdem die Leiterrahmenstruktur 104 ausgebildet ist, kann Lot 123 auf den Die-Anbringungsbereich 130 der Leiterrahmenstruktur 104 abgeschieden werden. Das Lot 123 kann zum Beispiel eine Lötpaste wie beispielsweise 88Pb/10Sn/2Ag oder 95Pb/5Sn (Gewichtsanteile der Metalle auf der Grundlage des Gewichts des Lots) umfassen. Das Lot 123 wird um die Öffnungen 132 abgeschieden. Das Lot 123 kann unter Verwendung von jedem geeigneten aus dem Stand der Technik bekannten Prozess, der Bestücken, Schablonieren (stenciling), Elektroplattieren etc. umfasst, auf die Leiterrahmenstruktur 104 abgeschieden werden.
  • In 3(c) und 3(d) wird nach dem Abscheiden des Lots 123 auf die Leiterrahmenstruktur 104 ein Halbleiter-Die 118 auf den Die-Anbringungsbereich 130 montiert. Es kann ein "Flip-Chip"-Montageprozess verwendet werden. Dementsprechend kann das Halbleiter-Die 118 mit Lot-Bumps versehen werden. Alternativ oder zusätzlich kann das Halbleiter-Die Kupfer-Studs auf ihnen aufweisen, wie es in der US-Patentanmeldung Nr. 09/881,787 von Rajeev Joshi und Chung-Lin Wu, die am 15. Juni 2001 eingereicht wurde und den Titel "Semiconductor Die Including Conductive Columns" trägt, beschrieben ist, oder wie es in der US-Patentanmeldung Nr. 5,633,204 beschrieben ist. Der Offenbarungsgehalt beider Patentanmeldungen ist hierin durch Bezugnahme vollständig mit eingeschlossen. Wie es in 3(d) gezeigt ist, ist die zweite Oberfläche 118(b) des Halbleiter-Dies 118 von der Leiterrahmenstruktur 104 weg gewandt.
  • Wie es in 3(e) und 3(f) gezeigt ist, kann das Lot 123 nach dem Montieren des Halbleiter-Dies 118 auf die Leiterrahmenstruktur 104 aufge schmolzen werden, um Lotverbindungsstellen 123 auszubilden. Lot-Reflow-Prozesse sind aus dem Stand der Technik bekannt.
  • Wie es in 3(g) und 3(h) gezeigt ist, kann nach dem Lot-Reflow-Schritt ein Verguss-Schritt ausgeführt werden. In einigen Ausführungsformen kann ein durch Klebeband (Tape) unterstützter Vergussprozess verwendet werden, um das Vergussmaterial um das Halbleiter-Die, die Gate-Leiterstruktur und die Source-Leiterstruktur zu vergießen. Zum Beispiel kann ein Klebeband an der zweiten Seite 118(b) des Halbleiter-Dies 118 in dem Package-Vorläufer angeordnet sein, der in 3(e) und 3(f) gezeigt ist. Dann kann die Kombination in einem Formhohlraum angeordnet werden, in den ein Vergussmaterial eingebracht wird. Das Vergussmaterial bedeckt nicht die zweite Oberfläche 118(b) des Halbleiter-Dies 118 oder die äußeren Abschnitte der Leiter der Leiterrahmenstruktur. Das Klebeband kann von der Rückseite des Halbleiter-Dies entfernt werden, um auf diese Weise die Rückseite des Dies durch das vergossene Vergussmaterial freizulegen. Der durch Klebeband unterstützte Vergussprozess wird nachstehend des weiteren in Bezug auf 4(a) und 4(b) beschrieben.
  • Wie es gezeigt ist, wird ein Vergussmaterial 160 über einem Abschnitt des Halbleiter-Dies 118 und des Die-Anbringungsbereichs 130 der Leiterrahmenstruktur 104 ausgebildet. Wie es in 3(g) gezeigt ist, erstrecken sich ein Source-Leiter 106(e) und ein Gate-Leiter 110(a) seitlich von dem vergossenen Vergussmaterial 160 weg. Wie es in 3(h) gezeigt ist, befindet sich auf der zweiten Oberfläche 118(b) des Halbleiter-Dies 118 überschüssiges Vergussmaterial 162.
  • In 3(i) und 3(j) können nach dem Vergießen des Vergussmaterials Entriegelungs-, Entgratungs- und Dejunk-Prozesse ausgeführt werden. Entgratungs- und Dejunk-Prozesse, die aus dem Stand der Technik be kannt sind, können verwendet werden, um überschüssiges Vergussmaterial zu entfernen. Wie es in 3(j) gezeigt ist, kann ein Wasserstrahl 164 verwendet werden, um überschüssiges Vergussmaterial von der zweiten Oberfläche 118(b) des Halbleiter-Dies 118 zu entfernen. In einem Entriegelungsprozess, und wie es in 3(l) gezeigt ist, wird die Verbindung zu dem Gate-Leiter 110(a) abgetrennt, um den Gate-Leiter von den Source-Leitern in der Leiterrahmenstruktur 104 für einen nachfolgenden elektrischen Test elektrisch zu isolieren.
  • Wie es in 3(k) und 3(l) gezeigt ist, kann nach dem Dejunk-Schritt, dem Entgraten und dem Entriegeln eine elektrische Prüfvorrichtung 166 verwendet werden, um das ausgebildete Die-Package 100 elektrisch zu prüfen. Wenn das Die-Package 100 den elektrischen Test besteht, können die anderen einzelnen Source-Leiter 106(a)–106(g) voneinander getrennt werden.
  • Wie oben erwähnt weisen die Leiterrahmenstrukturen Öffnungen in dem Die-Anbringungsbereich auf. Ein Vorsehen von Öffnungen in dem Die-Anbringungsbereich weist eine Anzahl an Vorteilen auf. Erstens kann das Vergussmaterial dadurch, dass es durch die Öffnungen gelangt, leicht in die Bereiche zwischen den Lotverbindungsstellen, die die Leiterrahmenstruktur und das Halbleiter-Die koppeln, fließen. Wenn das Vergussmaterial vollständig in den Bereich zwischen den Lotverbindungsstellen und zwischen die Leiterrahmenstruktur und das Halbleiter-Die eindringt, füllen sich die engen Räume zwischen den Lotverbindungsstellen und zwischen dem Halbleiter-Die und der Leiterrahmenstruktur mit dem Vergussmaterial. Der Druck auf die Lotverbindungsstellen wird reduziert, da das Vergussmaterial die Lotverbindungsstellen vollständig verkapseln kann. Dies reduziert die Wahrscheinlichkeit, dass die Lotverbindungsstellen im Laufe der Zeit brechen oder versagen. Zweitens, wenn das Ver gussmaterial in die Öffnungen gelangt und sich verfestigt, "verriegelt" sich das verfestigte Vergussmaterial mit der Leiterrahmenstruktur und verringert auf diese Weise die Wahrscheinlichkeit einer Ablösung zwischen der Leiterrahmenstruktur und dem Vergussmaterial.
  • Es sind Öffnungen in der Form von Schlitzen in dem Die-Anbringungsbereich einer Leiterrahmenstruktur bevorzugt. Diese Schlitze können die Wahrscheinlichkeit eines Versagens der Lotverbindungsstellen reduzieren. In Bezug auf 4(a) können zum Beispiel während des Vergießens eine Leiterrahmenstruktur 104 und ein Halbleiter-Die 118 in einer Formvorrichtung 180 mit zwei Formwerkzeugen angeordnet sein. Das Halbleiter-Die 118 wird mit einem doppelseitigen Klebeband 188 an das obere Formwerkzeug angebracht. Die Leiterrahmenstruktur 104 weist eine Source-Leiterstruktur 106 und eine Dummy-Leiterstruktur 140 auf, die nicht mechanisch miteinander gekoppelt sind. In dem Vergussprozess werden die Formwerkzeuge geschlossen, wie es in 4(b) gezeigt ist, und es gibt eine "Einfahrstrecke" ("drive-in") (D) von 75 μm, die bei der Leiterrahmenstruktur 140 auftritt, um sicherzustellen, dass die zwei Formwerkzeuge geschlossen sind und dass das Vergussmaterial nicht aus den geschlossenen Formwerkzeugen ausdringt. Als eine Folge dieses Zwischenraums wirkt die Kombination aus Source-Leiterstruktur 106 und Halbleiter-Die 118 wie ein einseitig eingespannter Balken, der sich biegt. Dieses Biegen kann eine Rissbildung in einer ausgebildeten Lotverbindungsstelle bewirken, wie es in 4(c) und 4(d) gezeigt ist. Um das Biegen zu reduzieren und die Starrheit der Leiterrahmenstruktur 104 zu verringern, können die schlitzförmigen Öffnungen 132 rechtwinklig zu den Richtungen der Leiter in der Leiterrahmenstruktur (wie es in 2(a)) gezeigt ist, ausgebildet werden.
  • Die schlitzförmigen Öffnungen könnten alternativ so ausgerichtet sein, dass sie parallel zu den Richtungen der Leiter in der Leiterrahmenstruktur sind. Dies kann erwünscht sein, wenn die Leiterrahmenstruktur keine Dummy-Leiter, sondern Source-Leiter auf gegenüberliegenden Seiten aufweist, wie es in 1(a) gezeigt ist. Wenn der Dummy-Leiter 140 in 4(a) wie der Source-Leiter 106(f) in 1(a) ein funktionaler Source-Leiter wäre, dann wären die zwei Leiter, die in 4(a) gezeigt sind, mechanisch miteinander gekoppelt, wie die Leiterrahmenstruktur 106, die in 1(a) gezeigt ist. In diesem Fall kann während des Vergussprozesses, wenn das obere Werkzeug geschlossen wird, die Leiterrahmenstruktur zu starr sein und es kann eine Biegung erwünscht sein, um die Spannung an den Lotverbindungsstellen zwischen dem Halbleiter-Die 118 und der Leiterrahmenstruktur 104 zu reduzieren. Eine flexiblere Leiterrahmenstruktur 104 kann durch Ausrichten der schlitzförmigen Öffnungen parallel zu den Richtungen der Leiter in der Leiterrahmenstruktur bereitgestellt werden, wie es in 1(a) gezeigt ist.
  • Dementsprechend kann die Leiterrahmenstruktur aus einer Einheit (zum Beispiel eine Leiterrahmenstruktur mit einer Die-Anbringungsfläche und sieben Source-Leitern) bestehen, oder die Leiterrahmenstruktur kann aus zwei Einheiten bestehen (zum Beispiel kann die Leiterrahmenstruktur eine Einheit mit drei Source-Leitern aufweisen, während eine zweite Einheit Dummy-Leiter aufweist). Die Die-Anbringungsfläche (DAP von die attach pad) (oder der Die-Anbringungsbereich) kann verschiedene Merkmale aufweisen. Zum Beispiel sind bei einer Leiterrahmenstruktur mit sieben Source-Leitern (eine Einheit) Schlitze in der Die-Anbringungsfläche unter 0° zu den Leitern ausgerichtet. Bei einer Leiterrahmenstruktur mit drei Source-Leitern (zwei Einheiten) können Schlitze in der Die-Anbringungsfläche unter 90° zu jedem der Leiter ausgerichtet sein. In jedem Fall kön nen sich Rillen in den Die-Anbringungsflächen befinden (wie es unten beschrieben wird).
  • 5(a)–5(b) zeigen eine Leiterrahmenstruktur 104 gemäß einer anderen Ausführungsform der Erfindung. Die Leiterrahmenstruktur 104 weist einen Die-Anbringungsbereich 130 und eine Vielzahl an Source-Leitern 106(a)–106(c) und einen Gate-Leiter 110(a) auf, die sich von dem Die-Anbringungsbereich 130 weg erstrecken. Der Die-Anbringungsbereich 130 weist eine Anzahl an schlitzförmigen Öffnungen 132 auf, die in ihm ausgebildet sind. Eine Anzahl an Rillen 190 ist jeweils zwischen den benachbarten schlitzförmigen Öffnungen 132 ausgebildet. Diese Rillen 190 können das Lot aufnehmen, das verwendet wird, um das Halbleiter-Die (nicht dargestellt in 5(a)–5(b)) mechanisch und elektrisch an die Leiterrahmenstruktur 104 zu koppeln.
  • Die Rillen 190 können jede geeignete Tiefe, Länge oder Breite aufweisen. Zum Beispiel kann eine Rille 50 μm (oder weniger) tief sein ("T" in 5(b)), etwa 0,3 mm (oder mehr) breit sein ("L2" in 5(a)), und länger als etwa 1 mm sein ("L1" in 5(a)). Die Mittellinie einer Rille kann sich mit einem Lot-Bump auf einem Halbleiter-Die, das auf den Die-Anbringungsbereich montiert wird, schneiden. Die Rillen 190 können auf dem gesamten Die-Anbringungsbereich vorhanden sein, oder können nur in einem bestimmten Abschnitt des Die-Anbringungsbereichs vorhanden sein.
  • 6(a) zeigt eine perspektivische Ansicht des Typs von Leiterrahmenstruktur 104, der in 5(a) und 5(b) gezeigt ist. 6(b) zeigt eine perspektivische Ansicht eines Halbleiter-Dies 118 auf der Leiterrahmenstruktur 104, die in 6(a) gezeigt ist. Nach dem Montieren des Halbleiter-Dies 118 auf die Leiterrahmenstruktur 104 kann diese Kombination wei ter verarbeitet werden, wie es zuvor beschrieben wurde (zum Beispiel Vergießen, Entgraten, Dejunk, Prüfen, etc.).
  • Die Ausführungsformen, die in 5(a)–5(b) und 6(a)–6(b) gezeigt sind, weisen andere Vorteile auf. Wenn das Halbleiter-Die 118 zum Beispiel Kupfer-Bumps auf seiner Unterseite aufweist, drücken die Kupfer-Bumps mit hoher Starrheit die Lötpaste auf die Leiterrahmenstruktur und liefern eine Bondliniendicke von 15 μm (siehe zum Beispiel die Dicke "T2" in 7, welche Lot 400 auf einer Leiterrahmenstruktur 104 um einen Kupfer-Stud, der auf einem Halbleiter-Die 118 angebracht ist, zeigt). Diese dünne Bondliniendicke kann sich während des Hochdruckvergussprozesses ablösen. Sie liefert auch eine größere thermische Spannung an den beiden Grenzflächen von Kupfer-Bump und Lötpaste und von Lötpaste und Leiterrahmenstruktur. Die Rillen ermöglichen, die Dicke des Lots, das verwendet wird, um das Die anzubringen, zu steuern, und sie ermöglichen, mehr Lot zu verwenden. Dies erzeugt eine stärkere, nachgiebige Lotverbindungsstelle (während des Vergussprozesses). Die Rillen liefern auch ein bekanntes, sich wiederholendes Muster, um während des Flip-Chip-Prozesses ein Die mit Bumps auf einer Leiterrahmenstruktur auszurichten. Somit können die Rillen vorteilhafterweise auch als Ausrichtungsmarkierungen dienen.
  • 8 zeigt eine Tabelle, die verschiedene Tests zeigt, welche mit Ausführungsformen der Erfindung durchgeführt wurden. Jede der Proben, die getestet wurden, wies eine Konfiguration mit drei Source-Leitern und mit Schlitzen, die rechtwinklig zu den Leitern sind (wie in 2(a)), auf.
  • Die Spalten in der Tabelle zeigen verschiedene Qualifikationen und Probentypen. In den Spalten steht "Einheit-Stufe" für ein Testen in der Package-Stufe und "Platinen-Stufe" steht für ein Testen in der Platinen- Stufe nach dem Montieren. "ACLV" steht für ein Autoklavtesten bei 121°C, 1034 mbar Überdruck (15 psig), 100 % relative Feuchtigkeit und Vorbedingung L-1 (Stufe eins). "TMCL" steht für Temperaturzyklus von –65 bis 150°C, 15 Minuten Verweilzeit und Vorbedingung L-1 (Stufe eins). "TMCL" unter "Platinen-Stufe" steht für einen Temperaturzyklus von –10 bis 100°C bei einer Verweilzeit von 15 Minuten. "PRCL" steht für einen heistungszyklus bei 125°C, 2 Minuten an und 2 Minuten aus. Wie es durch die Daten in der Tabelle gezeigt ist, bedeutet "0/79", dass 0 von 79 Proben ausfielen, nachdem der angegebene Test ausgeführt wurde. Demgemäß sind Ausführungsformen der Erfindung unter relevanten Testbedingungen zuverlässig. Diese Testbedingungen sind in dem JEDEC-Standard JESD22-A102-C (Accelerated Moisture Resistance-Unbiased Autoclave); dem EIA/JEDEC-Standard JESD22-A113-B (Preconditioning of Nonhermetic Surface Mount Devices Prior to Reliability Testing); dem JEDEC-Standard JESD22-A104-B (Temperature Cycling); und dem EIA/JEDEC-Standard EIA/JESD22-A105-B (Test Method A105-B, Power and Temperature Cycling) ausführlicher beschrieben. Der Offenbarungsgehalt dieser Veröffentlichungen sowie von jeglichen Patenten oder Patentanmeldungen, die hierin beschrieben sind, ist hierin durch Bezugnahme vollständig mit eingeschlossen.
  • Die Begriffe und Ausdrücke, die hierin verwendet wurden, werden als Begriffe der Beschreibung und nicht der Beschränkung verwendet, und es besteht bei der Verwendung solcher Begriffe und Ausdrücke keine Absicht, Äquivalente der gezeigten und beschriebenen Merkmale oder Teile von diesen auszuschließen, wobei angemerkt sei, dass verschiedene Abwandlungen innerhalb des Schutzumfangs der beanspruchten Erfindung möglich sind. Obwohl zum Beispiel schlitzförmige Öffnungen detailliert beschrieben sind, könnten alternativ in einigen Ausführungsformen nur oder in Kombination mit schlitzförmigen Öffnungen runde Löcher verwen det werden. Des weiteren kann ein Merkmal oder können mehrere Merkmale jeder Ausführungsform der Erfindung mit einem Merkmal oder mit mehreren Merkmalen von jeder anderen speziell beschriebenen Ausführungsform kombiniert werden, ohne vom Schutzumfang der Erfindung abzuweichen.
  • Zusammenfassung
  • Es ist ein Halbleiter-Die-Package offenbart. In einer Ausführungsform umfasst das Die-Package ein Halbleiter-Die, das eine erste Oberfläche und eine zweite Oberfläche umfasst, und eine heiterrahmenstruktur mit einem Die-Anbringungsbereich und einer Vielzahl an Leitern, die sich von dem Die-Anbringungsbereich weg erstrecken. Der Die-Anbringungsbereich umfasst eine oder mehrere Öffnungen. Ein Vergussmaterial umgibt mindestens Abschnitte des Die-Anbringungsbereichs der Leiterrahmenstruktur und des Halbleiter-Dies. Das Vergussmaterial befindet sich auch in der einen oder den mehreren Öffnungen.

Claims (23)

  1. Halbleiter-Die-Package umfassend: (a) ein Halbleiter-Die, das eine erste Oberfläche und eine zweite Oberfläche umfasst; (b) eine Leiterrahmenstruktur, die einen Die-Anbringungsbereich und eine Vielzahl an Leitern, die sich von dem Die-Anbringungsbereich weg erstrecken, umfasst, wobei der Die-Anbringungsbereich eine oder mehrere Öffnungen, die sich durch den Die-Anbringungsbereich erstrecken und im Allgemeinen rechtwinklig zu den Richtungen der Leiter der Vielzahl an Leitern ausgerichtet sind, umfasst, und wobei das Halbleiter-Die auf den Die-Anbringungsbereich der Leiterrahmenstruktur montiert ist; und (c) ein Vergussmaterial, das mindestens Abschnitte des Die-Anbringungsbereichs der Leiterrahmenstruktur und des Halbleiter-Dies umgibt, und wobei das Vergussmaterial sich auch in der einen oder den mehreren Öffnungen in dem Die-Anbringungsbereich der Leitenahmenstruktur befindet.
  2. Halbleiter-Die-Package nach Anspruch 1, wobei der Die-Anbringungsbereich mindestens zwei Schlitze umfasst, die Ende an Ende ausgerichtet sind.
  3. Halbleiter-Die-Package nach Anspruch 1, wobei die Leiterrahmenstruktur eine Source-Leiterstruktur mit einer Vielzahl an Source-Leitern umfasst, wobei sich die Vielzahl an Source-Leitern seitlich von dem Vergussmaterial weg erstreckt.
  4. Halbleiter-Die-Package nach Anspruch 1, wobei die Leiterrahmenstruktur eine Source-Leiterstruktur, eine Gate-Leiterstruktur und eine Dummy-Leiterstruktur umfasst.
  5. Halbleiter-Die-Package nach Anspruch 1, wobei das Halbleiter-Die einen Drain-Bereich an der zweiten Oberfläche und einen Source-Bereich und einen Gate-Bereich an der ersten Oberfläche umfasst, und wobei die Leiterrahmenstruktur eine Source-Leiterstruktur, die an den Source-Bereich gekoppelt ist und eine Vielzahl an Source-Leitern umfasst, wobei die Vielzahl an Source-Leitern sich seitlich von dem Vergussmaterial weg erstreckt, und eine Gate-Leiterstruktur, die an den Gate-Bereich gekoppelt ist und einen Gate-Leiter umfasst, der sich seitlich von dem Vergussmaterial weg erstreckt, umfasst, und wobei das Halbleiter-Die-Package des weiteren eine Drain-Klemme umfasst, die an den Drain-Bereich des Halbleiter-Dies gekoppelt ist.
  6. Halbleiter-Die-Package nach Anspruch 1, wobei das Halbleiter-Die einen Drain-Bereich an der zweiten Oberfläche und einen Source-Bereich und einen Gate-Bereich an der ersten Oberfläche umfasst, und wobei das Halbleiter-Die-Package des weiteren eine Drain-Klemme umfasst, die an einen Drain-Bereich des Halbleiter-Dies gekoppelt ist.
  7. Halbleiter-Die-Package nach Anspruch 1, wobei die eine oder die mehreren Öffnungen die Form von länglichen Schlitzen aufweisen.
  8. Halbleiter-Die-Package nach Anspruch 1, wobei die Leiterrahmenstruktur Kupfer oder eine Kupferlegierung umfasst.
  9. Halbleiter-Die-Package nach Anspruch 1, wobei der Die-Anbringungsbereich des weiteren eine Vielzahl an Rillen umfasst, die in der Leiterrahmenstruktur ausgebildet sind.
  10. Halbleiter-Die-Package nach Anspruch 9, wobei die Leiterrahmenstruktur Kupfer oder eine Kupferlegierung umfasst.
  11. Leiterrahmenstruktur umfassend: einen Die-Anbringungsbereich; eine Vielzahl an Leitern, die sich von dem Die-Anbringungsbereich weg erstrecken; und eine oder mehrere Öffnungen in dem Die-Anbringungsbereich, die sich durch den Die-Anbringungsbereich erstrecken, und wobei die eine oder die mehreren Öffnungen im Allgemeinen rechtwinklig zu den Leitern der Vielzahl an Leitern ausgerichtet ist oder sind.
  12. Leiterrahmenstruktur nach Anspruch 11, wobei die Öffnungen die Form von länglichen Schlitzen aufweisen.
  13. Leiterahmenstruktur nach Anspruch 11, wobei die Öffnungen die Form von länglichen Schlitzen aufweisen, und wobei mindestens zwei der länglichen Schlitze Ende an Ende ausgerichtet sind.
  14. Leiterrahmenstruktur nach Anspruch 11, des weiteren umfassend eine Vielzahl an Rillen, die in dem Die-Anbringungsbereich ausgebildet sind.
  15. Verfahren zum Ausbilden eines Halbleiter-Die-Packages, wobei das Verfahren umfasst: (a) Anbringen eines Halbleiter-Dies, der eine erste Oberfläche und eine zweite Oberfläche umfasst, auf einem Die-Anbringungsbereich in einer Leiterrahmenstruktur unter Verwendung von Lot, wobei die Leiterrahmenstruktur eine oder mehrere Öffnungen, die sich durch den Die-Anbringungsbereich erstrecken, und eine Vielzahl an Leitern, die sich von dem Die-Anbringungsbereich weg erstrecken, umfasst, und wobei die eine oder die mehreren Öffnungen im Allgemeinen rechtwinklig zu den Richtungen der Leiter der Vielzahl an Leitern ausgerichtet ist oder sind; und (b) Vergießen eines Vergussmaterials mindestens teilweise um das Halbleiter-Die und den Die-Anbringungsbereich, wobei das Vergussmaterial in die eine oder die mehreren Öffnungen in dem Die-Anbringungsbereich der Leiterrahmenstruktur gelangt.
  16. Verfahren nach Anspruch 15, wobei das Halbleiter-Die einen vertikalen Leistungs-MOSFET umfasst.
  17. Verfahren nach Anspruch 15, wobei die Leiterrahmenstruktur Kupfer umfasst.
  18. Verfahren nach Anspruch 15, wobei die Öffnungen die Form von länglichen Schlitzen aufweisen, und wobei mindestens zwei der länglichen Schlitze Ende an Ende ausgerichtet sind.
  19. Verfahren nach Anspruch 15, wobei die Leiterrahmenstruktur Kupfer oder eine Kupferlegierung umfasst.
  20. Halbleiter-Die-Package umfassend: (a) ein Halbleiter-Die, das eine erste Oberfläche und eine zweite Oberfläche umfasst; (b) eine Leiterrahmenstruktur, die einen Die-Anbringungsbereich und eine Vielzahl an Leitern, die sich von dem Die-Anbringungsbereich weg erstrecken, umfasst, wobei der Die-Anbringungsbereich eine oder mehrere Rillen in dem Die-Anbringungsbereich umfasst, und wobei das Halbleiter-Die unter Verwendung von Lot, das in der einen oder den mehreren Rillen angeordnet ist, auf den Die-Anbringungsbereich der Leiterrahmenstruktur montiert wird; und (c) ein Vergussmaterial, das mindestens Abschnitte des Die-Anbringungsbereichs der Leiterrahmenstruktur und des Halbleiter-Dies umgibt.
  21. Halbleiter-Die-Package nach Anspruch 20, wobei der Die-Anbringungsbereich mindestens eine Öffnung umfasst, die sich durch den Die-Anbringungsbereich erstreckt.
  22. Halbleiter-Die-Package nach Anspruch 21, wobei die Öffnung die Form eines Schlitzes aufweist und der Schlitz im Allgemeinen rechtwinklig zu den Leitern der Vielzahl an Leitern ausgerichtet ist.
  23. Halbleiter-Die-Package nach Anspruch 21, wobei die Öffnung die Form eines Schlitzes aufweist und der Schlitz im Allgemeinen parallel zu den Leitern der Vielzahl an Leitern ausgerichtet ist.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7727813B2 (en) 2007-11-26 2010-06-01 Infineon Technologies Ag Method for making a device including placing a semiconductor chip on a substrate
US7851908B2 (en) 2007-06-27 2010-12-14 Infineon Technologies Ag Semiconductor device

Families Citing this family (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7122884B2 (en) * 2002-04-16 2006-10-17 Fairchild Semiconductor Corporation Robust leaded molded packages and methods for forming the same
US6867481B2 (en) * 2003-04-11 2005-03-15 Fairchild Semiconductor Corporation Lead frame structure with aperture or groove for flip chip in a leaded molded package
WO2005000568A2 (en) * 2003-06-25 2005-01-06 Advanced Interconnect Technologies Limited Lead frame device with vented die flag
US6919625B2 (en) * 2003-07-10 2005-07-19 General Semiconductor, Inc. Surface mount multichip devices
US7196313B2 (en) * 2004-04-02 2007-03-27 Fairchild Semiconductor Corporation Surface mount multi-channel optocoupler
JP4401253B2 (ja) * 2004-06-30 2010-01-20 Ｎｅｃエレクトロニクス株式会社 電子部品用パッケージ及びそれを用いた半導体装置
DE102004041088B4 (de) * 2004-08-24 2009-07-02 Infineon Technologies Ag Halbleiterbauteil in Flachleitertechnik mit einem Halbleiterchip und Verfahren zu seiner Herstellung
US7256479B2 (en) * 2005-01-13 2007-08-14 Fairchild Semiconductor Corporation Method to manufacture a universal footprint for a package with exposed chip
JP4499577B2 (ja) * 2005-01-19 2010-07-07 三菱電機株式会社 半導体装置
AT504250A2 (de) 2005-06-30 2008-04-15 Fairchild Semiconductor Halbleiterchip-packung und verfahren zur herstellung derselben
US20070045785A1 (en) * 2005-08-30 2007-03-01 Noquil Jonathan A Reversible-multiple footprint package and method of manufacturing
US7285849B2 (en) * 2005-11-18 2007-10-23 Fairchild Semiconductor Corporation Semiconductor die package using leadframe and clip and method of manufacturing
US20090057852A1 (en) * 2007-08-27 2009-03-05 Madrid Ruben P Thermally enhanced thin semiconductor package
US7371616B2 (en) 2006-01-05 2008-05-13 Fairchild Semiconductor Corporation Clipless and wireless semiconductor die package and method for making the same
US20070164428A1 (en) * 2006-01-18 2007-07-19 Alan Elbanhawy High power module with open frame package
US7868432B2 (en) * 2006-02-13 2011-01-11 Fairchild Semiconductor Corporation Multi-chip module for battery power control
US7768075B2 (en) * 2006-04-06 2010-08-03 Fairchild Semiconductor Corporation Semiconductor die packages using thin dies and metal substrates
US7618896B2 (en) 2006-04-24 2009-11-17 Fairchild Semiconductor Corporation Semiconductor die package including multiple dies and a common node structure
US7859089B2 (en) * 2006-05-04 2010-12-28 International Rectifier Corporation Copper straps
US7663211B2 (en) * 2006-05-19 2010-02-16 Fairchild Semiconductor Corporation Dual side cooling integrated power device package and module with a clip attached to a leadframe in the package and the module and methods of manufacture
US7656024B2 (en) 2006-06-30 2010-02-02 Fairchild Semiconductor Corporation Chip module for complete power train
US7733659B2 (en) * 2006-08-18 2010-06-08 Delphi Technologies, Inc. Lightweight audio system for automotive applications and method
US7564124B2 (en) * 2006-08-29 2009-07-21 Fairchild Semiconductor Corporation Semiconductor die package including stacked dice and heat sink structures
US8106501B2 (en) * 2008-12-12 2012-01-31 Fairchild Semiconductor Corporation Semiconductor die package including low stress configuration
US7768105B2 (en) 2007-01-24 2010-08-03 Fairchild Semiconductor Corporation Pre-molded clip structure
US7821116B2 (en) * 2007-02-05 2010-10-26 Fairchild Semiconductor Corporation Semiconductor die package including leadframe with die attach pad with folded edge
KR101391925B1 (ko) * 2007-02-28 2014-05-07 페어차일드코리아반도체 주식회사 반도체 패키지 및 이를 제조하기 위한 반도체 패키지 금형
KR101489325B1 (ko) 2007-03-12 2015-02-06 페어차일드코리아반도체 주식회사 플립-칩 방식의 적층형 파워 모듈 및 그 파워 모듈의제조방법
US7659531B2 (en) * 2007-04-13 2010-02-09 Fairchild Semiconductor Corporation Optical coupler package
US7683463B2 (en) * 2007-04-19 2010-03-23 Fairchild Semiconductor Corporation Etched leadframe structure including recesses
US8067834B2 (en) * 2007-08-21 2011-11-29 Hvvi Semiconductors, Inc. Semiconductor component
US7902657B2 (en) * 2007-08-28 2011-03-08 Fairchild Semiconductor Corporation Self locking and aligning clip structure for semiconductor die package
US7737548B2 (en) * 2007-08-29 2010-06-15 Fairchild Semiconductor Corporation Semiconductor die package including heat sinks
US20090057855A1 (en) * 2007-08-30 2009-03-05 Maria Clemens Quinones Semiconductor die package including stand off structures
US20090140266A1 (en) * 2007-11-30 2009-06-04 Yong Liu Package including oriented devices
US7589338B2 (en) * 2007-11-30 2009-09-15 Fairchild Semiconductor Corporation Semiconductor die packages suitable for optoelectronic applications having clip attach structures for angled mounting of dice
KR20090062612A (ko) * 2007-12-13 2009-06-17 페어차일드코리아반도체 주식회사 멀티 칩 패키지
US7781872B2 (en) * 2007-12-19 2010-08-24 Fairchild Semiconductor Corporation Package with multiple dies
US20090166826A1 (en) * 2007-12-27 2009-07-02 Janducayan Omar A Lead frame die attach paddles with sloped walls and backside grooves suitable for leadless packages
US7791084B2 (en) 2008-01-09 2010-09-07 Fairchild Semiconductor Corporation Package with overlapping devices
US8106406B2 (en) 2008-01-09 2012-01-31 Fairchild Semiconductor Corporation Die package including substrate with molded device
US7626249B2 (en) * 2008-01-10 2009-12-01 Fairchild Semiconductor Corporation Flex clip connector for semiconductor device
US20090179315A1 (en) * 2008-01-14 2009-07-16 Armand Vincent Jereza Semiconductor Die Packages Having Solder-free Connections, Systems Using the Same, and Methods of Making the Same
US20090194856A1 (en) * 2008-02-06 2009-08-06 Gomez Jocel P Molded package assembly
KR101524545B1 (ko) * 2008-02-28 2015-06-01 페어차일드코리아반도체 주식회사 전력 소자 패키지 및 그 제조 방법
US8018054B2 (en) * 2008-03-12 2011-09-13 Fairchild Semiconductor Corporation Semiconductor die package including multiple semiconductor dice
US7768108B2 (en) * 2008-03-12 2010-08-03 Fairchild Semiconductor Corporation Semiconductor die package including embedded flip chip
KR101519062B1 (ko) * 2008-03-31 2015-05-11 페어차일드코리아반도체 주식회사 반도체 소자 패키지
US20090278241A1 (en) * 2008-05-08 2009-11-12 Yong Liu Semiconductor die package including die stacked on premolded substrate including die
DE102008042335A1 (de) * 2008-09-24 2010-03-25 Robert Bosch Gmbh Gehäuse für eine elektrische Schaltung
US8193618B2 (en) 2008-12-12 2012-06-05 Fairchild Semiconductor Corporation Semiconductor die package with clip interconnection
US7816784B2 (en) * 2008-12-17 2010-10-19 Fairchild Semiconductor Corporation Power quad flat no-lead semiconductor die packages with isolated heat sink for high-voltage, high-power applications, systems using the same, and methods of making the same
US7973393B2 (en) * 2009-02-04 2011-07-05 Fairchild Semiconductor Corporation Stacked micro optocouplers and methods of making the same
US8222718B2 (en) * 2009-02-05 2012-07-17 Fairchild Semiconductor Corporation Semiconductor die package and method for making the same
US8216885B2 (en) * 2009-10-19 2012-07-10 Texas Instruments Incorporated Methods and devices for manufacturing cantilever leads in a semiconductor package
US8492887B2 (en) * 2010-03-25 2013-07-23 Stats Chippac Ltd. Integrated circuit packaging system with leadframe and method of manufacture thereof
CN102005431B (zh) * 2010-09-04 2011-12-07 江苏长电科技股份有限公司 双面图形芯片倒装先镀后刻单颗封装方法
CN102005430B (zh) * 2010-09-04 2011-12-21 江苏长电科技股份有限公司 双面图形芯片倒装先镀后刻模组封装方法
US8421204B2 (en) 2011-05-18 2013-04-16 Fairchild Semiconductor Corporation Embedded semiconductor power modules and packages
US8653635B2 (en) * 2011-08-16 2014-02-18 General Electric Company Power overlay structure with leadframe connections
CN102376671A (zh) * 2011-11-29 2012-03-14 杭州矽力杰半导体技术有限公司 引线框架以及应用其的倒装芯片式半导体封装结构
US8841758B2 (en) 2012-06-29 2014-09-23 Freescale Semiconductor, Inc. Semiconductor device package and method of manufacture
JP5910456B2 (ja) * 2012-10-22 2016-04-27 株式会社豊田自動織機 半導体装置
US10269688B2 (en) 2013-03-14 2019-04-23 General Electric Company Power overlay structure and method of making same
JP2015142072A (ja) * 2014-01-30 2015-08-03 株式会社東芝 半導体装置
TWI560845B (en) * 2014-12-04 2016-12-01 Alpha & Omega Semiconductor Method of manufacturing a semiconductor package having a small gate clip and clip frame
US9496193B1 (en) 2015-09-18 2016-11-15 Infineon Technologies Ag Semiconductor chip with structured sidewalls
CN105789167A (zh) * 2016-03-15 2016-07-20 昂宝电子（上海）有限公司 集成电路芯片封装装置、和引线框架
WO2017189224A1 (en) * 2016-04-26 2017-11-02 Linear Technology Corporation Mechanically-compliant and electrically and thermally conductive leadframes for component-on-package circuits
US9911684B1 (en) * 2016-08-18 2018-03-06 Semiconductor Components Industries, Llc Holes and dimples to control solder flow
CN108231612B (zh) * 2017-12-30 2020-05-12 无锡固电半导体股份有限公司 一种硅npn型功率晶体管的封装制作方法
US10497635B2 (en) 2018-03-27 2019-12-03 Linear Technology Holding Llc Stacked circuit package with molded base having laser drilled openings for upper package
DE102018128109A1 (de) 2018-11-09 2020-05-14 Infineon Technologies Ag Ein clip mit einem diebefestigungsabschnitt, der konfiguriert ist, um das entfernen von hohlräumen beim löten zu fördern
US11844178B2 (en) 2020-06-02 2023-12-12 Analog Devices International Unlimited Company Electronic component
CN117253871B (zh) * 2023-11-20 2024-02-13 佛山市蓝箭电子股份有限公司 一种半导体封装器件及其封装方法

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US632A (en) * 1838-03-17 David beuce
BE767758A (fr) 1971-05-27 1971-10-18 Weghsteen Pierre J Gaine souple pour un recipient.
US4942452A (en) * 1987-02-25 1990-07-17 Hitachi, Ltd. Lead frame and semiconductor device
USRE37690E1 (en) * 1987-02-25 2002-05-07 Hitachi, Ltd. Lead frame and semiconductor device
US5150193A (en) * 1987-05-27 1992-09-22 Hitachi, Ltd. Resin-encapsulated semiconductor device having a particular mounting structure
US4942454A (en) * 1987-08-05 1990-07-17 Mitsubishi Denki Kabushiki Kaisha Resin sealed semiconductor device
US5105259A (en) * 1990-09-28 1992-04-14 Motorola, Inc. Thermally enhanced semiconductor device utilizing a vacuum to ultimately enhance thermal dissipation
DE69227937T2 (de) * 1991-02-12 1999-05-12 Matsushita Electronics Corp Leiterrahmen und in Harz versiegelte Halbleitervorrichtung dafür
BR9206635A (pt) 1991-10-18 1995-10-24 Leer Koninklijke Emballage Sistema de distribuição de fluido
KR100552353B1 (ko) * 1992-03-27 2006-06-20 가부시키가이샤 히타치초엘에스아이시스템즈 리이드프레임및그것을사용한반도체집적회로장치와그제조방법
JPH0621317A (ja) * 1992-07-02 1994-01-28 Seiko Epson Corp 半導体パッケージの製造方法
JPH0878605A (ja) * 1994-09-01 1996-03-22 Hitachi Ltd リードフレームおよびそれを用いた半導体集積回路装置
JPH08236683A (ja) * 1995-02-28 1996-09-13 Nec Corp リードフレーム
US5789809A (en) * 1995-08-22 1998-08-04 National Semiconductor Corporation Thermally enhanced micro-ball grid array package
JPH09116077A (ja) * 1995-10-18 1997-05-02 Matsushita Electric Works Ltd リードフレーム付き基板、及びそれを用いた半導体装置
JPH09129811A (ja) * 1995-10-30 1997-05-16 Mitsubishi Electric Corp 樹脂封止型半導体装置
JPH09153586A (ja) * 1995-12-01 1997-06-10 Texas Instr Japan Ltd 半導体装置、その製造方法、及びリードフレーム
US5637916A (en) * 1996-02-02 1997-06-10 National Semiconductor Corporation Carrier based IC packaging arrangement
TW330337B (en) * 1997-05-23 1998-04-21 Siliconware Precision Industries Co Ltd Semiconductor package with detached die pad
US6133634A (en) * 1998-08-05 2000-10-17 Fairchild Semiconductor Corporation High performance flip chip package
JP4260263B2 (ja) * 1999-01-28 2009-04-30 株式会社ルネサステクノロジ 半導体装置
TW428295B (en) * 1999-02-24 2001-04-01 Matsushita Electronics Corp Resin-sealing semiconductor device, the manufacturing method and the lead frame thereof
KR100335480B1 (ko) * 1999-08-24 2002-05-04 김덕중 칩 패드가 방열 통로로 사용되는 리드프레임 및 이를 포함하는반도체 패키지
JP2001244292A (ja) * 2000-03-01 2001-09-07 Mitsubishi Electric Corp 半導体装置のワイヤボンデイング装置およびワイヤボンデイング方法
US6624522B2 (en) * 2000-04-04 2003-09-23 International Rectifier Corporation Chip scale surface mounted device and process of manufacture
US6870254B1 (en) * 2000-04-13 2005-03-22 Fairchild Semiconductor Corporation Flip clip attach and copper clip attach on MOSFET device
US6989588B2 (en) * 2000-04-13 2006-01-24 Fairchild Semiconductor Corporation Semiconductor device including molded wireless exposed drain packaging
US6845251B2 (en) * 2000-11-29 2005-01-18 Visteon Global Technologies, Inc. Advanced voice recognition phone interface for in-vehicle speech recognition applications
US6798044B2 (en) * 2000-12-04 2004-09-28 Fairchild Semiconductor Corporation Flip chip in leaded molded package with two dies
US6753605B2 (en) * 2000-12-04 2004-06-22 Fairchild Semiconductor Corporation Passivation scheme for bumped wafers
US6469384B2 (en) * 2001-02-01 2002-10-22 Fairchild Semiconductor Corporation Unmolded package for a semiconductor device
US7119447B2 (en) * 2001-03-28 2006-10-10 International Rectifier Corporation Direct fet device for high frequency application
JP4112816B2 (ja) * 2001-04-18 2008-07-02 株式会社東芝 半導体装置および半導体装置の製造方法
US6683375B2 (en) * 2001-06-15 2004-01-27 Fairchild Semiconductor Corporation Semiconductor die including conductive columns
US6828661B2 (en) * 2001-06-27 2004-12-07 Matsushita Electric Industrial Co., Ltd. Lead frame and a resin-sealed semiconductor device exhibiting improved resin balance, and a method for manufacturing the same
US7084488B2 (en) * 2001-08-01 2006-08-01 Fairchild Semiconductor Corporation Packaged semiconductor device and method of manufacture using shaped die
US6633030B2 (en) * 2001-08-31 2003-10-14 Fiarchild Semiconductor Surface mountable optocoupler package
US6891256B2 (en) * 2001-10-22 2005-05-10 Fairchild Semiconductor Corporation Thin, thermally enhanced flip chip in a leaded molded package
US6566749B1 (en) * 2002-01-15 2003-05-20 Fairchild Semiconductor Corporation Semiconductor die package with improved thermal and electrical performance
FR2836281B1 (fr) * 2002-02-20 2004-07-09 St Microelectronics Sa Grille conductrice plate pour boitier semi-conducteur
US6777800B2 (en) * 2002-09-30 2004-08-17 Fairchild Semiconductor Corporation Semiconductor die package including drain clip
US6943434B2 (en) * 2002-10-03 2005-09-13 Fairchild Semiconductor Corporation Method for maintaining solder thickness in flipchip attach packaging processes
US6867481B2 (en) 2003-04-11 2005-03-15 Fairchild Semiconductor Corporation Lead frame structure with aperture or groove for flip chip in a leaded molded package

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7851908B2 (en) 2007-06-27 2010-12-14 Infineon Technologies Ag Semiconductor device
US7727813B2 (en) 2007-11-26 2010-06-01 Infineon Technologies Ag Method for making a device including placing a semiconductor chip on a substrate

Also Published As

Publication number Publication date
US6867481B2 (en) 2005-03-15
WO2004093128A3 (en) 2006-08-03
US20050133893A1 (en) 2005-06-23
TWI363409B (en) 2012-05-01
US7525179B2 (en) 2009-04-28
US20040201081A1 (en) 2004-10-14
US20060284291A1 (en) 2006-12-21
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WO2004093128A2 (en) 2004-10-28
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CN1969383A (zh) 2007-05-23

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