DE112004000258T5 - Alternativer Entwurf für ein Flip Chip in Leaded Molded Package und Verfahren zur Herstellung - Google Patents

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Abstract

Verfahren zum Herstellen eines Halbleitergehäuses umfassend:
(a) Vergießen eines Vergussmaterials um einen Leiterrahmenaufbau, der einen Chipanbringungsbereich und eine Vielzahl an Leitern aufweist, wobei der Chipanbringungsbereich durch ein Fenster in dem Vergussmaterial freigelegt wird; und
(b) nach (a), Montieren eines Halbleiterchips an den Chipanbringungsbereich unter Verwendung eines Flipchip-Montageprozesses.

Description

  • QUERVERWEIS ZU IN BEZIEHUNG STEHENDEN ANMELDUNGEN
  • Diese Patentanmeldung ist eine nicht vorläufige Patentanmeldung der U.S. Patentanmeldung Nr. 60/446,981, die am 11. Februar 2003 eingereicht wurde und hierin durch Bezugnahme vollständig mit eingeschlossen ist.
  • HINTERGRUND DER ERFINDUNG
  • Ein Flipchip in Leaded Molded Package (FLMP) ist in der US-Patentanmeldung Nr. 09/464,717 beschrieben. In einem herkömmlichen FLMP-Gehäuse ist die Rückseite eines Siliziumchips durch ein Fenster in einem Vergussmaterial freigelegt. Die Rückseite des Chips kann im Wesentlichen in einem direkten thermischen und elektrischen Kontakt mit einem Schaltkreissubstrat wie beispielsweise einer Leiterplatte stehen.
  • Wenn das FLMP-Gehäuse (Package) hergestellt wird, wird ein Vergussprozess ausgeführt, nachdem der Chip an einem Leiterrahmenaufbau angebracht wird. Um die Rückseite des Chips von Vergussmassenüberstand und Vergussgräten sauber zu halten, ist das Gehäuse so entworfen, dass zwischen dem Formhohlraum und der Rückseite des Siliziumchips kein Zwischenraum vorhanden ist. Während der Herstellung steht der Chip nach dem Klemmen des Formwerkzeugs mit dem Formwerkzeug in Kontakt. Da der Chip spröde ist und da das Gehäuse dünn ist, ist die Mög lichkeit für einen Bruch des Chips und eine Trennung zwischen dem Chip und dem Leiterrahmen problematisch.
  • Ausführungsformen der Erfindung richten sich auf diese und andere Probleme.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Ausführungsformen der Erfindung richten sich auf Halbleitergehäuse und Verfahren zum Produzieren von Halbleitergehäusen.
  • Eine Ausführungsform der Erfindung richtet sich auf ein Verfahren zum Herstellen eines Halbleitergehäuses, das umfasst: (a) Vergießen eines Vergussmaterials um einen Leiterrahmenaufbau mit einem Chipanbringungsbereich und einer Vielzahl an Leitern, wobei der Chipanbringungsbereich durch ein Fenster in dem Vergussmaterial freigelegt wird; und (b) nach (a), Montieren eines Halbleiterchips auf den Chipanbringungsbereich unter Verwendung eines Flipchip-Montageprozesses.
  • Eine weitere Ausführungsform der Erfindung richtet sich auf ein Halbleitergehäuse, das umfasst: (a) einen Leiterrahmenaufbau, der einen Chipanbringungsbereich und eine Vielzahl an Leitern umfasst; (b) ein Vergussmaterial, mit dem mindestens ein Abschnitt des Leiterrahmenaufbaus vergossen wird, und bei dem das Vergussmaterial ein Fenster umfasst; und (c) einen Halbleiterchip, der auf den Chipanbringungsbereich montiert ist.
  • Eine weitere Ausführungsform der Erfindung richtet sich auf eine elektrische Baugruppe, die umfasst: ein Halbleitergehäuse, umfassend (a) einen Leiterrahmenaufbau, der einen Chipanbringungsbereich und eine Vielzahl an Leitern umfasst, (b) ein Vergussmaterial, mit dem mindestens ein Abschnitt des Leiterrahmenaufbaus vergossen wird, und bei dem das Vergussmaterial ein Fenster umfasst, und (c) einen Halbleiterchip, der einen Rand umfasst, der auf den Chipanbringungsbereich montiert ist, wobei sich der Halbleiterchip in dem Fenster befindet, und wobei ein Zwischenraum zwischen dem Rand und dem Vergussmaterial vorhanden ist; und ein Schaltkreissubstrat, bei dem das Halbleitergehäuse an das Schaltkreissubstrat montiert ist.
  • Diese und andere Ausführungsformen der Erfindung sind unten detaillierter beschrieben.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1(a) zeigt eine perspektivische Draufsicht eines Halbleitergehäuses gemäß einer Ausführungsform der Erfindung.
  • 1(b) zeigt eine perspektivische Unteransicht des Gehäuses in 1(a).
  • 1(c) zeigt eine Seitenschnittansicht des Halbleitergehäuses in 1(a) und 1(b), das auf ein Schaltkreissubstrat montiert ist.
  • 1(d) zeigt eine Gehäuseausgestaltung mit nur einem Chip.
  • 2 zeigt eine Gehäuseausgestaltung mit zwei Chips.
  • 3(a) zeigt eine perspektivische Draufsicht des Gehäuses gemäß einer weiteren Ausführungsform der Erfindung.
  • 3(b) zeigt eine perspektivische Unteransicht des Gehäuses in 3(a).
  • 3(c) zeigt eine perspektivische Draufsicht des Gehäuses in 3(a) mit einem Wärmeplattenaufbau.
  • 3(d) zeigt eine Seitenschnittansicht eines Gehäuses in 3(a) und 3(b).
  • 4(a)–4(f) zeigen verschiedene Erläuterungen eines Gehäuses, wie es gebildet wird.
  • 5 zeigt eine auseinandergezogene Ansicht eines Gehäuses gemäß einer Ausführungsform der Erfindung.
  • Diese und andere Ausführungsformen sind ausführlicher in der detaillierten Beschreibung beschrieben.
  • DETAILLIERTE BESCHREIBUNG
  • Ausführungsformen der Erfindung betreffen einen alternativen Entwurf und ein alternatives Herstellungsverfahren für ein FLMP-Gehäuse. In Ausführungsformen der Erfindung wird eine mechanische Spannung, die ein Halbleiterchip während eines Vergussprozesses erfährt, im Wesentlichen beseitigt. Wie oben erwähnt, kann eine mechanische Spannung während des Herstellungsprozesses eines Gehäuses zu Rissbildung am Chip oder Rissbildung am Lot führen. Ausführungsformen der Erfindung beseitigen auch die Möglichkeit eines Vergussmassenüberstands oder einer Vergussharzverunreinigung an einer freigelegten Rückseite eines Chips.
  • Wenn Ausführungsformen der Erfindung verwendet werden, ist es möglich, dünnere Gehäuse (z.B. weniger als etwa 0,5 mm Höhe) zu erzeugen, wobei dies bei einem Standard-FLMP-Herstellungsverfahren schwer zu erreichen ist. In einigen Ausführungsformen bietet eine Öffnung an der Oberseite des Gehäuses auch eine optimale Verwendung einer zusätzlichen Wärmesenke wie beispielsweise ein Wärmeplattenaufbau, um eine bessere thermische Dissipation vorzusehen.
  • Für das Halbleitergehäuse kann ein vorplattierter und/oder vorgefertigter Leiterahmenaufbau auf Kupferbasis, eine Vorformtechnik, die einen vorgeformten Leiterrahmenaufbau erzeugt, ein Halbleiterchip mit oder ohne Lötperlen, und eine Zwischenlötpaste verwendet werden. Die Details und Vorteile der Verwendung jeder dieser Merkmale werden nachstehend erklärt.
  • Erstens ist Kupfer ein ausgezeichneter elektrischer und thermischer Leiter, und deshalb sind Kupferleiterrahmenaufbauten in Ausführungsformen der Erfindung bevorzugt. In einigen Ausführungsformen kann der Leiterrahmenaufbau mit Metallen wie beispielsweise NiPdAu vorplattiert sein. Ein Vorplattieren des Leiterrahmenaufbaus reduziert das Aussetzen des Gehäuses an Chemikalien, da das fertige Gehäuse Chemikalien wie beispielsweise Plattierchemikalien nicht ausgesetzt werden muss, nachdem es ausgebildet ist. Ein Vorplattieren eines Leiterrahmenaufbaus ermöglicht auch, dass der Leiterrahmenaufbau hohen Aufschmelztemperaturen ausgesetzt wird, ohne zu schmelzen. Ein Vorfertigen des Leiterrahmenaufbaus beseitigt auch die mechanischen Spannungen aufgrund des Leiterausbildungsprozesses, die von dem Gehäuse absorbiert werden müssten.
  • Zweitens kann in den Ausführungsformen der Erfindung eine Vorformtechnik verwendet werden, um einen vorgeformten Leiterrahmenaufbau auszubilden. Der vorgeformte Leiterrahmenaufbau ist ein wünschenswertes Merkmal von Ausführungsformen der Erfindung. In dem vorgeformten Leiterrahmenaufbau können der Leiterrahmenaufbau und das Vergussmaterial zusammengefügt sein. Der vorgeformte Leiterrahmenaufbau kann eine freigelegte Leiterrahmenoberfläche zur Chipanbringung ohne Verwendung eines Films oder Klebebands bereitstellen. Es ist möglich, die Ebenheit der Chiprückseite in Bezug auf die freigelegten Leiter des Leiterrahmenaufbaus in Abhängigkeit von der Gehäuseausgestaltung für die Drain-, Gate- und Source-Verbindungen mit dem Schaltkreissubstrat (z.B. eine Leiterplatte) beizubehalten. Der vorgeformte Leiterrahmenaufbau umfasst ein erstes Fenster zum Aufnehmen eines Chips und ein optionales zweites Fenster zum Aufnehmen einer Wärmesenke wie beispielsweise ein Wärmeplattenaufbau (für eine weitere thermische Dissipation).
  • Drittens kann eine Anordnung von Perlen oder Höckern in dem Chip als die elektrischen Source- und Gate-Anschlüsse für einen Transistorchip dienen. Sie dienen auch als Absorber für mechanische und thermische Spannungen zwischen dem Chip und dem Leiterrahmenaufbau. In dem herkömmlichen FLMP-Gehäuse sind die Perlen groß, so dass genug Platz vorgesehen ist, damit ein Vergussmaterial zwischen dem Siliziumchip und dem Leiterrahmenaufbau fließen kann. Für ein Standard-FLMP-Gehäuse ist auch ein weiches Lötperlenmaterial ideal, um die Druckspannung, die während des Vergussprozesses durch den Chip absorbiert wird, zu minimieren. Im Vergleich dazu können in den Ausführungsformen der Erfindung jedes Perlenmaterial und kleinere Höhen verwendet werden, da das Vergießen vor der Anbringung des Chips an den Leiterrahmenaufbau ausgeführt wird. Die Materialien und die Höhen der Perlen sind von Vergussprozesserwägungen unabhängig.
  • In Ausführungsformen der Erfindung kann das Gehäuse Siliziumchips mit Dicken bis hinunter zu 0,10 mm verwenden. Es wird auch eine Lötpaste verwendet, um die Perlen an einen Chip (speziell lotfreie Perlen) an den Leiterrahmenaufbau zu koppeln und somit eine elektrische und mechanische Verbindung vorzusehen. Die Perlen und die Lötpaste können in einigen Ausführungsformen Pb-basierte oder Pb-freie Lotmaterialien mit Schmelztemperaturen über 260°C sein. Die Perlen können ein lotfreies Material wie Kupfer und Gold umfassen.
  • Ausführungen der Erfindung stellen auch Leiterrahmenaufbauvariationen bereit, um gewünschten elektrischen Pinanordnungsausgestaltungen nachzukommen und mehrere Chips in einem einzelnen Gehäuse zu ermöglichen. Ausführungsformen der Erfindung stellen auch eine obere Fensteröffnung in dem Vergussmaterial bereit, um eine Wärmesenkeoption bereitzustellen. In einigen Ausführungsformen ist es auch möglich, einen dünneren Leiterrahmenaufbau, ein dünneres Vergussmaterial, einen dünneren Chip und kürzere Perlen zu verwenden, so dass ein Gehäuse, das eine Dicke von 0,50 mm oder weniger aufweist, hergestellt werden kann.
  • 1(a) zeigt ein Gehäuse 100 gemäß einer Ausführungsform der Erfindung. Das Gehäuse 100 umfasst ein Vergussmaterial 22 mit zwei Löchern 20 an der Oberseite des Gehäuses 100. Die Löcher 20 können vorgesehen sein, um eine bessere thermische Dissipation von dem Chip, der sich in dem Gehäuse 100 befindet, zu ermöglichen. Jedes geeignete Vergussmaterial 22, das zum Beispiel ein Epoxidvergussmaterial umfasst, kann verwendet werden. Das Gehäuse 100 umfasst auch eine Anzahl an Leitern 24, die einen Gate-Leiter 24(g) und eine Vielzahl an Source-Leitern 24(s) umfassen. Das erläuterte Gehäuse 100 weist sieben Source-Leiter und einen Gate-Leiter auf. Andere Ausführungsformen des Gehäuses können mehr oder weniger Leiter aufweisen.
  • Die Leiter 24 in dem Gehäuse 100 können ein Teil eines Leiterrahmenaufbaus sein. Der Begriff "Leiterrahmenaufbau", wie er hierin verwendet wird, kann sich auf einen Aufbau beziehen, der von einem Leiterrahmen abgeleitet ist. Ein typischer Leiterrahmenaufbau umfasst einen Source-Leiteraufbau und einen Gate-Leiteraufbau. Sowohl der Source-Leiteraufbau als auch der Gate-Leiteraufbau können einen oder mehrere Leiter aufweisen.
  • 1(b) zeigt eine Unterseitenansicht des Gehäuses 100. Das Gehäuse 100 umfasst einen Halbleiterchip 30. Eine Rückseite 30(a) des Halbleiterchips 30 kann durch ein Fenster in dem Vergussmaterial 22 gezeigt sein. Die Rückseite 30(a) des Chips 30, die dem Drain-Bereich eines Transistors in dem Chip 30 entspricht, kann metallisiert sein und fern von einem Chipanbringungsbereich des Leiterrahmenaufbaus liegen. Die gegenüberliegende Vorderseite des Chips 30 kann einem Source-Bereich und einem Gate-Bereich entsprechen oder diese umfassen und kann nahe bei dem Chipanbringungsbereich des Leiterrahmenaufbaus liegen. Die Chiprückseite 30(a) sieht einen elektrischen Anschluss vor und kann koplanar zu der Bodenoberfläche des Vergussmaterials 22 liegen, und kann koplanar zu den Enden der Leiter 24 liegen. Das Fenster in dem Vergussmaterial 22 ist geringfügig größer als die äußeren Ränder (und ebenen Abmessungen) des Chips 30.
  • Ein kleiner Zwischenraum 11 ist zwischen dem Vergussmaterial 22 und den äußeren Rändern des Chips 30 vorhanden. Dieser kleine Zwischenraum 11 ermöglicht auch, dass sich der Chip 30 unabhängig von dem Vergussmaterial 22 thermisch ausdehnt und zusammenzieht. Wie es ge zeigt ist, kann sich der Zwischenraum 11 um den gesamten Umfang des Chips 30 erstrecken. Es befindet sich kein Vergussmaterial zwischen den Lotverbindungsstellen, die den Leiterrahmenaufbau und den Chip 30 koppeln.
  • 1(c) zeigt eine Seitenschnittansicht einer elektrischen Baugruppe 103. Das Gehäuse 100, das in 1(a) und 1(b) gezeigt ist, ist in 1(c) auf ein Schaltkreissubstrat 55 montiert. Lot (nicht dargestellt) wie beispielsweise 63Sn/37Pb kann verwendet werden, um die Rückseite des Chips 30 und die Enden der Leiter 24 elektrisch an einen oder mehrere leitende Bereiche in dem Schaltkreissubstrat 55 zu koppeln. Wie es hierin gezeigt ist, ist ein kleiner Zwischenraum 11 zwischen dem Vergussmaterial 22 und den äußeren Rändern des Chips 30 vorhanden.
  • 1(d) zeigt den Leiterrahmenaufbau 38. Perlen oder Höcker 34, die den Chip 30 an den Leiterrahmenaufbau 36 anbringen, sind auch gezeigt. Es können Öffnungen 38 in dem Leiterrahmenaufbau 36 vorhanden sein, um zu ermöglichen, dass ein Vergussmaterial 22 durch den Leiterrahmenaufbau 36 fließt und sich an diesen fügt.
  • Die Halbleiterchips, die in den Halbleitergehäusen gemäß bevorzugter Ausführungsformen der Erfindung verwendet werden, umfassen vertikale Leistungstransistoren. Vertikale Leistungstransistoren umfassen VDMOS-Transistoren. Ein VDMOS-Transistor ist ein MOSFET, der zwei oder mehrere Halbleiterbereiche aufweist, die durch Diffusion gebildet sind. Er weist einen Source-Bereich, einen Drain-Bereich und ein Gate auf. Die Einrichtung ist dadurch vertikal, dass sich der Source-Bereich und der Drain-Bereich an gegenüberliegenden Oberflächen des Halbleiterchips befinden. Das Gate kann ein Gateaufbau mit Gräben oder ein ebener Gateaufbau sein, und ist an der gleichen Oberfläche ausgebildet wie der Source-Bereich. Gateaufbauten mit Gräben sind bevorzugt, da Gateaufbauten mit Gräben schmaler sind und weniger Platz in Anspruch nehmen als ebene Gateaufbauten. Während des Betriebs findet der Stromfluss von dem Source-Bereich zu dem Drain-Bereich in einer VDMOS-Einrichtung im Wesentlichen rechtwinklig zu den Chipoberflächen statt.
  • 2 zeigt ein Gehäuse 101 mit zwei Halbleiterchips 30(a), 30(b) und zwei entsprechenden Leiterrahmenaufbauten 36(a), 36(b) in einem einzigen Vergussmaterial. Jeder Leiterrahmenaufbau 36(a), 36(b) umfasst einen Gate-Leiter und eine Vielzahl an Source-Leitern. Öffnungen 38 befinden sich in den Chipanbringungsbereichen der Leiterrahmenaufbauten 36(a), 36(b). In anderen Ausführungsformen könnten noch mehr Leiterrahmenaufbauten und noch mehr Chips pro Gehäuse vorhanden sein.
  • 3(a) zeigt eine Draufsicht einer weiteren Ausführungsform der Erfindung. Das Gehäuse 100 umfasst ein oberes Fenster 58 in einem Vergussmaterial 22, das die Oberseite 24(x) eines Leiterrahmenaufbaus 24 freilegt. Die Oberseite 24(x) kann die Oberfläche sein, die der Oberfläche, an der der Chip angebracht ist, gegenüberliegt.
  • 3(b) zeigt eine Unterseitenansicht des Gehäuses 100, das in 3(a) gezeigt ist. Das Gehäuse 100 umfasst einen Chip 30, der sich in einem anderen Fenster in dem Vergussmaterial 22 befindet. Wie es gezeigt ist, ist die Rückseite 30(a) des Chips durch das Vergussmaterial 22 freigelegt. Das Gehäuse 100 kann somit erste und zweite Fenster an gegenüberliegenden Seiten des Gehäuses 100 aufweisen.
  • 3(c) zeigt einen Metallplattenaufbau 52, der an die Oberseite 24(x) des Leiterrahmenaufbaus 24 gekoppelt ist. Wie es gezeigt ist, weist der Metallplattenaufbau 52 einen ersten Abschnitt auf, der eben ist und an die Oberseite 24(x) des Leiterrahmenaufbaus gekoppelt ist und ein Bein aufweist, das sich an der Seite des Gehäuses 100 nach unten erstreckt. Das Bein des Metallplattenaufbaus 52 kann eine zusätzliche elektrische und/oder thermische Verbindung für das Gehäuse 100 mit einem darunterliegenden Schaltkreissubstrat (nicht dargestellt) vorsehen.
  • 3(d) zeigt eine Seitenschnittansicht des Gehäuses 100 ohne einen Metallplattenaufbau. Wie es gezeigt ist, ist ein Zwischenraum 15 zwischen den äußeren Rändern des Chips 30 und dem Vergussmaterial 22 vorhanden. Wie es gezeigt ist, liegt die Bodenoberfläche des Vergussmaterials 22 koplanar zu der Rückseite 30(a) des Chips und den Enden der Leiter 24(s). Wie es auch in 3(d) gezeigt ist, befindet sich kein Vergussmaterial zwischen den Verbindungsstellen, die den Leiterrahmenaufbau und den Chip 30 koppeln.
  • Die oben beschriebenen Ausführungsformen können auf jede geeignete Art und Weise hergestellt werden. Zum Beispiel kann eine erste Prozessflussoption die folgenden Prozesse umfassen: 1. Vorform-/Eingussentfernungs-/Entgratungsprozsse, 2. einen Wasserstrahlentgratungsprozess, 3. Lotaufbringungs-/Flipchip-Anbringungsprozesse und 4. einen Aufschmelzprozess. Dem Aufschmelzprozess können folgen: A. Leiterschneide-/Test-/Markierungsprozesse und B. Vereinzelungs-/Klebeband- und Aufrollprozesse. Dem Aufschmelzprozess können alternativ Vereinzelungs-/Test-/Markierungs-/Klebeband- und Aufrollprozesse folgen. In einem weiteren Beispiel ist eine zweite Prozessflussoption wie folgt: 1. Vorform-/Eingussentfernungs-/Entgratungs-/Leiterschneideprozesse, 2. Lotaufbringungs-/Flipchip-Anbringungsprozesse und 3. ein Aufschmelzprozess. Dem Aufschmelzprozess können des weiteren A. ein Test-/Markierungsprozess und B. Vereinzelungs-/Klebebandaufbringungs- und Aufrollprozesse folgen. Dem IR-Aufschmelzprozess können alternativ Vereinzelungs- /Test-/Markierungs-/Klebeband- und Aufrollprozessen folgen. Diese individuellen Prozesse sind Fachleuten bekannt.
  • In 4(a) bis 4(e) besteht der erste Schritt darin, den Leiterrahmenaufbau 24 mit dem Vergussmaterial 22 zu vergießen. In 4(a) wird der Leiterrahmenaufbau 24 in ein Formwerkzeug 60 gesetzt, wobei ein Hohlraum derart entworfen ist, dass er zu der beabsichtigten vordefinierten Gehäusedicke, -form und Leiterrahmenfreilegung passt. Ein Vergussmaterial kann sich verflüssigen und tritt in den Formhohlraum ein und verfestigt sich zwischen den Vergusschips des Formwerkzeugs 60. Nach dem Vergießen wird der ausgebildete vergossene Streifen (wenn der Leiterrahmen einer von vielen Leiterrahmen auf einem Streifen von Leiterrahmen ist) durch einen Eingussentfernungs-/Entgratungsprozess geführt, um die überschüssige Vergussmasse an den Leitern oder Leiterrahmenaufbauten zu entfernen. Wenn der vergossene Streifen ein weiteres Reinigen erfordert, kann der vergossene Streifen einem Wasserstrahlentgratungsprozess unterzogen werden. Wenn kein weiteres Reinigen erforderlich ist, besteht eine Prozessoption darin, alle ausgedehnten Leiter vollständig abzuschneiden, wobei die Verbindungsstege mit den Seiten der Chipanbringungsfelder der Leiterrahmenaufbauten verbunden bleiben. Dies kann vor der Anbringung des Halbleiterchips an den Leiterrahmenaufbauten durchgeführt werden.
  • Ein vergossener Leiterrahmenaufbau 99 ist in 4(b) gezeigt und umfasst ein Vergussmaterial 22 und einen Leiterrahmenaufbau. Wie es gezeigt ist, befindet sich in dem Vergussmaterial 22 ein relativ großes Fenster 98 zum Aufnehmen eines Chips. Das Fenster 98 legt den Chipanbringungsbereich 97 des Leiterrahmenaufbaus 24 frei.
  • In 4(c) können ein Lotaufbringungsprozess und ein Flipchip-Anbringungsprozess ausgeführt werden. Die Perle 34(a), die zum Beispiel 95PB/5Sn umfasst, kann auf dem Chip 30 in einer ersten Anordnung abgeschieden werden. Das Lotmaterial 34(b), das zum Beispiel 88Pb/10Sn/2Ag umfasst, kann an der freigelegten Oberfläche des Chipanbringungsbereichs des Leiterrahmenaufbaus 24 in einer zweiten Anordnung abgeschieden sein. Das Perlenmaterial 34(a) kann eine höhere Schmelztemperatur als das Lötpastenmaterial 34(b) aufweisen. (Das Lot, das verwendet wird, um das fertige Gehäuse an einem Schaltkreissubstrat anzubringen, kann eine niedrigere Schmelztemperatur aufweisen als die Materialien von der Perle oder der Lötpaste.) Wie es in 4(c) gezeigt ist, wird der mit Perlen versehene Chip 30 umgedreht, und die Anordnungen der Perlen- und Lötpastenmaterialien 34(a), 34(b) werden ausgerichtet und verbunden, um eine Anordnung an Verbindungsstellen auszubilden, die den Leiterrahmenaufbau 24 und den Chip 30 verbinden. Wie es gezeigt ist, passt der Halbleiterchip 30 in das Fenster in dem Vergussmaterial 22, und zwischen dem Chip 30 und den Rändern des Fensters in dem Vergussmaterial 22 ist ein kleiner Zwischenraum vorhanden. Die Rückseite des Chips 30 weist kein Restvergussmaterial auf, da der Vergussprozess bereits ausgeführt wurde.
  • Wie es in 4(d) gezeigt ist, gelangt die Kombination, nachdem der Chip an den Leiterrahmenaufbau angebracht ist, zu einem Aufschmelzofen, um die Lötpaste zu schmelzen und den Siliziumchip mit Perlen kohäsiv an den vorgeformten Leiterrahmen anzubringen. Geeignete Aufschmelztemperaturen können von Fachleuten ausgewählt werden.
  • In 4(e) und 4(f) können ein elektrischer Test und weitere Prozesse ausgeführt werden. Ein erster Ansatz ist, einen Streifentest und ein Markieren des Streifens auszuführen, bevor Vereinzelungs- und dann Klebe band- und Aufrollprozesse ausgeführt werden. Wenn die Leiter noch nicht geschnitten sind, kann das Schneiden der Leiter vor dem Streifentest ausgeführt werden. Der zweite Ansatz besteht darin, zuerst Leiterschneide- und Vereinzelungsprozesse auszuführen, und dann vor dem Ausführen eines Klebeband- und Aufrollprozesses einen Einheitentest und ein Markieren der Einheiten durchzuführen. 4(f) zeigt ein Gehäuse in einem Klebeband- und Aufrollprozess.
  • 5 zeigt eine auseinandergezogene Ansicht eines Gehäuses. Wie es gezeigt ist, umfasst das Gehäuse ein Vergussmaterial 22, dass an einen Leiterrahmenaufbau 24 gekoppelt ist. Ein Halbleiterchip 30 mit einer Anordnung von Perlen 34(a) ist mit einem Lötpastenmaterial 34(b) an den Leiterrahmenaufbau 24 gekoppelt.
  • Es sei angemerkt, dass die vorliegende Erfindung nicht auf die bevorzugten Ausführungsformen, die oben beschrieben sind, beschränkt ist, und es ist ersichtlich, dass die Variationen und Abwandlungen von Fachleuten im Geiste und Schutzumfang der vorliegenden Erfindung ausgeführt werden können. Des weiteren kann jede Ausführungsform oder können mehrere Ausführungsformen der Erfindung mit einer oder mehreren Ausführungsformen der Erfindung kombiniert werden, ohne vom Gedanken und Schutzumfang der Erfindung abzuweichen.
  • Der Offenbarungsgehalt aller vorläufigen und nicht vorläufigen U.S.-Patentanmeldungen und Veröffentlichungen, die oben genannt sind, ist für alle Zwecke hierin durch Bezugnahme vollständig mit eingeschlossen.
  • Zusammenfassung
  • Es ist ein Halbleitergehäuse offenbart. Das Gehäuse umfasst einen Leiterrahmenaufbau, der einen Chipanbringungsbereich und eine Vielzahl an Leitern umfasst. Mindestens ein Abschnitt des Leiterrahmenaufbaus wird mit einem Vergussmaterial vergossen, das ein Fenster umfasst. Ein Halbleiterchip, der einen Rand umfasst, ist auf den Chipanbringungsbereich montiert und befindet sich in dem Fenster. Ein Zwischenraum ist zwischen dem Rand des Halbleiterchips und dem Vergussmaterial vorhanden.

Claims (20)

  1. Verfahren zum Herstellen eines Halbleitergehäuses umfassend: (a) Vergießen eines Vergussmaterials um einen Leiterrahmenaufbau, der einen Chipanbringungsbereich und eine Vielzahl an Leitern aufweist, wobei der Chipanbringungsbereich durch ein Fenster in dem Vergussmaterial freigelegt wird; und (b) nach (a), Montieren eines Halbleiterchips an den Chipanbringungsbereich unter Verwendung eines Flipchip-Montageprozesses.
  2. Verfahren nach Anspruch 1, wobei der Halbleiterchip einen vertikalen Leistungs-MOSFET umfasst.
  3. Verfahren nach Anspruch 1, wobei die Vielzahl an Leitern mindestens einen Source-Leiter und mindestens einen Gate-Leiter umfasst.
  4. Verfahren nach Anspruch 1, des weiteren umfassend, nach (b): Aufschmelzen von Lot, das sich zwischen dem Chipanbringungsbereich des Leiterrahmens und dem Halbleiterchip befindet.
  5. Verfahren nach Anspruch 1, wobei der Chipanbringungsbereich mindestens eine Öffnung umfasst.
  6. Verfahren nach Anspruch 1, wobei das Vergießen ein Anordnen des Leiterrahmenaufbaus in einem Formwerkzeug umfasst.
  7. Verfahren nach Anspruch 1, des weiteren umfassend ein Abscheiden von Lot auf dem Chipanbringungsbereich des Leiterrahmenaufbaus und in dem Fenster.
  8. Verfahren nach Anspruch 1, wobei die Vielzahl an Leitern einen Source-Leiter und einen Gate-Leiter umfasst.
  9. Verfahren nach Anspruch 1, des weiteren umfassend: Anbringen eines Wärmeplattenaufbaus an den Leiterrahmenaufbau.
  10. Halbleitergehäuse umfassend: (a) einen Leiterrahmenaufbau, der einen Chipanbringungsbereich und eine Vielzahl an Leitern umfasst; (b) ein Vergussmaterial, mit dem mindestens ein Abschnitt des Leiterrahmenaufbaus vergossen wird, und wobei das Vergussmaterial ein Fenster umfasst; und (c) einen Halbleiterchip, der einen Rand umfasst, der auf den Chipanbringungsbereich montiert ist, wobei sich der Halbleiterchip in dem Fenster befindet, und wobei ein Zwischenraum zwischen dem Rand des Halbleiterchips und dem Vergussmaterial vorhanden ist.
  11. Halbleitergehäuse nach Anspruch 10, wobei der Leiterrahmenaufbau Kupfer umfasst.
  12. Halbleitergehäuse nach Anspruch 10, wobei der Halbleiterchip einen vertikalen Leistungstransistor umfasst, der einen Source-Bereich, einen Gate-Bereich und einen Drain-Bereich umfasst, wobei sich der Source-Bereich und der Gate-Bereich nahe bei dem Chipanbringungsbereich befinden, und der Drain-Bereich sich fern von dem Chipanbringungsbereich befindet.
  13. Halbleitergehäuse nach Anspruch 10, wobei das Halbleitergehäuse Perlen- und Lotverbindungsstellen zwischen dem Halbleiterchip und dem Leiterrahmenaufbau umfasst.
  14. Halbleitergehäuse nach Anspruch 10, wobei das Fenster Abmessungen aufweist, die größer sind als die lateralen Abmessungen des Halbleiterchips.
  15. Halbleitergehäuse nach Anspruch 10, wobei das Vergussmaterial ein Epoxidvergussmaterial umfasst.
  16. Halbleitergehäuse nach Anspruch 10, wobei das Fenster ein erstes Fenster ist, und wobei das Vergussmaterial ein zweites Fenster umfasst, wobei das zweite Fenster gegenüber dem Chipanbringungsbereich eine Oberfläche des Leiterrahmenaufbaus freilegt.
  17. Halbleitergehäuse nach Anspruch 16, des weiteren umfassend eine Wärmesenke, die durch das zweite Fenster an den Leiterrahmenaufbau gekoppelt ist.
  18. Halbleitergehäuse nach Anspruch 10, des weiteren umfassend eine Anordnung von Verbindungsstellen, die den Halbleiterchip und den Leiterrahmenaufbau koppeln, wobei die Anordnung von Verbindungsstellen ein Perlenmaterial mit oder ohne Lot und ein Lötpastenmaterial mit verschiedenen Schmelztemperaturen umfasst.
  19. Elektrische Baugruppe, umfassend: ein Halbleitergehäuse umfassend (a) einen Leiterrahmenaufbau, der einen Chipanbringungsbereich und eine Vielzahl an Leitern umfasst, (b) ein Vergussmaterial, mit dem mindestens ein Abschnitt des Leiterrahmenaufbaus vergossen wird, und wobei das Vergussmaterial ein Fenster umfasst, und (c) einen Halbleiterchip, der einen Rand umfasst, der auf den Chipanbringungsbereich montiert ist, wobei sich der Halbleiterchip in dem Fenster befindet, und wobei ein Zwischenraum zwischen dem Rand und dem Vergussmaterial vorhanden ist; und ein Schaltkreissubstrat, wobei das Halbleitergehäuse an das Schaltkreissubstrat montiert ist.
  20. Elektrische Baugruppe nach Anspruch 19, die des weiteren ein Lot umfasst, das den Halbleiterchip koppelt.
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