KR20080080347A - 이중 노출면을 가진 패키징 반도체 장치 및 그 제조 방법 - Google Patents

이중 노출면을 가진 패키징 반도체 장치 및 그 제조 방법 Download PDF

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KR20080080347A
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leads
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루벤 피. 마드리드
로멜 엔. 마나타드
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페어차일드 세미컨덕터 코포레이션
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Abstract

청구된 본 발명은 이중 노출된 표면을 가지는 패키징 반도체 장치 및 장치를 제조하는 방법에 관한 것이다. 열적 클립 및 하나 이상의 소스 패드는 장치를 패키지 하기 위해 사용된 비전도성 몰딩재를 통해 장치의 양 말단부에 노출된다. 열적 클립 및 소스 패드는 상부 또는 하부-노출일 수 있다. 게이트, 소스 및 드레인 리드는 몰딩재를 통해 노출되고, 모든 리드는 하부-노출 표면과 동일 평면상에 있게 된다. 장치는 다중 반도체 다이 또는 다양한 크기인 다이를 가지는 동시에, 단일, 일정한 풋프린트를 가진다. 제조 방법은 반도체 다이를 열적 클립에 부착한 후, 부착된 열적 클립을 가지는 다이를 리드 프레임에 부착하는 단계가 필요하다. 그 후 최종 장치는 순서대로 몰딩되고, 마킹되고, 트리밍되고 싱귤레이팅되어 2 중 노출된 표면을 가지는 패키징 반도체 장치를 생성한다.
패키징 반도체 장치, 비전도성 몰딩재, 게이트 리드, 소스 리드, 드레인 리드, 반도체 다이, 반-에칭부, 열적 클립, 솔더 페이스트

Description

이중 노출면을 가진 패키징 반도체 장치 및 그 제조 방법{PACKAGED SEMICONDUCTOR DEVICE WITH DUAL EXPOSED SURFACES AND METHOD OF MANUFACTURING}
본 출원은 2006년 2월 28일에 제출된 미국 실용특허 출원 제11/364,399 호에 대해 우선권을 청구하며, 이는 2005년 12월 30일에 제출된 미국 특허출원 제60/755,241 호의 국내 우선권의 이익을 청구한다.
본 발명은 패키징 반도체 장치 및 패키징 장치를 제조하는 방법에 대한 것이다.
반도체 장치는 셀폰 및 랩탑 컴퓨터 등의 많은 소비 전자 제품에서 사용된다. 그러나, 전에 반도체는 사용되는 제품에 할당되는 공간에 맞도록 설계되어야 하고, 이외에 장치 그 자체 동작으로부터 발생되는 다른 문제들과 없어야 한다.
우선, 다이(die)가 동작시에 열을 발생하기 때문에, 반도체 다이로부터 열을 제거하는 동시에 동작되도록 함이 바람직하다. 열이 다이의 효능을 낮게 하거나 장치에 치명적으로 영향을 미치기도 할 수 있기 때문에, 열 소산이 바람직하다. 열적 클립(clip)은 자연 방열판으로부터 작동하기 위해 반도체 다이에 부착되지만, 다이를 열 소산하는 방법 또는 개선된 냉각 방법이 바람직할 수 있다.
다음으로, 인쇄 회로 기판에 다양한 기능에 있음이 바람직하다. 소비 제품이 점점 소형화되기 때문에, 반도체에서 다양하게 그 필요성이 점점 늘어가고 있다. 패키징 반도체 장치의 설계는 인쇄 회로 기판(PCBs)에 역으로 가능한 실장 성능을 가짐이 바람직하다. 또한, 다른 크기별의 다이나 다중 다이를 통합할 수 있는 동일 풋프린트(footprint)가 바람직하다. 전자 제품은 제조용 동일 풋프린트를 지닌 다른 반도체 다이나 다중 다이도 요구하기 때문에, 성능도가 변해질 수 있다. 이로써, 동일 풋프린트를 가진 다이 크기나 다중 다이를 다르게 하는 패키징된 장치가 소망된다. 본 발명은 각각의 실시예에서, 집합적으로 그리고 개별적으로 상술된 문제점 이외에 다른 문제점들을 해결한다.
본 발명의 실시예는 패키징 반도체 장치 및 패키징 장치를 제조하는 방법을 제공함을 목적으로 한다.
본 발명은 반도체 장치를 제공하는 데, 이 반도체 장치는: (a) 제 1 표면과, 제 2 표면을 포함하고, 그리고 적어도 하나의 제어 영역과, 제 1 표면에서 적어도 하나의 제 1 단자 영역과, 그리고 제 2 표면에서 제 2 단자 영역을 가지는 수직 트랜지스터를 포함하는 적어도 하나의 반도체 다이; (b) 제 1 표면 및 제 2 표면을 가지는 열적 클립으로서, 상기 제 2 표면은 반도체 다이의 드레인 영역에 연결되는 열적 클립; (c) 제 1 표면과, 제 2 표면과, 그리고 제 1 단자 패드 구조의 한 측으로부터 연장된 적어도 하나의 소스 리드를 가지는 적어도 하나의 제 1 단자 패드 구조로서, 상기 반도체 다이의 제 1 단자 영역은 제 1 단자 패드 구조의 제 1 표면에 연결되는 적어도 하나의 제 1 단자 패드 구조; (d) 제 1 표면과, 제 2 표면과, 그리고 제어 패드 구조의 한 말단부로부터 연장된 적어도 하나의 제어 리드를 가지는 적어도 하나의 제어 패드 구조로서, 상기 반도체 다이의 제어 영역은 제어 패드 구조의 제 1 표면에 연결되는 적어도 하나의 제어 패드 구조; (e) 제 1 표면과, 제 2 표면과, 그리고 제 2 단자 패드 구조의 한 말단부로부터 연장된 적어도 하나의 제 2 단자 리드를 가지는 적어도 하나의 제 2 단자 패드 구조로서, 상기 제 2 단자 패드의 제 1 표면은 열적 클립의 제 2 표면에 연결되는 적어도 하나의 제 2 단자 패드 구조; 및 (f) 반도체 다이를 캡슐화하는 비전도성 몰딩재를 포함하고, 그리고 상기 열적 클립의 제 1 표면 및 제 1 단자 패드 구조의 제 2 표면이 비전도성 몰딩재를 통해 노출되고, 그리고 제어 리드와, 제 1 단자 리드 및 제 2 단자 리드는 비전도성 몰딩재를 통해 노출된다.
제 1 실시예는 모스펫을 포함한다. 이 실시예는 배향된 하나의 게이트, 소스 및 드레인 영역을 가지는 하나의 반도체 다이와 함께, 상부-노출 열적 클립과 하부-노출 소스 패드를 가져서 반도체 다이의 영역은 해당 구조(예를 들면, 다이의 소스 영역이 소스 패드에 부착됨)와 접촉하게 된다. 또한, 소스, 게이트 및 드레인 리드 모두는 하부-노출 소스 패드와 동일 평면 상에 있게 된다.
제 2 실시예는 제 1 실시예와 유사하지만, 상부-노출 소스 패드와 하부-노출된 열적 클립을 가지고, 소스, 게이트 및 드레인 리드 모두는 열적 클립과 동일 평면 상에 있음을 제시한다.
제 3 실시예는 장치의 모스펫(mosfet)을 가지며, 2 개의 소스 영역 및 2 개의 게이트 영역을 가지는 반도체 다이를 포함한다. 그러므로, 상부-노출된 2 개의 소스 패드와 다이의 적합한 영역에 부착된 2 개의 게이트 패드가 필요하다. 게이트, 소스 및 드레인 리드 모두는 하부-노출 열적 클립과 동일 평면 상에 있다.
장치의 제 4 실시예는 2 개의 소스 및 게이트 영역을 가지는 반도체 다이를 지닌 상부-노출 열적 클립이고 다이에 2 개의 소스 및 게이트 패드가 부착됨을 제시한다. 이 실시예의 소스, 게이트 및 드레인 리드는 하부-노출 소스 패드와 동일 평면 상에 있다.
이러한 모든 실시예는 외부 오염물 및 환경적 요인으로부터 보호하기 위해 반도체 장치를 캡슐화하는 비전도성 몰딩제로 패키징된다. 이러한 실시예는 패키징된 장치의 실시예에 국한되지 않는다. 본 발명에 있어 다중 반도체 다이를 사용할 수도 있다. 또한, 바이폴라 수직 트랜지스터일 수도 있다. 그러나, 이는 일정한 형상의 장치인 풋프린트이며, (1) 제어 및 제 1 단자 리드, (2) 하부에 노출된 제 1 단자 패드 또는 열적 클립, 그리고 (3) 제 2 단자 리드를 포함한다.
본 발명은 이러한 장치의 제조 방법을 제공하는 데, 이 제조 방법은: (a) 제 1 표면과, 제 2 표면을 포함하고, 그리고 적어도 하나의 제어 영역과, 제 1 표면에서 적어도 하나의 제 1 단자 영역과, 그리고 제 2 표면에서 제 2 단자 영역을 가지는 수직 트랜지스터를 포함하는 적어도 하나의 반도체 다이를 제공하는 단계; (b) 제 1 표면과 제 2 표면을 가지는 열적 클립을 제공하는 단계; (c) 매트릭스 포맷에서 제 1 단자 패드 구조의 한 측으로부터 연장된 적어도 하나의 제 1 단자 리드를 가지는 적어도 하나의 제 1 단자 패드 구조와, 제어 패드 구조의 한 말단부로부터 연장된 적어도 하나의 제어 리드를 가지는 적어도 하나의 적어도 하나의 제어 패드 구조와, 그리고 제 2 단자 패드 구조의 한 말단부로부터 연장된 적어도 하나의 제 2 단자 리드를 가지는 적어도 하나의 제 2 단자 패드 구조를 포함하고, 제 1 표면과 제 2 표면을 가지는 리드 프레임의 어레이를 제공하는 단계; (d) 비전도성 몰딩재를 제공하는 단계; (e) 열적 클립의 제 2 표면에 반도체 다이의 제 2 단자 영역을 부착하는 단계; (f) 리드 프레임에서 제어 패드 구조의 제 1 표면에 반도체 다이의 제어 영역을, 그리고 제 1 단자 패드 구조의 제 1 표면에 제 1 단자 영역을 부착하는 단계; (g) 리드 프레임에서 제 2 단자 패드 구조의 제 1 표면에 열적 클립의 제 2 표면을 부착하는 단계; 및 (h) 반도체 다이와, 열적 클립과 리드 프레임을 비전도성 몰딩재로 캡슐화하는 단계를 포함하며, 그리고 상기 열적 클립의 제 1 표면과 리드 프레임의 제 2 표면 상의 제 1 단자 패드 구조와, 그리고 제어 리드와, 제 1 단자 리드와 제 2 단자 리드는 몰딩재를 통해 노출된다.
본 발명은 종래 기술에 대해 다양한 이점을 가진다. 우선, 본 발명은 페키징된 반도체 장치의 양 측이 노출되었기 때문에, 높은 열 성능을 가질 수 있다. 열적 클립의 노출은 패키징된 장치에서 자연 방열판을 제공한다. 열적 클립과 소스 패드 모두의 노출은 반도체가 자연스럽게 냉각되게 하면서 동작이 이루어지고, 개선된 열 성능을 제공한다. 다음으로, 패키징된 장치의 양 측은 PCB에 부착될 수 있다. 셋째로, 패키징 반도체는 크기가 다른 반도체 다이나 다중 다이도 통합될 수 있고, 동일한 풋프린트를 가질 수 있다. 넷째로, 제조중에 리드 프레임을 도금하는데 반면에 장치의 제조 공정은 선도금(pre-plated) 리드 프레임이 사용될 수 있어서 더 간단해진다. 마지막으로, 장치는 구리 범핑과 전자 니켈 금 범프 모두에 적용가능하다.
도 1은 상부-노출 열적 클립 패키징 반도체 장치의 평면의 상부 사시도이다.
도 2는 상부-노출 열적 클립 패키징 반도체 장치의 평면의 하부 사시도이다.
도 3은 반도체 다이를 노출하여 일부 제거된 열적 클립과 몰딩재를 가진 상부-노출 열적 클립 패키징 반도체 장치의 상면을 나타내는 평면도이다.
도 4는 일부 제거된 몰딩을 가진 상부-노출 열적 클립 패키징 반도체 장치의 저면도이다.
도 5는 상부-노출 열적 클립 패키징 반도체 장치의 일부 분해도이다.
도 6은 상부-노출 열적 클립 패키징 장치의 단면도이다.
도 7은 상부-노출 소스 패드 패키징 반도체 장치의 평면의 상부 사시도이다.
도 8은 상부-노출 소스 패드 패키징 반도체 장치의 평면의 하부 사시도이다.
도 9는 일부 제거된 몰딩을 가진 상부-노출 소스 패드 패키징 반도체 장치의 평면도이다.
도 10은 반도체 다이를 노출하여 일부 제거된 열적 클립과 몰딩재를 가진 상부-노출 소스 패드 패키징 반도체 장치의 저면도이다.
도 11은 상부-노출 소스 패드 패키징 장치의 단면도이다.
도 12는 다중 소스 및 게이트 영역을 가진 다이를 지닌 상부-노출 소스 패드 패키징 반도체의 개략적인 상부 사시도이다.
도 12a는 다중 소스 및 게이트 영역을 가진 다이를 지닌 상부-노출 소스 패 드 패키징 반도체의 개략적인 단면도이다.
도 13은 다중 소스 및 게이트 영역을 가진 다이를 지닌 상부-노출 열적 클립 패키징 반도체의 개략적인 상부 사시도이다.
도 13a는 다중 소스 및 게이트 영역을 가진 다이를 지닌 상부-노출 열적 클립 패키징 반도체의 개략적인 단면도이다.
도 14는 패키징 반도체 장치를 제조하는 방법의 처리 흐름도이다.
<구성 요소에 해당하는 도면 부호의 설명>
100 - 상부-노출 열적 클립 패키징 반도체 101 - 열적 클립
103 - 몰딩재 104 - 게이트 리드
105 - 소스 리드 106 - 드레인 리드
107 - 타이 바아 108 - 소스 패드
109 - 게이트 패드 110 - 소스 범프
111 - 게이트 범프 112 - 플립 칩
113 - 드레인 패드
114 - 열적 클립 주위의 반-에칭부
115 - 플립 칩에 열적 클립과 드레인 패드를 부착하는 솔더 페이스트
116 - 소스 패드 주위의 반-에칭부
117 - 플립 칩에 소스 패드와 게이트 패드를 부착하는 솔더 페이스트
118 - 게이트 패드 주위의 반-에칭부
200 - 상부-노출 소스 패드 반도체 201 - 소스 패드
202 - 게이트 패드 203 - 몰딩재
205 - 게이트 리드 206 - 소스 리드
207 - 드레인 리드 208 - 타이 바아
209 - 열적 클립 210 - 드레인 패드
211 - 소스 패드 주위의 반-에칭부 212 - 플립 칩
213 - 플립 칩에 열적 클립과 드레인 패드를 부착하는 솔더 페이스트
214 - 소스 범프 215 - 게이트 범프
216 - 열적 클립 주위의 반-에칭부
217 - 플립 칩에 게이트 패트와 소스 패드를 부착하는 솔더 페이스트
218 - 게이트 패드 주위의 반-에칭부
300 - 다중 소스 및 게이트 영역을 가지는 플립 칩을 지닌 상부-노출 소스 패드 패키징 반도체
301 - 열적 클립 302 - 소스 패드
303 - 게이트 패드 304 - 게이트 리드
305 - 소스 리드 306 - 드레인 리드
307 - 타이 바아 308 - 드레인 패드
309 - 플립 칩 310 - 게이트 범프
311 - 소스 범프
312 - 소스 패드 주위의 반-에칭부
313 - 열적 클립 주위의 반-에칭부 314 - 몰딩재
315 - 게이트 패드 주위의 반-에칭부
400 - 다중 소스 및 게이트 영역을 가지는 플립 칩을 지닌 상부-노출 열적 클립 패키징 반도체
401 - 열적 클립 402 - 소스 패드
403 - 게이트 패드 404 - 게이트 리드
405 - 소스 리드 406 - 드레인 리드
407 - 타이 바아 408 - 드레인 패드
409 - 플립 칩 410 - 게이트 범프
411 - 소스 범프
412 - 소스 패트 주위의 반-에칭부
413 - 열적 클립 주위의 반-에칭부 414 - 몰딩재
415 - 게이트 패드 주위의 반-에칭부
단계 501 - 열적 클립과 반도체 다이의 드레인 영역에 분배된 솔더 페이스트
단계 502 - 열적 클립에 부착된 플립 칩
단계 503 - 싱귤레이팅된 열적 클립
단계 504 - 리드 프레임 상에 배분된 솔더 페이스트
단계 505 - 리드 프레임에 부착된 반도체 다이 및 열적 클립
단계 506 - 몰딩재 캡슐화
단계 507 - 패키징된 장치의 마킹
단계 508 - 패키징된 장치의 트리밍 및 형성
단계 509 - 싱귤레이팅된 패키징 장치
본 발명은 패키징 반도체 장치에 관한 것이다. 이 장치는 적어도 하나의 게이트 및 소스 영역과 그에 대향하는 면의 드레인 영역을 지닌 하나의 표면을 가지는 플립 칩 등의 반도체 다이를 포함한다. 반도체 다이는 리드 프레임에서 또는 특히, 소스 및 게이트에서 플립 칩을 다이 부착 패드면에 연결하는 소스/게이트 표면 상에 돌출부를 가질 수 있다. 플립 칩의 드레인 영역은 열적 클립의 하나의 표면에 부착된다. 장치는 각각 상부-노출된 열적 클립이나 소스 패드를 가질 수 있으며, 그리고 하부-노출된 소스 패드 또는 열적 클립을 가질 수 있다. 그 후, 이 조립된 장치는 플라스틱 수지 등의 비-전도성 몰딩재에 의해 덮인다. 몰딩재는 그 환경내에서 다른 요인이나 오염물로부터 플립 칩을 보호하기 위해 필요하고, 장치(소스 패드에서 게이트 패드)내에 특정 부위를 절연시키기도 한다. 그러나, 게이트, 소스 및 드레인 리드는 몰딩재를 통해 노출되어서, 상부 또는 하부가 노출되든지 열적 클립과 소스 패드의 외부면에 있게 된다. 리드는 소스 패드 또는 열적 클립이든지 하부-노출 표면과 동일 평면상에 있게 된다.
이러한 패키징 반도체 장치는 여러 이점이 있다. 열적 클립 및 소스 패드의 노출은 높은 열 성능을 제공하고, 다이용 냉각 메커니즘을 제공하면서 동시에 동작되게 한다. 또한, 본 발명은 크기가 다른 반도체 다이나 다중 다이를 지닌 실시예를 가질 수 있으며, 동일한 풋프린트를 가질 수 있다. 패키지 형상의 변화없이 반 도체 다이의 형태나 크기는 조정되어, 패키징 반도체가 사용되는 최종 제품의 제조에 적합하게 될 수 있다. 또한, 본 발명은 8-핀 소형 아웃라인 패키지(Std S08) 및 로스 프리 패키지(loss free package)(FLPAK) 장치에 대한 형상과 유사하다.
도 l-13a는 본 발명의 여러 실시예를 제시하는 도면이고, 도 14는 장치의 제조 방법을 제시하는 도면이다. 제 1 실시예는 도 1 및 2에서 반도체 다이로서 플립 칩을 사용하여, 상부-노출 열적 클립(100)을 지닌 패키징 반도체 장치가 제시된다. 장치는 열적 클립(101), 게이트 리드(104), 소스 리드(105), 드레인 리드(106), 소스 패드(108), 게이트 패드(109), 그리고 비전도성 몰딩재(103)를 포함한다. 열적 클립(101) 및 소스 패드(108)는 비전도성 몰딩재(103)를 통해 노출된 하나의 표면을 각각 가진다. 게이트 패드(109)는 몰딩재(103)를 통해 노출되었지만, 비전도성 잉크로 덮인다. 도 2를 참조하여, 게이트 리드(104) 및 소스 리드(105)는 패키징 반도체(10O)의 좌측 상에 몰딩재(103)를 통해 측면으로 노출되고, 그리고 드레인 리드(106)는 우측 상에 몰딩재(103)를 통해 측면으로 노출된다.
도 1 및 2는 단지 하나의 게이트 리드(104)와, 3 개의 소스 리드(105)와, 그리고 4 개의 드레인 리드(106)를 제시한다. 다른 실시예에서는 개별적 소스 또는 게이트 패드에 부착된 각 리드를 지닌 다중 소스 및 게이트 리드를 가진다. 게이트 리드(104) 및 소스 리드(105)는 갈매기-날개 형상을 가져서 리드(104, 105)는 하부-노출 소스 패드(108)와 동일 평면상에 있다. 본 발명의 중요 특징은 풋프린트를 구현하기 위해 게이트 리드(104), 소스 리드(105) 및 드레인 리드(106)가 소스 패드(108)와 동일 평면 상에 있는 점이다. 단일 풋프린트의 생성은 반도체가 사용되 는 다른 장치에 대해 제조 목적에 있어서 중요하다.
도 3 및 4는 본 제 1 실시예에서 상부 및 하부의 패키징 반도체(100)의 단면을 절단한 도면이다. 본 도면으로부터의 특징은 열적 클립(101) 및 소스 패드(108) 모두에 반-에칭부(114, 116)이다. 열적 클립(101) 주위의 반-에칭부(114)는 비전도성 몰딩재(103)를 고정한다. 유사하게, 소스 패드(108) 주위의 반-에칭부(116)는 장치에 비전도성 몰딩재(103)를 고정하여, 패키징 반도체 장치(100)를 구현한다.
도 3의 단면을 절단한 부위를 보면, 솔더 페이스트(solder paste)(115)의 층은 플립 칩(112)의 드레인 영역에 열적 클립(101)을 연결한다. 플립 칩(112)은 소스 및 게이트 영역을 덮는 양 측과 함께 한 측의 드레인 영역을 가진다. 본 제 1 실시예에서 플립 칩(112)은 열적 클립(101)의 비노출된 표면을 향한 드레인 영역을 제시한다. 드레인 패드(113)는 열적 클립(101)의 비노출된 표면에 솔더 페이스트(115)에 의해 부착되기도 한다. 플립 칩(112)은 게이트 및 소스 영역 모두로부터 돌출된 많은 범프를 가지고 있는데, 상기 범프는 소스 패드(108), 게이트 패드(109)와 플립 칩(112) 사이에 연결을 강화시키기 위해 솔더 페이스트로 덮인다. 본 제 1 실시예에서, 플립 칩(112)의 게이트 영역 및 소스 영역으로부터 각각 돌출한 하나의 게이트 범프(111)와 여러 소스 범프(110) 각각이 있다. 게이트 범프(111)와, 게이트 패드(109)와, 소스 범프(110)와, 소스 패드(108)는 솔더 페이스트로 각각 부착된다.
또한, 타이 바아(107)는 소스 패드(108)로부터 돌출된다. 타이 바아(107)는 리드 프레임에 소스 패드를 연결한다. 일반적으로, 리드 프레임은 제조에서 사용된 다. 리드 프레임은 소스, 게이트와 드레인 리드 및 패드나 다이 부착 패드 및 리드를 덮는다. 이러한 리드 프레임은 타이 레일에 의해 모두 상호 연결된 어레이 포맷에 있다. 타이 레일은 예를 들면, 다이 바아에 의해 지지된 2 개의 타이 레일 사이에서 다이 부착 패드 및 리드와 서로 병렬적으로 되어 있다. 타이 바아는 제조중에 다이 부착 패드를 지지하고, 중간에 있는 다이 부착 패드를 타이 레일에 부착한다. 반도체 다이가 리드 프레임에 다이 부착 패드에 부착되면, 몰딩은 리드 프레임에 가해진 후 리드 프레임을 개별적으로 절단되거나 천공되어 패키징 반도체 장치가 남게 된다. 본 예에서, 타이 바아(107)는 조립중에 소스 패드(108)를 지지한다.
도 4는 제 1 실시예에서 패키징 반도체(100)의 하부-노출 소스 패드(108)를 절단한 단면도이다. 소스 패드(108)는 장치(100)에 몰딩재(103)를 고정하기 위해 구 주변 주위에 반-에칭부(116)를 가진다. 게이트 패드(109) 및 드레인 패드(113)는 소스 패드(108)에 바로 접촉되어 있지 않다. 몰딩재(103)는 몰딩재(103)를 통해 노출된 소스 패드(108)의 면과 함께 소스 패드(108)의 에지를 완전하게 감싸서, 소스 패드(108)는 게이트 패드(109)와 드레인 패드(113)에 직접적으로 연결되지 않는다. 또한, 몰딩재(103)는 소스 리드(105), 게이트 리드(104) 및 드레인 리드(106)를 일부 덮어서, 리드는 몰딩재(103)를 통해 노출된다. 리드 프레임으로부터의 잔여물인 타이 바아(107)는 소스 패트(108)로부터 연장된 드레인 패드(113)에 가장 근접한 측에서 보이게 된다. 게이트 패드(109)는 이로부터 연장된 게이트 리드(104)를 가지며 반-에칭부(118)도 가진다. 다시, 반-에칭부(118)는 장치를 적합하게 패키징하는 구조에 있어서 몰딩재(103)를 고정하기 위해 사용된다.
도 5는 상부로부터 하부까지의 패키징 반도체 장치의 분해도이고, 상기 분해도는: 열적 클립 주변 주위의 반-에칭부(114)를 지닌 열적 클립(101); 열적 클립(101)을 향해 드레인 영역을 지닌 플립 칩(112); 플립 칩(112)의 소스 영역에 범프를 수용 및 부착하는 소스 리드(105) 및 솔더 페이스트(117)를 지닌 소스 패드(109); 게이트 패드(109)에 플립 칩(112) 상의 게이트 범프를 수용 및 부착하는 게이트 리드(104) 및 솔더 페이스트(117)를 지닌 게이트 패드(109); 드레인 리드(106)를 지닌 드레인 패드(113); 및 장치를 캡슐화하는 몰딩재(103)를 제시한다.
도 6은 패키징 반도체 장치(100)의 단면도이다. 좌에서 우로 이동하면, 게이트 리드(104)는 몰딩재(103)에 의해 일부 덮여졌다. 게이트 패드(109)를 보면, 게이트 패드(109)와 소스 패드(108) 사이의 몰딩재(103)가 있음을 반-에칭부(118)를 통해 알 수 있어서, 2 개의 구조는 절연된다. 소스 패드(108) 주변 주위의 반-에칭부(116)도 관측될 수 있다. 소스 패드(108)와 게이트 패드(109) 모두 위에, 플립 칩(112)부터 소스 패드(108)와 게이트 패드(109)까지 돌출한 소스 범프(110)와 게이트 범프(111)를 각각 연결하는 솔더 페이스트(117)가 있다. 플립 칩(112)의 드레인 영역은 솔더 페이스트(115)로 열적 클립(101)에 부착된다. 드레인 패드(113)도 플립 칩(112)과 같이 동일 구조로 솔더 페이스트(115)에 의해 열적 클립(101)에 부착된다. 드레인 패드(113) 및 플립 칩(112)은 몰딩재(112)에 의해 절연된다. 드레인 리드(106)는 몰딩재(103)를 통해 연장된다. 드레인 리드(106), 소스 리드[본 도면에서 미도시] 및 게이트 리드(104)는 하부-노출 소스 패드(108)와 동일 평면에 있어서, 풋프린트를 생성한다.
제 2 실시예에서, 도 7 및 8은 상부-노출 소스 패드를 지닌 패키징 반도체 장치(200)를 도시한 것이다. 도 7은 몰딩재(203)를 통해 노출된 소스 패드(201)의 한 면을 도시한다. 게이트 패드(202)도 몰딩재(203)를 통해 노출되었지만, 비-전도성 잉크로 덮인다. 게이트 리드(205), 소스 리드(206) 및 드레인 리드(207)는 몰딩재(203)을 통해 노출된다. 도 8은 몰딩재(203)를 통해 노출된 열적 클립(209)의 한면을 지닌 패키징 반도체(200)의 하부 측을 도시한 것이다. 게이트 리드(205), 소스 리드(206) 및 드레인 리드(207)는 열적 클립(209)과 동일 평면 상에 있어서 풋프린트를 생성한다.
도 9 및 10은 제 2 실시예의 상부 및 하부 사시도로부터 절단한 단면을 도시한 것이다. 도 9를 참조하면, 반-에칭부(211) 형상은 소스 패드(201)에 몰딩재(203)를 고정하기 위해 소스 패드(201) 주위에서 관측될 수 있다. 소스 패드(201)는 리드 프레임의 잔여물인 타이 바아(208)를 가진다. 게이트 패드(202)는 게이트 패드(202)에 몰딩재(203)를 고정하는 반-에칭부(218)를 가진다. 몰딩재(203)는 소스 패드(201)를 완전하게 감싸서, 소스 패드(203)와 게이트 패드(202)나 드레인 패드(210) 사이에서 직접적인 연결은 없다.
도 10은 패키징 반도체(200)의 하부를 도시한 것이다. 열적 클립(209)은 비전도성 몰딩재(203)를 고정하는 주변 주위의 반-에칭부(216)를 가지고, 솔더 페이스트(213)는 열적 클립(210)의 비노출된 표면에 드레인 패드(210)와 플립 칩(212)을 부착한다. 플립 칩(212)은 칩의 한 측에 드레인 영역과, 양 측에 게이트 및 소스 영역을 가진다. 플립 칩(212)은 플립 칩(212) 상의 게이트 및 소스 영역 각각으 로부터 돌출된 게이트 범프(215) 및 소스 범프(214)를 가진다. 이 범프(214, 215)는 소스 패드(201) 및 게이트 패드(202)에 플립 칩(212)과 접촉된다. 소스 리드(206), 게이트 리드(205) 및 드레인 리드(207)는 열적 클립(209)과 동일 평면 상에 있다.
도 11을 참조하면, 도 11은 반도체 장치(200)의 단면도이다. 게이트 리드(205) 및 소스 리드[본 도면에서 미도시]는 열적 클립(209)과 동일 평면 상에 있다. 게이트 리드(205)는 비전도성 몰딩재(203)에 의해 일부 덮인다. 게이트 패드(202)는 몰딩재(203)에 의해 덮이게 되어, 소스 패드(201)로부터 절연된다. 게이트 패드(203) 및 소스 패드(201)는 플립 칩(212)으로부터 게이트 패드(202)와 소스 패드(201)까지 돌출된 게이트 범프(215)와 소스 범프(214)를 각각 연결하는 솔더 페이스트(217)를 가진다. 플립 칩(212)의 대향 측에는 열적 클립(209)에 플립 칩(112)을 부착하는 솔더 페이스트(213)가 있다. 드레인 패드(210)도 솔더 페이스트(213)에 의해 열적 클립(209)에 부착될 수 있다. 몰딩재(203)는 플립 칩(212)으로부터 드레인 패드(210)를 분리시키고, 드레인 리드(207)도 일부 덮는다. 드레인 리드(207)는 열적 클립(209)과 동일 평면 상에 있다.
도 12, 12a, 13 및 13a는 플립 칩(309, 409)이 다중 게이트 및 소스 영역을 가지는 2 개의 다른 실시예를 도시한 것이다. 특히, 플립 칩(309, 409)은 2 개의 게이트 영역과 2 개의 소스 영역을 가진다. 도 12 및 12a는 제 3 실시예의 상부-노출 소스 패드 패키징 반도체(300)를 도시한 것이며, 도 13 및 13a는 제 4 실시예의 상부-노출 열적 클립 패키징 반도체(400)를 도시한 것이다.
도 12 및 12a는 비전도성 몰딩재(314)를 통해 게이트 패드(303)로부터 연장된 게이트 리드(304)를 도시한 것이다. 유사하게, 소스 리드(305)는 비전도성 몰딩재(314)를 통해 소스 패드(302)로부터 연장된다. 소스 패드(302)는 몰딩재(314)를 통해 노출된다. 소스 리드(305) 및 게이트 리드(304)는 계단-형상으로 형성되어서, 열적 클립(301)과 동일 평면 상에 있다. 장치(300)에서 생성된 풋프린트는 제 2 실시예에서 생성된 풋프린트와 동일하다. 열적 클립(301)은 몰딩재(314)를 통해 하부-노출 표면을 가지고, 그리고 몰딩재(314)를 고정하는 반-에칭부(313)을 가진다. 플립 칩(309) 및 드레인 패드(308)는 솔더 페이스트로 열적 클립(301)에 부착된다. 플립 칩(309)은 소스 범프(311)와 게이트 범프(310)를 유지 및 수용하는 솔더 페이스트에 의해 소스 패드(302) 및 게이트 패드(303)에 각각 연결된다. 게이트 패드(303)와 소스 패드(302)는 몰딩재(314)에 의해 분리되고, 그리고 소스 패드(302)는 몰딩재(314)를 고정하기 위해 주변 주위에 반-에칭부(312)를 가진다. 게이트 패드(303)의 반-에칭부(315) 도 12a의 사시도부터도 관측될 수 있다. 또한, 소스 패드(302)는 제조에서 사용된 리드 프레임의 잔여물인 타이 바아(307)를 가진다. 이 타이 바아(307)는 2 개의 드레인 패드(308)를 분리시키고 몰딩재(314)를 통해 연장된다.
도 13 및 13a는 2 개의 게이트 패드(403), 소스 패드(402) 및 드레인 패드(405)에 대응하는 2 개의 게이트 영역 및 소스 영역을 지닌 플립 칩(404)을 가지는 상부-노출 열적 클립(401) 및 하부-노출 소스 패드(402)를 도시한 것이다. 소스 리드(406)와 게이트 리드(407)는 갈매기-날깨 형상으로 형성되어 있어서, 소스 패 드(402) 및 드레인 리드(406)와 동일 평면 상에 있다. 본 장치에서 생성된 풋프린트는 제 1 실시예와 동일하다. 소스 리드(406), 게이트 리드(407) 및 드레인 리드(406)는 소스 패드(402)와 동일 평면 상에 있다. 열적 클립(301)이 상부로 노출되고 소스 패드(302)가 하부로 노출되어 있는 반면, 도 13 및 13a의 열적 클립(401) 및 소스 패드(402)는 그 반대 위치로 된 점을 제외하고, 반도체 장치(400)의 형상은 도 12 및 12a의 반도체 장치(300)와 유사하다.
도 14는 패키징 반도체 장치를 제조하는 공정을 제시한 것이다. 제조 방법은 각각의 실시예와 동일하지만 사용된 반도체 다이의 수나 형태, 이외에 소스, 드레인 및 게이트 구조(즉, 패드 및 리드 모두를 포함하는 구조)의 수나 형태에 대해 변화될 수 있다. 솔더 페이스트는 어레이 포맷에 있는 열적 클립의 표면에서 분배되고, 반도체 다이의 드레인 영역은 열적 클립에 부착된다(단계 501, 502). 그 후, 부착된 다이를 가지는 열적 클립은 싱귤레이팅된다(단계 503). 그 후, 리드 프레임은 소스 패드와 게이트 패드가 반도체 다이 상에 소스 및 게이트 범프를 수용하는 영역에 솔더 페이스트를 분배함으로써 준비된다(단계 504). 페이스트는 열적 클립에 부착용으로 드레인 패드 상에 동시에 분배된다(단계 504). 그 후 다이를 가진 열적 클립은 리드 프레임에 부착된다(단계 505). 재흐름 공정은: (1) 열적 클립 및 다이, (2) 열적 클립 및 드레인 패드, (3) 게이트 패드 및 게이트 범프 및 (4) 소스 패드 및 소스 범프 [미도시]를 연결하기 위해 최종적으로 사용된다.
재흐름 공정 후에, 그 후 장치는 몰딩재를 통해 노출된 열적 클립, 소스 패드, 그리고 게이트, 소스 및 드레인 리드를 남겨두고 장치를 캡슐화하기 위해 비전 도성 몰딩재를 적용하여 패키징된다(단계 506). 장치 몰딩 방법은 기술분야의 당업자라면 주지하고 있다. 그 후, 패키징된 장치는 마킹된다(단계 507). 장치가 마킹된 후, 트리밍되어 형성된다(단계 508). 그 후, 장치는 소우잉(sawing) 등의 기술분야의 당업자에서 주지의 방법으로 싱큘레이팅되는데, 게이트, 소스 및 드레인 패드는 리드 프레임 어레이로부터 모두 끊어지게 되고, 타이 바아는 리드 프레임 어레이에 연결된 타이 레일로부터 절단된다(단계 509). 최종 제품은 하부-노출 표면과 동일 평면 상의 리드와 2 중으로 노출된 표면을 지닌 패키징 반도체 장치이다.
상술한 실시예는 수직 모스펫 트랜지스터와 연결됨을 기술하였다. 그러나, 기술분야의 당업자라면 다른 트랜지스터 및 장치로도 이용될 수 있음을 이해할 수 있다. 예를 들면, 수직 바이폴라 트랜지스터는 소스 영역 및 접촉부에 대응하는 에미터 영역 및 접촉부, 게이트 영역 및 접촉부에 대응하는 베이스 영역 및 접촉부, 그리고 드레인 영역 및 드레인 접촉부에 대응하는 콜렉터 영역 및 접촉부를 지닌 모스펫으로 대체될 수 있다.
본 발명은 바람직한 실시예에 대해 기술되는 동시에 기술 분야의 당업자라면, 본 발명의 기술 사상의 벗어남 없이 특정 상황에 대해 적용시키기 위해 다양한 변화가 구현될 수 있고 균등성은 그 소자에 대해 대체될 수 있다. 그러므로, 본 발명을 행하는 가장 최적의 숙고된 모드와 같이 기술된 특정 실시예에 국한되는 것이 아니라, 본 발명은 첨부된 청구항의 기술 사상 및 범위에서 있는 모든 실시예를 포함할 수 있다.

Claims (14)

  1. 패키징 반도체 장치로서;
    a. 적어도 하나의 제어 영역과, 적어도 하나의 제 1 단자 영역과, 그리고 제 2 단자 영역을 가지는 수직 트랜지스터를 포함하는 적어도 하나의 반도체 다이;
    b. 제 1 표면 및 제 2 표면을 가지는 열적 클립으로서, 상기 열적 클립의 제 2 표면은 상기 반도체 다이의 제 2 단자 영역에 연결되는 열적 클립;
    c. 제 1 표면과, 제 2 표면과, 그리고 제 1 단자 패드 구조의 한 측으로부터 연장된 적어도 하나의 제 1 단자 리드를 가지는 적어도 하나의 제 1 단자 패드 구조로서, 상기 반도체 다이의 제 1 단자 영역은 상기 제 1 단자 패드 구조의 제 1 표면에 연결되는 적어도 하나의 제 1 단자 패드 구조;
    d. 제 1 표면과, 제 2 표면과, 그리고 제어 패드 구조의 한 말단부로부터 연장된 적어도 하나의 제어 리드를 가지는 적어도 하나의 제어 패드 구조로서, 상기 반도체 다이의 제어 영역은 상기 제어 패드 구조의 제 1 표면에 연결되는 적어도 하나의 제어 패드 구조;
    e. 제 1 표면과, 제 2 표면과, 그리고 제 2 단자 패드 구조의 한 말단부로부터 연장된 적어도 하나의 제 2 단자 리드를 가지는 적어도 하나의 제 2 단자 패드 구조로서, 상기 제 2 단자 패드 구조의 제 1 표면은 상기 열적 클립의 제 2 표면에 연결되는 적어도 하나의 제 2 단자 패드 구조; 및
    f. 상기 반도체 다이를 캡슐화하는 비전도성 몰딩재를 포함하고, 그리고
    상기 열적 클립의 제 1 표면 및 상기 제 1 단자 패드 구조의 제 2 표면은 상기 비전도성 몰딩재를 통해 노출되고, 상기 제어 리드와, 상기 제 1 단자 리드 및 상기 제 2 단자 리드는 상기 비전도성 몰딩재를 통해 노출됨을 특징으로 하는 패키징 반도체 장치.
  2. 제 1 항에 있어서,
    상기 열적 클립의 제 1 표면은 상기 몰딩재를 통해 상부로 노출되고, 그리고 상기 제 1 단자 패드 구조의 제 2 표면은 상기 몰딩재를 통해 하부로 노출됨을 특징으로 하는 패키징 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제어 리드와, 상기 제 1 단자 리드 및 상기 제 2 단자 리드는 상기 제 1 단자 패드 구조의 하부로 노출된 제 2 표면과 동일 평면 상에 있음을 특징으로 하는 패키징 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 단자 패드 구조의 제 2 표면은 상기 몰딩재를 통해 상부로 노출되고, 상기 열적 클립의 제 1 표면은 상기 몰딩재를 통해 하부로 노출됨을 특징으로 하는 패키징 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제어 리드와, 상기 제 1 단자 리드 및 상기 제 2 단자 리드는 상기 열적 클립의 하부로 노출된 제 1 표면과 동일 평면 상에 있음을 특징으로 하는 패키징 반도체 장치.
  6. 제 1 항에 있어서,
    상기 반도체 다이는 모스펫이고, 상기 제 1 단자 영역은 소스 영역이고, 상기 제어 영역은 게이트 영역이고, 상기 제 2 단자 영역은 드레인 영역이고, 그리고
    상기 제 1 단자 패드 구조 및 리드는 소스 패드 및 리드이고, 상기 제어 패드 구조 및 리드는 게이트 패드 및 리드이고, 상기 제 2 단자 패드 구조 및 리드는 드레인 패드 및 리드임을 특징으로 하는 패키징 반도체 장치.
  7. 제 1 항에 있어서,
    상기 반도체 다이는 바이폴라 트랜지스터이고, 상기 제 1 단자 영역은 에미터 영역이고, 상기 제어 영역은 베이스 영역이고, 그리고 상기 제 2 단자 영역은 콜렉터 영역이고, 그리고
    상기 제 1 단자 패드 구조 및 리드는 에미터 패드 및 리드이고, 상기 제어 패드 구조 및 리드는 베이스 패드 및 구조이고, 그리고 상기 제 2 단자 패드 구조 및 리드는 콜렉터 패드 및 리드임을 특징으로 하는 패키징 반도체 장치.
  8. 패키징 반도체의 장치를 제조하는 방법으로서:
    a. 적어도 하나의 제어 영역과, 적어도 하나의 제 1 단자 영역과, 그리고 제 2 단자 영역을 가지는 트랜지스터로 구성된 적어도 하나의 반도체 다이를 제공하는 단계;
    b. 제 1 표면과 제 2 표면을 가지는 열적 클립을 제공하는 단계;
    c. 매트릭스 포맷에서, 제 1 단자 패드 구조의 한 측으로부터 연장된 적어도 하나의 제 1 단자 리드를 가지는 적어도 하나의 제 1 단자 패드 구조와, 제어 패드 구조의 한 말단부로부터 연장된 적어도 하나의 제어 리드를 가지는 적어도 하나의 적어도 하나의 제어 패드 구조와, 그리고 제 2 단자 패드 구조의 한 말단부로부터 연장된 적어도 하나의 제 2 단자 리드를 가지는 적어도 하나의 제 2 단자 패드 구조를 포함하고, 제 1 표면과 제 2 표면을 가지는 리드 프레임의 어레이를 제공하는 단계;
    d. 비전도성 몰딩재를 제공하는 단계;
    e. 상기 열적 클립의 제 2 표면에 상기 반도체 다이의 제 2 단자 영역을 부착하는 단계;
    f. 상기 리드 프레임에서 상기 제어 패드 구조의 제 1 표면에 상기 반도체 다이의 제어 영역을, 그리고 상기 제 1 단자 패드 구조의 제 1 표면에 상기 제 1 단자 영역을 부착하는 단계;
    g. 상기 리드 프레임에서 상기 제 2 단자 패드 구조의 제 1 표면에 상기 열적 클립의 제 2 표면을 부착하는 단계;
    h. 상기 반도체 다이와, 상기 열적 클립과 상기 리드 프레임을 상기 비전도성 몰딩재로 캡슐화하는 단계를 포함하고, 그리고
    상기 열적 클립의 제 1 표면과 상기 리드 프레임의 제 2 표면 상의 제 1 단자 패드 구조와, 그리고 상기 제어 리드와, 상기 제 1 단자 리드와 상기 제 2 단자 리드는 상기 몰딩재를 통해 노출됨을 특징으로 하는 패키징 반도체 장치의 제조방법.
  9. 제 8 항에 있어서,
    상기 반도체 다이와, 상기 리드 프레임과 상기 열적 클립을 솔더 페이스트로 부착하는 단계를 더 포함함을 특징으로 패키징 반도체 장치의 제조방법.
  10. 제 9 항에 있어서,
    상기 캡슐화하는 단계에 앞서 재흐름 처리를 사용하는 단계를 더 포함함을 특징으로 하는 패키징 반도체 장치의 제조방법.
  11. 제 10 항에 있어서,
    상기 장치를 마킹하는 단계를 더 포함함을 특징으로 하는 패키징 반도체 장치의 제조방법.
  12. 제 11 항에 있어서,
    상기 리드 프레임으로부터 상기 장치를 싱귤레이팅하는 단계를 더 포함함을 특징으로 하는 패키징 반도체 장치의 제조방법.
  13. 제 8 항에 있어서,
    상기 반도체 다이는 모스펫이고, 상기 제 1 단자 영역은 소스 영역이고, 상기 제어 영역은 게이트 영역이고, 상기 제 2 단자 영역은 드레인 영역이고, 그리고
    상기 제 1 단자 패드 구조 및 리드는 소스 패드 및 리드이고, 상기 제어 패드 구조 및 리드는 게이트 패드 및 리드이고, 상기 제 2 단자 패드 구조 및 리드는 드레인 패드 및 리드임을 특징으로 하는 패키징 반도체 장치의 제조방법.
  14. 제 8 항에 있어서,
    상기 반도체 다이는 바이폴라 트랜지스터이고, 상기 제 1 단자 영역은 에미터 영역이고, 상기 제어 영역은 베이스 영역이고, 그리고 상기 제 2 단자 영역은 콜렉터 영역이고, 그리고
    상기 베이스 영역은 상기 에미터 영역과 상기 콜렉터 영역 사이에 배치되고, 그리고 상기 제 1 단자 패드 구조 및 리드는 에미터 패드 및 리드이고, 상기 제어 패드 구조 및 리드는 베이스 패드 및 구조이고, 그리고 상기 제 2 단자 패드 구조 및 리드는 콜렉터 패드 및 리드임을 특징으로 하는 패키징 반도체 장치의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101652423B1 (ko) * 2016-07-07 2016-08-30 제엠제코(주) 핑거 클립 본딩 반도체 패키지

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090057852A1 (en) * 2007-08-27 2009-03-05 Madrid Ruben P Thermally enhanced thin semiconductor package
US7629676B2 (en) * 2006-09-07 2009-12-08 Infineon Technologies Ag Semiconductor component having a semiconductor die and a leadframe
KR101340512B1 (ko) * 2006-12-01 2013-12-12 삼성디스플레이 주식회사 반도체 칩 패키지 및 이를 포함하는 인쇄 회로 기판어셈블리
US8106501B2 (en) * 2008-12-12 2012-01-31 Fairchild Semiconductor Corporation Semiconductor die package including low stress configuration
GB2451077A (en) * 2007-07-17 2009-01-21 Zetex Semiconductors Plc Semiconductor chip package
JP2009043820A (ja) * 2007-08-07 2009-02-26 Rohm Co Ltd 高効率モジュール
US8816482B2 (en) * 2007-12-11 2014-08-26 United Test And Assembly Center Ltd. Flip-chip leadframe semiconductor package
US8063472B2 (en) * 2008-01-28 2011-11-22 Fairchild Semiconductor Corporation Semiconductor package with stacked dice for a buck converter
US20090230519A1 (en) * 2008-03-14 2009-09-17 Infineon Technologies Ag Semiconductor Device
US8680658B2 (en) * 2008-05-30 2014-03-25 Alpha And Omega Semiconductor Incorporated Conductive clip for semiconductor device package
US8023279B2 (en) * 2009-03-12 2011-09-20 Fairchild Semiconductor Corporation FLMP buck converter with a molded capacitor and a method of the same
US8003496B2 (en) * 2009-08-14 2011-08-23 Stats Chippac, Ltd. Semiconductor device and method of mounting semiconductor die to heat spreader on temporary carrier and forming polymer layer and conductive layer over the die
US8354303B2 (en) * 2009-09-29 2013-01-15 Texas Instruments Incorporated Thermally enhanced low parasitic power semiconductor package
CN102738022B (zh) * 2011-04-15 2017-05-17 飞思卡尔半导体公司 组装包括绝缘衬底和热沉的半导体器件的方法
US8436429B2 (en) * 2011-05-29 2013-05-07 Alpha & Omega Semiconductor, Inc. Stacked power semiconductor device using dual lead frame and manufacturing method
US9653370B2 (en) * 2012-11-30 2017-05-16 Infineon Technologies Austria Ag Systems and methods for embedding devices in printed circuit board structures
US9070721B2 (en) * 2013-03-15 2015-06-30 Semiconductor Components Industries, Llc Semiconductor devices and methods of making the same
KR102153041B1 (ko) * 2013-12-04 2020-09-07 삼성전자주식회사 반도체소자 패키지 및 그 제조방법
EP4148779A1 (en) * 2021-09-14 2023-03-15 Nexperia B.V. A semiconductor device and a method of manufacture
JP6198068B2 (ja) 2014-11-19 2017-09-20 株式会社デンソー 電子装置
JP6201966B2 (ja) 2014-11-25 2017-09-27 株式会社デンソー 電子装置
JP6488752B2 (ja) * 2015-02-19 2019-03-27 株式会社オートネットワーク技術研究所 基板ユニット
US9685398B2 (en) * 2015-03-27 2017-06-20 Fairchild Semiconductor Corporation Thin semiconductor device packages
US10825757B2 (en) 2016-12-19 2020-11-03 Nexperia B.V. Semiconductor device and method with clip arrangement in IC package
US10727151B2 (en) * 2017-05-25 2020-07-28 Infineon Technologies Ag Semiconductor chip package having a cooling surface and method of manufacturing a semiconductor package
DE102020106492A1 (de) 2019-04-12 2020-10-15 Infineon Technologies Ag Chip -package, verfahren zum bilden eines chip -packages, halbleitervorrichtung, halbleiteranordnung, dreiphasensystem, verfahren zum bilden einer halbleitervorrichtung und verfahren zum bilden einer halbleiteranordnung
US10886199B1 (en) 2019-07-17 2021-01-05 Infineon Technologies Ag Molded semiconductor package with double-sided cooling
US11302613B2 (en) 2019-07-17 2022-04-12 Infineon Technologies Ag Double-sided cooled molded semiconductor package

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6521982B1 (en) * 2000-06-02 2003-02-18 Amkor Technology, Inc. Packaging high power integrated circuit devices
US6870254B1 (en) * 2000-04-13 2005-03-22 Fairchild Semiconductor Corporation Flip clip attach and copper clip attach on MOSFET device
US6777786B2 (en) * 2001-03-12 2004-08-17 Fairchild Semiconductor Corporation Semiconductor device including stacked dies mounted on a leadframe
US6756658B1 (en) * 2001-04-06 2004-06-29 Amkor Technology, Inc. Making two lead surface mounting high power microleadframe semiconductor packages
US6891256B2 (en) * 2001-10-22 2005-05-10 Fairchild Semiconductor Corporation Thin, thermally enhanced flip chip in a leaded molded package
US6777800B2 (en) * 2002-09-30 2004-08-17 Fairchild Semiconductor Corporation Semiconductor die package including drain clip
JP2004349347A (ja) * 2003-05-20 2004-12-09 Rohm Co Ltd 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101652423B1 (ko) * 2016-07-07 2016-08-30 제엠제코(주) 핑거 클립 본딩 반도체 패키지

Also Published As

Publication number Publication date
TW200729433A (en) 2007-08-01
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US20090269885A1 (en) 2009-10-29
DE112006003599T5 (de) 2008-11-06
WO2007079399A3 (en) 2008-08-14
US20070161151A1 (en) 2007-07-12
US7576429B2 (en) 2009-08-18
US7816178B2 (en) 2010-10-19

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