DE112010005011T5 - Polymerblockgehäuse mit Durchkontakten - Google Patents

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Abstract

Es werden Verfahren zum Ausbilden eines Integrierten-Schaltkreis-Chip-Gehäuses mit Durchkontakten in einem Polymerblock und solche Gehäuse beschrieben. Zum Beispiel kann eine erste Zwischenverbindungsschicht auf einem geformten Polymerblock ausgebildet werden, wobei die erste Zwischenverbindungsschicht erste Zwischenverbindungen durch eine erste Polymerschicht hindurch und zu dem Block umfasst. Dann kann mindestens eine zweite Zwischenverbindungsschicht auf der ersten Zwischenverbindungsschicht ausgebildet werden, wobei die zweite Zwischenverbindungsschicht zweite Zwischenverbindungen durch eine zweite Polymerschicht hindurch und zu den ersten Zwischenverbindungen der ersten Zwischenverbindungsschicht umfasst. Dann können Durchkontakte durch den Block hindurch, in die erste Zwischenverbindungsschicht hinein und zu den ersten Zwischenverbindungen ausgebildet werden. Die Durchkontakte können mit Lot gefüllt werden, um Höcker zu bilden, die die ersten Zwischenverbindungen berühren und sich oberhalb des Blocks erstrecken. Es werden noch weitere Ausführungsformen beschrieben und beansprucht.

Description

  • Ausführungsformen der Erfindung betreffen Integrierte-Schaltkreis(IC)-Chip-Gehäuse, wie zum Beispiel Chip-Gehäuse von geringer Höhe. Weitere Ausführungsformen werden ebenfalls beschrieben.
  • ALLGEMEINER STAND DER TECHNIK
  • IC-Chips, wie zum Beispiel Mikroprozessoren, Koprozessoren und dergleichen, verwenden oft Gehäuseelemente („Gehäuse”), um den IC-Chip physisch und/oder elektronisch an einer Leiterplatte, wie zum Beispiel einer Hauptplatine (oder Hauptplatinenschnittstelle), anzubringen. Für bestimmte Geräte, wie zum Beispiel Mobiltelefone, Laptop-Computer und sonstige dünne oder kleine elektronische Geräte, ist es wünschenswert, ein Gehäuse von geringer Höhe, wie zum Beispiel ein „Gehäuse von geringer Z-Höhe”, zu verwenden. Um ein Gehäuse von geringer Höhe bereitzustellen, kann ein „kernloses” Gehäuse verwendet werden, wie zum Beispiel ein Gehäuse mit einer Dicke von maximal 0,4 mm. Ein solches kernloses Gehäuse kann auf einen Träger verzichten, indem es zum Beispiel keinen faserverstärkten Polymerträger aufweist. Allerdings sind die derzeitigen Gehäuse von geringer Höhe mit Nachteilen behaftet, wie zum Beispiel erhöhten Kosten, verringerter Fertigungsrate und speziellen Anforderungen hinsichtlich der Produktionsausrüstung – im Gegensatz zu den verbesserten Prozessen und Vorrichtungen, die im vorliegenden Text beschrieben sind.
  • Zum Beispiel werden einige kernlose Gehäuse von geringer Höhe unter Verwendung von Zwischenverbindungsschichten hergestellt, die durch ein Polymer, wie zum Beispiel ABF, als ihrem Dielektrikum in einer Direktlaser-(zum Ausbilden von Durchkontakt-Verbindungslöchern) und Laminierungs-(des Polymers)Prozesstechnologie gebildet werden. Dieser Herstellungsprozess ist am hinteren Ende begrenzt und darum teurer als bei den mit einem Kern versehenen Gegenstücken (zum Beispiel x-2-x, wobei „x” sich auf die Aufbauschichten des Gehäuses bezieht, „2” sich auf die Kernschichten in dem Gehäuse bezieht und 2x der Schichtzählwert für das kernlose Gehäuse ist), auch wenn das kernlose Gehäuse mit zweifacher Produktivität hergestellt werden kann. Begrenzungen am hinteren Ende können durch die komplexeren Aufbauschichten in dem Gehäuse verursacht werden. In einigen Fällen kann die Verarbeitung von kernlosen Gehäusen erfordern, ein mit einem Kern versehenes Gehäuse herzustellen und dann den Kern zu entfernen, so dass das Gehäuse kernlos ist.
  • Des Weiteren beginnen einige Kernlosgehäuse-Prozesse mit einem Kern, gefolgt von einer Taschenbildung aus Leiteröffnungen des Gehäuses. Eine Taschenbildung, die für diese Art von Prozesstechnologie typisch ist, ist als Direktlaserlaminierung (DLL) bekannt. Da dedizierte und vollständig separate Prozessausrüstung für Taschenbildungsprozesse benötigt wird, werden die Gehäusekosten in hohem Maße durch die erhöhten Kosten dieser Ausrüstung sowie durch das geringere Produktionsvolumen bestimmt (das in der Regel sehr gering ist, da die Prozesse für Gehäuse von geringer Höhe derzeit nur für Mobile Internet Device(MID)-Segmente der Branche in Betracht gezogen werden, wie zum Beispiel für handgehaltene Internetkommunikations- und Computergeräte).
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die Ausführungsformen der Erfindung werden beispielhaft und nicht in einer einschränkenden Weise in den Figuren der begleitenden Zeichnungen veranschaulicht, in denen gleiche Bezugszahlen ähnliche Elemente bezeichnen. Es ist zu beachten, dass sich Verweise auf „eine” Ausführungsform der Erfindung in dieser Offenbarung nicht unbedingt auf dieselbe Ausführungsform beziehen, sondern „mindestens eine” bedeuten.
  • 1A zeigt eine Ausführungsform eines Kerns oder Paneels, auf dem Zwischenverbindungsschichten eines Gehäuses ausgebildet werden.
  • 1B zeigt eine Ausführungsform des Gehäuses von 1A nach der Resistlaminierung und -strukturierung.
  • 1C zeigt eine Ausführungsform des Gehäuses von 1B nach dem Ausbilden von Leitertaschen innerhalb der Resistöffnungen.
  • 1D zeigt das Gehäuse von 1C nach dem Abziehen des Resists.
  • 1E zeigt eine Ausführungsform des Gehäuses von 1D nach der Polymerlaminierung über die Taschen und das Paneel.
  • 1F zeigt das Gehäuse von 1E nach dem Ausbilden von Durchkontakten durch die Polymerlaminierung.
  • 1G zeigt das Gehäuse von 1F nach dem Ausbilden einer konformen Leiterschicht über der Polymerlaminierung und in den Durchkontakten.
  • 1H zeigt eine Ausführungsform des Gehäuses von 1G nach weiterer Resistlaminierung und -strukturierung.
  • 1I zeigt eine Ausführungsform des Gehäuses von 1H nach dem Ausbilden von weiterem leitfähigem Material in Öffnungen des Resists zum Bilden von Zwischenverbindungen.
  • 1J zeigt eine Ausführungsform des Gehäuses von 1I nach dem Entfernen des Resists und von genügend Leitermaterial zum Freilegen der Polymerschicht und zum Bilden von Zwischenverbindungen mit frei liegenden Kontakten und in elektrischem und mechanischem Kontakt mit den Taschen.
  • 2 zeigt eine Ausführungsform eines Gehäuses mit spiegelbildlichen Gehäusen, die auf gegenüberliegenden Seiten einer Trägerbasis ausgebildet sind.
  • 3A zeigt eine Ausführungsform des in 1J gezeigten Gehäuses (und/oder eines Gehäuses von 2) nach dem Ausbilden von insgesamt drei Zwischenverbindungsschichten auf dem Leiterpaneel.
  • 3B zeigt eine Ausführungsform des Gehäuses von 3A nach dem Entfernen des Leiterpaneels.
  • 3C zeigt eine Ausführungsformen des Gehäuses von 3B nach dem Ausbilden von Rückhaltemitteln auf der Oberfläche der Zwischenverbindungsschicht, die durch Entfernen des Leiterpaneels frei gelegt wurde.
  • 3D zeigt eine Ausführungsform des Gehäuses von 3C nach dem Ausbilden von Lötperlen auf den Kontakten, die durch Entfernen des Leiterpaneels frei gelegt wurde.
  • 4A zeigt einen Polymerblock, auf dem Zwischenverbindungsschichten eines Gehäuses ausgebildet werden können.
  • 4B zeigt eine Ausführungsform des Gehäuses von 4A nach der Resistlaminierung und -strukturierung.
  • 4C zeigt eine Ausführungsform des Gehäuses von 4B nach dem Ausbilden einer selektiven Polymerschicht in jeder Kontaktöffnung.
  • 4D zeigt eine Ausführungsform des Gehäuses von 4C nach dem vollständigen Abziehen des Resists, wodurch das selektive Polymer und die Oberfläche des Polymerblocks frei gelegt werden.
  • 4E zeigt eine Ausführungsform des Gehäuses von 4D nach dem Laminieren der Oberfläche des selektiven Polymers und des Polymerblocks mit einer Polymer-Deckschicht.
  • 4F zeigt eine Ausführungsform des Gehäuses von 4E nach dem Ausbilden von Durchkontakten durch die Polymerlaminierung und zu den selektiven Polymer-„Kontakten”.
  • 4G zeigt eine Ausführungsform des Gehäuses von 4F nach dem Ausbilden einer konformen Schicht aus leitfähigem Material auf der Oberfläche der Polymerlaminierung, in den Durchkontakten und zu den selektiven Polymerkontakten.
  • 4H zeigt eine Ausführungsform des Gehäuses von 4G nach weiterer Resistlaminierung und -strukturierung.
  • 4I zeigt eine Ausführungsform des Gehäuses von 4H nach dem Ausbilden von weiterem leitfähigem Material in Öffnungen des Resists zum Bilden von Zwischenverbindungen.
  • 4J zeigt eine Ausführungsform des Gehäuses von 4I nach dem Entfernen des Resists und von genügend Leitermaterial zum Freilegen der Polymerschicht und zum Bilden von Zwischenverbindungen mit frei liegenden Kontakten und in elektrischem und mechanischem Kontakt mit den Taschen.
  • 5 zeigt eine Ausführungsform eines Gehäuses mit spiegelbildlichen Gehäusen, die auf gegenüberliegenden Seiten einer Trägerbasis ausgebildet sind.
  • 6A zeigt eine Ausführungsform des in 4J gezeigten Gehäuses (und/oder eines Gehäuses von 5) nach dem Ausbilden von insgesamt drei Zwischenverbindungsschichten auf dem Leiterpaneel.
  • 6B zeigt eine Ausführungsform des in 6A gezeigten Gehäuses nach dem Ausbilden von Durchkontakten (Through Mold Vias, TMVs) durch den Polymerblock und in Kontakte und/oder Zwischenverbindungen der Zwischenverbindungsschicht.
  • 6C zeigt eine Ausführungsform des Gehäuses von 6B nach dem Ausbilden von Löthöckern in den TMVs.
  • 7 zeigt eine Ausführungsform eines Gehäuses von 6C nach dem Anbringen und elektrischen Koppeln eines IC-Chips an Löthöcker, die auf der endgültigen Zwischenverbindungsschicht ausgebildet sind, und Anbringen und elektrischen Koppeln einer Hauptplatine an den in den TMVs ausgebildeten Löthöckern.
  • DETAILLIERTE BESCHREIBUNG
  • Es werden nun verschiedene Ausführungsformen der Erfindung mit Berg auf die beiliegenden Zeichnungen erläutert. Warm immer die Formen, relativen Positionen und sonstigen Aspekte der in den Ausführungsformen beschriebenen Teile nicht eindeutig definiert sind, ist der Geltungsbereich der Ausführungsformen der Erfindung nicht nur auf die gezeigten Teile beschränkt, die lediglich dem Zweck der Veranschaulichung dienen. Des Weiteren sind zwar zahlreiche Details dargestellt, doch es versteht sich, dass einige Ausführungsformen der Erfindung auch ohne diese Details praktiziert werden können. In anderen Fällen wurden allseits bekannte Schaltkreise, Strukturen und Techniken nicht im Detail gezeigt, um die entscheidenden Aspekte dieser Beschreibung nicht in den Hintergrund treten zu lassen.
  • 1–3 zeigen Ausführungsformen des Ausbildens von aufgalvanisierten Metallkontakten auf einem Metallpaneel, des Ausbildens von Zwischenverbindungsschichten oberhalb des Metallpaneels und der Kontakte, und des anschließenden Entfernens des Metallpaneels zum Bilden eines Integrierten-Schaltkreis-Chip-Gehäuses. Zum Beispiel zeigt 1A eine Ausführungsform eines Kerns oder Paneels, auf dem Zwischenverbindungsschichten eines Gehäuses ausgebildet werden. 1A zeigt ein Gehäuse 100 (zum Beispiel ein Gehäuse von geringer Höhe) eines Kernlosgehäuse-Prozesses, beginnend mit einem Leitermaterial-Paneel 110. In einigen Ausführungsformen kann das Paneel 110 als eine „Kern”-Schicht beschrieben werden, wie zum Beispiel ein Kern, der beim Ausbilden eines mit einem Kern versehenen Gehäuses oder eines kernlosen Gehäuses (wo zum Beispiel der Kern anschließend entfernt wird) verwendet wird. Das Paneel 110 kann ein Metall sein, wie zum Beispiel eine Kupferschicht (zum Beispiel gewalzt, eine Folie, oder in einer sonstigen dem Fachmann bekannten Weise geformt). Zu geeigneten Leitern gehören Kupfer, Nickel, Silber, Gold, Palladium, eine Legierung davon und dergleichen, wie es in der Branche bekannt ist. Das Paneel 110 kann eine Dicke von ungefähr 35 Mikrometern haben.
  • 1B zeigt eine Ausführungsform des Gehäuses von 1A nach der Resistlaminierung und -strukturierung. In 1B wird auf das Paneel 110 der Resist 112 laminiert, der dann geätzt wird, um Kontaktöffnungen 113 zu bilden.
  • Als Nächstes zeigt 1C eine Ausführungsform des Gehäuses von 1B nach dem Ausbilden von Leitertaschen innerhalb der Resistöffnungen. In 1C wird die frei liegende Oberfläche von Paneel 110 innerhalb der Öffnungen 113 mit einem Leiter oder Metall zum Bilden von Taschen oder Kontakten 114 plattiert. In einigen Fällen kann Galvanisieren von Metall zum Bilden von Kontakten 114 verwendet werden. Zu geeigneten Leitern gehören Kupfer, Nickel, Silber, Gold, Palladium, eine Legierung davon und dergleichen, wie es in der Branche bekannt ist. Zum Beispiel kann auf die frei liegende Oberfläche von Paneel 110 Nickel, Palladium, Gold, oder eine Legierung davon zum Bilden von Taschen oder Kontakten 114 aufgalvanisiert werden. In einigen Ausführungsformen kann der Kontakt 114 durch drei separate Plattierungen von drei verschiedenen Metallen gebildet werden. Zum Beispiel kann der Kontakt 114 gebildet werden, indem man zuerst Nickel auf die Oberfläche von Paneel 110 innerhalb der Öffnungen 113 galvanisiert, dann Palladium auf den Nickel innerhalb der Öffnungen 113 galvanisiert und dann Gold auf das Palladium innerhalb der Öffnungen 113 galvanisiert.
  • 1D zeigt das Gehäuse von 1C nach dem Abziehen des Resists. 1D zeigt das Gehäuse 100, nachdem der Resist 112 von der Oberfläche des Paneels 110 abgezogen oder vollständig fortgeätzt wurde, so dass die leitfähigen Taschen und die Paneeloberfläche frei liegen.
  • Der Fachmann weiß, dass die in den 1B–1D gezeigten Prozesse zum Bilden von Kontakten 114 ebenso kosten- wie zeitintensiv sind. Zum Beispiel kann das Bilden von Kontakten 114 im Hinblick auf die Ressourcen der Plattierungsmetalle und die Verarbeitung teuer sein und kann dedizierte und vollständig separate Verarbeitungsausrüstung zum Ausführen der Plattierung erfordern. In einigen Fällen wird eine solche Plattierung als „Taschenbildung” (zum Beispiel zum Bilden leitfähiger Taschen) beschrieben und kann für bestimmte Verarbeitungstechnologien spezifisch sein, wie zum Beispiel DLL oder eine andere Direktlaser- und Laminierungsausbildung von Metall auf der Oberfläche des Paneels. Die Kosten solcher Taschen können auch wegen des geringen Herstellungsvolumens steigen oder hoch sein, da die Gehäuse von geringer Höhe derzeit für MID-Segmente in Betracht gezogen werden (zum Beispiel handgehaltene Internetkommunikations- und Computergeräte).
  • 1E–1J beschreiben eine zusätzliche Verarbeitung zum Ausbilden des kernlosen Gehäuses. Eine solche Verarbeitung kann sowohl bei „Kern”- als auch bei „kernlosen” Prozessen stattfinden.
  • 1E zeigt eine Ausführungsform des Gehäuses von 1D nach der Polymerlaminierung über die Taschen und das Paneel. 1E zeigt das Gehäuse 100 nach dem Beschichten der Oberfläche des Paneels 110 und des Metalls 114 mit einer Polymerlaminierung 116, wie zum Beispiel durch ABF-Laminierung, wie es in der Branche bekannt ist.
  • 1F zeigt das Gehäuse von 1E nach dem Ausbilden von Durchkontakten durch die Polymerlaminierung. 1F zeigt das Ausbilden von Durchkontakten in der und durch die Schicht 116 und zu Kontakten 114 zum Bilden der Schicht 120. Zum Beispiel können die Durchkontakte 118 mittels Durchkontaktbohren, wie zum Beispiel mit einem Laser, ausgebildet werden.
  • 1G zeigt das Gehäuse von 1F nach dem Ausbilden einer konformen Leiterschicht über der Polymerlaminierung und in den Durchkontakten. Das Ausbilden der Schicht 130 kann eine Durchkontaktfüllöffnung 122 innerhalb des Durchkontakts 118 oberhalb der Schicht 130 bilden. Die Schicht 130 kann durch chemisches Beschichten, wie zum Beispiel zum Aufbeschichten eines Metalls, aufgebracht werden. Zu geeigneten Leitern gehören Kupfer, Nickel, Gold, Gold, Palladium, eine Legierung davon und dergleichen, wie es in der Branche bekannt ist.
  • 1H zeigt eine Ausführungsform des Gehäuses von 1G nach weiterer Resistlaminierung und -strukturierung. 1H zeigt die Oberfläche von Schicht 130, auf die der Resist 132 laminiert ist; und der Resist 132 ist geätzt, um Zwischenverbindungsfüllöffnungen 134 in der Schicht 132 und oberhalb der Schicht 130 zu bilden. Die Öffnungen 134 enthalten Öffnungen 122.
  • 1I zeigt eine Ausführungsform des Gehäuses von 1H nach dem Ausbilden von weiterem leitfähigem Material in Öffnungen des Resists zum Bilden von Zwischenverbindungen. 1I zeigt das Befüllen von Öffnungen 134 mit einem leitfähigen Zwischenverbindungsmaterial zum Bilden von Zwischenverbindungen. 1I kann eine Durchkontakt-Füllplattierung darstellen, wie sie in der Branche bekannt ist.
  • 1J zeigt eine Ausführungsform des Gehäuses von 1I nach dem Entfernen des Resists und von genügend Leitermaterial zum Freilegen der Polymerschicht und zum Bilden von Zwischenverbindungen mit frei liegenden Kontakten und in elektrischem und mechanischem Kontakt mit den Taschen. 1J zeigt das Entfernen von fast allem oder allem Resist 132 zum Bilden von Zwischenverbindungsstrukturen 140 des Gehäuses 190. Das Entfernen des Resists 132 kann beinhalten, Abschnitte der Schicht 130 unterhalb des Resists 132 zu entfernen, aber nicht die gesamte Schicht 136 oder Schicht 130 innerhalb der Öffnung 122 zu entfernen. Zum Beispiel kann das Entfernen des Resists 132 als Flash-Ätzen beschrieben werden, wodurch die Zwischenverbindung 140 durch die frei liegende Oberfläche 142 der Schicht 120 getrennt wird, um eine Zwischenverbindungsschicht 150 zu bilden.
  • Nach 1J kann die Verarbeitung fortgesetzt werden, indem zu 1E zurückgegangen wird, wo der Kontakt der Zwischenverbindung 140 die Plattierung 114 ersetzt, um eine zweite Zwischenverbindungsschicht mit zweiten Zwischenverbindungen zu bilden, die an die Kontaktfläche der Zwischenverbindung 140 in einer ähnlichen Weise angeschlossen sind, in der die Zwischenverbindung 140 an die Schicht 114 angeschlossen ist. Das heißt, die 1E–1J können wiederholt werden, um die Zwischenverbindungsschichten 160, 170 sowie weitere Schichten zu bilden, wie im vorliegenden Text beschrieben wird. Die in 1J gezeigte Struktur 190 kann als ein Gehäuse beschrieben werden, wie zum Beispiel eine einzelne Zwischenverbindungsschicht mit Zwischenverbindungen 140, die leitfähige Kontakte 114 berühren, die das Paneel 110 berühren. In einigen Fällen kann das Paneel 110 als ein „Kern” beschrieben werden, und somit kann das Gehäuse 190 als „mit einem Kern versehen” beschrieben werden. In anderen Fällen ist das Paneel 110 temporär und wird entfernt, wobei die Zwischenverbindungsschicht 150 zurückbleibt, die frei liegen kann, und wird somit als ein „kernloses” Gehäuse beschrieben. In jedem Fall wird in Betracht gezogen, dass mehrere Zwischenverbindungsschichten der Zwischenverbindungen oberhalb der Zwischenverbindungsschicht 150 ausgebildet werden können, bis eine gewünschte Anzahl der Zwischenverbindungsschichten mit Zwischenverbindungen ausgebildet ist.
  • 2 zeigt eine Ausführungsform eines Gehäuses mit spiegelbildlichen Gehäusen, die auf gegenüberliegenden Seiten einer Trägerbasis ausgebildet sind. 2 zeigt das Gehäuse 200, das auf der Trägerbasis 210 ausgebildet ist. Das Gehäuse 200 enthält das Gehäuse 202, das auf einer ersten Oberfläche der Trägerbasis 210 ausgebildet ist, und das Gehäuse 204, das auf einer gegenüberliegenden Oberfläche der Trägerbasis 210 ausgebildet ist. Gleichermaßen kann das Gehäuse 204 auf der gegenüberliegenden Oberfläche des Trägers 210 eine Schicht 110, eine Zwischenverbindungsschicht 250, eine Zwischenverbindungsschicht 260 und eine Zwischenverbindungsschicht 270 enthalten. Die Schichten 250, 260 und 270 (und die Prozessoren zum Bilden jener Schichten) können den obigen Beschreibungen für die Schichten 150, 160 und 170 ähneln. 2 zeigt ebenfalls Lötresiste 220, die auf der Außenfläche von den – und zwischen den – Zwischenverbindungskontakten 140 der Schicht 170 ausgebildet sind. Die Lötresiste 220 können eine Lötresist-Schutzbeschichtung auf der Außenfläche des Gehäuses sein. Die Lötresiste 220 können bewirken, dass sich das Flussmittelspray nur dort bildet, wo keine Rückhaltemitteln vorhanden sind, so dass das Sprühmaterial auf die Kontakte gerichtet wird, um BGAs auf den Kontakten – und diese berührend – zu bilden. Der Lötresist (Solder Resist, SR) hat ebenfalls die Aufgabe, elektrische Kurzschlüsse zu verhindern, wie zum Beispiel einen Kurzschluss zwischen Zwischenverbindungskontakten der Schicht zu verhindern.
  • Nach dem Ausbilden der Gehäuse 202 und 204 auf der Trägerbasis 210 kann die Trägerbasis zerschnitten werden, um das Gehäuse 202 von dem Gehäuse 204 zu trennen. Zum Beispiel können die Gehäuse 202 und 204 getrennt werden, indem der Rand der Trägerbasis 210 zerschnitten wird, um das obere Gehäuse 202 und das untere Gehäuse 204 zu trennen. 2 zeigt ebenfalls einen Lötresist 230, der auf der Außenfläche von (zum Beispiel auf der Oberfläche 142) und zwischen den Zwischenverbindungskontakten 140 der Schicht 170 ausgebildet ist.
  • 3A zeigt eine Ausführungsform des in 1J gezeigten Gehäuses (und/oder eines Gehäuses von 2) nach dem Ausbilden von insgesamt drei Zwischenverbindungsschichten auf dem Leiterpaneel. 3A zeigt das Gehäuse 300 mit den Schichten 110, 150, 160 und 170. Das Gehäuse 300 kann das Gehäuse von 1J oder eines der Gehäuse 202 und 204 darstellen.
  • 3B zeigt eine Ausführungsform des Gehäuses von 3A nach dem Entfernen des Leiterpaneels. 3B zeigt das Gehäuse 302 nach dem Entfernen der Schicht 110. Die Schicht 110 kann durch Entfernen des Kupferblocks mittels eines Ätzprozesses ausgebildet werden, wie dem Fachmann bekannt ist.
  • 3C zeigt eine Ausführungsformen des Gehäuses von 3B nach dem Ausbilden von Rückhaltemitteln auf der Oberfläche der Zwischenverbindungsschicht, die durch Entfernen des Leiterpaneels frei gelegt wurde. 3C zeigt das Gehäuse 304 nach dem Ausbilden der Rückhaltemittel 330 auf der Oberfläche der Zwischenverbindungsschicht 150 (und Zwischenverbindungen davon), wo die Schicht 110 entfernt wurde. 3C kann beschrieben werden als: Flippen der Zwischenverbindung 300 (zum Beispiel das Gehäuse oder Paneel), dann Ausbilden von Paneel-Rückhaltemitteln, und dann Pastendrucken für Ball Grid Array(BGA)-Befestigungen, wie dem Fachmann bekannt ist. Die Paneel-Rückhaltemittel können bewirken, dass der Pastendruck nur dort entsteht, wo die Rückhaltemittel nicht vorhanden sind, wodurch das Lötmaterial auf die Kupfer-Zwischenverbindungskontakte gerichtet wird, um eine BGA-Zwischenverbindung nach dem Rückfluss zu bilden.
  • 3D zeigt eine Ausführungsform des Gehäuses von 3C nach dem Ausbilden von Lötperlen auf den Kontakten, die durch Entfernen des Leiterpaneels frei gelegt wurde. 3D zeigt das Gehäuse 306 nach dem Ausbilden der Löthöcker oder -perlen 340 auf frei liegenden Kontakten der Schicht 150. 3D kann beinhalten, Mikroperlenlot in den kleinen Taschen zwischen dem Paneel-Rückhaltemittel 330 anzubringen, wo das Flussmittelspray an den Kontakten 114 der Zwischenverbindungen der Schicht 150 haftet. 3D kann ebenfalls das Rückfließen des an dem Flussmittel angebrachten Lotes beinhalten, um die Mikroperlen zu bilden.
  • Es ist zu erkennen, dass die 1–3 das Ausbilden einer oder mehrerer Schichten ähnlich der Schicht 160 (zum Beispiel Schicht 170) auf der Schicht 150 enthalten können. Des Weiteren ist zu erkennen, dass die 1–3 das Ausbilden von Hunderten oder Tausenden von Zwischenverbindungen in jeder Schicht enthalten können, die zum Beispiel auf einem Wafer ausgebildet werden, wie dem Fachmann bekannt ist. Das heißt, nach 3D kann der Gehäuse-Chip vereinzelt werden, wie zum Beispiel von einem Chip oder Gehäuse (zum Beispiel jedes Gehäuses für einen einzelnen IC-Chip).
  • Das heißt, 1–3 zeigen einige Ausführungsformen von kernlosen Gehäusen von geringer Höhe, die unter Verwendung von Zwischenverbindungsschichten hergestellt werden, die durch ein Polymer als ihrem Dielektrikum in einer Direktlaser- und Laminierungsprozesstechnologie gebildet werden. Dieser Herstellungsprozess ist am hinteren Ende begrenzt und darum teurer in der Herstellung als die „mit einem Kern versehenen” Gegenstücke (zum Beispiel x-2-x, wobei 2x der Schichtzählwert für das kernlose Gehäuse ist), auch wenn das kernlose Gehäuse mit der doppelten Produktivität hergestellt werden kann. Genauer gesagt, beginnen einige Ausführungsformen von Plan-of-Record(POR)-Kernlosgehäuseprozessen, wie zum Beispiel denen, die in den 1–3 gezeigt sind, mit einem Kern, gefolgt von einer Taschenbildung, wie in den 1A–1D gezeigt. Eine Form der Taschenbildung, die für diesen Prozesstechnologie-Typ spezifisch ist, ist als Direktlaserlaminierung (DLL) bekannt. Da für diese Prozesse dedizierte und vollständig separate Prozessausrüstung benötigt wird, werden die Gehäusekosten in hohem Maße durch die erhöhten Kosten dieser Ausrüstung sowie das geringere Herstellungsvolumen bestimmt (das in der Regel sehr gering ist, da die niedrige Z-Höhe derzeit für MID-Segmente in Betracht gezogen wird, zum Beispiel für handgehaltene Internetkommunikations- und Computergeräte).
  • Um die höheren Kosten, den Engpass und sonstige Probleme der Taschenverarbeitung der 1–3 zu reduzieren, werden nun weitere Ausführungsformen beschrieben. Zum Beispiel zeigen die 4–6 Ausführungsformen des Ausbildens eines Integrierten-Schaltkreis-Chip-Gehäuses mit Durchkontakten durch einen Polymerblock und in Zwischenverbindungen einer Zwischenverbindungsschicht und das Ausfüllen der Durchkontakte mit Lot zum Bilden von Höckern, die die ersten Zwischenverbindungen enthalten und sich oberhalb des Blocks erstrecken. Das heißt, einige der für die 4–6 beschrieben Ausführungsformen reduzieren die höheren Kosten, sonstige Probleme und den Engpass der Taschenverarbeitung der 1–3 durch Ausbilden des hinteren Endes des Gehäuses unter Verwendung zweier trennbarer Polymer-Formteile, die nach Vollendung des Mikroperlenprozesses mit einem Laser gebohrt werden, um die geformten Durchkontakte (TMV) zu bilden. Diese TMVs werden dann mit Lötmaterial durch einen Pastendruckprozess gefüllt, um die BGA-Zwischenverbindungen zu ermöglichen. Ausführungsformen eines detaillierten Prozessflusses zum Ermöglichen dieses TMV-basierten Gehäuses von geringer Höhe sind unten in den 4–6 gezeigt. In einigen Fällen kann ein TMV-basiertes Gehäuse von geringer Höhe durch einen in den 4–6 gezeigten Prozess gebildet werden, ohne dedizierte und weitere Prozessausrüstung zu verwenden oder unter Ausschluss dedizierter und weiterer Prozessausrüstung, wie sie zum Beispiel für die 1–3 benötigt wird (zum Beispiel für die 1C, 1D, 3B und/oder 3C). Genauer gesagt, haben die Gehäuse der 1–3 im Vergleich zu den 4–6 nicht die Durchkontakte zum Ausbilden des hinteren Gehäuse-Endes.
  • 4A zeigt einen Polymerblock (zum Beispiel einen Kern oder ein Paneel), auf dem Zwischenverbindungsschichten eines Gehäuses ausgebildet werden können. 4A zeigt das Gehäuse 100 (zum Beispiel ein Gehäuse von geringer Höhe) eines Kernlosgehäuse-Prozesses, beginnend mit dem Polymermaterialblock 410. In einigen Ausführungsformen kann der Block 410 einen Kern aus homogenem Material darstellen, wie zum Beispiel einen Block aus Polymerepoxidharz. Zum Beispiel kann der Block 410 ein geformter Block sein, wie zum Beispiel ein Block aus geformtem Polymerepoxidharz. Der Block 410 kann eine Dicke von ungefähr 35 Mikrometern haben. Der Block 410 kann aus einem solchen Material bestehen und kann eine solche Dicke haben, dass während einer anschließenden Verarbeitung die TMVs mit einem Laser durch den Block 410 gebohrt und mit Lot ausgefüllt werden können (zum Beispiel durch Pasten), um die Zwischenverbindungs-Löthöcker zu bilden.
  • 4B zeigt eine Ausführungsform des Gehäuses von 4A nach der Resistlaminierung und -strukturierung. In 4B wird der Block 410 mit Resist 112 laminiert, der dann geätzt wird, um Kontaktöffnungen 113 zu bilden.
  • 4C zeigt eine Ausführungsform des Gehäuses von 4B nach dem Ausbilden einer selektiven Polymerschicht in jeder Kontaktöffnung. In 4C wird die frei liegende Oberfläche von Block 410 innerhalb der Öffnungen 113 mit einer selektiven Polymerschicht oder „Kontakten” 414 gefüllt. In einigen Ausführungsformen können die selektiven Polymerschichten 414 aus einem nicht-leitfähigen oder halb-leitfähigen Material bestehen, das zu einem Kontakt geformt ist, aber keine elektrische Leitung oder Konnektivität erlaubt, wie zum Beispiel für ein Signal.
  • 4D zeigt eine Ausführungsform des Gehäuses von 4C nach dem vollständigen Abziehen des Resists, wodurch das selektive Polymer und die Oberfläche des Polymerblocks frei gelegt werden. 4D zeigt das Gehäuse 400, nachdem der Resist 112 von der Oberfläche des Blocks 410 abgezogen oder vollständig weggeätzt wurde, wodurch die Schichten 414 und die Oberfläche des Blocks 410 freigelegt werden.
  • Es ist zu erkennen, dass, wie dem Fachmann bekannt ist, die in den 4B–4D gezeigten Prozesse zum Bilden von Kontakten 414 nicht so teuer und zeitaufwändig sind wie jene zum Bilden von Kontakten 114. Das Ausbilden der selektiven Polymerschichten 414 kann ohne Plattieren mit einem Leiter oder Metall erfolgen, wie es zum Beispiel oben zum Bilden von Taschen oder Kontakten 114 gezeigt ist, oder kann ein solches Plattieren ausschließen. Zum Beispiel kann das Ausbilden von Kontakten 414 Metall, Legierung oder leitfähiges Material, wie es oben zum Ausbilden von Kontakten 114 beschrieben wurde, ausschließen oder braucht ein solches nicht. Das heißt, aus den Kosten des Ausbildens von Kontakten 414 können die Kosten jener Materialien zum Ausbilden der Schicht 114 ausgeklammert werden. Gleichermaßen kann die Verarbeitung zum Bilden von Kontakten 414 eine Polymerlaminierung und/oder eine selektive Polymerabscheidung enthalten. In einigen Fällen kann das Ausbilden von Kontakten 414 weggelassen werden, und die Polymerschicht 116 kann direkt auf der frei liegenden Oberfläche des Polymers 410 ausgebildet werden, d. h. ohne die in den 4B–4D gezeigten Prozesse. In jedem Fall ist eine spezielle Ausrüstung zum Ausbilden, Plattieren oder Galvanisieren zum Bilden von Kontakten 114 in den 4–7 nicht erforderlich. Die Kosten für die Ausrüstung und die Zeit zum Bilden von Kontakten 114 können in den 4C–D entfallen.
  • 4E–4J beschreiben eine weitere Verarbeitung zum Ausbilden des kernlosen Gehäuses. Eine solche Verarbeitung kann in den „mit einem Kern versehenen” wie in den „kernlosen” Prozessen ausgeführt werden.
  • 4E zeigt eine Ausführungsform des Gehäuses von 4D nach dem Laminieren der Oberfläche des selektiven Polymers und des Polymerblocks mit einer Polymer-Deckschicht. 4E zeigt das Gehäuse 400 nach dem Beschichten der Oberfläche des Blocks 410 und des Polymer 414 mit einer Polymerlaminierung 116. Zum Beispiel kann die Schicht 116 eine Deckabscheidung aus Polymer oder ABF sein, wie es in der Branche bekannt ist. Die Schicht 116 kann als ein Polymerfilm ausgebildet werden, wie zum Beispiel durch ABF-Laminierung. Die Schicht 116 kann auf frei liegenden Oberflächen des Blocks 410 und auf Schichten 414 durch Laminierung ausgebildet werden, wie zum Beispiel durch Aufbringen eines Polymerfilms 116 auf die – und Berühren der – Oberfläche des Blocks 410 und Warmpressen des Films auf die Oberfläche bei einer Temperatur von ungefähr 170 Grad Celsius.
  • 4F zeigt eine Ausführungsform des Gehäuses von 4E nach dem Ausbilden von Durchkontakten durch die Polymerlaminierung und zu den selektiven Polymer-„Kontakten”. 4F zeigt das Ausbilden von Durchkontakten in der, und durch die, Schicht 116 und zu Kontakten 414 zum Bilden der Schicht 120. Zum Beispiel können die Durchkontakte 118 durch Durchkontaktbohren ausgebildet werden, wie zum Beispiel durch Laser, um eine Öffnung mit einem Profil zu bilden, das oben auf der Schicht 120 größer ist und am Boden der Schicht 120 eine kleinere Breite hat, wie zum Beispiel ein konisches Profil, das am oberen Ende größer ist als am unteren Ende.
  • 4G zeigt eine Ausführungsform des Gehäuses von 4F nach dem Ausbilden einer konformen Schicht aus leitfähigem Material auf der Oberfläche der Polymerlaminierung, in den Durchkontakten und zu den selektiven Polymerkontakten. 4G zeigt das Ausbilden einer konformen Schicht aus leitfähigem Zwischenverbindungsmaterial 130 auf die frei liegenden Oberflächen der Schicht 116, des Durchkontakts 118 und des Kontakts 414 am Boden des Durchkontakts 118. Das Ausbilden der Schicht 130 kann eine Durchkontaktfüllöffnung 122 innerhalb des Durchkontakts 118 oberhalb der Schicht 130 bilden. Die Schicht 130 kann durch chemisches Beschichten aufgebracht werden, wie zum Beispiel zum Plattieren eines Metalls. Zu geeigneten Leitern gehören Kupfer, Nickel, Gold, Gold, Palladium, eine Legierung davon und dergleichen, wie es in der Branche bekannt ist.
  • 4H zeigt eine Ausführungsform des Gehäuses von 4G nach weiterer Resistlaminierung und -strukturierung. 4H zeigt die Oberfläche der Schicht 130, auf die der Resist 132 laminiert ist, und den Resist 132, der geätzt wurde, um die Zwischenverbindungsfüllöffnungen 134 in der Schicht 132 und oberhalb der Schicht 130 zu bilden. Die Öffnungen 134 enthalten Öffnungen 122. Das Ausbilden der Öffnungen 134 kann als Strukturierung der Schicht 132 beschrieben werden. Die Öffnungen 134 können sich breiter erstrecken als die Öffnung 122, aber erstrecken sich nicht zu einer benachbarten Öffnung 122 für einen separaten Durchkontakt.
  • 4I zeigt eine Ausführungsform des Gehäuses von 4H nach dem Ausbilden von weiterem leitfähigem Material in Öffnungen des Resists zum Bilden der Zwischenverbindungen. 4I zeigt Befüllungsöffnungen 134 mit einem leitfähigen Zwischenverbindungsmaterial zum Bilden der Zwischenverbindung. Zu geeigneten Leitern gehören Kupfer, Nickel, Gold, Gold, Palladium, eine Legierung davon und dergleichen, wie es in der Branche bekannt ist. Zum Beispiel kann die Öffnung 134 mit Kupfer, Nickel, Gold, Silber oder einer Legierung davon ALD-abgeschieden, aufgalvanisiert oder chemisch aufbeschichtet werden, um eine Dicke einzufüllen oder die gesamte Öffnung 134, einschließlich der Öffnung 122, in einer Deckschicht auszufüllen. In einigen Ausführungsformen kann 4I eine Durchkontakt-Füllplattierung darstellen, wie es in der Branche bekannt ist.
  • 4J zeigt eine Ausführungsform des Gehäuses von 4I nach dem Entfernen des Resists und von genügend Leitermaterial 130 zum Freilegen der Polymerschicht und zum Bilden der Zwischenverbindungen mit frei liegenden Kontakten und in elektrischem und mechanischem Kontakt mit den Taschen. 4J zeigt das Entfernen von fast allem oder allem Resist 132, um die Zwischenverbindungsstrukturen 440 des Gehäuses 490 zu bilden. Das Entfernen des Resists 132 kann das Entfernen von Abschnitten der Schicht 130 unterhalb des Resists 132 enthalten. In einigen Fällen kann das Entfernen von Abschnitten der Schicht 132 das Entfernen des größten Teils der, oder der gesamten, Dicke der Schicht 130 unterhalb des Resists 132, das Entfernen eines Teils der, oder der gesamten, Dicke der Schicht 136 in der Öffnung 134, aber nicht das Entfernen der gesamten Schicht 136 oder der Schicht 130 innerhalb der Öffnung 122 enthalten. Zum Beispiel kann das Entfernen des Resists 132 als Flash-Ätzen beschrieben werden, bei dem eine Zwischenverbindung 440 innerhalb der Öffnungen 122 zurückbleibt, die sich oberhalb der Oberseite der Schicht 120 erstreckt, um Kontakte oberhalb jedes Durchkontakts zu bilden, die sich als Zwischenverbindungen zu der Schicht 414 erstrecken und sich an diese anschließen, um die Zwischenverbindungsschicht 450 zu bilden, die Zwischenverbindungen 440 aufweist, die durch die frei liegende Oberfläche 142 der Schicht 120 getrennt sind.
  • Nach 4J kann die Verarbeitung fortgesetzt werden, indem man zu 4E zurückkehrt, wo die Kontakte der Zwischenverbindungen 440 die Schichten 414 ersetzen, um eine zweite Zwischenverbindungsschicht mit zweiten Zwischenverbindungen auszubilden, die sich an die Kontaktfläche der Zwischenverbindung 440 in einer ähnlichen Weise anschließen, wie sich die Zwischenverbindungen 440 an die Schichten 414 anschließen. Das heißt, die 4E–4J können wiederholt werden, um die Zwischenverbindungsschichten 460, 470 und weitere Schichten zu bilden, wie im vorliegenden Text beschrieben wird. Die in 4J gezeigte Struktur 490 kann als ein Gehäuse beschrieben werden, wie zum Beispiel eine einzelne Zwischenverbindungsschicht mit Zwischenverbindungen 440, die die leitfähigen Kontakten 414 berühren, die den Block 410 berühren. In einigen Fällen kann der Block 410 als ein „Kern” beschrieben werden, und somit kann das Gehäuse 490 als „mit einem Kern versehen” beschrieben werden. In anderen Fällen kann der Block 410 Öffnungen (zum Beispiel Durchkontakte) aufweisen, die sich durch ihn hindurch und in die Zwischenverbindungsschicht hinein (zum Beispiel zu den Zwischenverbindungen 440) erstrecken; und die Öffnungen werden mit einem elektrischen leitfähigen Material (zum Beispiel Löthöckern) gefüllt, die die Zwischenverbindungen berühren und sich oberhalb des Blocks erstrecken. In diesen anderen Fällen können der Block 410 und die Zwischenverbindungsschicht 450 als ein „kernloses” Gehäuse beschrieben werden. In jedem Fall wird in Betracht gezogen, dass mehrere Zwischenverbindungsschichten von Zwischenverbindungen oberhalb der Zwischenverbindungsschicht 450 ausgebildet werden können, bis eine gewünschte Anzahl der Zwischenverbindungsschichten mit Zwischenverbindungen ausgebildet wurden.
  • 5 zeigt eine Ausführungsform eines Gehäuses mit spiegelbildlichen Gehäusen, die auf gegenüberliegenden Seiten einer Trägerbasis ausgebildet sind. 5 zeigt das Gehäuse 500, das auf der Trägerbasis 210 ausgebildet ist. Das Gehäuse 500 enthält das Gehäuse 502, das auf einer ersten Oberfläche der Trägerbasis 210 ausgebildet ist, und das Gehäuse 504, das auf einer gegenüberliegenden Oberfläche der Trägerbasis 210 ausgebildet ist. Das Gehäuse 502 kann den Block 410, die Zwischenverbindungsschicht 450 und die Zwischenverbindungsschicht 460, die auf der Schicht 450 ausgebildet ist und diese berührt (und die Zwischenverbindungen auf der Schicht 450 hat und Zwischenverbindungen der Schicht 450 berührt), enthalten. Die Zwischenverbindungsschicht 470 kann auf der Schicht 460 ausgebildet sein und diese berühren (und kann Zwischenverbindungen haben, die auf der Schicht 460 ausgebildet sind und Zwischenverbindungen der Schicht 460 berühren). Die Schichten 460 und 470 können ähnlich den obigen Beschreibungen für die Schicht 450 ausgebildet werden und können Zwischenverbindungsschichten mit Zwischenverbindungen ähnliche den obigen Beschreibungen für die Schicht 450 sein (siehe zum Beispiel 4E–4J). 5 zeigt ebenfalls Lötresist 220, der auf der Außenfläche der Schicht 470 (zum Beispiel auf der Fläche 442) und zwischen Zwischenverbindungskontakten 540 der Schicht 470 ausgebildet ist.
  • Gleichermaßen kann das Gehäuse 504 auf der gegenüberliegenden Oberfläche des Trägers 210 den Block 410, die Zwischenverbindungsschicht 550, die Zwischenverbindungsschicht 560 und die Zwischenverbindungsschicht 570 enthalten. Die Schichten 550, 560 und 570 (und Prozessoren zum Bilden jener Schichten) können den obigen Beschreibungen für die Schichten 450, 460 und 470 ähneln. 5 zeigt ebenfalls Lötresist den 230, der auf der Außenfläche der Schicht 570 und zwischen den Zwischenverbindungskontakten 542 der Schicht 570 ausgebildet ist.
  • Nach dem Ausbilden der Gehäuse 502 und 504 auf der Trägerbasis 210 kann die Trägerbasis zerschnitten werden, um das Gehäuse 502 von dem Gehäuse 504 zu trennen. Zum Beispiel können die Gehäuse 502 und 504 getrennt werden, indem der Rand der Trägerbasis (zum Beispiel „Paneel”) 210 zerschnitten wird, um den oberen und den unteren Teil zu trennen (zum Beispiel das Gehäuse 502 von dem Gehäuse 504 zu trennen). In einigen Ausführungsformen können für dieses Zerschneiden und Trennen Prozesse verwendet werden, die in der Branche bekannt sind.
  • 6A zeigt eine Ausführungsform des in 4J gezeigten Gehäuses (und/oder eines Gehäuses von 5) nach dem Ausbilden von insgesamt drei Zwischenverbindungsschichten auf dem Leiterpaneel. 6A zeigt das Gehäuse 600 mit den Schichten 410, 450, 460, 470 und dem Lötresist 220. Das Gehäuse 600 kann das Gehäuse 490, das Gehäuse 502 und/oder das Gehäuse 504 darstellen.
  • 6B zeigt eine Ausführungsform des in 6A gezeigten Gehäuses nach dem Ausbilden von Durchkontakten (TMVs) durch den Polymerblock und in Kontakte und/oder Zwischenverbindungen der Zwischenverbindungsschicht. 6B zeigt TMVs 620, die durch den Block 610 und durch die Kontakte 414 hindurch und in die Zwischenverbindungen 440 der Schicht 450 hinein ausgebildet sind. TMVs 620 können auf alle oder die gewünschten Zwischenverbindungen 440 der Schicht 450 ausgerichtet sein. Genauer gesagt, kann die Position jedes TMV 620 so ausgewählt oder vorgegeben werden, dass sie einen Kontakt einer Hauptplatine (oder Hauptplatinenschnittstelle) elektrisch (und/oder physisch) mit einer ausgewählten Zwischenverbindung 440 der Schicht 450 verbinden. Das heißt, die TMVs können die Schicht 414 durchdringen und in die Zwischenverbindung 440 der Schicht 150 hineinführen.
  • Die TMVs 620 sind so dargestellt, dass sie sich durch die Oberfläche 614 des Kontakts 414 hindurch erstrecken und sie freilegen. Die TMVs 620 sind des Weiteren so dargestellt, dass sie sich in die Oberfläche 622 aus leitfähigem Material der Zwischenverbindung 440 hinein erstrecken und sie freilegen. Die TMVs 620 können eine „Trichter”-Form haben. Zum Beispiel können die TMVs 620 eine untere Breite W1, die mindestens einen Abschnitt oder eine Oberfläche der Zwischenverbindung 440 freilegt, und eine obere Breite W2 an der frei liegenden Oberfläche des Blocks 610 haben. Die Breite W1 kann eine Breite zwischen 50 und 8 Mikrometern sein; und die Breite W2 kann eine Breite zwischen 70 und 100 Mikrometern sein. 6B zeigt ebenfalls eine Distanz D zwischen dem Mittelpunkt von benachbarten TMVs 620. Die Distanz D kann eine Distanz zwischen 125 und 150 Mikrometern sein. Die TMVs 620 können ebenfalls eine Höhe haben, wie zum Beispiel eine Höhe von Breite W1 zu Breite W2, oder eine Höhe von der Oberfläche des Blocks 610 zum Boden des TMV oder der frei liegenden Oberfläche der Zwischenverbindung 440. Die Höhe H kann zwischen 80 und 150 Mikrometern betragen. In einigen Fällen kann die Höhe H zwischen 60 und 100 Mikrometern betragen. Des Weiteren kann eine Dicke für den Polymerblock 610 gleich oder ungefähr 100 μm sein.
  • Die TMVs 620 können durch Laserbohren durch den Block 610 und in die Zwischenverbindungsschicht 450 hinein ausgebildet werden. Zum Beispiel können der Block 610 und die Zwischenverbindungsschicht 450 unter Verwendung eines Lasers gebohrt werden, der das Material des Blocks und der Zwischenverbindungsschicht erhitzt, bis das Material verdampft und das Metall der Zwischenverbindung 414 frei liegt. Zu geeigneten Laser gehören ein CO2-Laser und/oder eine Kammer wie zum Beispiel eine HitachiTM Lasermaschine. Das Laserbohren verschiedener Materialien, wie zum Beispiel jener der Schicht 410 und der Schicht 150, zum Bilden der TMVs mit den oben genannten Abmessungen kann durch dem Fachmann bekannte Prozesse ausgeführt werden, wie zum Beispiel zum Laserbohren verschiedener Chip- und Chip-Gehäuse-Verbundwerkstoffe.
  • Es ist zu erkennen, dass 6B das Gehäuse 604 ohne Entfernen oder unter Ausschluss der Schicht 410 zeigt. Das heißt, dass der Prozess, die Zeit, die Kosten und die Ausrüstung, die für das Entfernen des Leiterpaneels 110, wie für 3B beschrieben, benötigt werden, in 6 nicht erforderlich sind. Gleichermaßen erfordert 6B nicht das Ausbilden von Rückhaltemitteln auf der Oberfläche der Zwischenverbindungsschicht 450 (oder schließt es aus). Das heißt, dass der Prozess, die Zeit, die Kosten und die Ausrüstung, die für das Ausbilden von Rückhaltemitteln auf der Schicht 450, wie für 3C beschrieben, benötigt werden, in 6 nicht erforderlich sind.
  • 6C zeigt eine Ausführungsform des Gehäuses von 6B nach dem Ausbilden von Löthöckern in den TMVs. In den TMVs kann Lot ausgebildet werden, das zu den Zwischenverbindungen führt und Löthöcker oberhalb der frei liegenden Oberfläche des Polymerblocks bildet. Zum Beispiel zeigt 6C Löthöcker 630, die in der Schicht 610, der Schicht 614 und der Zwischenverbindung 640 ausgebildet sind und diese berühren. Das heißt, die Löthöcker 630 erstrecken sich oberhalb der frei liegenden Oberfläche des Blocks 620 um eine Höhe 646; erstrecken sich durch den Block 610 um eine Höhe 642; und erstrecken sich in die Zwischenverbindung 440 um eine Höhe 644. In einigen Fällen kann die Höhe 642 plus der Höhe 644 zwischen 60 und 100 Mikrometern betragen. In einigen Fällen kann die Höhe 646 zwischen 100 und 200 Mikrometern betragen. Zum Beispiel kann die Höhe 646 gleich oder ungefähr 150 μm sein. Des Weiteren ist zu erkennen, dass die Löthöcker 630 eine längere „konische” Sektion haben, die sich weiter in die Schicht 450 erstreckt als die Höcker 340, die nur auf den Kontakten 114 der Schicht 150 ausgebildet sind. Die Dicke 648 des Gehäuses 606 kann ungefähr 0,4 mm betragen. In einigen Fällen kann die Dicke zwischen 200 und 400 Mikrometern betragen.
  • Die in 6C gezeigten Löthöcker können durch einen Lötpasten- und -druckprozess gebildet werden. Zum Beispiel kann das in 6B gezeigte Gehäuse umgedreht werden, und ein Lötpasten- und -druckprozess kann Löthöcker 630 innerhalb der TMVs bilden, die sich oberhalb der frei liegenden Oberfläche der Schicht 614 erstrecken. In einigen Fällen wird Lot zum Bilden von Löthöckern 630 in die TMVs siebgedruckt, oder eine schablonierte, vorgebohrte Maske wird ausgerichtet, und dann wird das Lot in die TMVs gedruckt. Das Lot kann bei einer Temperatur zwischen 200 und 250 Grad Celsius gedruckt werden.
  • Um das Lot siebzudrucken, kann ein Sieb auf die frei liegende Oberfläche des Blocks 610 gedruckt werden. Das Sieb kann eine Maske sein, die dann schabloniert oder vorgebohrt werden kann. Die Öffnungen in dem Sieb können auf die TMVs 620 ausgerichtet werden. Zum Beispiel kann das Lot mechanisch in die Öffnungen 620 (mit oder ohne Maske) hineingedrückt oder -gequetscht werden. Das mechanische Drücken oder Quetschen des Lots kann als Aufschmelzen des Lots mit einem Flussmittel beschrieben werden, wie zum Beispiel einem organischen Flussmittel. Wenn eine Schablone verwendet wird, so kann die Schablone dann entfernt werden. Nach dem Entfernen der Schablone kann das Lot bei einer Schmelztemperatur des Lots aufgeschmolzen werden. Zum Beispiel kann das Lot drei zu vier Stunden lang aufgeschmolzen werden. Das Lot kann bei einer Temperatur zwischen 200 und 250 Grad Celsius aufgeschmolzen werden; das Lot kann bei einer Temperatur von 220 Grad Celsius aufgeschmolzen werden. Das Aufschmelzen kann auch Gase in dem Lot durch das Flussmittel verflüchtigen, wodurch sie verdampfen.
  • Als geeignetes Lot für die Höcker 630 sei SAC 305TM genannt, das in der Branche bekannt ist. Zum Beispiel kann das Lot ein Titan-Silber-Kupfer-Gemisch mit 0,5% Cu, Silber 3% und Zinn 96,5% sein. Das Lot kann ebenfalls ein Zinn-Antimon-Kupfer-Silber-Gemisch sein. In einigen Fällen ist das Lot eine Legierung auf Zinn-Antimon-Basis; in einigen Fällen kann das Lot ein Lot auf Bleibasis sein. Es ist anzumerken, dass verschiedene Lot-Zusammensetzungen verwendet werden können und dass die oben genannten Temperaturen je nach Zusammensetzung des Lots variieren können. Das heißt, die Prozesse, die oben mit Bezug auf das Ausbilden von Löthöckern 630 beschrieben wurden, können als Durchkontaktfüllen durch Lötpasten und -druck beschrieben werden.
  • Es ist zu erkennen, dass die 4–6 das Ausbilden einer oder mehrerer Schichten ähnlich der Schicht 460 (zum Beispiel Schicht 470) auf der Schicht 450 enthalten können. Das heißt, ein Gehäuse ähnlich dem Gehäuse 606 kann mit einer, zwei, drei, vier, fünf, sechs oder mehr als sechs Zwischenverbindungsschichten hergestellt werden. Des Weiteren ist zu erkennen, dass die 4–6 das Ausbilden Hunderter oder Tausender der Zwischenverbindungen in jeder Schicht enthalten können, die zum Beispiel auf einem Wafer ausgebildet werden, wie dem Fachmann bekannt ist. Das heißt, nach 6C kann ein diskreter Gehäuse-Chip vereinzelt werden, wie zum Beispiel von einem Chip oder Gehäuse (zum Beispiel jedes Gehäuse für einen einzelnen IC-Chip).
  • Im Vergleich zu dem Gehäuse von 3B können die Gehäuse der 4J und 6 von einer höheren strukturellen Festigkeit und einem geringeren Verwinden profitieren. Im Vergleich zu der Anforderung, das Paneel 110 in 3B zu entfernen, erlauben es beispielsweise die oben erwähnten Gehäuse dem Block 610, an dem Gehäuse zu verbleiben, und ermöglichen die Verarbeitung des Gehäusewafers oder Paneels, so dass (1) das Verwinden des Gehäuses vermindert wird, nachdem die Gehäuse vereinzelt wurden, und (2) das Verwinden des Paneels und des Gehäuses vermindert wird, bevor die Gehäuse vereinzelt werden. Indem der Block 610 an der Zwischenverbindungsschicht 150 verbleiben kann und Durchkontakte 620 durch den Block 610 hindurch ausgebildet werden, können die Löthöcker 630 mehr Lot nutzen als die Höcker 340 von 3D, um zum Beispiel folgende Nutzeffekte zu realisieren: (1) verbesserte Konnektivität zwischen dem Gehäuse und einer Hauptplatine oder Hauptplatinen-Schnittstelle dank des zusätzlichen Pastens der Höckern 630 im Vergleich zu den Höckern 340 und dank einer besseren Lotausbildung und Aufschmelzkontrolle für die vermehrten Löthöcker.
  • Außerdem stellen einige beschriebene Ausführungsformen (zum Beispiel die 4–6) ein Gehäuse von geringer Höhe zu geringeren (erschwinglichen) Kosten im Vergleich zu 1–3 bereit, indem Durchkontakte (Through Mold Vias, TMV) durch einen Polymerblock hindurch ausgebildet werden. Diese Ausführungsformen (zum Beispiel die 4–6) können ein alternatives Gehäuse von geringer Höhe zu erschwinglichen Kosten und mit denselben Entwurfsregel-Vorteilen bereitstellen (zum Beispiel ähnliche Größe der Strukturelemente, ähnliche Verarbeitungsausrüstung und einige ähnliche Prozesse) wie die der 1–3. Diese Ausführungsformen können die Beschränkung eines am hinteren Ende begrenzten Herstellungsprozesses der 1–3 beseitigen, indem sie Durchkontakte (TMVs) ermöglichen, wo BGA-Zwischenverbindungen direkt durch Pastendrucken des Lots in die Durchkontakte ermöglicht werden. Diese Ausführungsformen können effektiv die Taschenbildung der DLL-Prozesstechnologie (zum Beispiel 1–3) überflüssig machen, wodurch die Gehäuse wahrscheinlich billiger werden. Darüber hinaus können diese Ausführungsformen eine erhöhte Adhäsion und/oder einen besseren elektrischen Kontakt zwischen Zwischenverbindungen der Zwischenverbindungsschicht (zum Beispiel der Schicht 450) und den Löthöckern 630 der 6–7 im Vergleich zu den Lötperlen 340 auf den Kontakten 114 der 2–3 ermöglichen.
  • Im Vergleich zu den 1–3 kann der Einsatz der Technologie der 4–6 insgesamt dazu führen, dass MID-Gehäuse (zum Beispiel für handgehaltene Internetkommunikations- und Computergeräte) und andere Gehäuse von geringer Höhe viel kosteneffektiver hergestellt werden können. In einigen Ausführungsformen kann die Technologie der 4–6 in verschiedenen Produkten verwendet werden, die Gehäuse von geringer Höhe erfordern.
  • Zum Beispiel zeigt 7 eine Ausführungsform eines Gehäuses von 6C nach dem Anbringen und elektrischen Koppeln eines IC-Chips an Löthöcker, die auf der endgültigen Zwischenverbindungsschicht ausgebildet sind, und dem Anbringen und elektrischen Koppeln einer Hauptplatine an den in den TMVs ausgebildeten Löthöckern. 7 zeigt ein Gehäuse 606 mit Kontakten 540, die an Kontakten 782 des IC-Chips 780 unter Verwendung von Lötperlen 770 angebracht und elektrischen daran gekoppelt sind. Das Gehäuse 606 hat ebenfalls Höcker 630, die an Kontakten 792 der Hauptplatinen-Schnittstelle 790 angebracht und elektrischen daran gekoppelt sind. Die Hauptplatinen-Schnittstelle 790 kann Teil der Hauptplatine oder eine separate Hauptplatinen-Schnittstelle sein.
  • Obgleich in den begleitenden Zeichnungen bestimmte Ausführungsformen beschrieben und gezeigt wurden, versteht es sich, dass solche Ausführungsformen die weit gefassten Ausführungsformen der Erfindung lediglich veranschaulichen und nicht einschränken und dass Ausführungsformen der Erfindung nicht auf die konkret gezeigten und beschriebenen Bauformen und Anordnungen beschränkt sind, da dem Fachmann verschiedene andere Modifikationen einfallen werden. Die Beschreibung ist somit als veranschaulichend und nicht als einschränkend anzusehen.

Claims (16)

  1. Verfahren zum Ausbilden eines Integrierten-Schaltkreis-Chip-Gehäuses, das Folgendes umfasst: Ausbilden einer ersten Zwischenverbindungsschicht auf – und in Kontakt mit – einem geformten Polymerblock, wobei die erste Zwischenverbindungsschicht mehrere erste Zwischenverbindungen durch eine erste Polymerschicht hindurch und zu dem Block umfasst; Ausbilden mindestens einer zweiten Zwischenverbindungsschicht auf – und in Kontakt mit – der ersten Zwischenverbindungsschicht, wobei die zweite Zwischenverbindungsschicht mehrere zweite Zwischenverbindungen durch eine zweite Polymerschicht hindurch und zu den mehreren ersten Zwischenverbindungen der ersten Zwischenverbindungsschicht umfasst.
  2. Verfahren nach Anspruch 1, wobei der Block ein erster Block ist, der auf einer Trägerbasis und der ersten Zwischenverbindungsschicht ausgebildet ist und auf – und in Kontakt mit – einer ersten Oberfläche des ersten Blocks ausgebildet ist; und das des Weiteren Folgendes umfasst: Ausbilden einer dritten Zwischenverbindungsschicht auf – und in Kontakt mit – einem zweiten Block, der auf einer zweiten Seite der Trägerbasis gegenüber der ersten Seite ausgebildet ist, wobei die dritte Zwischenverbindungsschicht mehrere dritte Zwischenverbindungen durch eine dritte Polymerschicht hindurch und zu der zweiten Seite des Blocks umfasst; und Ausbilden mindestens einer vierten Zwischenverbindungsschicht auf – und in Kontakt mit – der dritten Zwischenverbindungsschicht, wobei die vierte Zwischenverbindungsschicht mehrere vierte Zwischenverbindungen durch eine vierte Polymerschicht hindurch und zu den mehreren dritten Zwischenverbindungen der dritten Zwischenverbindungsschicht umfasst.
  3. Verfahren nach Anspruch 2, das des Weiteren Folgendes umfasst: Zerschneiden der Trägerbasis, um die erste Oberfläche von der zweiten Oberfläche zu trennen.
  4. Verfahren nach Anspruch 1, wobei das Ausbilden der ersten Zwischenverbindungsschicht Folgendes umfasst: Laminieren der ersten Oberfläche mit einem ersten Resist; Ätzen des ersten Resists zum Bilden von Kontaktöffnungen; Ausbilden einer selektiven Polymerschicht in jeder der Kontaktöffnungen; Entfernen des ersten Resists; Laminieren einer ersten Deckschicht aus Polymer über den Block und über die selektiven Polymerschichten; Ausbilden von ersten Durchkontakten in der Deckschicht aus Polymer und zu den selektiven Polymerschichten; Ausbilden einer ersten Schicht aus erstem leitfähigen Zwischenverbindungsmaterial in den ersten Durchkontakten und zu den selektiven Polymerschichten, wobei das Ausbilden der ersten Schicht aus erstem leitfähigen Zwischenverbindungsmaterial das Ausbilden einer einzelnen Durchkontaktfüllöffnung innerhalb jedes Durchkontakts enthält.
  5. Verfahren nach Anspruch 1, das des Weiteren Folgendes umfasst: Ausbilden mehrerer Durchkontakte durch den Block hindurch, in die erste Zwischenverbindungsschicht hinein und zu den ersten Zwischenverbindungen.
  6. Verfahren nach Anspruch 5, das des Weiteren Folgendes umfasst: Ausbilden mehrerer Löthöcker (a) in den Durchkontakten, (b) die erste Zwischenverbindungen der ersten Zwischenverbindungsschicht berühren und (c) sich als Löthöcker oberhalb des Blocks erstrecken.
  7. Verfahren nach Anspruch 6, wobei das Ausbilden von Durchkontakten Folgendes umfasst: Laserbohren der Durchkontakte in die erste Zwischenverbindungsschicht hinein und zu den ersten Zwischenverbindungen; und wobei das Ausbilden der Löthöcker umfasst: Pastendrucken des Lots in die Durchkontakte hinein und zu den ersten Zwischenverbindungen; und dann Aufschmelzen des Lots.
  8. Verfahren nach Anspruch 6, das des Weiteren Folgendes umfasst: Vereinzeln des Blocks und der Zwischenverbindungsschichten zu Gehäusen; elektrisches Befestigen einer Hauptplatine an den Löthöckern, die sich oberhalb des Blocks erstrecken; Ausbilden von Lötperlen auf der zweiten Zwischenverbindungsschicht; und elektronisches Befestigen eines Integrierten-Schaltkreis-Chips an den zweiten Zwischenverbindungen der zweiten Zwischenverbindungsschicht unter Verwendung der Lötperlen.
  9. Integriertes-Schaltkreis-Chip-Gehäuse, das Folgendes umfasst: eine erste Zwischenverbindungsschicht auf – und in Kontakt mit – einem geformten Polymerblock, wobei die erste Zwischenverbindungsschicht mehrere erste Zwischenverbindungen durch eine erste Polymerschicht hindurch und zu dem Block umfasst; mindestens eine zweite Zwischenverbindungsschicht auf – und in Kontakt mit – der ersten Zwischenverbindungsschicht, wobei die zweite Zwischenverbindungsschicht mehrere zweite Zwischenverbindungen durch eine zweite Polymerschicht hindurch und zu den mehreren ersten Zwischenverbindungen der ersten Zwischenverbindungsschicht umfasst.
  10. Gehäuse nach Anspruch 9, wobei die erste Zwischenverbindungsschicht auf – und in Kontakt mit – einer ersten Oberfläche des Blocks ausgebildet ist; und das des Weiteren Folgendes umfasst: eine dritte Zwischenverbindungsschicht auf – und in Kontakt mit – einer zweiten Seite des Blocks gegenüber der ersten Seite, wobei die dritte Zwischenverbindungsschicht mehrere dritte Zwischenverbindungen durch eine dritte Polymerschicht hindurch und zu der zweiten Seite des Blocks umfasst; und mindestens eine vierte Zwischenverbindungsschicht auf – und in Kontakt mit – der dritten Zwischenverbindungsschicht, wobei die vierte Zwischenverbindungsschicht mehrere vierte Zwischenverbindungen durch eine vierte Polymerschicht hindurch und zu den mehreren dritten Zwischenverbindungen der dritten Zwischenverbindungsschicht umfasst.
  11. Gehäuse nach Anspruch 9, wobei die erste Zwischenverbindungsschicht Folgendes umfasst: eine erste Deckschicht aus Polymer über dem Block, über selektiven Polymerschichten, die auf dem Block ausgebildet sind, und mit mehreren ersten Durchkontakten, die durch die Deckschicht hindurch und zu jeder selektiven Polymerschicht ausgebildet sind; wobei die ersten Zwischenverbindungen ein leitfähiges Zwischenverbindungsmaterial in den ersten Durchkontakten und zu den selektiven Polymerschichten umfassen.
  12. Gehäuse nach Anspruch 9, das des Weiteren Folgendes umfasst: mehrere Durchkontakte durch den Block hindurch, in die erste Zwischenverbindungsschicht hinein und zu den ersten Zwischenverbindungen.
  13. Gehäuse nach Anspruch 12, das des Weiteren Folgendes umfasst: mehrere Löthöcker, die (a) sich in die Durchkontakte hinein erstrecken, (b) erste Zwischenverbindungen der ersten Zwischenverbindungsschicht berühren und (c) sich als Löthöcker oberhalb des Blocks erstrecken.
  14. System, das Folgendes umfasst: Integriertes-Schaltkreis-Chip-Gehäuse, das Folgendes umfasst: eine erste Zwischenverbindungsschicht auf – und in Kontakt mit – einem geformten Polymerblock, wobei die erste Zwischenverbindungsschicht mehrere erste Zwischenverbindungen durch eine erste Polymerschicht hindurch und zu dem Block umfasst; mehrere Durchkontakte durch den Block hindurch, in die erste Zwischenverbindungsschicht hinein und zu den ersten Zwischenverbindungen; mehrere Löthöcker, die (a) sich in die Durchkontakte hinein erstrecken, (b) erste Zwischenverbindungen berühren und (c) sich als Löthöcker oberhalb des Blocks erstrecken; und eine Hauptplatine, die elektrisch an den Löthöckern, die sich oberhalb des Blocks erstrecken, angebracht ist.
  15. System nach Anspruch 14, das des Weiteren Folgendes umfasst: mindestens eine zweite Zwischenverbindungsschicht auf – und in Kontakt mit – der ersten Zwischenverbindungsschicht, wobei die zweite Zwischenverbindungsschicht mehrere zweite Zwischenverbindungen durch eine zweite Polymerschicht hindurch und zu den mehreren ersten Zwischenverbindungen der ersten Zwischenverbindungsschicht umfasst.
  16. System nach Anspruch 15, das des Weiteren Folgendes umfasst: einen Integrierten-Schaltkreis-Chip, der elektrisch an den zweiten Zwischenverbindungen der zweiten Zwischenverbindungsschicht unter Verwendung der an den zweiten Zwischenverbindungen angebrachten Lötperlen angebracht ist.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2259774B1 (de) 2008-02-27 2012-12-12 Biomet Biologics, LLC Verfahren und zusammensetzungen zur abgabe eines interleukin-1-rezeptor-antagonisten
US8127979B1 (en) * 2010-09-25 2012-03-06 Intel Corporation Electrolytic depositon and via filling in coreless substrate processing
US8519535B2 (en) * 2011-05-11 2013-08-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for controlling package warpage
US8728934B2 (en) 2011-06-24 2014-05-20 Tessera, Inc. Systems and methods for producing flat surfaces in interconnect structures
US8692118B2 (en) 2011-06-24 2014-04-08 Tessera, Inc. Reliable wire structure and method
KR101947722B1 (ko) * 2012-06-07 2019-04-25 삼성전자주식회사 적층 반도체 패키지 및 이의 제조방법
US20140271589A1 (en) 2013-03-15 2014-09-18 Biomet Biologics, Llc Treatment of collagen defects using protein solutions
US9758806B2 (en) 2013-03-15 2017-09-12 Biomet Biologics, Llc Acellular compositions for treating inflammatory disorders
US9895418B2 (en) 2013-03-15 2018-02-20 Biomet Biologics, Llc Treatment of peripheral vascular disease using protein solutions
US9119313B2 (en) * 2013-04-25 2015-08-25 Intel Corporation Package substrate with high density interconnect design to capture conductive features on embedded die
US20150279815A1 (en) * 2014-03-28 2015-10-01 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Substrate Having Conductive Columns
TWI529883B (zh) * 2014-05-09 2016-04-11 矽品精密工業股份有限公司 封裝堆疊結構及其製法暨無核心層式封裝基板及其製法
US20160316573A1 (en) * 2015-04-22 2016-10-27 Dyi-chung Hu Solder mask first process
KR101672641B1 (ko) * 2015-07-01 2016-11-03 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
JP2018018868A (ja) * 2016-07-26 2018-02-01 イビデン株式会社 コイル基板及びその製造方法
KR20190018812A (ko) * 2017-08-16 2019-02-26 삼성전기주식회사 반도체 패키지와 이를 구비하는 전자 기기
DE102018111389A1 (de) 2017-11-15 2019-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Halbleitervorrichtung und Herstellungsverfahren
US10586763B2 (en) * 2017-11-15 2020-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US10629536B2 (en) * 2018-04-05 2020-04-21 Micron Technology, Inc. Through-core via
CN113579442B (zh) * 2021-09-27 2022-02-08 新恒汇电子股份有限公司 双界面模块电学连接材料及其制备方法和应用
TWI811027B (zh) * 2022-07-18 2023-08-01 創新服務股份有限公司 基板的電子元件安裝方法、元件排列裝置及自動化電子元件安裝設備

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5157589A (en) * 1990-07-02 1992-10-20 General Electric Company Mutliple lamination high density interconnect process and structure employing thermoplastic adhesives having sequentially decreasing TG 's
MY139405A (en) * 1998-09-28 2009-09-30 Ibiden Co Ltd Printed circuit board and method for its production
US6271469B1 (en) * 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US6538210B2 (en) * 1999-12-20 2003-03-25 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module, radio device having the same, and method for producing the same
US20020020898A1 (en) * 2000-08-16 2002-02-21 Vu Quat T. Microelectronic substrates with integrated devices
JP3399434B2 (ja) * 2001-03-02 2003-04-21 オムロン株式会社 高分子成形材のメッキ形成方法と回路形成部品とこの回路形成部品の製造方法
TWI312166B (en) 2001-09-28 2009-07-11 Toppan Printing Co Ltd Multi-layer circuit board, integrated circuit package, and manufacturing method for multi-layer circuit board
US6964881B2 (en) * 2002-08-27 2005-11-15 Micron Technology, Inc. Multi-chip wafer level system packages and methods of forming same
US20040089470A1 (en) 2002-11-12 2004-05-13 Nec Corporation Printed circuit board, semiconductor package, base insulating film, and manufacturing method for interconnect substrate
TW573332B (en) * 2002-11-29 2004-01-21 Via Tech Inc Lamination process and structure
TWI234210B (en) * 2002-12-03 2005-06-11 Sanyo Electric Co Semiconductor module and manufacturing method thereof as well as wiring member of thin sheet
JP4199198B2 (ja) * 2003-01-16 2008-12-17 富士通株式会社 多層配線基板およびその製造方法
US8021748B2 (en) * 2003-09-29 2011-09-20 Ibiden Co., Ltd. Interlayer insulating layer for printed wiring board, printed wiring board and method for manufacturing same
JP4303563B2 (ja) * 2003-11-12 2009-07-29 大日本印刷株式会社 電子装置および電子装置の製造方法
US20050179120A1 (en) * 2003-12-16 2005-08-18 Koji Yamaguchi Process for producing semiconductor device, semiconductor device, circuit board and electronic equipment
US7656677B2 (en) * 2004-01-27 2010-02-02 Murata Manufacturing Co., Ltd. Multilayer electronic component and structure for mounting multilayer electronic component
JP4559163B2 (ja) * 2004-08-31 2010-10-06 ルネサスエレクトロニクス株式会社 半導体装置用パッケージ基板およびその製造方法と半導体装置
JP2006339365A (ja) * 2005-06-01 2006-12-14 Mitsui Mining & Smelting Co Ltd 配線基板およびその製造方法、多層積層配線基板の製造方法並びにビアホールの形成方法
JP5010814B2 (ja) 2005-07-07 2012-08-29 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー 有機ｅｌ表示装置の製造方法
IL171378A (en) * 2005-10-11 2010-11-30 Dror Hurwitz Integrated circuit support structures and the fabrication thereof
TWI341570B (en) * 2006-03-17 2011-05-01 Phoenix Prec Technology Corp Laminated ic packaging substrate and connector structure
US7435675B2 (en) 2006-06-30 2008-10-14 Intel Corporation Method of providing a pre-patterned high-k dielectric film
US7939941B2 (en) * 2007-06-27 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of through via before contact processing
JP5079475B2 (ja) * 2007-12-05 2012-11-21 新光電気工業株式会社 電子部品実装用パッケージ
US20100237481A1 (en) * 2009-03-20 2010-09-23 Chi Heejo Integrated circuit packaging system with dual sided connection and method of manufacture thereof

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Publication number Publication date
KR20120098842A (ko) 2012-09-05
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