KR20120098842A - 쓰루 몰드 비아 폴리머 블록 패키지 - Google Patents

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Abstract

폴리머 블록에 쓰루 몰드 비아들을 갖는 집적회로 칩 패키지를 형성하는 방법들이 개시된다. 예를 들어, 제 1 상호접속층은 몰드된 폴리머 블록 상에 형성될 수도 있고, 여기서 제 1 상호접속층은 그 블록까지 제 1 폴리머 층을 관통하는 제 1 상호접속부들을 포함한다. 그 후, 적어도 하나의 제 2 상호접속층은 제 1 상호접속층 상에 형성될 수도 있고, 여기서 제 2 상호접속층은 제 1 상호접속층의 제 1 상호접속부들까지 제 2 폴리머 층을 관통하는 제 2 상호접속부들을 포함한다. 그 후, 쓰루 몰드 비아들이 제 1 상호접속부들까지, 제 1 상호접속부 층 내로, 블록을 관통하여 형성될 수도 있다. 쓰루 몰드 비아들은 솔더로 충진되어, 제 1 상호접속부들과 접촉하고 그 블록 위로 연장되는 범프들을 형성할 수도 있다. 다른 실시형태들도 또한 설명되고 주장된다.

Description

쓰루 몰드 비아 폴리머 블록 패키지{THROUGH MOLD VIA POLYMER BLOCK PACKAGE}
본 발명의 실시형태들은 저고도(low height) 칩 패키지들과 같은 집적회로(IC) 칩 패키지들에 관한 것이다. 다른 실시형태들도 설명된다.
마이크로프로세서들, 코프로세서들 등과 같은 IC 칩들은 종종 IC 칩을 마더보드(또는 마더보드 인터페이스)와 같은 회로 보드에 물리적으로 및/또는 전자적으로 부착하기 위해 패키지 디바이스들("패키지들")을 이용한다. 셀 폰들, 랩톱 컴퓨터들, 및 그 밖의 얇고 가벼운 전자 디바이스들과 같은 특정 디바이스들에 대해, "저 Z-고도 패키지"와 같은 저고도 패키지를 이용하는 것이 바람직하다. 저고도 패키지를 제공하기 위해, 0.4㎜ 이하의 두께를 갖는 패키지와 같은 "코어리스" 패키지가 이용될 수도 있다. 이러한 코어리스 패키지는, 예컨대 섬유 강화 폴리머 지지부를 갖지 않는 것에 의해, 지지부를 배제할 수도 있다. 그러나, 현재의 저고도 패키지들은, 본 명세서에서 설명되는 개선된 프로세스들 및 디바이스들에 비해, 비용 증가, 제조율 감소, 및 특수 장비 요구와 같은 단점들을 겪는다.
예를 들어, 일부 저고도 코어리스 패키지들은, (상호 접속 비아들을 형성하기 위한) 직접 레이저 및 (폴리머의) 적층 프로세서 기술로, ABF와 같은 폴리머에 의해 형성된 상호접속층들을 그들의 유전체로서 이용하여 제조된다. 이 제조 프로세스는 백엔드(backend) 제한적 프로세스이며, 그에 따라 코어리스 패키지들이 2배의 생산성을 갖는다 하더라도, 제조하는 데에 있어 그들의 "코어형(cored)" 대응부(예컨대, x-2-x, 이 때, "x"는 패키지의 빌드업 층들을 지칭하고, "2"는 패키지의 코어 층들을 지칭하며, 2x는 코어리스 패키지에 중요한 층이다)들보다 더 비싸다. 백엔드 제한은 패키지에서 더 복잡한 빌드업 층들로 인한 것일 수도 있다. 일부 경우들에 있어서, 코어리스 패키지들의 프로세싱은 코어형 패키지를 형성하고 나서 그 코어를 패키지가 코어리스형이 되도록 제거하는 것을 요구할 수도 있다.
또한, 일부 코어리스 패키지 프로세스들은 코어 뒤에 패키지의 컨덕터 개구들의 포켓 형성이 이어지게 하는 것으로 시작한다. 이러한 타입의 프로세스 기술에 특정적인 한 가지 포켓 형성은 직접 레이저 적층(Direct Laser Lamination: DLL)으로 공지되어 있다. 전용의 완전히 개별적인 프로세스 장비가 포켓 형성 프로세스에 필요하므로, 패키지 비용은 이러한 장비의 비용 증가뿐 아니라 더 낮은 제조량(저고도 패키지 프로세스가, 휴대용 인터넷 통신 및 컴퓨팅 디바이스들에 대한 것과 같은 산업분야의 모바일 인터넷 디바이스(MID) 세그먼트들만을 위한 것으로 현재 간주되기 때문에 일반적으로는 매우 낮음)에 의해 고도로 상승한다.
본 발명의 실시형태들은 첨부한 도면의 도면들에서 제한사항이 아닌 실시예로서 예시되며, 도면에서 동일한 참조부호들은 동일한 엘리먼트들을 나타낸다. 이 개시물에서 발명의 "소정" 또는 "일" 실시형태에 대한 언급은 반드시 동일한 실시형태에 대한 것은 아니며, 적어도 하나를 의미하고자 하는 것임에 유의해야 한다.
도 1(a)는 패키지의 상호접속층들이 형성되는 코어 또는 패널의 일 실시형태를 도시한다.
도 1(b)는 레지스트 적층 및 패터닝 후의 도 1(a)의 패키지의 일 실시형태를 도시한다.
도 1(c)는 레지스트 개구들 내에서 컨덕터의 포켓들을 형성한 후의 도 1(b)의 패키지의 일 실시형태를 도시한다.
도 1(d)는 레지스트를 스트립한 후의 도 1(c)의 패키지를 도시한다.
도 1(e)는 포켓들 및 패널 위의 폴리머 적층 후의 도 1(d)의 패키지의 일 실시형태를 도시한다.
도 1(f)는 폴리머 적층을 관통하는 비아들을 형성한 후의 도 1(e)의 패키지를 도시한다.
도 1(g)는 폴리머 적층 위의 비아들 내에 컨덕터의 등각 층을 형성한 후의 도 1(f)의 패키지를 도시한다.
도 1(h)는 추가 레지스트 적층 및 패터닝 후의 도 1(g)의 패키지의 일 실시형태를 도시한다.
도 1(i)는 레지스트의 개구들에 추가 도전성 물질을 형성하여 상호접속부들을 형성한 후의 도 1(h)의 패키지의 일 실시형태를 도시한다.
도 1(j)는 레지스트 및 충분한 컨덕터 물질을 제거하여, 폴리머 층을 노출시키고, 노출된 콘택트들을 가지며 포켓들과 전기적으로 접촉하여 그 포켓들에 접촉하는 상호접속부들을 형성한 후의 도 1(i)의 패키지의 일 실시형태를 도시한다.
도 2는 지지 기부의 반대 측면 상에 형성된 미러 이미지 패키지들을 갖는 패키지의 일 실시형태를 도시한다.
도 3(a)는 컨덕터 패널 상에 총 3개의 상호접속층들을 형성한 후의 도 1(j)에 도시된 패키지(및/또는 도 2의 패키지)의 일 실시형태를 도시한다.
도 3(b)는 컨덕터 패널을 제거한 후의 도 3(a)의 패키지의 일 실시형태를 도시한다.
도 3(c)는 건덕터 패널을 제거하여 노출시킨 상호접속층의 표면 상에 제약요소들을 형성한 후의 도 3(b)의 패키지의 일 실시형태를 도시한다.
도 3(d)는 컨덕터 패널을 제거하여 노출시킨 콘택트들 상에 솔더 볼들을 형성한 후의 도 3(c)의 패키지의 일 실시형태를 도시한다.
도 4(a)는 패키지의 상호접속층들이 형성될 수도 있는 폴리머 블록을 도시한다.
도 4(b)는 레지스트 적층 및 패터닝 후의 도 4(a)의 패키지의 일 실시형태를 도시한다.
도 4(c)는 각각의 콘택트 개구에 선택적 폴리머 층을 형성한 후의 도 4(b)의 패키지의 일 실시형태를 도시한다.
도 4(d)는 레지스트를 완전히 스트립하여 선택적 폴리머 및 폴리머 블록의 표면을 노출시킨 후의 도 4(c)의 패키지의 일 실시형태를 도시한다.
도 4(e)는 선택적 폴리머의 표면 및 폴리머 블록에 폴리머 블랭킷 층을 적층한 후의 도 4(d)의 패키지의 일 실시형태를 도시한다.
도 4(f)는 폴리머 적층을 관통하여 선택적 폴리머 "콘택트들"까지 비아들을 형성한 후의 도 4(e)의 패키지의 일 실시형태를 도시한다.
도 4(g)는 비아들 내에서 폴리머 적층의 표면 상에서 선택적 폴리머 콘택트들로 도전성 물질의 등각 층을 형성한 후의 도 4(f)의 패키지의 일 실시형태를 도시한다.
도 4(h)는 추가 레지스트 적층 및 패터닝 후의 도 4(g)의 패키지의 일 실시형태를 도시한다.
도 4(i)는 개구들에 추가 도전성 물질을 형성하여 상호접속부들을 형성한 후의 도 4(h)의 패키지의 일 실시형태를 도시한다.
도 4(j)는 레지스트 및 충분한 컨덕터 물질을 제거하여, 폴리머 층을 노출시켜 노출된 콘택트들을 가지며 포켓들과 전기 접촉하여 포켓에 접촉하는 상호접속부들을 형성한 후의 도 4(i)의 패키지의 일 실시형태를 도시한다.
도 5는 지지 기부의 반대 측면들 상에 형성된 미러 이미지 패키지들을 갖는 패키지의 일 실시형태를 도시한다.
도 6(a)는 컨덕터 패널 상에 총 3개의 상호접속층들을 형성한 후의 도 4(j)에 도시된 패키지(및/또는 도 5의 패키지)의 일 실시형태를 도시한다.
도 6(b)는 상호접속층의 콘택트들 및/또는 상호접속부들 내로 폴리머 블록을 관통하는 쓰루 몰드 비아(TMV)들을 형성한 후의 도 6(a)에 도시된 패키지의 일 실시형태를 도시한다.
도 6(c)는 TMV들에 솔더 범프들을 형성한 후의 도 6(b)의 패키지의 일 실시형태를 도시한다.
도 7은 결과적으로 생성된 상호접속층 상에 형성된 솔더 범프들에 IC 칩을 부착하여 전기적으로 커플링하고 TMV들에 형성된 솔더 범프들에 마더보드를 부착하여 전기적으로 커플링한 후의 도 6(c)의 패키지의 일 실시형태를 도시한다.
이제, 첨부된 도면들을 참조하여 본 발명의 여러 실시형태들이 설명된다. 실시형태들에서 설명되는 부분들의 형상들, 상대적 위치들 및 그 밖의 양태들이 명확히 정의되어 있지 않은 경우라 하더라도, 본 발명의 실시형태들의 범주는, 오로지 예시의 목적을 위한 것으로, 도시된 부분들로만 국한되는 것은 아니다. 또한, 많은 세부사항들이 설명되지만, 본 발명의 일부 실시형태들은 그러한 세부사항들 없이 실시될 수도 있다는 것이 이해된다. 다른 경우들에 있어서, 공지된 회로들, 구조들, 및 기법들은 본 설명의 이해를 불명료하게 하지 않도록 하기 위해 상세히 도시되어 있지 않다.
도 1 내지 도 3은, 금속 패널 상에 전해 도금 금속 콘택트들을 형성하여, 금속 패널 및 콘택트들 위에 상호접속층들을 형성하고, 그 후에 금속 패널을 제거하여 집적회로 칩 패키지를 생성하는 실시형태들을 도시한다. 예를 들어, 도 1(a)는 패키지의 상호접속층들이 형성되는 코어 또는 패널의 일 실시형태를 도시한다. 도 1(a)는 컨덕터 물질 패널(110)로 시작하는 코어리스 패키지 프로세스의 패키지(100)(예컨대, 저고도 패키지)를 도시한다. 일부 실시형태들에서, 패널(110)은 코어형 패키지 또는 코어리스 패키지(예컨대, 코어가 실질적으로 제거되어 있음)를 형성할 때 사용되는 코어와 같은 "코어" 층으로서 설명될 수도 있다. 패널(110)은 구리 층과 같은 (예컨대, 롤링형, 포일형, 또는 이와 달리 본 분야에서 공지되어 있는 바와 같이 형성된) 금속일 수도 있다. 적절한 컨덕터들은, 산업분야에서 공지되어 있는, 구리, 니켈, 은, 금, 팔라듐, 이들의 합금 등을 포함한다. 패널(110)은 대략 35마이크론의 두께를 가질 수도 있다.
도 1(b)는 레지스트 적층 및 패터닝 후의 도 1(a)의 패키지의 일 실시형태를 도시한다. 도 1(b)에서, 패널(110)에는 레지스트(112)가 적층되고, 이 레지스트(112)는 이후에 콘택트 개구들(113)을 형성하도록 에칭된다.
다음, 도 1(c)는 레지스트 개구들 내에 컨덕터의 포켓들을 형성한 후의 도 1(b)의 패키지의 일 실시형태를 도시한다. 도 1(c)에서, 개구들(113) 내의 패널(110)의 노출된 표면은 포켓들 또는 콘택트들(114)을 형성하도록 컨덕터 또는 금속으로 도금된다. 일부 경우들에 있어서, 콘택트들(114)을 형성하는 데 금속의 전해 도금이 이용될 수도 있다. 적절한 컨덕터들은, 산업분야에서 공지되어 있는, 구리, 니켈, 은, 금, 팔라듐, 이들의 합금 등을 포함한다. 예를 들어, 패널(110)의 노출된 표면은 포켓들 또는 콘택트들(114)을 형성하도록 니켈, 팔라듐, 금, 또는 이들의 합금으로 전해 도금될 수도 있다. 일부 실시형태들에서, 콘택트(114)는 3개의 상이한 금속들의 3개의 개별적인 도금에 의해 형성될 수도 있다. 예를 들어, 콘택트(114)는 먼저 개구들(113) 내의 패널(110)의 표면 위에 니켈을 전해 도금하고, 그 후에 개구들(113) 내의 니켈 위에 팔라듐을 전해 도금하며, 그 뒤에 개구들(113) 내의 팔라듐 위에 금을 전해 도금함으로써 형성될 수도 있다.
도 1(d)는 레지스트를 스트립한 후의 도 1(c)의 패키지를 도시한다. 도 1(d)는, 레지스트(112)가 패널(110)의 표면으로부터 스트립되거나 완전히 에칭되어, 도전성 포켓들과 패널 표면을 노출시킨 후의 패키지(100)를 도시한다.
본 분야에서 공지되어 있는 바와 같이, 도 1(b) 내지 도 1(d)에 도시된, 콘택트들(114)을 형성하기 위한 프로세스들은 비쌀 뿐 아니라 시간 소비적이라는 것이 인지될 수 있다. 예를 들어, 콘택트들(114)을 형성하는 것은 도금 금속들의 리소스들과 관련하여 비쌀 수도 있으며, 프로세싱은, 도금을 수행하기 위해, 전용의 완전히 개별적인 프로세싱 장비를 요구할 수도 있다. 일부 경우들에 있어서, 이러한 도금은 "포켓 형성"(예컨대, 도전성 포켓 형성)으로서 설명되며, DLL과 같은 특정 프로세싱 기술들, 또는 패널의 표면에 대한 다른 직접 레이저 및 금속의 적층 형에 특정될 수도 있다. 또한, MID 세그먼트들(예컨대, 휴대용 인터넷 통신 및 컴퓨팅 디바이스들)에 대해 저고도 패키지들이 현재 고려됨에 따라, 낮은 제조량으로 인해 이러한 포켓들의 비용은 증가하거나 높을 수도 있다.
도 1(e) 내지 도 1(j)는 코어리스 패키지를 형성하기 위한 추가 프로세싱을 설명한다. 이러한 프로세싱은 "코어형" 뿐 아니라 "코어리스" 프로세스들에게 공통적일 수도 있다.
도 1(e)는 포켓들 및 패널 위에서의 폴리머 적층 후의 도 1(d)의 패키지의 일 실시형태를 도시한다. 도 1(e)는 패널(110)의 표면 및 금속(114)이, 산업분야에서 공지되어 있는, 예컨대 ABF 적층에 의해 폴리머 적층(116)으로 코팅된 후의 도 1의 패키지의 일 실시형태를 도시한다.
도 1(f)는 폴리머 적층을 관통하여 비아들을 형성한 후의 도 1(e)의 패키지를 도시한다. 도 1(f)는 콘택트들(114)까지 층(116)을 관통하여 그 안에 비아들을 형성한 것을 도시한다. 예를 들어, 비아들(118)은, 예컨대 레이저에 의한, 비아 드릴링에 의해 형성될 수도 있다.
도 1(g)는 폴리머 적층 위와 비아들 내에 컨덕터의 등각 층을 형성한 후의 도 1(f)의 패키지를 도시한다. 층(130)을 형성하는 것은, 층(130) 위에서 비아(118)에 비아 충진 개구(122)를 형성할 수도 있다. 층(130)은, 금속을 도금하는 것과 같은 무전해 도금에 의해 필름화될 수도 있다. 적절한 컨덕터들은, 산업분야에서 공지되어 있는, 구리, 니켈, 금, 금, 팔라듐, 이들의 합금 등을 포함한다.
도 1(h)는 추가 레지스트 적층 및 패터닝 후의 도 1(g)의 패키지의 일 실시형태를 도시한다. 도 1(h)는 레지스트(132)가 적층된 층(130)의 표면; 및 층(132) 내에서 층(130) 위에 상호 접속 충진 개구들(134)을 형성하도록 에칭된 레지스트(132)를 도시한다. 개구들(134)은 개구들(122)을 포함한다.
도 1(i)는 레지스트의 개구들에 추가 도전성 물질을 형성하여 상호접속부들을 형성한 후의 도 1(h)의 패키지의 일 실시형태를 도시한다. 도 1(i)는 도전성 상호 접속 물질로 개구들(134)을 충진하여 상호접속부를 형성한 것을 도시한다. 도 1(i)는, 산업분야에서 공지되어 있는, 비아 충진 도금을 나타낼 수도 있다.
도 1(j)는, 레지스트 및 충분한 컨덕터 물질을 제거하여, 폴리머 층을 노출시켜, 노출된 콘택트들을 가지며 포켓들과 전기적으로 접촉하여 그 포켓들과 접촉하는 상호접속부들을 형성한 후의 도 1(i)의 패키지의 일 실시형태를 도시한다. 도 1(j)는 레지스트(132)의 대부분 또는 모두를 제거하여, 패키지(190)의 상호 접속 구조들(140)을 형성한 것을 도시한다. 레지스트(132)를 제거하는 것은, 층(130) 중에서 레지스트(132) 아래에 있는 부분들을 제거하지만, 개구(122) 내의 층(136) 또는 층(130) 모두를 제거하지 않는 것을 포함할 수도 있다. 예를 들어, 레지스트(132)를 제거하는 것은, 층(120)의 노출된 표면(142)에 의해 분리되는 상호접속부(140)를 남겨두어 상호접속층(150)을 형성하는 플래시 에칭으로서 설명될 수도 있다.
도 1(j) 이후, 프로세싱은, 상호접속부(140)가 층(114)에 접속하도록 하는 유사한 방식으로, 상호접속부(140)의 콘택트 표면에 접속하는 제 2 상호접속부들을 갖는 제 2 상호접속층을 형성하기 위해, 상호접속부(140)의 콘택트가 도금부(114)를 대체하여 도 1(e)로 되돌아가서 계속될 수도 있다. 따라서, 도 1(e) 내지 도 1(j)는 상호접속층들(160, 170) 및 본 명세서에서 설명되는 추가 층들을 형성하도록 반복될 수도 있다. 도 1(j)에 도시된 구조물(190)은, 패널(110)에 접촉하고 있는 도전성 콘택트들(114)에 접촉하는 상호접속부들(140)을 갖는 단일 상호접속층과 같은 패키지로서 설명될 수도 있다. 일부 경우들에 있어서, 패널(110)은 "코어"로서 설명될 수도 있고, 이에 따라 패키지(190)는 "코어형"이라고 설명될 수도 있다. 다른 경우들에 있어서, 패널(110)은 일시적이며, 노출될 수도 있는 상호접속층(150)을 남겨두도록 제거될 것이므로, "코어리스" 패키지로서 설명될 것이다. 어느 경우이든, 상호접속부들의 다수의 상호접속층들은, 상호접속부들을 갖는 희망하는 수의 상호접속층들이 형성될 때까지 상호접속층(150) 위에 형성될 수도 있다.
도 2는 지지 기부의 상반되는 측면들 상에 미러 이미지 패키지들이 형성된 패키지의 일 실시형태를 도시한다. 도 2는 지지 기부(210) 상에 형성된 패키지(200)를 도시한다. 패키지(200)는 지지 기부(210)의 제 1 표면 상에 형성된 패키지(202) 및 지지 기부(210)의 대향 표면 상에 형성된 패키지(204)를 포함한다. 마찬가지로, 지지부(210)의 대향 표면 상에서, 패키지(204)는 층(110), 상호접속층(250), 상호접속층(260), 및 상호접속층(270)을 포함할 수도 있다. 층들(250, 260 270)(그리고, 이들 층을 형성하도록 하는 프로세서들)은 층들(150, 160, 170)에 대한 상기 설명들과 유사할 수도 있다. 도 2는 또한 층(170)의 외부 표면 상에서 그 층(170)의 상호 접속 콘택트들(140) 사이에 형성된 솔더 레지스트들(220)을 도시한다. 솔더 레지스트들(220)은 패키지의 외부 표면 상의 솔더 레지스트 보호 코팅일 수도 있다. 솔더 레지스트들(220)은 플럭스 스프레이를 야기하여, 제약들이 존재하지 않는 곳만을 형성하게 할 수도 있고, 그에 따라 스프레이 물질이 콘택트들로 향하게 하여 그 콘택트들 상에 BGA들을 형성하고 그에 접촉하게 할 수도 있다. 솔더 레지스트(SR)의 기능은 또한 층의 상호 접속 콘택트들 사이에서의 단락(shortage)을 방지하는 것과 같이, 임의의 전기적 단락을 방지하는 것이다.
지지 기부(210) 상에 패키지들(202, 204)을 형성한 후, 지지 기부는 패키지(204)로부터 패키지(202)를 분리시키도록 커팅될 수도 있다. 예를 들어, 패키지들(202, 204)은 상부 패키지(202)와 저부 패키지(204)를 분리시키도록 지지 기부(210)의 에지를 커팅하여 분리될 수도 있다. 도 2는 또한 층(170)의 외부 표면(예컨대, 표면(142) 상에서 그 층(170)의 상호 접속 콘택트들(140) 사이에 형성된 솔더 레지스트(230)를 도시한다.
도 3(a)는 컨덕터 패널 상에 총 3개의 상호접속층들을 형성한 후의 도 1(j)에 도시된 패키지(및/또는 도 2의 패키지)의 일 실시형태를 도시한다. 도 3(a)는 층들(110, 150, 160, 170)을 포함하는 패키지(300)를 도시한다. 패키지(300)는 도 1(j)의 패키지, 또는 패키지들(202, 204) 중의 어느 하나를 나타낼 수도 있다.
도 3(b)는 컨덕터 패널을 제거한 후의 도 3(a)의 패키지의 일 실시형태를 도시한다. 도 3(b)는 층(110)을 제거한 후의 패키지(302)를 도시한다. 층(110)은, 본 분야에서 공지되어 있는 바와 같이, 에칭 프로세스에 의한 구리 블록의 제거에 의해 형성될 수도 있다.
도 3(c)는 컨덕터 패널의 제거에 의해 노출된 상호접속층의 표면 상에 제약들을 형성한 후의 도 3(b)의 패키지의 일 실시형태를 도시한다. 도 3(c)는 층(110)이 제거된 상호접속층(150)(그리고 그의 상호접속부들)의 표면 상에 제약들(330)을 형성한 후의 패키지(304)를 도시한다. 도 3(c)는, 본 분야에서 공지되어 있는 바와 같이, 상호접속부(300)(예컨대, 패키지 또는 패널)를 플립(flip)하고, 그 뒤에 패널 제약들을 형성하며, 그 후에 볼 그리드 어레이(BGA) 부착물들에 대해 페이스트 프린팅하는 것으로서 설명될 수도 있다. 패널 제약들은 페이스트 프린트를 야기하여, 제약들이 존재하지 않는 곳만을 형성하게 할 수도 있고, 그에 따라 솔더 물질이 구리 상호 접속 콘택트들 상으로 향하게 하여 리플로우 후에 BGA 상호접속부를 형성하게 할 수도 있다.
도 3(d)는 컨덕터 패널을 제거하여 노출된 콘택트들 상에 솔더 볼들을 형성한 후의 도 3(c)의 패키지의 일 실시형태를 도시한다. 도 3(d)는 층(150)의 노출된 콘택트들 상에 솔더 범프들 또는 볼들(340)을 형성한 후의 패키지(306)를 도시한다. 도 3(d)는 플럭스 스프레이가 층(150)의 상호접속부들의 콘택트들(114)에 고착되는 패널 제약(330) 사이의 소형 포켓들에 마이크로 볼 솔더를 부착하는 것을 포함할 수도 있다. 도 3(d)는 또한 마이크로 볼들을 형성하도록 플럭스에 부착된 솔더의 리플로우를 포함할 수도 있다.
도 1 내지 도 3은 층(150) 상에 층(160)과 유사한 하나 이상의 층들(예컨대, 층(170))을 형성하는 것을 포함할 수도 있다는 것이 인지될 수 있다. 또한, 도 1 내지 도 3은, 본 분야에서 공지되어 있는 바와 같이, 예컨대 웨이퍼 상에 형성되는, 각각의 층에서 수백 또는 수천 개의 상호접속부들을 형성할 수도 있다. 따라서, 도 3(d) 이후, 개별적인 패키지 다이가, 예를 들어 다이 또는 패키지(예컨대, 단일 IC 칩을 위한 각각의 패키지)로부터, 싱귤레이트될 수도 있다.
따라서, 도 1 내지 도 3은 직접 레이저 및 적층 프로세스 기법으로 폴리머에 의해 형성된 상호접속층들을 그들의 유전체로서 이용하여 제조되는 저고도 코어리스 패키지들의 일부 실시형태들을 도시한다. 이 제조 프로세스는 백엔드 제한 프로세스이며, 그에 따라 코어리스 패키지들이 2배의 생산성을 가짐에도 불구하고, 제조하는 데에는 그들의 "코어형" 대응부들(예컨대, x-2-x, 여기서 2x는 코어리스 패키지에 상응하는 층이다)보다 더 비싸다. 보다 구체적으로, 도 1 내지 도 3에 도시된 것들과 같은 기록 평면(Plan of Record: POR) 코어리스 패키지 프로세스들의 일부 실시형태들은 코어로 시작하고, 그 뒤에 도 1(a) 내지 도 1(d)에 도시된 바와 같은 포켓 형성이 이어진다. 이러한 타입의 프로세스 기술에 특정되는 한 가지 포켓 형성은 직접 레이저 적층(Direct Lazer Lamination: DLL)으로서 공지되어 있다. 이러한 프로세스들에는 전용의 완전히 개별적인 프로세스 장비가 필요하므로, 패키지 비용은 이들 장비의 비용 증가뿐 아니라 더 낮은 제조량(MID 세그먼트들(예컨대, 휴대용 인터넷 통신 및 컴퓨팅 디바이스들)에 대해 낮은 Z-고도가 현재 간주되기 때문에 일반적으로는 매우 낮음)에 의해 고도로 상승한다.
더 높은 비용들, 병목현상, 및 도 1 내지 도 3의 포켓 프로세싱의 다른 문제점들을 감소시키기 위해, 이제, 추가의 실시형태들이 설명된다. 예를 들어, 도 4 내지 도 6은, 폴리머 블록을 관통하여 상호접속층의 상호접속부들 내에 쓰루 몰드 비아(through mold vis)들을 갖는 집적회로 칩을 형성하고; 쓰루 몰드 비아들을 솔더로 충진하여, 제 1 상호접속부들과 접촉하고 그 블록 위로 연장되는 범프들을 형성하는 실시형태들을 도시한다. 따라서, 도 4 내지 도 6에 대해 설명된 실시형태들 중 일부는, 마이크로 볼 프로세스의 완성 이후에, 몰드된 쓰루 비아(TMV)들을 형성하도록 레이저로 드릴링되는 2개의 분리가능한 폴리머 기반 몰드들을 이용하여 패키지의 백엔드를 형성함으로써, 도 1 내지 도 3의 포켓 프로세싱의 더 높은 비용들, 그 밖의 문제들, 및 병목현상을 감소시킨다. 그 후, 이러한 TMV들은 BGA 상호접속부들을 인에이블하도록 페이스트 프린트 프로세스에 의해 솔더 물질로 충진된다. 이 TMV 기반 저고도 패키지를 인에이블하도록 하는 세부적인 프로세스 플로우의 실시형태들은 하기에서 도 4 내지 도 6에서 설명된다. 일부 경우들에 있어서, TMV 기반 저고도 패키지는, 도 1 내지 도 3(예컨대, 도 1(c), 도 1(d), 도 3(b) 및/또는 도 3(c))에 대해 요구되는 것과 같은 전용의 추가 프로세스 장비를 사용하지 않거나 그 사용을 배제하고, 도 4 내지 도 6에 도시된 프로세스에 의해 형성될 수 있다. 구체적으로, 도 1 내지 도 3의 패키지들은 도 4 내지 도 6에 비해 패키지 백엔드 형성을 위한 쓰루 몰드 비아들을 갖지 않는다.
도 4(a)는 패키지의 상호접속층들이 형성될 수도 있는 폴리머 블록(예컨대, 코어 또는 패널)을 도시한다. 도 4(a)는 폴리머 물질 블록(410)으로 시작하는 코어리스 패키지 프로세스의 패키지(100)(예컨대, 저고도 패키지)를 도시한다. 일부 실시형태들에서, 블록(410)은 폴리머 에폭시 수지의 블록과 같은 동종 물질의 코어를 나타낼 수도 있다. 예를 들어, 블록(410)은 몰드된 폴리머 에폭시 수지의 블록과 같은 몰드된 블록일 수도 있다. 블록(410)은 대략 35 마이크론의 두께를 가질 수도 있다. 블록(410)은, 후속 프로세싱 동안, TMV들이 블록(410)을 관통하여 레이저 드릴링될 수도 있고 (예컨대, 페이스팅에 의해) 솔더로 충진되어 상호 접속 솔더 범프들을 형성할 수도 있도록 하는 물질일 수도 있고, 그렇게 하는 두께를 가질 수도 있다.
도 4(b)는 레지스트 적층 및 패터닝 후의 도 4(a)의 패키지의 일 실시형태를 도시한다. 도 4(b)에서, 블록(410)은, 레지스트(112)로 적층되고, 이 레지스트(112)는 이후에 콘택트 개구들(113)을 형성하도록 에칭된다.
도 4(c)는 각각의 콘택트 개구에 선택적 폴리머 층을 형성한 후의 도 4(b)의 패키지의 일 실시형태를 도시한다. 도 4(c)에서, 개구들(113) 내의 블록(410)의 노출된 표면은 선택적 폴리머 층 또는 "콘택트들"(114)로 충진된다. 일부 실시형태들에서, 선택적 폴리머 층들(414)은 콘택트의 형태로 형상화된 비도전성 또는 반도체성 물질일 수도 있지만, 신호에 대한 것과 같은, 어떠한 전기 도전성 또는 접속성도 제공하지 않는다.
도 4(d)는 레지스트를 완전히 스트립하여, 선택적 폴리머 및 폴리머 블록의 표면을 노출시킨 후의 도 4(c)의 패키지의 일 실시형태를 도시한다. 도 4(d)는 레지스트(112)가 블록(410)의 표면으로부터 스트립되거나 완전히 에칭되어, 층들(414) 및 블록(410)의 표면을 노출시킨 후의 패키지(400)를 도시한다.
본 분야에서 공지되어 있는 바와 같이, 콘택트들(414)을 형성하는, 도 4(b) 내지 도 4(d)에 도시된 프로세스들은 콘택트들(114)을 형성하는 것들보다 덜 비싸고 덜 시간 소비적이다. 선택적 폴리머 층(414)을 형성하는 것은, 포켓들 또는 콘택트들(114)을 형성하도록 상기에 도시된 바와 같은, 컨덕터 또는 금속으로 도금하는 것을 배제할 수도 있고, 또는 요구하지 않을 수도 있다. 예를 들어, 콘택트들(414)의 형성은 콘택트들(114)을 형성하기 위해 상기에서 설명된 바와 같은 금속, 합금, 또는 도전성 물질을 배제할 수도 있거나, 또는 요구하지 않을 수도 있다. 따라서, 콘택트들(414)을 형성하는 비용은 층(114)을 형성하기 위한 그러한 물질들의 비용을 배제할 수도 있다. 마찬가지로, 콘택트들(414)을 형성하도록 하는 프로세싱은 폴리머 적층 및/또는 선택적 폴리머 퇴적을 포함할 수도 있다. 일부 경우들에 있어서, 콘택트들(414)의 형성은 배제될 수도 있으며, 폴리머 층(116)은 도 4(b) 내지 도4d에 도시된 프로세스들을 이용하지 않고 폴리머(410)의 노출된 표면 상에 직접 형성될 수도 있다. 어느 경우이든, 도 4 내지 도 7에서는 콘택트들(114)을 형성하기 위해 형성, 도금, 또는 전해 도금을 위한 특정 장비가 요구되지 않는다. 도 4(c) 및 도 4(d)에서는 콘택트들(114)을 형성하는 데 비용 및 시간이 요구되지 않는다.
도 4(e) 내지 도 4(j)는 코어리스 패키지를 형성하기 위한 추가의 프로세싱을 설명한다. 이러한 프로세싱은 "코어형" 뿐 아니라 "코어리스" 프로세스들에도 공통적일 수도 있다.
도 4(e)는 선택적 폴리머의 표면 및 폴리머 블록에 폴리머 블랭킷 층을 적층한 후의 도 4(d)의 패키지의 일 실시형태를 도시한다. 도 4(e)는 블록(410)의 표면 및 폴리머(414)가 폴리머 적층(116)으로 코팅된 후의 패키지(400)를 도시한다. 예를 들어, 층(116)은, 산업분야에서 공지되어 있는, 폴리머 또는 ABF의 블랭킷 퇴적물일 수도 있다. 층(116)은, 예컨대 ABF 적층에 의해, 폴리머의 필름으로서 형성될 수도 있다. 층(116)은, 블록(410)의 표면 상으로 폴리머(116)의 필름을 도포하여 그에 접촉하게 하고, 대략 섭씨 170도의 온도에서 그 표면 상에 그 필름을 고온 가압하는 것과 같은, 적층에 의해 블록(410)의 노출된 표면들 및 층들(414) 상에 형성될 수도 있다.
도 4(f)는 폴리머 적층을 관통하여 선택적 폴리머 "콘택트"에까지 비아들을 형성한 후의 도 4(e)의 패키지의 일 실시형태를 도시한다. 도 4(f)는 층(116)을 관통하여 콘택트들(414)에까지 비아들을 형성하여 층(120)을 형성한 것을 도시한다. 예를 들어, 비아들(118)은, 예컨대 레이저에 의한, 비아 드릴링에 의해 형성되어, 저부에서보다 상부에서 더 큰 원뿔형 프로파일과 같은, 층(120)의 상부에서 폭이 더 크고 층(120)의 저부에서 폭이 더 작은 프로파일을 갖는 개구를 형성할 수도 있다.
도 4(g)는 폴리머 적층의 표면 상에서, 비아들 내에, 그리고 선택적 폴리머 콘택트들에게까지 도전성 물질의 등각 층을 형성한 후의 도 4(f)의 패키지의 일 실시형태를 도시한다. 도 4(g)는 층(116)의 노출된 표면들, 비아(118), 및 비아(118)의 저부에 있는 콘택트(414) 상으로 도전성 상호 접속 물질의 등각 층(130)을 형성하는 것을 도시한다. 층(130)을 형성하는 것은, 층(130) 위에서 비아(118) 내에 비아 충진 개구(122)를 형성할 수도 있다. 층(130)은, 금속을 도금하는 것과 같은, 무전해 도금에 의해 필름화될 수도 있다. 적절한 컨덕터들은, 산업분야에서 공지되어 있는, 구리, 니켈, 금, 금, 팔라듐, 이들의 합금 등을 포함한다.
도 4(h)는 추가 레지스트 적층 및 패터닝 후의 도 4(g)의 패키지의 일 실시형태를 도시한다. 도 4(h)는 레지스트(132)가 적층된 층(130)의 표면; 및 층(132) 내에서 층(130) 위에 상호 접속 충진 개구들(134)을 형성하도록 에칭된 레지스트(132)를 도시한다. 개구들(134)은 개구들(122)을 포함한다. 개구들(134)을 형성하는 것은 층(132)을 패터닝하는 것으로서 설명될 수도 있다. 개구들(134)은 개구(122)보다 더 넓게 확장될 수도 있지만, 별도의 비아를 위해 인접 개구(122)까지 확장되지는 않는다.
도 4(i)는 레지스트의 개구들에 추가 도전성 물질을 형성하여 상호접속부들을 형성한 후의 도 4(h)의 패키지의 일 실시형태를 도시한다. 도 4(i)는 도전성 상호 접속 물질로 개구들(134)을 충진하여 상호접속부를 형성한 것을 도시한다. 적절한 컨덕터들은 산업분야에서 공지되어 있는, 구리, 니켈, 금, 금, 팔라듐, 이들의 합금 등을 포함한다. 예를 들어, 개구(134)는 구리, 니켈, 금, 은 또는 이들의 합금으로 ALD 퇴적, 전해 도금, 또는 무전해 도금되어, 블랭킷 층에 개구(122)를 포함하는, 모든 개구(134)를 소정 두께로 충진할 수도 있다. 일부 실시형태들에서, 도 4(i)는 산업분야에서 공지되어 있는 바와 같은 비아 충진 도금을 나타낼 수도 있다.
도 4(j)는, 레지스트 및 충분한 컨덕터 물질(130)을 제거하여, 폴리머 층을 노출시켜 노출된 콘택트들을 가지며 포켓들과 전기적으로 접촉하여 그 포켓과 접촉하는 상호접속부들을 형성한 후의 도 4(i)의 패키지의 일 실시형태를 도시한다. 도 4(j)는 레지스트(132)의 대부분 또는 모두를 제거하여, 패키지(490)의 상호 접속 구조들(440)을 형성한 것을 도시한다. 레지스트(132)를 제거하는 것은, 층(130) 중에서 레지스트(132) 아래에 있는 부분들을 제거하는 것을 포함할 수도 있다. 일부 경우들에 있어서, 층(132)을 제거하는 것은, 층(130) 중에서 레지스트(132) 아래에 있는 대부분의 두께 또는 모든 두께를 제거하여, 개구(134)에 층(136)의 일부 두께 또는 모든 두께를 제거하지만, 개구(122) 내의 층(136) 또는 층(130) 모두를 제거하지는 않는 것을 포함할 수도 있다. 예를 들어, 레지스트(132)를 제거하는 것은, 층(120)의 상부 표면 위로 연장되어, 층(414)으로의 상호접속부들로서 연장되어 ㄱ그 (414)과 접촉하는 콘택트들을 각각의 비아 위에 제공하는, 개구들(122) 내의 상호접속부(440)를 남겨 두어, 층(120)의 노출된 표면(142)에 의해 분리된 상호접속부들(440)을 갖는 상호접속층(450)을 형성하게 하는 플래시 에칭으로서 설명될 수도 있다.
도 4(j) 이후, 프로세싱은, 상호접속부들(440)이 층들(414)에 접속하도록 하는 유사한 방식으로, 상호접속부(440)의 콘택트 표면에 접속하는 제 2 상호접속부들을 갖는 제 2 상호접속층을 형성하기 위해, 상호접속부들(440)의 콘택트들이 층들(414)을 대체하여 도 4(e)로 되돌아감으로써 계속될 수도 있다. 따라서, 도 4(e) 내지 도 4(j)는 상호접속층들(460, 470) 및 본 명세서에서 설명되는 추가 층들을 형성하도록 반복될 수도 있다. 도 4(j)에 도시된 구조물(490)은, 블록(410)에 접촉하고 있는 도전성 콘택트들(414)에 접촉하는 상호접속부들(440)을 갖는 단일 상호접속층과 같은 패키지로서 설명될 수도 있다. 일부 경우들에 있어서, 블록(410)은 "코어"로서 설명될 수도 있고, 그에 따라, 패키지(490)는 "코어형"이라고 설명될 수도 있다. 다른 경우들에 있어서, 블록(410)은 그것을 관통하여(예컨대, 몰드 비아들을 관통하여) 상호접속층 내부에(예컨대, 상호접속부들(440)에까지) 형성된 개구들을 가질 것이며; 개구들은 상호접속부들에 접촉하고 그 블록 위로 연장되는 전기 도전성 물질(예컨대, 솔더 범프들)로 충진될 것이다. 이러한 다른 경우들에 있어서, 블록(410) 및 상호접속층(450)은 "코어리스" 패키지로서 설명될 수도 있다. 어느 경우이든, 상호접속부들의 다수의 상호접속층들은, 상호접속부들을 갖는 희망하는 수의 상호접속층들이 형성될 때까지 상호접속층(450) 위에 형성될 수도 있다.
도 5는 지지 기부의 상반되는 측면들 상에 미러 이미지 패키지들이 형성된 패키지의 일 실시형태를 도시한다. 도 5는 지지 기부(210) 상에 형성된 패키지(500)를 도시한다. 패키지(500)는 지지 기부(210)의 제 1 표면 상에 형성된 패키지 및 지지 기부(210)의 대향 측면 상에 형성된 패키지(502)를 포함한다. 패키지(502)는 블록(410), 상호접속층(450), 층(450) 상에 형성되어 이 층(450)에 접촉하는 상호접속층(460)을 포함할 수도 있다(층(450)상에 상호접속부들을 갖고 이 층의 상호접속부들에 접촉할 수도 있다). 상호접속층(470)은 층(460) 상에 형성되어, 그 층(460)에 접촉할 수도 있다(또한, 층(460) 상에 형성된 상호접속부들을 가질 수도 있고, 층(460)의 상호접속부에 접촉할 수도 있다). 층들(460, 470)은 층(450)(예컨대, 도 4(e) 내지 도 4(j) 참조)에 대한 상기의 설명들과 유사하게 형성될 수도 있고, 그와 유사한 상호접속부들을 갖는 상호접속층들을 가질 수도 있다. 도 5는 또한 층(470)의 외부 표면(예컨대, 표면(442)) 상에서 그 층(470)의 상호 접속 콘택트들(540) 사이에 형성된 솔더 레지스트(220)를 도시한다.
마찬가지로, 지지부(210)의 대향 표면 상에서, 패키지(504)는 블록(410), 상호접속층(550), 상호접속층(560), 및 상호접속층(570)을 포함할 수도 있다. 층들(550, 560, 570)(그리고, 이들 층을 형성하도록 하는 프로세서들)은 층들(450, 460, 470)에 대한 상기의 설명들과 유사할 수도 있다. 도 5는 또한 층(570)의 외부 표면 상에서 그 층(570)의 상호 접속 콘택트들(542) 사이에 형성된 솔더 레지스트(230)를 도시한다.
지지 기부(210) 상에 패키지들(502, 504)을 형성한 후, 지지 기부는 패키지(504)로부터 패키지(502)를 분리하도록 커팅될 수도 있다. 예를 들어, 패키지들(502, 504)은 상부 부분과 저부 부분을 분리시키도록(예컨대, 패키지(504)로부터 패키지(502)를 분리시키도록) 지지 기부(예컨대, "패널")의 에지를 커팅하여 분리될 수도 있다. 일부 실시형태들에서, 이러한 커팅 및 분리는 산업분야에서 공지되어 있는 프로세스들을 이용할 수도 있다.
도 6(a)는 컨덕터 패널 상에 총 3개의 상호접속층들을 형성한 후의 도 4(j)에 도시된 패키지(및/또는 도 5의 패키지)의 일 실시형태를 도시한다. 도 6(a)는 층들(410, 450, 460, 470) 및 솔더 레지스트(220)를 포함하는 패키지(600)를 도시한다. 패키지(600)는 패키지(490), 패키지(502), 및/또는 패키지(504)를 나타낼 수도 있다.
도 6(b)는 폴리머 블록을 관통하여 상호접속층의 콘택트들 및/또는 상호접속부들 내에 쓰루 몰드 비아(TMV)들을 형성한 후의 도 6(a)에 도시된 패키지의 일 실시형태를 도시한다. 도 6(b)는 블록(610)을 관통하고 콘택트들(414)을 관통하여 층(450)의 상호접속부들(440)에 형성된 TMV들(620)을 도시한다. TMV들(620)은 층(450)의 모든 희망하는 상호접속부들(440)에 정렬될 수도 있다. 구체적으로, TMV들(620) 각각의 위치는 층(450)의 선택된 상호접속부(440)에 마더보드(또는 마더보드 인터페이스)의 콘택트를 전기적으로 (및/또는 물리적으로) 부착시키도록 선택 또는 사전 결정될 수도 있다. 따라서, TMV들은 층(414)을 관통하여 층(150)의 상호접속부(440)에 도달할 수도 있다.
콘택트(414)의 표면(614)을 관통하여 콘택트(414)의 표면(614)을 노출시키는 TMV들(620)이 도시된다. 또한, 상호접속부(440)의 도전성 물질의 표면(622) 내로 연장되어 이를 노출시키는 TMV들(620)이 도시된다. TMV들(620)은 "깔때기" 형상일 수도 있다. 예를 들어, TMV들(620)은 상호접속부(440)의 적어도 일부분 또는 표면을 노출시키는 하위 폭 W1 및 블록(610)의 노출된 표면에서의 상위 폭 W2를 가질 수도 있다. 폭 W1은 50 내지 8 마이크론 사이의 폭일 수도 있고; 폭 W2는 70 내지 100 마이크론 사이의 폭일 수도 있다. 도 6(b)는 또한 인접한 TMV들(620)의 중심점 사이의 거리 D를 도시한다. 거리 D는 125 내지 150 마이크론 사이의 거리일 수도 있다. TMV들(620)은 또한 폭 W1로부터 폭 W2까지의 높이와 같은 높이, 또는 블록(610)의 표면으로부터 TMV의 저부 또는 상호접속부(440)의 노출된 표면까지의 높이와 같은 높이를 가질 수도 있다. 높이 H는 80 마이크론 내지 150 마이크론 사이일 수도 있다. 일부 경우들에 있어서, 높이 H는 60 내지 100 마이크론 사이일 수도 있다. 또한, 폴리머 블록(610)의 두께는 100 um와 동일하거나 대략 100 um일 수도 있다.
TMV들(620)은 블록(610)을 관통하여 상호접속층(450) 내로 레이저 드릴링함으로써 형성될 수도 있다. 예를 들어, 블록(610) 및 상호접속층(450)은, 물질이 증발하여 상호접속부(414)의 금속이 노출될 때까지 블록 및 상호접속층의 물질을 가열하는 레이저를 이용하여 드릴링될 수도 있다. 적절한 레이저들은 CO2 레이저, 및/또는 Hitachi™ 레이저 기계와 같은 챔버를 포함한다. 전술된 치수들을 갖는 TMV들을 형성하기 위한, 층(410) 및 층(150)의 것들과 같은 다양한 물질들의 레이저 드릴링은 다양한 칩 및 칩 패키지 합성 물질들을 레이저 드릴링하기 위한 것과 같은, 본 분야에서 공지되어 있는 프로세스들에 의해 이루어질 수도 있다.
도 6(b)는 층(410)의 제거를 배제하거나 또는 그를 제거하지 않은 패키지(604)를 도시한다. 따라서, 도 3(b)에 대해 설명된 바와 같은, 컨덕터 패널(110)을 제거하는 데 필요한 프로세스, 시간, 비용 및 장비는 도 6에서는 요구되지 않는다. 마찬가지로, 도 6(b)는 상호접속층(450)의 표면 상에 제약들을 형성할 것을 요구하지 않거나 배제한다. 따라서, 도 3(c)에 대해 설명된 바와 같이 층(450) 상에 제약들을 형성하는 데 필요한 프로세스, 시간, 비용 및 장비는 도 6에서 요구되지 않는다.
도 6(c)는 TMV들에 솔더 범프들을 형성한 후의 도 6(b)의 패키지의 일 실시형태를 도시한다. 솔더는 TMV들에서 상호접속부들에까지 형성될 수도 있어, 폴리머 블록의 노출된 표면 위에 솔더 범프들을 형성한다. 예를 들어, 도 6(c)는 층(610), 층(614), 및 상호접속부(640)에 형성되어, 이들과 접촉하는 솔더 범프들(630)을 도시한다. 따라서, 솔더 범프들(630)은 블록(620)의 노출된 표면 위로 높이(646)만큼 연장되고; 블록(610)을 관통하여 높이(642)만큼 연장되며; 상호접속부(440) 내로 높이(644)만큼 연장된다. 일부 경우들에 있어서, 높이(642) 플러스 높이(644)는 60 내지 100 마이크론 사이일 수도 있다. 일부 경우들에 있어서, 높이(646)는 100 내지 200 마이크론 사이일 수도 있다. 예를 들어, 높이(646)는 150 um과 동일하거나 대략 150 um일 수도 있다. 또한, 솔더 범프들(630)은, 층(150)의 콘택트들(114) 상에만 형성된 범프들(340)보다 층(450) 내로 더 연장된 더 긴 "원뿔형" 섹션을 갖는다는 것이 주목될 수 있다. 패키지(606)의 두께(648)는 대략 0.4 ㎜일 수도 있다. 일부 경우들에 있어서, 그 두께는 200 내지 400 마이크론 사이일 수도 있다.
도 6(c)에 도시된 솔더 범프들은 솔더 페이스트 및 프린트 프로세스에 의해 형성될 수도 있다. 예를 들어, 도 6(b)에 도시된 패키지는 거꾸로(upside down) 플립될 수도 있으며, 솔더 페이스트 및 프린트 프로세스는 TMV들 내에 층(614)의 노출된 표면 위로 연장되는 솔더 범퍼들(630)을 형성할 수도 있다. 일부 경우들에 있어서, 솔더 범프들(630)을 형성하도록 하는 솔더가 TMV들 내로 스크린 프린트되거나, 또는 사전 드릴링된 스텐실 마스크가 정렬되고, 이후에 솔더가 TMV들 내에 프린트된다. 솔더는 섭씨 200 내지 250도 사이의 온도에서 프린트될 수도 있다.
솔더를 스크린 프린트하기 위해, 스크린은 블록(610)의 노출된 표면 상에 프린트될 수도 있다. 스크린은 이후에 스텐실되는 마스크일 수도 있고, 또는 사전 드릴링될 수도 있다. 스크린에서의 개구들은 TMV(620)와 정렬될 수도 있다. 예를 들어, 솔더는 (마스크를 이용하여 또는 이용하지 않고) 개구들(620) 내에 기계적으로 스퀴즈(squeeze) 또는 스퀴지(squeegee)될 수도 있다. 솔더를 기계적으로 스퀴즈하거나 스퀴지하는 것은, 유기 플럭스와 같은 플럭스로 솔더를 플로잉시키는 것으로서 설명될 수도 있다. 스텐실이 이용된 경우, 스텐실은 제거될 수도 있다. 스텐실을 제거한 후, 솔더는 솔더의 용융 온도에서 리플로우될 수도 있다. 예를 들어, 솔더는 3 내지 4 시간 동안 리플로우될 수도 있다. 솔더는 섭씨 200 내지 250도의 온도에서 리플로우될 수도 있으며, 솔더는 섭씨 220 도의 온도에서 리플로우될 수도 있다. 리플로우하는 것은 또한 솔더에서의 가스들을 플럭스 휘발시켜 그 가스들을 증발시킬 수도 있다.
범프들(630)에 적절한 솔더는, 산업분야에서 공지되어 있는 SAC 305™을 포함한다. 예를 들어, 솔더는 구리 0.5%, 은 3%, 및 주석 96.5%를 갖는 티타늄 은 구리 혼합물일 수도 있다. 솔더는 또한 주석 안티몬 구리 및 은 혼합물일 수도 있다. 일부 경우들에 있어서, 솔더는 주석 안티몬 계열 합금이며; 일부 경우들에 있어서, 솔더는 납 계열 솔더일 수도 있다. 다양한 조성의 솔더가 이용될 수도 있고, 전술된 온도들이 솔더 조성에 따라 변할 수도 있다는 것이 인지될 수 있다. 따라서, 솔더 범프들(630)을 형성하는 것에 관해 전술된 프로세스들은 솔더 페이스트 및 프린트에 의한 비아 충진으로서 설명될 수도 있다.
도 4 내지 도 6은 층(450) 상의 층(460)과 유사한 하나 이상의 층들(예컨대, 층(470))을 형성하는 것을 포함할 수도 있다는 것이 인지될 수 있다. 따라서, 패키지(606)와 유사한 패키지는 1, 2, 3, 4, 5, 6 및 그 이상의 상호접속층들을 갖도록 제조될 수 있다. 또한, 도 4 내지 도 6은, 본 분야에서 공지되어 있는 바와 같이 웨이퍼 상에 형성되는, 각각의 층에 수백 또는 수천 개의 상호접속부들을 형성하는 것을 포함할 수도 있다는 것이 인지될 수 있다. 따라서, 도 6(c) 이후, 개별적인 패키지 다이가, 예컨대 다이 또는 패키지(예컨대, 단일 IC 칩에 대한 각각의 패키지)로부터, 싱귤레이트될 수도 있다.
도 3(b)의 패키지에 비해, 도 4(j) 및 도 6의 패키지들은 구조적 강도 증가 및 변형 감소의 이점을 누릴 수도 있다. 예를 들어, 도 3(b)에서 패널(110)을 제거하는 요건에 비해, 전술된 패키지는 블록(610)이 패키지 및 프로세싱 패키지 웨이퍼 또는 패널 상에 유지되게 하여: (1) 패키지들이 다이싱된 후의 패키지 변형을 감소시키고; (2) 패키지들이 다이싱되기 전의 패널 또는 패키지 변형을 감소시킨다. 또한, 블록(610)이 상호접속층(150)에 부착된 상태를 유지하게 하고, 블록(610)을 관통하여 비아들(620)을 형성하게 함으로써, 솔더 범프들(630)은 도 3(d)의 범프들(340)보다 더 많은 솔더를 사용하여: (1) 범프들(340)에 비교되는, 범프들(630)의 추가 페이스트로 인한, 패키지와 마더보드 또는 마더보드 인터페이스 사이의 개선된 접속성, 및 더 우수한 솔더 형성으로 인한, 증가시킨 솔더 범프들에 대한 리플로우 제어를 포함하는 이점들을 제공하도록 할 수도 있다.
또한, 설명된 일부 실시형태들(예컨대, 도 4 내지 도 6)은 폴리머 블록을 관통하여 형성된 쓰루 몰드 비아(TMV)를 사용함으로써 도 1 내지 도 3에 비해 더 낮은 (감당할 수 있는) 비용으로 저고도 패키지를 제공한다. 이러한 실시형태들(예컨대, 도 4 내지 도 6)은 감당할 수 있는 비용으로 도 1 내지 도 3의 것과 동일한 설계 룰(예컨대, 유사한 피처 사이즈, 프로세싱 장비, 및 일부 유사한 프로세스들)의 이점들을 갖는 대안의 저고도 패키지를 제공할 수도 있다. 이러한 실시형태들은, BAG 상호접속부들이 몰드 비아들 내에 솔더를 페이스트 프린트하여 직접 인에이블되는 쓰루 몰드 비아들(TMV)을 인에이블함으로써 도 1 내지 도 3의 백엔드 프로세스의 제한을 제거할 수도 있다. 이러한 실시형태들은 DLL 프로세스 기술의 포켓 형성(예컨대, 도 1 내지 도 3)을 효과적으로 제거할 수도 있고, 그에 따라 패키지들은 더 저렴할 가능성이 있다. 또한, 이러한 실시형태들은, 도 2 및 도 3의 콘택트들(114) 상의 솔더 볼들(340)에 비해, 도 6 및 도 7의 상호접속층(예컨대, 층(450))의 상호접속부들과 솔더 범프들(630) 사이에 증가된 접착성 및/또는 전기적 콘택트를 제공할 수도 있다.
전반적으로, 도 1 내지 도 3에 비해, 도 4 내지 도 6의 기술의 이용은 MID(예컨대, 휴대용 인터넷 통신 및 컴퓨팅 디바이스들) 및 다른 저고도 패키지들이 훨씬 더 비용 효율적이 되게 할 수 있다. 일부 실시형태들에서, 도 4 내지 도 6의 기술은, 저고도 패키지들을 필요로 했던 다양한 제품들에서 이용될 수도 있다.
예를 들어, 도 7은 IC 칩을 최종 상호접속층 상에 형성된 솔더 범프들에 부착하여 전기적으로 커플링시키고 마더보드를 TMV들에 형성된 솔더 범프들에 부착하여 전기적으로 커플링시킨 후의 도 6(c)의 패키지의 일 실시형태를 도시한다. 도 7은 솔더 볼들(770)을 사용하여 IC 칩(780)의 콘택트들(782)에 부착되어 전기적으로 커플링되는 콘택트들(540)을 갖는 패키지(606)를 도시한다. 패키지(606)는 또한 마더보드 인터페이스(790)의 콘택트들(792)에 부착되어 전기적으로 커플링된 범프들(630)을 갖는다. 마더보드 인터페이스(790)는 마더보드의 일부분일 수도 있고, 또는 별도의 마더보드 인터페이스일 수도 있다.
특정 실시형태들이 첨부한 도면에서 설명되고 도시되어 있지만, 이러한 실시형태들은 본 발명의 넓은 실시형태들에 대해 규제하는 것이 아니라 오로지 예시하는 것이며, 본 발명의 실시형태들은 당업자에게 다양한 다른 변형들이 생각날 수도 있으므로 도시되고 설명된 특정한 구조들 및 배열들로 국한되지 않는다는 것이 이해될 것이다. 설명은 이와 같이 제한사항이 아니라 예시적인 것으로 간주되어야 한다.

Claims (16)

  1. 집적회로 칩 패키지를 형성하는 방법으로서,
    몰드된 폴리머 블록 상에서 상기 블록에 접촉하는 제 1 상호접속층을 형성하는 단계 - 상기 제 1 상호접속층은 상기 블록까지 제 1 폴리머 층을 관통하는 제 1 복수의 상호접속부들을 포함함 - 와,
    상기 제 1 상호접속층 상에서 상기 제 1 상호접속층에 접촉하는 적어도 하나의 제 2 상호접속층을 형성하는 단계 - 상기 제 2 상호접속층은 상기 제 1 상호접속층의 상기 제 1 복수의 상호접속부들까지 제 2 폴리머 층을 관통하는 제 2 복수의 상호접속부들을 포함함 - 를 포함하는
    집적회로 칩 패키지 형성 방법.
  2. 제 1 항에 있어서,
    상기 블록은 지지 기부 상에 형성된 제 1 블록이고,
    상기 제 1 상호접속층은 상기 제 1 블록의 제 1 표면상에 형성되어 상기 제 1 표면에 접촉하며,
    상기 집적회로 칩 패키지 형성 방법은,
    상기 제 1 측면에 대향하는 상기 지지 기부의 제 2 측면 상에 형성된 제 2 블록 상에서 상기 제 2 블록에 접촉하는 제 3 상호접속층을 형성하는 단계 - 상기 제 3 상호접속층은 상기 블록의 상기 제 2 측면까지 제 3 폴리머 층을 관통하는 제 3 복수의 상호접속부들을 포함함 - 와,
    상기 제 3 상호접속층 상에 형성되어, 상기 제 3 상호접속층에 접촉하는 적어도 하나의 제 4 상호접속층을 형성하는 단계 - 상기 제 4 상호접속층은 상기 제 3 상호접속층의 상기 제 3 복수의 상호접속부들까지 제 4 폴리머 층을 관통하는 제 4 복수의 상호접속부들을 포함함 - 를 더 포함하는
    집적회로 칩 패키지 형성 방법.
  3. 제 2 항에 있어서,
    상기 제 2 표면으로부터 상기 제 1 표면을 분리시키도록 상기 지지 기부를 커팅하는 단계를 더 포함하는
    집적회로 칩 패키지 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 1 상호접속층을 형성하는 단계는.
    상기 제 1 표면에 제 1 레지스트를 적층하는 단계와,
    상기 제 1 레지스트를 에칭하여 콘택트 개구들을 형성하는 단계와,
    상기 콘택트 개구들 각각에 선택적 폴리머 층을 형성하는 단계와,
    상기 제 1 레지스트를 제거하는 단계와,
    상기 블록 위와 상기 선택적 폴리머 층들 위에 제 1 폴리머 블랭킷 층을 적층하는 단계와,
    상기 제 1 폴리머 블랭킷 층에 상기 선택적 폴리머 층들에까지 제 1 비아들을 형성하는 단계와,
    상기 제 1 비아들에서 상기 선택적 폴리머 층들에까지 제 1 도전성 상호 접속 물질의 제 1 층을 형성하는 단계를 포함하되,
    상기 제 1 도전성 상호 접속 물질의 제 1 층을 형성하는 단계는 각각의 비아 내에 하나의 비아 충진 개구를 형성하는 단계를 포함하는
    집적회로 칩 패키지 형성 방법.
  5. 제 1 항에 있어서,
    상기 블록을 관통하여 상기 제 1 상호접속층 내에서 상기 제 1 상호접속부들에까지 복수의 쓰루 몰드 비아(through mold via)들을 형성하는 단계를 더 포함하는
    집적회로 칩 패키지 형성 방법.
  6. 제 5 항에 있어서,
    복수의 솔더 범프들을, (a) 상기 쓰루 몰드 비아들 내에 형성하고, (b) 상기 제 1 상호접속층의 제 1 상호접속부들에 접촉시키고, 및 (c) 솔더 범프들로서 상기 블록 위로 연장하는 단계를 더 포함하는
    집적회로 칩 패키지 형성 방법.
  7. 제 6 항에 있어서,
    상기 쓰루 몰드 비아들을 형성하는 단계는,
    상기 제 1 상호접속층 내로 상기 제 1 상호접속부들에까지 상기 쓰루 몰드 비아들을 레이저 드릴링하는 단계를 포함하고,
    상기 솔더 범프들을 형성하는 단계는,
    솔더를 상기 쓰루 몰드 비아들 내로 상기 제 1 상호접속부들에까지 페이스트 프린트(paste printing)하는 단계와,
    그 후, 상기 솔더를 리플로우하는 단계를 포함하는
    집적회로 칩 패키지 형성 방법.
  8. 제 6 항에 있어서,
    상기 블록 및 상호접속층들을 패키지들 내로 싱귤레이트하는 단계와,
    상기 블록 위로 연장시킨 상기 솔더 범프들에 마더보드를 전기적으로 부착하는 단계와,
    상기 제 2 상호접속층 상에 솔더 볼들을 형성하는 단계와,
    상기 솔더 볼들을 이용하여 상기 제 2 상호접속층의 상기 제 2 상호접속부들에 집적회로 칩을 전기적으로 부착하는 단계를 더 포함하는
    집적회로 칩 패키지 형성 방법.
  9. 몰드된 폴리머 블록 상에서 상기 몰드된 폴리머 블록에 접촉하는 제 1 상호접속층 - 상기 제 1 상호접속층은 상기 블록까지 제 1 폴리머 층을 관통하는 제 1 복수의 상호접속부들을 포함함 - 과,
    상기 제 1 상호접속층 상에서 상기 제 1 상호접속층과 접촉하는 적어도 하나의 제 2 상호접속층 - 상기 제 2 상호접속층은 상기 제 1 상호접속층의 상기 제 1 복수의 상호접속부들까지 제 2 폴리머 층을 관통하는 제 2 복수의 상호접속부들을 포함함 - 을 포함하는
    집적회로 칩 패키지.
  10. 제 9 항에 있어서,
    상기 제 1 상호접속층은 상기 블록의 제 1 표면상에 형성되어 상기 블록의 상기 제 1 표면에 접촉하고,
    상기 집적회로 칩 패키지는,
    상기 제 1 측면에 대향하는 상기 블록의 제 2 측면 상에서 상기 제 2 측면에 접촉하는 제 3 상호접속층 - 상기 제 3 상호접속층은 상기 블록의 상기 제 2 측면까지 제 3 폴리머 층을 관통하는 제 3 복수의 상호접속부들을 포함함 - 과,
    상기 제 3 상호접속층 상에서 상기 제 3 상호접속층과 접촉하는 적어도 하나의 제 4 상호접속층 - 상기 제 4 상호접속층은 상기 제 3 상호접속층의 상기 제 3 복수의 상호접속부들까지 제 4 폴리머 층을 관통하는 제 4 복수의 상호접속부들을 포함함 - 을 더 포함하는
    집적회로 칩 패키지.
  11. 제 9 항에 있어서,
    상기 제 1 상호접속층은,
    상기 블록 위에 있는, 상기 블록 상에 형성된 선택적 폴리머 층들 위의 제 1 폴리머 블랭킷 층 - 상기 제 1 폴리머 블랭킷 층은 각각의 선택적 폴리머 층까지 상기 제 1 폴리머 블랭킷 층을 관통하여 형성된 제 1 복수의 비아들을 가짐 - 을 포함하며,
    상기 제 1 상호접속부들은 상기 선택적 폴리머 층들에까지 상기 제 1 비아들 내에 도전성 상호 접속 물질을 포함하는
    집적회로 칩 패키지.
  12. 제 9 항에 있어서,
    상기 제 1 상호접속층 내로 상기 제 1 상호접속부들에까지 상기 블록을 관통하는 복수의 쓰루 몰드 비아들을 더 포함하는
    집적회로 칩 패키지.
  13. 제 12 항에 있어서,
    (a) 상기 쓰루 몰드 비아들 내로 연장되고, (b) 상기 제 1 상호접속층의 제 1 상호접속부들에 접촉하며, (c) 솔더 범프들로서 상기 블록 위로 연장되는, 복수의 솔더 범프들을 더 포함하는
    집적회로 칩 패키지.
  14. 몰드된 폴리머 블록 상에서 상기 몰드된 폴리머 블록과 접촉하는 제 1 상호접속층 - 상기 제 1 상호접속층은 상기 블록까지 제 1 폴리머 층을 관통하는 제 1 복수의 상호접속부들을 포함함 - 과,
    상기 제 1 상호접속층 내로 상기 제 1 상호접속부들에까지 상기 블록을 관통하는 복수의 쓰루 몰드 비아들과,
    (a) 상기 쓰루 몰드 비아들 내로 연장되고, (b) 제 1 상호접속부들에 접촉하며, (c) 솔더 범프들로서 상기 블록 위로 연장되는, 복수의 솔더 범프들
    을 포함하는 집적회로 칩 패키지와;
    상기 블록 위로 연장되는 상기 솔더 범프들에 전기적으로 부착되는 마더보드를 포함하는
    시스템.
  15. 제 14 항에 있어서,
    상기 제 1 상호접속층 상에서 상기 제 1 상호접속층과 접촉하는 적어도 하나의 제 2 상호접속층 - 상기 제 2 상호접속층은 상기 제 1 상호접속층의 상기 제 1 복수의 상호접속부들까지 제 2 폴리머 층을 관통하는 제 2 복수의 상호접속부들을 포함함 - 을 더 포함하는
    시스템.
  16. 제 15 항에 있어서,
    상기 제 2 상호접속부들에 부착된 솔더 볼들을 이용하여 상기 제 2 상호접속층의 상기 제 2 상호접속부들에 전기적으로 부착된 집적회로 칩을 더 포함하는
    시스템.
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